JP2577452B2 - ディジタルシグナルプロセッサ - Google Patents
ディジタルシグナルプロセッサInfo
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- JP2577452B2 JP2577452B2 JP63211848A JP21184888A JP2577452B2 JP 2577452 B2 JP2577452 B2 JP 2577452B2 JP 63211848 A JP63211848 A JP 63211848A JP 21184888 A JP21184888 A JP 21184888A JP 2577452 B2 JP2577452 B2 JP 2577452B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタルシグナルプロセッサ（以下、DS
Pという）、特にメモリのランタムアクセスを効率良く
行うDSPに関するものである。
Pという）、特にメモリのランタムアクセスを効率良く
行うDSPに関するものである。
（従来の技術） DSPは、ディジタル信号処理に多く存在する積和演算
を高速に実行するために開発されたディジタル信号処理
専用のマイクロプロセッサである。従来、この種のDSP
としては、昭和61年度電子通信学会総合全国大会、塚越
・米倉・野口・安藤・宮本・水谷著「2270 32kbit/sAD
PCM CODEC LSIの実現」P.10−３に記載されるものが
あった。以下、その構成を図を用いて説明する。
を高速に実行するために開発されたディジタル信号処理
専用のマイクロプロセッサである。従来、この種のDSP
としては、昭和61年度電子通信学会総合全国大会、塚越
・米倉・野口・安藤・宮本・水谷著「2270 32kbit/sAD
PCM CODEC LSIの実現」P.10−３に記載されるものが
あった。以下、その構成を図を用いて説明する。
第２図は従来のDSPの一構成例を示す概略ブロック図
である。
である。
このDSPは、制御部10、記憶部20、演算部30、入出力
（以下、I/Oという）部40、及びデータバス50等で構成
されている。制御部10は、プログラムカウンタ11、プロ
グラム格納用の読出し専用メモリ（以下、ROMという）1
2、パイプラインレジスタ13、及びデコーダ14を有して
いる。記憶部20は、随時読み書き可能なメモリ（以下、
RAMという）21、RAM用ポインタ22、ROM23、及びROM用ポ
インタ24を有している。演算部30は、乗算器31、算術論
理ユニット（以下、ALUという）32、アキュムレータ
（以下、ACCという）33、及びセレクタ34,35,36等によ
り構成されている。また、I/O部40は、I/Oレジスタ41及
び図示しないI/Oバッファ等より構成されている。
（以下、I/Oという）部40、及びデータバス50等で構成
されている。制御部10は、プログラムカウンタ11、プロ
グラム格納用の読出し専用メモリ（以下、ROMという）1
2、パイプラインレジスタ13、及びデコーダ14を有して
いる。記憶部20は、随時読み書き可能なメモリ（以下、
RAMという）21、RAM用ポインタ22、ROM23、及びROM用ポ
インタ24を有している。演算部30は、乗算器31、算術論
理ユニット（以下、ALUという）32、アキュムレータ
（以下、ACCという）33、及びセレクタ34,35,36等によ
り構成されている。また、I/O部40は、I/Oレジスタ41及
び図示しないI/Oバッファ等より構成されている。
以上の構成においては、例えば Ai＝Bi×LogCi …（１） 但し、Bi・Ci;変数（ｉ＝１〜10） の演算動作を説明する。
なお、変数Bi（ｉ＝１〜10）はRAM21に順番に格納さ
れ、変数Ci（ｉ＝１〜10）はI/Oレジスタ41から出力さ
れ、対数（Log）変換用のテーブルはROM23に格納され、
演算結果AiはI/Oレジスタ41に転送するものとする。
れ、変数Ci（ｉ＝１〜10）はI/Oレジスタ41から出力さ
れ、対数（Log）変換用のテーブルはROM23に格納され、
演算結果AiはI/Oレジスタ41に転送するものとする。
（１）式の演算は、デコーダ14から出力される種々の
マイクロ命令により、次のステップ（１）〜（９）に従
って順に実行されていく。
マイクロ命令により、次のステップ（１）〜（９）に従
って順に実行されていく。
（１） I/Oレジスタ41内の変数C1をデータバス50を介
してポインタ24にセットする。
してポインタ24にセットする。
（２） RAM21に格納されている変数Biに対する最初の
アドレス値を、パイプラインレジスタ13よりデータバス
50を通してポインタ22にセットする。
アドレス値を、パイプラインレジスタ13よりデータバス
50を通してポインタ22にセットする。
（３） ポインタ22,24から出力されるアドレスデータ
に従ってRAM21とROM23からそれぞれ変数B1の対数値LogC
1を出力し、セレクタ34,35を通して乗算器31で B1×LogC1 を実行すると共に、ポインタ22をインクリメント（増
分）する。
に従ってRAM21とROM23からそれぞれ変数B1の対数値LogC
1を出力し、セレクタ34,35を通して乗算器31で B1×LogC1 を実行すると共に、ポインタ22をインクリメント（増
分）する。
（４） 乗算結果をALU32を介してACC33に格納する。
（５） ACC33に格納されている乗算結果をデータバス5
0を介してI/Oレジスタ41へ転送する。
0を介してI/Oレジスタ41へ転送する。
（６） I/Oレジスタ41内の変数C2をデータバス50を介
してポインタ24にセットする。
してポインタ24にセットする。
（７） RAM21とROM23からそれぞれ変数B2と対数値LogC
2を出力し、セレクタ34,35を通して乗算器31で B2×LogC2 を実行すると共に、ポインタ22をインクリメントする。
2を出力し、セレクタ34,35を通して乗算器31で B2×LogC2 を実行すると共に、ポインタ22をインクリメントする。
（８） 乗算結果をALU32を介してACC33に格納する。
（９） ACC33に格納されている乗算結果をデータバス5
0を介してI/Oレジスタ41へ転送する。
0を介してI/Oレジスタ41へ転送する。
以降、前記ステップ（６）〜（９）を８回繰り返せ
ば、演算結果A10が得られる。
ば、演算結果A10が得られる。
（発明が解決しようとする課題） しかしながら、上記構成のDSPでは、次のような課題
があった。
があった。
ポインタ24から出力されたアドレスデータにより、RO
M23に記憶されている被乗算データを乗算器31へランダ
ムに読出そうとすると、数命令を必要とする。例えば、
（１）式の演算を行う場合、41ステップ数が必要とな
る。これは、Log変換するのに、I/Oレジスタ41のデータ
をデータバス50を介してポインタ24に転送しているた
め、この間、演算が実行できないことによる。従って、
従来のDSPでは、データ転送による処理ネックのため
に、演算効率を向上させることが困難であった。
M23に記憶されている被乗算データを乗算器31へランダ
ムに読出そうとすると、数命令を必要とする。例えば、
（１）式の演算を行う場合、41ステップ数が必要とな
る。これは、Log変換するのに、I/Oレジスタ41のデータ
をデータバス50を介してポインタ24に転送しているた
め、この間、演算が実行できないことによる。従って、
従来のDSPでは、データ転送による処理ネックのため
に、演算効率を向上させることが困難であった。
本発明は前記従来技術が持っていた課題として、デー
タ転送による処理ネックにより、演算効率が低いという
点について解決したDSPを提供するものである。
タ転送による処理ネックにより、演算効率が低いという
点について解決したDSPを提供するものである。
（課題を解決するための手段） 本発明は、前記課題を解決するために、プログラムデ
ータを格納するプログラムメモリ、前記プログラムデー
タを順次読出すための読出し手段、及び前記プログラム
メモリから読出されたプログラムデータに基づいて複数
のマイクロ命令を出力する手段を有する制御部と、被演
算データをそれぞれ記憶する第１、第２の記憶手段を有
する記憶部と、前記第１、第２の記憶手段から出力され
るデータを第１、第２の選択手段を介して受け取り、そ
れらの乗算を行う乗算器、前記乗算器の出力側に接続さ
れたALU、及び前記ALUの出力を一時保持しその出力を前
記ALUに入力するACCを有する演算部と、前記制御部、前
記記憶部及び前記演算部間のデータ転送を行うデータバ
スとを備えたDSPにおいて、前記第１の記憶手段を次の
ように構成している。
ータを格納するプログラムメモリ、前記プログラムデー
タを順次読出すための読出し手段、及び前記プログラム
メモリから読出されたプログラムデータに基づいて複数
のマイクロ命令を出力する手段を有する制御部と、被演
算データをそれぞれ記憶する第１、第２の記憶手段を有
する記憶部と、前記第１、第２の記憶手段から出力され
るデータを第１、第２の選択手段を介して受け取り、そ
れらの乗算を行う乗算器、前記乗算器の出力側に接続さ
れたALU、及び前記ALUの出力を一時保持しその出力を前
記ALUに入力するACCを有する演算部と、前記制御部、前
記記憶部及び前記演算部間のデータ転送を行うデータバ
スとを備えたDSPにおいて、前記第１の記憶手段を次の
ように構成している。
前記第１の記憶手段は、ROM、及びRAMを有し、前記RO
Mと前記RAMの内、前記一方のメモリは他方のメモリのア
ドレスを指定するアドレスデータ及び第１の被演算デー
タを格納し、前記他方のメモリは前記アドレスデータの
指定するアドレスに第２の被演算データを格納するよう
になっている。さらに、前記第１の記憶手段は、前記一
方のメモリから出力された前記第１の被演算データ及び
前記他方のメモリから出力された前記第２の被演算デー
タの内の一方のデータを前記データバスとは異なるデー
タ線及び前記第１の選択手段を介して選択的に前記乗算
器に与える第３の選択手段を有している。
Mと前記RAMの内、前記一方のメモリは他方のメモリのア
ドレスを指定するアドレスデータ及び第１の被演算デー
タを格納し、前記他方のメモリは前記アドレスデータの
指定するアドレスに第２の被演算データを格納するよう
になっている。さらに、前記第１の記憶手段は、前記一
方のメモリから出力された前記第１の被演算データ及び
前記他方のメモリから出力された前記第２の被演算デー
タの内の一方のデータを前記データバスとは異なるデー
タ線及び前記第１の選択手段を介して選択的に前記乗算
器に与える第３の選択手段を有している。
（作 用） 本発明によれば、以上のようにDSPを構成したので、
第１の記憶手段におけるROM及びRAMの内、一方のメモリ
は、制御部から出力されるマイクロ命令に従って、第１
の被演算データを出力したり、あるいはアドレスデータ
を出力してデータバスを介さずに直接、他方のメモリに
対するアドレス指定を行い、その他方のメモリ内の第２
の被演算データを出力させる。一方のメモリから出力さ
れた第１の被演算データ、または他方のメモリから出力
された第２の被演算データの内、いずれか一方のデータ
が、マイクロ命令で制御される第３の選択手段で選択さ
れた後、データバスとは異なるデータ線及び第１の選択
手段を介して（即ち、データバスを介さずに）直接、乗
算器に与えられる。これにより、ランダムなアドレス指
定に対する命令数の削減と、データバスを用いた並列命
令の同時実行が可能となる。従って、前記課題を解決で
きるのである。
第１の記憶手段におけるROM及びRAMの内、一方のメモリ
は、制御部から出力されるマイクロ命令に従って、第１
の被演算データを出力したり、あるいはアドレスデータ
を出力してデータバスを介さずに直接、他方のメモリに
対するアドレス指定を行い、その他方のメモリ内の第２
の被演算データを出力させる。一方のメモリから出力さ
れた第１の被演算データ、または他方のメモリから出力
された第２の被演算データの内、いずれか一方のデータ
が、マイクロ命令で制御される第３の選択手段で選択さ
れた後、データバスとは異なるデータ線及び第１の選択
手段を介して（即ち、データバスを介さずに）直接、乗
算器に与えられる。これにより、ランダムなアドレス指
定に対する命令数の削減と、データバスを用いた並列命
令の同時実行が可能となる。従って、前記課題を解決で
きるのである。
（実施例） 第１図は本発明の第１の実施例を示すDSPの概略の構
成ブロック図である。
成ブロック図である。
このDSPは、MOS集積回路またはCMOS（相補的MOS）集
積回路で構成されており、DSP全体を制御する制御部6
0、データ記憶用の記憶部70、演算を行う演算部80、デ
ータの入出力を行うI/O部90、及びそれらの間のデータ
転送を行うデータバス100等を備えている。
積回路で構成されており、DSP全体を制御する制御部6
0、データ記憶用の記憶部70、演算を行う演算部80、デ
ータの入出力を行うI/O部90、及びそれらの間のデータ
転送を行うデータバス100等を備えている。
制御部60は、アドレスデータを出力するプログラムカ
ウンタ61を有し、そのプログラムカウンタ61の出力側
に、プログラムROM62、パイプラインレジスタ63、及び
デコーダ64が順に接続されている。プログラムROM62
は、プログラムデータを格納し、プログラムカウンタ61
のアドレスデータにより、所定の制御データを出力する
メモリである。パイプラインレジスタ63は、プログラム
ROM62から出力された制御データを一時記憶し、例えば
記憶部70内のデータをランダムアクセスするためのアド
レスデータS63aをデータバス100へ出力すると共に、制
御データS63bをデコーダ64へ出力する機能を有してい
る。デコーダ64は、制御データS63bを解読して記憶部7
0、演算部80、及びI/O部90へ種々のマイクロ命令S64を
出力する回路である。
ウンタ61を有し、そのプログラムカウンタ61の出力側
に、プログラムROM62、パイプラインレジスタ63、及び
デコーダ64が順に接続されている。プログラムROM62
は、プログラムデータを格納し、プログラムカウンタ61
のアドレスデータにより、所定の制御データを出力する
メモリである。パイプラインレジスタ63は、プログラム
ROM62から出力された制御データを一時記憶し、例えば
記憶部70内のデータをランダムアクセスするためのアド
レスデータS63aをデータバス100へ出力すると共に、制
御データS63bをデコーダ64へ出力する機能を有してい
る。デコーダ64は、制御データS63bを解読して記憶部7
0、演算部80、及びI/O部90へ種々のマイクロ命令S64を
出力する回路である。
記憶部70は、例えばアップ／ダウンカウンタで構成さ
れるポインタ71,72,73と、セレクタ74と、第２の記憶手
段であるRAM75と、第１の記憶手段であるRAM76及びROM7
7とを備え、データバス100がポインタ71を介してRAM75
に接続され、そのRAM75がデータバス100に対して双方向
に接続されている。データバス100はポインタ72を介し
てRAM76に接続され、そのRAM76がデータバス100に対し
て双方向に接続されると共に、セレクタ74を介してポイ
ンタ73に接続されている。ポインタ73はROM77に接続さ
れ、そのROM77がデータバス100に接続されている。
れるポインタ71,72,73と、セレクタ74と、第２の記憶手
段であるRAM75と、第１の記憶手段であるRAM76及びROM7
7とを備え、データバス100がポインタ71を介してRAM75
に接続され、そのRAM75がデータバス100に対して双方向
に接続されている。データバス100はポインタ72を介し
てRAM76に接続され、そのRAM76がデータバス100に対し
て双方向に接続されると共に、セレクタ74を介してポイ
ンタ73に接続されている。ポインタ73はROM77に接続さ
れ、そのROM77がデータバス100に接続されている。
ポインタ71は、パイプラインレジスタ63、演算部80ま
たはI/O部90から出力されたアドレスデータS71aを一時
記憶し、インクリメントまたはディクリメント（減分）
されたアドレスデータS71bをRAM75へ出力する回路であ
る。RAM75は、アドレスデータS71bに従って、例えばデ
ータバス100上の演算結果データS75を記憶したり、記憶
した演算結果データS75をデータバス100へ出力する機能
を有している。ポインタ72は、パイプラインレジスタ6
3、演算部80またはI/O部90からデータバス100へ出力さ
れたアドレスデータS72aに従って、インクリメントまた
はディクリメントされたアドレスデータS72bをRAM76へ
出力する回路である。RAM76は、ROM77をランダムアクセ
スするためのデータバス100上のデータS76を記憶し、ア
ドレスデータS72bに従って記憶データS76をデータバス1
00及びセレクタ74へ出力する機能を有している。セレク
タ74は、マイクロ命令S64に従って、データバス100上の
アドレスデータまたはRAM76から出力されたアドレスデ
ータS76を選択的にポインタ73へ出力する回路である。
ポインタ73は、セレクタ74から出力されたアドレスデー
タに従って、インクリメントまたはディクリメントされ
たアドレスデータS73をROM77へ出力する回路である。RO
M77は、乗算すべき被演算データS77を格納し、アドレス
データS73に従って被演算データS77をデータバス100、
及び後述するセレクタを介して乗算器へ出力する機能を
有している。
たはI/O部90から出力されたアドレスデータS71aを一時
記憶し、インクリメントまたはディクリメント（減分）
されたアドレスデータS71bをRAM75へ出力する回路であ
る。RAM75は、アドレスデータS71bに従って、例えばデ
ータバス100上の演算結果データS75を記憶したり、記憶
した演算結果データS75をデータバス100へ出力する機能
を有している。ポインタ72は、パイプラインレジスタ6
3、演算部80またはI/O部90からデータバス100へ出力さ
れたアドレスデータS72aに従って、インクリメントまた
はディクリメントされたアドレスデータS72bをRAM76へ
出力する回路である。RAM76は、ROM77をランダムアクセ
スするためのデータバス100上のデータS76を記憶し、ア
ドレスデータS72bに従って記憶データS76をデータバス1
00及びセレクタ74へ出力する機能を有している。セレク
タ74は、マイクロ命令S64に従って、データバス100上の
アドレスデータまたはRAM76から出力されたアドレスデ
ータS76を選択的にポインタ73へ出力する回路である。
ポインタ73は、セレクタ74から出力されたアドレスデー
タに従って、インクリメントまたはディクリメントされ
たアドレスデータS73をROM77へ出力する回路である。RO
M77は、乗算すべき被演算データS77を格納し、アドレス
データS73に従って被演算データS77をデータバス100、
及び後述するセレクタを介して乗算器へ出力する機能を
有している。
演算部80は、セレクタ81,82,83、乗算器84、ALU85、
及びACC86を備え、RAM75の出力側及びデータバス100に
接続された第２の選択手段であるセレクタ81と、ROM77
の出力側及びデータバス100に接続された第１の選択手
段であるセレクタ82とが、乗算器84に接続されている。
乗算器84の出力側とデータバス100とがセレクタ83を介
してALU85の一方の入力側に接続され、そのALU85の出力
側がACC86を介してALU85の他方の入力側及びデータバス
100に接続されている。
及びACC86を備え、RAM75の出力側及びデータバス100に
接続された第２の選択手段であるセレクタ81と、ROM77
の出力側及びデータバス100に接続された第１の選択手
段であるセレクタ82とが、乗算器84に接続されている。
乗算器84の出力側とデータバス100とがセレクタ83を介
してALU85の一方の入力側に接続され、そのALU85の出力
側がACC86を介してALU85の他方の入力側及びデータバス
100に接続されている。
セレクタ81は、マイクロ命令S64に従って、RAM75の出
力データとデータバス100上のデータを選択的に乗算器8
4へ出力する回路である。セレクタ82は、マイクロ命令S
64に従って、ROM77の出力データとデータバス100上のデ
ータを選択的に乗算器84へ出力する回路である。乗算器
84は、セレクタ81,82の出力データに対して乗算を行
い、その乗算結果S84をセレクタ83に与える機能を有い
ている。セレクタ83は、マイクロ命令S64に従って、乗
算器84の乗算結果S84またはデータバス100上のデータを
選択的にALU85へ出力する回路である。ALU85は、セレク
タ83の出力データとACC86の出力データS86に従って算術
論理演算を実行する回路である。ACC86は、ALU85の演算
結果S85を一時記憶し、その記憶データS86をデータバス
100及びALU85に出力するレジスタである。
力データとデータバス100上のデータを選択的に乗算器8
4へ出力する回路である。セレクタ82は、マイクロ命令S
64に従って、ROM77の出力データとデータバス100上のデ
ータを選択的に乗算器84へ出力する回路である。乗算器
84は、セレクタ81,82の出力データに対して乗算を行
い、その乗算結果S84をセレクタ83に与える機能を有い
ている。セレクタ83は、マイクロ命令S64に従って、乗
算器84の乗算結果S84またはデータバス100上のデータを
選択的にALU85へ出力する回路である。ALU85は、セレク
タ83の出力データとACC86の出力データS86に従って算術
論理演算を実行する回路である。ACC86は、ALU85の演算
結果S85を一時記憶し、その記憶データS86をデータバス
100及びALU85に出力するレジスタである。
入出力部90は、データ一時記憶用のI/Oレジスタ91、
及び図示しないI/Oバッファ等により構成され、I/Oポー
ト101を通して外部からの入力データS90をデータバス10
0へ出力したり、データバス100上のデータS90をI/Oポー
ト101へ出力する機能を有している。
及び図示しないI/Oバッファ等により構成され、I/Oポー
ト101を通して外部からの入力データS90をデータバス10
0へ出力したり、データバス100上のデータS90をI/Oポー
ト101へ出力する機能を有している。
第３図は第１図中のセレクタの構成例を示す回路図で
ある。
ある。
第１図中のセレクタ74,81〜83は、同一の回路で構成
されている。そのうち、例えばセレクタ74は、複数の単
位回路74−１〜74−Ｎを有し、それらの各単位回路74−
１〜74−Ｎが複数のナンドゲート（以下、NANDゲートと
いう）でそれぞれ構成されている。
されている。そのうち、例えばセレクタ74は、複数の単
位回路74−１〜74−Ｎを有し、それらの各単位回路74−
１〜74−Ｎが複数のナンドゲート（以下、NANDゲートと
いう）でそれぞれ構成されている。
第４図は第１図のタイムチャートであり、この図を参
照しつつ第１図の演算動作を説明する。
照しつつ第１図の演算動作を説明する。
例えば、前記（１）式 Ai＝Bi×LogCi,i＝１〜10 の演算を行う場合について説明する。なお、変数Bi（ｉ
＝１〜10）はRAM75に順番に格納され、変数Ci（ｉ＝１
〜10）は予めI/Oレジスタ91からRAM76に順番に入力さ
れ、Log変換用のテーブルはROM77に格納され、また演算
結果AiはI/Oレジスタ91に転送するものとする。
＝１〜10）はRAM75に順番に格納され、変数Ci（ｉ＝１
〜10）は予めI/Oレジスタ91からRAM76に順番に入力さ
れ、Log変換用のテーブルはROM77に格納され、また演算
結果AiはI/Oレジスタ91に転送するものとする。
前記（１）式の演算は、デコーダ64から出力される種
々のマイクロ命令S64により、次のステップ〜に従
って順に実行されていく。
々のマイクロ命令S64により、次のステップ〜に従
って順に実行されていく。
パイプラインレジスタ63より、RAM76に格納されて
いる変数Ciの最初のアドレス値をデータバス100を通し
てポインタ72にセットする。
いる変数Ciの最初のアドレス値をデータバス100を通し
てポインタ72にセットする。
パイプラインレジスタ63より、RAM75に格納されて
いる変数Biの最初のアドレス値をデータバス100を通し
てポインタ71にセットすると共に、ポインタ72から出力
されるアドレスデータS72bに従って、RAM76からデータS
76を出力し、そのデータS76をセレクタ74を介してポイ
ンタ73に入力する。
いる変数Biの最初のアドレス値をデータバス100を通し
てポインタ71にセットすると共に、ポインタ72から出力
されるアドレスデータS72bに従って、RAM76からデータS
76を出力し、そのデータS76をセレクタ74を介してポイ
ンタ73に入力する。
ポインタ71,73から出力されるアドレスデータS71b,
S73に従ってRAM75とROM77からそれぞれ変数B1と対数Log
C1を出力し、セレクタ81,82を通して乗算器84で、 B1×LogC1 を実行すると共にポインタ71,72をインクリメントす
る。
S73に従ってRAM75とROM77からそれぞれ変数B1と対数Log
C1を出力し、セレクタ81,82を通して乗算器84で、 B1×LogC1 を実行すると共にポインタ71,72をインクリメントす
る。
乗算結果S84をセレクタ83及びALU85を介してACC86
に格納する。
に格納する。
ACC86に格納されている乗算結果S86をデータバス10
0を介してI/Oレジクタ91へ転送すると共に、ポインタ72
から出力されるアドレスデータS72bに従ってRAM76から
データS76を出力し、そのデータS76をセレクタ74を介し
てポインタ73に入力する。
0を介してI/Oレジクタ91へ転送すると共に、ポインタ72
から出力されるアドレスデータS72bに従ってRAM76から
データS76を出力し、そのデータS76をセレクタ74を介し
てポインタ73に入力する。
ポインタ71,73から出力されるアドレスデータS71b,
S73に従ってRAM75とROM77からそれぞれ変数B2と対数Log
C2を出力し、セレクタ81,82を通して乗算器84で、 B2×LogC2 を実行すると共に、ポインタ71,72をインクリメントす
る。
S73に従ってRAM75とROM77からそれぞれ変数B2と対数Log
C2を出力し、セレクタ81,82を通して乗算器84で、 B2×LogC2 を実行すると共に、ポインタ71,72をインクリメントす
る。
乗算結果S84をセレクタ83及びALU85を介してACC86
に格納する。
に格納する。
ACC86に格納されている。乗算結果S86をデータバス
100を介してI/Oレジスタ91へ転送すると共に、ポインタ
72から出力されるアドレスデータS72bに従ってRAM76か
らデータS76を出力し、そのデータS76をセレクタ74を介
してポインタ73に入力する。
100を介してI/Oレジスタ91へ転送すると共に、ポインタ
72から出力されるアドレスデータS72bに従ってRAM76か
らデータS76を出力し、そのデータS76をセレクタ74を介
してポインタ73に入力する。
以降、前記ステップ〜を８回繰り返せば、演算結
果A10が得られる。
果A10が得られる。
本実施例では、次のような利点を有している。
（ａ） 乗算すべきデータのアクセスをRAM76を用いて
行うようにしたので、予めこのRAM76にアドレスを書込
んでおくことにより、ROM77に対するランダムなアドレ
ス指定を極めて少ないステップ数（命令数）で行える。
例えば、前記（１）式における10回の乗算（A10）を行
う場合、従来のDSPでは41命令が必要であったが、本実
施例では32命令で実行でき、命令数が約25％削減された
ことになる。その上、RAM76の出力データS76をセレクタ
74を通してポインタ73に与えることにより、ROM77をア
クセスしており、この間、データバス100を占有してい
ないため、データバス100を使うような並列命令、例え
ばACC86の出力データ（S86）をデータバス100を介してI
/Oレジスタ91へ転送するという命令を同時に実行でき
る。従って、ディジタル信号処理の高速化及び高効率化
が計れる。
行うようにしたので、予めこのRAM76にアドレスを書込
んでおくことにより、ROM77に対するランダムなアドレ
ス指定を極めて少ないステップ数（命令数）で行える。
例えば、前記（１）式における10回の乗算（A10）を行
う場合、従来のDSPでは41命令が必要であったが、本実
施例では32命令で実行でき、命令数が約25％削減された
ことになる。その上、RAM76の出力データS76をセレクタ
74を通してポインタ73に与えることにより、ROM77をア
クセスしており、この間、データバス100を占有してい
ないため、データバス100を使うような並列命令、例え
ばACC86の出力データ（S86）をデータバス100を介してI
/Oレジスタ91へ転送するという命令を同時に実行でき
る。従って、ディジタル信号処理の高速化及び高効率化
が計れる。
（ｂ） データバス100上のデータをセレクタ74を通し
てポインタ73へ与えるようにすれば、データバス100上
の任意の値により、ROM77をアクセスすることが可能と
なる。
てポインタ73へ与えるようにすれば、データバス100上
の任意の値により、ROM77をアクセスすることが可能と
なる。
第５図は本発明の第２の実施例を示すDSPの概略の構
成ブロック図であり、第１図中の要素と共通の要素には
同一の符号が付されている。
成ブロック図であり、第１図中の要素と共通の要素には
同一の符号が付されている。
このDSPでは、第１図の記憶部70に代えて、第３の選
択手段であるセレクタ78を付加した記憶部70Aをデータ
バス100に接続している。セレクタ78は、その入力側がR
OM77及びRAM76の出力側に接続され、その出力側がセレ
クタ82を介して乗算器84に接続されている。このセレク
タ78は、マイクロ命令S64により、ROM77の出力データS7
7またはRAM76の出力データS76を選択し、それをセレク
タ82を介して乗算器84に与える回路であり、例えば第３
図のような回路で構成されている。
択手段であるセレクタ78を付加した記憶部70Aをデータ
バス100に接続している。セレクタ78は、その入力側がR
OM77及びRAM76の出力側に接続され、その出力側がセレ
クタ82を介して乗算器84に接続されている。このセレク
タ78は、マイクロ命令S64により、ROM77の出力データS7
7またはRAM76の出力データS76を選択し、それをセレク
タ82を介して乗算器84に与える回路であり、例えば第３
図のような回路で構成されている。
このようなセレクタ78を設けると、RAM76の出力デー
タS76を直接、乗算器84へ入力することができ、それに
よって演算効率の向上が計れる。即ち、RAM76及びROM77
からの出力データS76,S77を、データバス100を介さずに
選択的に乗算器84側へ転送することができるため、その
間、データバス100を他のデータの転送（並列処理）に
用いることができ、演算効率の向上が計れる。
タS76を直接、乗算器84へ入力することができ、それに
よって演算効率の向上が計れる。即ち、RAM76及びROM77
からの出力データS76,S77を、データバス100を介さずに
選択的に乗算器84側へ転送することができるため、その
間、データバス100を他のデータの転送（並列処理）に
用いることができ、演算効率の向上が計れる。
第６図は本発明の第３の実施例を示すDSPの概略の構
成ブロック図であり、第５図中の要素と共通の要素には
同一の符号が付されている。
成ブロック図であり、第５図中の要素と共通の要素には
同一の符号が付されている。
このDSPでは、第５図の記憶部70Aに代えて、RAM76とR
OM77を置き換えた記憶部70Bをデータバス100に接続して
いる。
OM77を置き換えた記憶部70Bをデータバス100に接続して
いる。
この記憶部70Bでは、RAM76のアドレス値としてROM77
の出力値を使うことで、ROM77に格納されている固定的
なデータにより、RAM76をアクセスすることができ、そ
れによって第１および第２の実施例とほぼ同様の利点が
得られる。
の出力値を使うことで、ROM77に格納されている固定的
なデータにより、RAM76をアクセスすることができ、そ
れによって第１および第２の実施例とほぼ同様の利点が
得られる。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
形が可能である。その変形例としては、例えば次のよう
なものがある。
（イ） 第５図において、ROM77をRAMに置き換えれば、
データの置き換えが可能となる。但し、ROMに比べてRAM
は形成面積が大きいので、記憶部70Aの占有面積が増大
する。
データの置き換えが可能となる。但し、ROMに比べてRAM
は形成面積が大きいので、記憶部70Aの占有面積が増大
する。
（ロ） 演算部80にレジスタや乗算器等の他の回路を付
加してもよい。
加してもよい。
（発明の効果） 以上詳細に説明したように、本発明におれば、第１の
記憶手段を構成するROM及びRAMの内、一方のメモリのア
ドレス指定を他方のメモリで行う構成にしたので、他方
のメモリにアドレスを書込んでおけば、一方のメモリに
対するランダムなアドレス指定を、極めて少ない命令数
（例えば、１命令）で行える。その上、アドレス指定期
間はデータバスを占有しないため、データバスを使うよ
うな並列命令を同時に実行できる。これにより、ディジ
タル信号処理の高速化及び高効率化が期待できる。しか
も、第３の選択手段を設けたので、RAM及びROMからの被
演算データを、データバスとは異なるデータ線及び第１
の選択手段を介して（即ち、データバスを介さずに）選
択的に乗算器へ転送することができる。このため、その
データ転送の間、データバスを他のデータの転送（並列
処理）に用いることができ、演算効率をより向上でき
る。
記憶手段を構成するROM及びRAMの内、一方のメモリのア
ドレス指定を他方のメモリで行う構成にしたので、他方
のメモリにアドレスを書込んでおけば、一方のメモリに
対するランダムなアドレス指定を、極めて少ない命令数
（例えば、１命令）で行える。その上、アドレス指定期
間はデータバスを占有しないため、データバスを使うよ
うな並列命令を同時に実行できる。これにより、ディジ
タル信号処理の高速化及び高効率化が期待できる。しか
も、第３の選択手段を設けたので、RAM及びROMからの被
演算データを、データバスとは異なるデータ線及び第１
の選択手段を介して（即ち、データバスを介さずに）選
択的に乗算器へ転送することができる。このため、その
データ転送の間、データバスを他のデータの転送（並列
処理）に用いることができ、演算効率をより向上でき
る。
第１図は本発明の第１の実施例を示すDSPの構成ブロッ
ク図、第２図は従来のDSPの構成ブロック図、第３図は
第１図中のセレクタの回路図、第４図は第１図のタイム
チャート、第５図及び第６図は本発明の第２、第３の実
施例を示すDSPの構成ブロック図である。 60……制御部、61……プログラムカウンタ、62……プロ
グラムROM、63……パイプラインレジスタ、64……デコ
ーダ、70,70A,70B……記憶部、71,72,73……ポインタ、
74,78……セレクタ、75,76……RAM、77……ROM、80……
演算部、84……乗算器、85……ALU、86……ACC、90……
I/O部。
ク図、第２図は従来のDSPの構成ブロック図、第３図は
第１図中のセレクタの回路図、第４図は第１図のタイム
チャート、第５図及び第６図は本発明の第２、第３の実
施例を示すDSPの構成ブロック図である。 60……制御部、61……プログラムカウンタ、62……プロ
グラムROM、63……パイプラインレジスタ、64……デコ
ーダ、70,70A,70B……記憶部、71,72,73……ポインタ、
74,78……セレクタ、75,76……RAM、77……ROM、80……
演算部、84……乗算器、85……ALU、86……ACC、90……
I/O部。
Claims (1)
- 【請求項１】プログラムデータを格納するプログラムメ
モリ、前記プログラムデータを順次読出すための読出し
手段、及び前記プログラムメモリから読出されたプログ
ラムデータに基づいて複数のマイクロ命令を出力する手
段を有する制御部と、 被演算データをそれぞれ記憶する第１、第２の記憶手段
を有する記憶部と、 前記第１、第２の記憶手段から出力されるデータを第
１、第２の選択手段を介して受け取り、それらのデータ
の乗算を行う乗算器、前記乗算器の出力側に接続された
算術論理ユニット、及び前記算術論理ユニットの出力を
一時保持しその出力を前記算術論理ユニットに入力する
アキュムレータを有する演算部と、 前記制御部、前記記憶部及び前記演算部間のデータ転送
を行うデータバスとを備えたディジタルシグナルプロセ
ッサにおいて、 前記第１の記憶手段は、読出し専用メモリ、及び随時読
み書き可能なメモリを有し、前記読出し専用メモリと前
記随時読み書き可能なメモリの内、前記一方のメモリは
他方のメモリのアドレスを指定するアドレスデータ及び
第１の被演算データを格納し、前記他方のメモリは前記
アドレスデータの指定するアドレスに第２の被演算デー
タを格納し、前記一方のメモリから出力された前記第１
の被演算データ及び前記他方のメモリから出力された前
記第２の被演算データの内の一方のデータを前記データ
バスとは異なるデータ線及び前記第１の選択手段を介し
て選択的に前記乗算器に与える第３の選択手段を有する
ことを特徴とするディジタルシグナルプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211848A JP2577452B2 (ja) | 1988-08-26 | 1988-08-26 | ディジタルシグナルプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211848A JP2577452B2 (ja) | 1988-08-26 | 1988-08-26 | ディジタルシグナルプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0259960A JPH0259960A (ja) | 1990-02-28 |
| JP2577452B2 true JP2577452B2 (ja) | 1997-01-29 |
Family
ID=16612593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211848A Expired - Fee Related JP2577452B2 (ja) | 1988-08-26 | 1988-08-26 | ディジタルシグナルプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2577452B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56101266A (en) * | 1980-01-18 | 1981-08-13 | Nec Corp | Processor for signal processing |
| JPS61283273A (ja) * | 1985-06-10 | 1986-12-13 | Fuji Xerox Co Ltd | 複写装置 |
-
1988
- 1988-08-26 JP JP63211848A patent/JP2577452B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0259960A (ja) | 1990-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |