JPS59106043A - パイプライン演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、パイプライン動作を行なうパイノンイン演算
回路に関し、特に単一の演算が行なわれる場合にその演
算結果が速やかにして得られるようになしたパイノンイ
ン演算回路に関するものである。

〔従来技術〕

ベクトル演算などにおいては繰シ返し同一種類の７０−
ティング演算が行なわれるが、このような場合にパイプ
ライン方式の演算回路は演算を高速化するものとして有
効なものとなっている。一般にパイプライン方式の演算
回路においては、入力データは複数のステージを順次経
ることによって演算処理されるようになっており、各ス
テージ間には途中処理結果を一時的に保持するレジスタ
手段が設けられるようになっている。各ステージでは１
マシンサイクルの間に部分的な処理が実行されるように
なっているわけであるが、一般にステージ数が多い程に
演算の高性能化が図れるものとなっている。例えば１マ
シンサイクルが１００ｎｓである３ステージの演算回路
を想定した場合、３００ｎｓの遅れを有するも演算結果
は１００ｎｓ毎に得られることになる。一方、１マシン
サイクルが５０ｎＳである６ステージのそれを想定した
場合には同一の遅れを有するも５Ｑｎｓ毎に演算結果が
得られることになる。したがって、全体的に演算回数が
多い程に高性能化が図れるというものでらる。

このように同−ｍ類の演算が繰シ返し連続的に行なわれ
る場合パイプライン方式の演算回路は有効なものとなっ
ているが、問題は演算が繰シ返し行なわれなく唯１回の
み、即ち、単発的に演算が行なわれる場合には演算結果
が速やかに得られないということである。単発的な演算
はスカラ演算を行なう場合に主に行なわれるが、上記２
つの例からすれば演算結果が得られる迄に３００ｎｓの
時間を要するというものである。

〔発明の目的〕

よって本発明の目的は、単発的な演算が行なわれる場合
に速やか処して演算結果が得られるパイプライン演算回
路を供するにある。

〔発明の概要〕

この目的のため本発明は、各ステージ間に設けられてい
るレジスタ手段に起因して演算結果が速やかにして得ら
れないことに着目し、単発演算時にるってはレジスタ手
段への入力データをレジスタ手段内部を介してそのまま
即出力させるか、あるいはレジスタ手段をバイパスする
ようにして次ステージに与え、前ステージからの途中処
理結果は次ステージで非同期で処理されるようにしたも
のである。

〔発明の実施例〕

以下、本発明を説明する。

先ず本発明を具体的に説明する前に簡単ながら本発明に
係るパイプライン方式のデータ処理装置の概要について
説明しておく。

第１図から第４図はその概要構成を示したものである。

このうち第１図はその全体構成を示すが、これによると
ホスト（ＨＯ８Ｔ）コンピュータ１はインタ７工イス部
２を介し演算ユニット３、レジスタファイル４、メモリ
部５およびアドレス演算部６、′更にはマイクロプログ
ラムコントローラ７に接続されておシ、マイクロプログ
ラム内容が可変とされたマイクロプログラムコントロー
ラ７はホストコンピュータ１による制御下にそのマイク
ロプログラムを実行することによって演算ユニット３や
アドレス演算部６などに制御タイミング信号やアドレス
信号などを出力するものとなっている。このようにして
なるプロセッサの構成は特に新規なものではないが、本
発明はその構成における演算ユニットを構成する加算器
や乗算器に関するものである。

第２図はその演算ユニットの構成を示したものであシ、
図示の如く３２ビット乗算器１０と６４ピント加算器１
１とから主に構成されるようになっている。このうち乗
算器１０は４段のステージ回路１０−１〜１０−４よ）
なるパイプライン乗算器として構成され、また、加算器
１工は３段のステージ回路１１−１〜１１−３よシなる
パイプライン加算器として構成される。これらは例えば
米国％軒第４，０７５，７０４号で例示されているよう
なものである。これら乗算器、加算器については後に詳
述するところであるが、乗算器１０への乗算データの入
力は３２ビット乗算器右入力伯号バス１４および３２ビ
ット乗算器左入力信号バス１５よシ行なわれる。また、
その出力である乗算結果のうち上位３２ピントは３２ビ
ントデータバスエ６の他、信号線２１．１８によってそ
れぞれ３２ビット加算器右入力信号バス１２、レジスタ
ファイルに送出される一方、その下位３２ビツトは信号
線２２によって加算器１１に右入力下３２ピットとして
入力されるようになっている。一方、加算器１１への加
算データの入力は単精度データの場合は勿論のこと、倍
精度データが２度に分けて入力される場合も原則として
加算器右入力信号バス１２および３２ビット加算器左入
力信号バス１３を介して行なわれる。但し、倍精度デー
タの場合に乗算器１０よシ右入力下３２ピントが、加算
器１１よシ左入力下３２ビットが与えられる場合には右
入力上３２ビツト、左入力上３２ピントのみが加算器右
入力信号バス１２および加算器在入力信号バス１３よ）
入力されるようになっている。また、その出力である加
算結果のうち上位３２ビツトはデータバス１６の他、信
号ｆｆｉ　１７　。

２０によってそれぞれレジスタファイル、加算器在入力
信号バス１３に送出される一方、その下位３２ビツトは
信号線１９によって左入力として直接加算器１１に人力
されるようになっている。

次に第３図にょシレジスタ７アイルについて説明すれば
、レジスタファイル４１ｄ３ＥＦＣＦＩＦＯ（１”１ｒ
ｓｔ−Ｉｎ、　Ｆ’１ｒｓｔ−Ｑｕｔ）レジスタ３１と
２ボートレジスタ３３とから構成されるようになってい
る。ＦＩＩｉ’Ｏレジスタ３１へのデータの書込は４８
号ｍ１７．１８からの加算器出力、乗算器出力の何れか
をセレクタ３ｏで選択したうえ１ビツト書込個号ＷＥを
ＩＩ　１ｊ）の状態におくことによって、ま／ζ、）’
ＩＩ”０レジスタ３１からのデータの加算器右入力信号
バス１２、加ｎ器左入カイロ号バス１３への続出は１ビ
ツトに比信号ＲＥをパ１”の状態におくことによって行
なわれるようになっているものである。また、２ボート
レジスタ３３へのデータの書込は信号線１７．１８から
の加算器出方、乗算器出力の何れが、またはデータバス
１６上のデータがセレクタ３２で選択されたうえ５ピン
ト１込アドレス伯号ＷＡによって指定されたアドレスに
書込されるようになっている。２ボートレジスタ３３か
らのデータの読出はまた５ビット読出アドレス信号ＲＡ
Ｉ、ＲＡ２によっている。読出アドレス演算部Ａ１によ
って読出されたデータは加算器在入力信号バス１３およ
び乗算器在入力信号バス１５に、また、読出アドレス信
号Ｒ，Ａ２によって読出されたデータは加算器右入力信
号バス１２および乗算器右入力信号バス１４に読み出さ
れるようになっているものである。

最後にメモリ部５およびアドレス演算部６について第４
図により説明すれば、メモリ部５は２つの同一構成のメ
モリ４１，４５よシなシその周辺回路構成も全く同様と
なっている。即ち、メモリ４１．４５へのデータの書込
はデータバス１６上のデータをメモリデータライトレジ
スタ４２゜４６にセントした状態でメモリアドレスレジ
スタ４３．４７よシ書込アドレス信号を与えることによ
って行なわれるようになっている。メモリアドレスレジ
スタ４３．４７は後述するアドレス演算部６からのアド
レス信号を保持し必要な場合には保持されているアドレ
ス信号全インクリメントしたシデクリメントするように
なっている。また、メモリ４１．４５からのデータの読
出はメモリアドレスレジスタ４３．４７よｈａ出子アド
レス信号与えることによって行なわれる。そのアドレス
信号によって指定されたアドレスよシ読み出されｆｃｆ
−夕はメモリデータリートビ・ジスタ４０゜４４を介し
アドレス演算部６に出力される他、既述の信号バス１２
〜１５や信号線４８．４９を介してデータバス１６上に
出力可とされるようにしてなる。次にアドレス演算部６
について説明すれば、アドレス演算部６は２ボートレジ
スタ５１およびＡＬＵ　（数値論理演算部）５３を含む
ものとなっている。このうち２ポートレジスタ５１は４
ピントアドレス信号ＷＫＩ、ＷＫ２に対応して２つの読
出ボートを有するものとなっておシ、まだ、２ポートレ
ジスタ５１へのデータの書込はＡＬＵ５３出力、データ
バス上のデータの何れかをセレクタ５０によって選択し
むうぇアドレス信号ＷＫ　１によって１マシンサイクル
の後半に行なわれるものとなっている。２ボートレジス
タ５１の何れか一方の読出ボートからの読出データは直
接ＡＬＵ５１に右入力として入力されるが、左入力はメ
モリデータリードレジスタ４０．４４からのメモリ続出
データの何れか、まだは２ボートレジスタ５１の他方の
読出ボートからの読出データをセレクタ５２によって選
択したものとされる。ＡＬＵ５工はそれら左入力、右入
力のデータにもとづき所定の演算を行なうが、その演算
結果はメモリアドレスレジスタ４３．４７や２ポートレ
ジスタ５１にセット可となっているものである。

なお、演算ユニットやアドレス演算部などでの動作はマ
イクロプログラムコントローラに格納されているマイク
ロプログラムの１語たよって規定されるようになってい
る。また、演算ユニットやレジスタファイルなどからの
信号バスへのデータ出力も何れか１つのみしか選択され
ないようになっている。

以上のように演算ユニットにおける乗算器や加算器はパ
イプライン方式のものとして構成されるが、そのステー
ジ数が図示のものに限定されないことは勿論である。既
述した如く各ステージでの途中処理結果は通′帛一時的
にレジスタ手段にセットされるが、本発明によるパイプ
ライン演算回路においては各ステージでの途中処理結果
は直ちに次ステージで非同期で処理可とされるようにな
っている。一般に１マシンサイクルの周期は各ステージ
での部分演算に要される時間のうち最大なものに一致す
るようにして足められるが、演算を非同期で行なう場合
はアイドル時間なくして演算を行ない得るから、その分
演算結果が速やかにして得られるというものである。

第５図はステージの数を３とした場合での本発明による
パイプライン演算回路の一例での概璧構成をボしたもの
である。これによると組合せ論理回路６０，６２．６４
はそれぞれ１段目、２段目。

３段目のステージ対応の主回路となっておシ、ステージ
６０．６２問およびステージ６２．６４間にはそれぞれ
一時記憶レジスタ手段としてのランチレジスタ６１．６
３が介在するものとなっている。ランチレジスタ６１．
６３はこの場合バイパス可として構成され、自ステージ
での途中処理結果が次ステージにバイパスされるか否か
はノ（イノくス制御信号６５によるようになっている。

単発演算が行なわれるか否かは予めプログラムよシ知れ
るから、単発演算が行なわれる場合にその）くイノ（ス
制御信号６５によってランチレジスタ６１゜６３をバイ
パス状態におくように制御するわけである。

第６図、第７図は本発明に係る）くイブライン加算器、
パイプライン乗算器を７０−ティング演算用のものとし
て示したものである。

先ず３ステージの加算器についてその動作の概要を簡単
に参考までに説明すれば、その動作は第８図（ａ）に示
す如くになっている。第８図（ａ）は３対の入力データ
が１マシンサイクル毎に順次入力される場合に各マシン
サイクルでそれらデータが如伺に処理されるかを示した
ものである。これからも判るように第１．第２．第３の
ステージではそれぞれ入力（事前）処理、加算処理、正
規化処理が行なわれるようになっておシ、第１番目の入
力データが第３ステージにおいて正規化処理されている
間には第２ステージでは第２番目の入力データについて
の加算処理が、また、第１ステージにおいては第３番目
の入力データについての入力処理が行なわれることが判
る。

さて第６図において３２ピントの入力データが入力する
と、それらデータ中に各々含まれる仮数はランチレジス
タＩＱ５，１０６にランチされるようになっている。ま
た、それらデータ市に各々含まれる指数は加算器１０１
でその差が求められ、その結果はランチレジスタ１０２
にラツ′チされるとともに、その差の符号にもとづきセ
レクタ１０３よシ選択出力されている犬なる方の指数は
ランチレジスタ１０４にランチされるようになっている
。

これが第１ステージでの処理動作である。次に第２ステ
ージにおいてはランチレジスタ１０４からの指数は単に
ランチレジスタ１１６にランチされるだけでるるか、ラ
ッチレジスタ１０５，１０６からの仮数は桁合せが行な
われた後加減算されるようになっている。即ち、ランチ
レジスタ１０２からの指数の差の符号によってセレクタ
１０７からは小なる指数に係る仮数が選択出力されてお
シ、これがシック１０８で指数の差分（絶対値）だけ右
方向にシフトされることによって他方の仮数に対する桁
合せが行なわれるものである。シフトされた仮数は同じ
く指数の差の符号によって選択制御されているセレクタ
１０９，１１０の何れか一方を介し加算器１１１に入力
されることに）よって、他方のセレクタを介する他方の
仮数と加減算されるようになっているものである。この
加減算の結果はランチレジスタ１１４にランチされるが
、一方カウンタ１１２によってはその加減算の結果より
先頭ビット（ピントウェイトが２°　のピント）位置よ
シ右方向に０”または１１”が何個連続するかがカウン
トあるいは検出され、そのカウント値あるいは検出値は
第３ステージでの加減算結果のシフト制御に用いられる
べくランチレジスタ１１３にランチされるようになって
いる。第３ステージにおいてはランチレジスタ１１４か
らの加減算結果はシフタ１１５でランチレジスタ１１３
からのカウント値あるいは検出値分だけ左方向にシフト
され正規化されるとともに、ランチレジスタ１１６から
の指数は正規化処理によって生じた不具合を解消すべく
加算器１１７でランチレジスタ１１３からのカウント値
あるいは検出領分だけ減じられるようになっている。し
かして、このようにして得た指数や加減算結果を所定の
フォーマットで取シ出すようにすればよいものである。

このように本例での加算器は３ステージよりなることか
ら、通常のパイプライン動作時にあっては演算結果は３
マシンサイクルの遅れは有するも１マシンサイクル毎に
得られることになる。しかしながら、単発演算が行なわ
れる場合にはバイパス制菌信号１１８によってランチレ
ジスタ１０２゜１０４〜１０６，１１３，１１４，１１
６はバイパスモードにおかれることから、非同期で演算
が各ステージでのアイドル時間なくして実行され、その
分演算が高速化されるというものである。例えば１マシ
ンサイクルが１６７ｎｓであるとすれは、従来にあって
は５００ｎｓもの時間を要していたものがラッチレジス
タをバイパスすれは、回路がＴＴＬ構成の場合にはデー
タ入力時点から２５Ｏｎ８程度で、即ち、１／２程度の
時間で演演結果が得られるものである。各ステージでの
アイドル時間が大きい程に高速に演算結果が得られるも
のである。なお、単発演丼が行なわれる場合加算器には
外部よシ入カデータが演算結果が得られるまで与えられ
ている必要がある。このような事情は以下説明するパイ
プライン乗算器においても同様となっている。

さて、本発明に係る４ステージのパイプライン乗算器を
第７図によって説明する。その前にそのパイプライン動
作の概要を説明すれば以下のようである。第８図（ｂ）
は４対の入力データが１マシンサイクル毎に順次入力さ
れる場合に各マシンサイクルでそれらデータが如何に処
理されるかを示したものである。これよシも判るように
第１〜第４ステージではそれぞれ入力処理、部分積処理
、加算処理、正規化処理が行なわれるようになっておシ
、第１番目の入力データが第４ステージにおいて正規化
処理されている間には第３ステージでは第２番目人カデ
ータに対する加算処理が、第２ステージでは第３番目入
力データに対する部分積処理が、第１ステージでは第４
番目人カデータに対する入力処理が行なわれることが示
されている。

さて、第７図において３２ビツト人カデータが入力する
と、第１ステージにおいてはそれら入力データ中に各々
含まれる指数はラッチレジスタ２０１．２０２Ｋ、また
、仮数はランチレジスタ２０５．２０６にランチされる
ようになっている。

次に第２ステージにおいてはランチレジスタ２０１゜２
０２からの指数は加算器２０３で加算されたうえランチ
レジスタ２０４にランチされるが、ラッチレジスタ２０
５，２０６からの仮数については乗算器２０７で部分積
が演算される。本例での乗算器２０７は４１セｊの乗算
回路よりなシ乗算回路各各は１６ビツト×１６ビツトの
乗算を行ない乗算結果は３２ビツトとして出方されるよ
うになっておシ、それら乗兵回路各々の出力はラッチレ
ジスタ２０８〜２１１にラッチされるものとなっている
。第３ステージにおいてはランチレジスタ２０４からの
指数は単にランチレジスタ２１６にランチされるだけで
ある。仮数についてはランチレジスタ２０８〜２１１か
らの部分積は加算器２１２で所定に桁合せされた状態で
加算され、加算結果（仮数乗算結果）はランチレジスタ
２１５にランチされる一方、その加算結果よシ正規化カ
ウンタ２１３は後に行なわれる加算結果の左方向へのシ
フト数を検出するようになっている。正規化カウンタ２
１３の出力はランチレジスタ２１４にランチされるが、
これにもとづいて第４ステージにおいてはシフタ２１７
でラッチレジスタ２１５からの加算結果は左方向ヘシフ
トされることによって加算結果の正規化が行なわれるも
のである。この左方向へのシフトに伴いランチレジスタ
２１６からの指数は加算器２１８でそのシフト数分だけ
減じられるところとなるものである。したがって、別途
得られる乗算結果の符号とともに加算器２１８からの指
数やシフタ２１７からの仮数乗算結果を所定のフォーマ
ントで取シ出すようにすれば、目的とする乗算結果が得
られるものである。なお、加算器２１２からの加算結果
に桁゛あふれがある場合にはその加算結果はシフタ２１
７で右方向に１ビツトシフトされ、また、ランチレジス
タ２１６からの指数には加算器２１８で１加算されるよ
うになっている。

このように通常のパイプライン動作時にめっでは４マシ
／サイクルの遅れはあるにしても１マシンサイクル毎に
乗算結果が得られるが、単発演算をもそのようにして行
なう場合はデータ入力時点から４マシンサイクル後に演
算結果が得られることになる。しかしながら、ラッチレ
ジスタ２０１゜２０２．２０４，２０５，２０６，２０
８〜２１工。

２１４〜２１６を単発演算時にバイパス制御信号２１９
によってバイパスモードにおく場合は、各ステージでの
アイドル時間なくして演算が非同期で実行されることに
なシ、その分演算の高速化が図れるものである。例えば
１マシンサイクルを１６７ｎｓとして、乗算器をＴＴＬ
として構成した場合にはデータ入力時点から３８０ｎｓ
程度経過後に演算結果が得られ、演算時間は１　／　１
．７程度に短縮され得るものである。

最後にラッチレジスタの構成例を第９図、第１０図によ
シ説明する。

先ず第９図よシ説明すれば、ランチレジスタ本体３０１
の出力側にセレクタ３０２を設け、バイパス制御信号３
０３によってセレクタ３０２を制御することによシセレ
クタ３０２はランチレジスタ本体３０１からの出力かラ
ンチレジスタ本体３００への入力か何れが一方を選択的
に出方するようにしてなる。この場合２ンチレジスタ本
体３０１にはラッチ信号が予め定められたタイミングで
与えられ、通常のパイプライン動作時にあってはランチ
レジスタ本体３０１からの出方がセレクタ３０２を介し
次ステージ入力となるが、単発演算時にはランチレジス
タ本体３０１への入力がセレクタ３０２を介しそのまま
次ステージ入力とじて与えられるわけである。

次に第１０図に示す例について説明すれば、本例でのも
のはラッチレジスタ本体の内部を入力データが即通過し
得るとした場合での各ピント共通回路部分と１ピット分
の回路構成を具体的に示したものである。図示の如くバ
イパス制御信号（へ）４１２やラッチ信号←）４１３が
直接入力されるナンドゲー）４０１，４０７およびイン
バータ４０２が各ピント共通回路部分となっている。先
ずラッチレジスタとして機能する場合について説明す九
ば、この場合にはバイパス制御信号４１２はその信劫状
態がいわゆるハイレベル状態におかれるから、図示の回
路構成ではナンドゲー）４０３゜４０４．４０８，４ｏ
９への影Ｖはなく、ラッチ信号４１３の信号状態如何に
よっている。肌ち、ランチ信号４１３がいわゆるローレ
ベル状態にある間においてはナンドゲー）４０３，４０
４によってナントゲート４０５，４０６よ、！７なるク
ロスカップル構成のＲＳフリッグ７コップには人力デー
タが保持されることになる。このよ５な状態でラッチ信
号４１３かハイレベル状態になれは、インバータ４ｏ２
、ナントゲート４ｏ７をｉｔ　Ｌ　テｆンドゲート４０
８，４０９が開かれることになシ、しカルて、ナンドゲ
ー）４０５，４０６よシなるＲ８７リツプフロツプの保
持データはナンドゲー）４１０，４１１よシなるクロス
カップル構成のＲＳフリンプフロツブに転送保持される
ところとなるものである。次にバイパスモード状態にお
かれる場合について説明すれば、この場合にはバイパス
制御信号４１２はローレベル状態におかれるから、ラッ
チ信号４１３とは無関係にナンドゲー）４０３，４０４
，４０８，４０９は開かれていることになる。しかして
、入力データは僅かな遅れを以てナントゲート４１０よ
シその″！マ得られるものである。

〔発明の効果〕

以東説明したように本発明は、各ステージでの演算時間
は一般に不均一であってアイドル時間があることに着目
し、単発演算が行なわれる場合には各ステージ間に設け
られている一時記憶手段を結果的に除去するようにした
ものである。したがって本発明による場合は、単発演算
が行なわれる場合には非同期で演算が行なわれアイドル
時間も演算に有効に利用し得るから、単発演算の演算結
来が速やかにして得られるという効果がある。

【図面の簡単な説明】

第１図は、本発明に係るプロセッサの全体構成を示す図
、第２図、第３図、第４図は、その構成における演算ユ
ニット、レジスタファイル、メモリ部・アドレス演算部
の構成をそれぞれ示す図、第５図は、本発明によるパイ
プライン演算回路の一例での概要構成を示す図、第６図
、第７図は、本発明に係るパイプライン加算器、パイプ
ライン乗算器の構成を７０−ティング用の返のとしてそ
れぞれ示す図、第８図（ａ）　、　（ｂ）は、その加算
器、乗算器でのパイプライン処理を説明するだめの図、
第９図、第１０図は、本発明に係るランチレジスタの構
成例をそれぞれ示す図である。 ６０．６２．６４・・・（第１〜第３段目のステージ対
応の主回路としＣの）組合せ論理回路、６１゜６３・・
・（バイパス可）ラッチレジスタ。 代理人　弁理士　秋本正実 箔８図 （ａン ｌマシンザク）Ｉ− 第９口 も１０図

Claims (1)

1. 【特許請求の範囲】 １、ステージとしての組合せ論理回路の間に一時記憶用
   のランチレジスタが設けられるようにしてなるパイプラ
   イン演算回路において、単発演算時ランチレジスタの内
   部あるいは外部を、外部からの制御によシ入カデータが
   通過あるいはバイパスされる構成を特徴とするパイプラ
   イン演算回路。 ２、組合せ論理回路が７０−ティング演算用としてなる
   特許請求範囲第１項記載のパイプライン演算回路。