JPH0139131B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は一般的にいえば計算機回路に関するも
のであり、具体的にいえば、ユニークなアーキテ
クチヤをもつた浮動小数点処理装置に関するもの
である。 従来技術においては、利用できる計算機械及び
計算装置が多数ある。これらの装置の多くは、演
算要求のいろいろな部分に対して乗算技術を用い
る殆んどの場合これらの乗算回路及び技術は、多
少厄介で計算装置の動作速度に対して遅く、乗算
処理を実施するのに非常に多くの構成部品を必要
とする。演算を改良するために、従来の装置及び
機械において種々の試みがなされてきた。例え
ば、周知の技術の一つは「幾つもの０や１を飛ば
す」ことであり、それは０または１つのストリン
グが乗算の中に検出されるとき、部分積を迅速に
桁送りすることによつて、ほとんど達成される。
この「飛ばし」技術は、周知の１デジツトずつ順
に行う乗算よりずつと速い。しかしながら、それ
はかなり多くの構成部品を必要とする。 以下に説明する本発明は「幾つもの０や１を飛
ばす」技術の速度を保ちながら、使用する構成部
品の数を少なくする方法を提供する。 本明細書に示す発明は、浮動小数点処理アーキ
テクチユアを説明し、特にそれの小数データ部分
を説明するが、それは乗数を記憶するために並列
に配置されているMQ（multplier−quotinent）レ
ジスタを用いる。二つのビツトがいつでもMQレ
ジスタによつて提供されるので、乗数を桁送りす
る速度を約二倍に大きくすることができる。この
構成は、たとえ部分積が組合せシフタで桁送りさ
れるとしても、部分積が桁送りされる速度に匹適
する速度で乗数を桁送りできるようにする。MQ
レジスタからの出力信号は乗数復号器に与えられ
る。この復号器は、固定記憶装置を含んでおり、
算術論理装置と組合せシフタとを制御するように
接続されている。本発明においては、固定記憶装
置の大きさが維持されるように、独自な復号技術
を用いる。これによつて構成部品の数がさらに少
なくなる。算術論理装置に与えて演算すべき情報
は被乗数と部分積をそれぞれ記憶しているＡレジ
スタとＢレジスタとによつて与えられる。Ｂレジ
スタに記憶されている部分積は、それが算術論理
装置に提供される前に復号器によつて制御される
組合せシフタを通過する。この復号器は、効果的
に乗数の中の０または１のストリングを探して、
部分積を組合せシフタによつて複数ビツトだけ桁
送りさせる。 さて第１図を参照すると、本発明の浮動小数点
処理装置に対する好ましいアーキテクチヤのブロ
ツク線図が示されている。特に、図示の浮動小数
点処理装置アーキテクチヤは二つの主データルー
プ、すなわち指数データループと小数データルー
プを含んでいる。小数データループは、本発明の
主たる関心事であるが、指数データループは浮動
小数点処理装置の小数データループの動作をさら
に理解するのに必要かまたは望ましい範囲で示し
て説明する。 浮動小数点処理装置アーキテクチヤにおいて、
源５０は、任意の形式の計算機、中央処理装置な
どであつてよく、バスＡに沿つてデータを送る。
バスＡは、情報を浮動小数点処理装置に記憶した
り、それから取出すことのできる二方向性バスで
ある。指数データ経路において８ビツトの数（指
数を表す）がトランシーバ４４に与えられ、それ
を経てさらにＴレジスタ４２に与えられる。浮動
小数点演算の結果として生ずる指数はまた、Ｅレ
ジスタ４０からトランシーバ４４を経て源５０に
逆読みすることもできる。Ｔレジスタ４２または
Ｅレジスタ４０に記憶された数は、指数算術演算
装置（EALU）４６に送ることができる。EALU
は、８ビツトの数をＥレジスタ４０及びＦレジス
タ３８ならびにプリアライン復号器２６（あとで
説明する）に与える。なおシフトバツフア（SB）
３６もまた情報をあとで説明するようにEALU４
６のＢ入力に与える。 源５０はまた、16ビツトの数をバスＡを介して
ゼロ検出器３４及びトヤンシーバ１０に送る。ゼ
ロ検出器３４は後述のようにステツプカウンタ３
２に信号を送る。 トランシーバ１０（トランシーバ４４と同様）
は、情報ビツトをどちらの方向へも転送するよう
に接続されている。情報が源５０から浮動小数点
処理装置に転送されるとき、トランシーバ１０
は、バスＡからビツトを受けてMQレジスタ１２
（これはあとで詳細に説明する）及び符号（sign）
回路１４へ56ビツトまで転送する。情報は、８ビ
ツトセグメント及び16ビツトセグメントで転送さ
れる。好ましい実施例において、MQレジスタ１
２は、複数の並列に配列されたレジスタ回路また
はセルを含んでいる。MQレジスタ１２及びＡレ
ジスタ２２は、小数算術論理装置（FALU）１８
の入力へ56ビツトの数を送る。Ａレジスタ２２は
また、浮動小数点処理装置内のデータがバスＡに
読出されるべきとき、情報をトランシーバ１０に
与える。FALU１８の出力端子は、累算器または
Ｂレジスタ２４の入力及びＡレジスタ２２の入力
へ60ビツト伝搬路を経て接続される。またFALU
１８は左右シフト復号器２８に接続されている。
Ｂレジスタ２４の出力は、FALU１８のＢ入力端
子に60ビツト信号を与える組合せシフタ２０に接
続されている。 MQレジスタ１２からの出力信号はまた、ウオ
ング（Wong）の米国特許第4276607号に記載さ
れているように、２ビツト同時に直列に乗数復号
器１６に与えることもできる。乗数復号器１６
は、プリアライン復号器２６及び左右シフト復号
器２８からの制御信号と共に制御信号をシフト・
レジスタ３０に与えるように接続されている。シ
フタ・レジスタ３０は、組合せシフタ２０及びシ
フトバツフア３６に信号を与える。 次に好ましい実施例における基本的算術のため
の演算の論理を説明する。 動作を説明すると、源５０は、浮動小数点処理
装置のロード動作が定められているとき、数を表
す信号を浮動小数点装置に与える。これらの信号
は、バスＡに沿つてトランシーバ１０と４４にそ
れぞれ与えられる。具体的には、その数の指数部
分がトランシーバ４４を経てＴレジスタ４２にロ
ードされる。次にＴレジスタの内容がEALU４６
を経てＥレジスタとＦレジスタに転送される。同
様に、トランシーバ１０は、バスＡの上の数の小
数部分を受けて、それを16ビツトセグメント（８
ビツトから成る最上位セグメントを除く）でMQ
レジスタ１２に転送する。これは本発明の実施例
において用いられる浮動小数点数フオーマツトで
ある。もちろん、他の浮動小数点数フオーマツト
も用いることができる。MQレジスタは、バスＡ
に沿つてトランシーバ１０に与えられる16ビツト
語セグメントを記憶する四つの16ビツトレジスタ
から成つている。このレジスタは、８ビツトセグ
メント内に記憶された最上位セグメントに対応す
る。従つて、MQレジスタ１２は適当な小数ビツ
トをロードされる。制御リテラル（CLIT）信号
の復号のときに、MQレジスタ１２の内容は、Ａ
レジスタ２２及びＢレジスタ２４へFALU１８を
経て転送される。この時点で、浮動小数点処理装
置は後述の動作の一つ以上を開始する用意ができ
ている。 浮動小数点加算または減算 浮動小数点処理装置命令は単一のオペランド命
令であるから、浮動小数点処理装置演算は、第１
のオペランドの指数がＥレジスタ及びＦレジスタ
にロードされ、第１のオペランドの小数が上述の
ようにＡレジスタ及びＢレジスタにロードされる
ように浮動小数点処理装置のロードまたは他の何
らかの操作が先に行われていなければならない。
（浮動小数点操作の結果は常にＥレジスタ、Ｆレ
ジスタ、Ａレジスタ及びＢレジスタに記憶され
る。） 加算または減算のいずれかの開始によつて第２
のオペランドの指数がＴレジスタ４２にロードさ
れ、小数がMQレジスタ１２にロードされる。浮
動小数点処理装置は、Ｔレジスタ４２及びＦレジ
スタ３８の中の指数のそれぞれの大きさをEALU
４６で比較して、次に二つの差をＥレジスタ４０
に記憶する。第２のオペランドが大きい方のオペ
ランドであれば、第２のオペランドの仮数がMQ
レジスタ１２からＡレジスタ２２に転送される。
そうでない場合は、それはＢレジスタ２４に転送
される。すなわち、Ｂレジスタ２４は、常に小さ
い方の指数をもつたオペランドの仮数を含んでい
る。 二つのオペランドの仮数を小数点について位置
合わせするために、プリアライン復号器２６は、
二つの指数の差を検出してＢレジスタ２４に適宜
にシフタ２０及びFALU１８を介して記憶された
小さい方のオペランドの仮数を右に桁送りする。
次にＡレジスタ及びＢレジスタの内容についての
加算または減算がFALU１８によつて行われる。
その結果は、左右シフト復号器２８によつて制御
されるシフタ２０及びFALU１８によつて再正規
化される。この処理を完了すると、結果はＡレジ
スタ及びＢレジスタの両方に記憶される。 プリアラインメントの間、指数の差を含むＥレ
ジスタ４０は、桁送りの進行を記録するのに用い
られる。プリアラインメントののち、指数回路
は、Ｔレジスタ及びＦレジスタの内容の大きい方
をＥレジスタ及びＦレジスタの両方に記憶する。
数の小数部分の正規化の間、Ｅレジスタ及びＦレ
ジスタの内容はまた、Ｅレジスタの内容をシフト
バツフア３６からくるデータと一緒に加算するか
または減算することによつて調節される。バツフ
ア３６は、シフトレジスタ３０（SHFR REG）
に接続されているので、それは浮動小数点処理装
置の数の小数部分に行われた桁送りの数を反映し
ている。 浮動小数点乗算 加算及び減算におけるように、第１のオペラン
ド（被乗数）は、既にレジスタＥ，Ｆ，Ａ及びＢ
に記憶されている。第２のオペランド（乗数）は
Ｔレジスタ及びMQレジスタにロードされる。な
お、ステツプカウンタ３２（SC）は、乗数の長
さ（すなわちビツトの数）から16ビツトインクリ
メントの中の尾端の０の数を引いたものに等しい
数をロードされる。次にＢレジスタ２４がクリア
される。続いて、Ｂレジスタ２４がシフト−加
算／減算プロセスによつて作られた部分和を記憶
するのに用いられる。 乗算は、一連のシフト−加算／減算操作によつ
て行われる。Ｂレジスタ２４に記憶された部分和
は、シフタ２０によつて右へ桁送りされて、次に
Ａレジスタ２２に記憶された被乗数に加えられる
かそれから引かれる。シフトの数は、MQレジス
タ１２に記憶された乗数によつて制御され、その
乗数は、後述のようにPROMの形にすることの
できる乗数復号器１６によつて復号される。 ステツプカウンタ（SC）３２は、各シフトご
とに計数を下げられる。シフト−加算／減算操作
は、SCがゼロに等しくなるまで繰返される。Ｂ
レジスタの中の積は、正規化されて丸められて、
Ａレジスタ及びＢレジスタに記憶される。同時に
Ｔレジスタ及びＦレジスタの中の二つのオペラン
ドの指数の和は、正規化に従つて調節されてＥレ
ジスタ及びＦレジスタに記憶される。 浮動小数点除算 加算及び減算におけると同様に、第１のオペラ
ンド（被除数）は、既にレジスタＥ，Ｆ，Ａ及び
Ｂに記憶されている。第２のオペランド（除数）
は、次にＴレジスタ及びMQレジスタにロードさ
れる。 除数は、まずMQレジスタ１２からＡレジスタ
２２に転送されて、そこでこれが一連のシフト減
算／加算操作の中の減数または加数としてあとで
用いられる。次にMQレジスタが商を記憶するた
めりクリアされる。ステツプカウンタ３２は、除
数の長さに等しいシフト減算／加算計数をロード
される。シフト減算／加算を繰返す度ごとにカウ
ンタ３２の計数を一つづつ減らす。同時に減算の
結果による正しい商のビツトがMQレジスタ１２
にシフトされる。カウンタ３２がゼロになると、
商全体がMQレジスタに記憶される。次にその商
は、Ａレジスタ及びＢレジスタに転送されて、そ
こでそれが正規化されて丸められる。Ｔレジスタ
４２の中の除数は、Ｆレジスタ３８の中の被除数
の指数から減算されて差がＥレジスタ及びＦレジ
スタに記憶される。他の演算におけると同様に、
それはまた仮数の正規化の間に調節される。 「浮動否定」、「浮動小数点対浮動固定小数点
数」及び「浮動平方根」などの他の操作をこの浮
動小数点処理装置アーキテクチヤによつて実行で
きる。しかしこれらの操作は改良された乗算操作
が最も適切であると信じられるのでここでは説明
しない。 次に好ましい実施例の詳細な回路の説明を行
う。 次に第２図を参照すると、第１図に示した回路
の一部が詳細に示されている。具体的には、トラ
ンシーバ回路２００，２０２、及び２０４は、第
１図に示したトランシーバ１０の一部分を含んで
いる。これらの回路の各々は、バスＡから入力信
号を受けるかまたはバスＡへ信号を送る。第２図
に示した回路では、奇数番号のバスＡ信号CB０
１ないしCB１５はトランシーバ回路２００に加
えられる。逆に、偶数番号の信号CB００ないし
CB１４はトランシーバ２０２及び２０４へ並列
に加えられる。もちろん第２図に示す回路は、実
際のトランシーバ回路を構成する回路の一部分だ
けを表わしているということが分るはずである。
好ましい実施例において、第２図に示したラツチ
回路２００と同様な七つのトランシーバ回路が用
いられている。これらの回路は、ほかの演算のた
めのバスＡの信号を受けるかまたはある演算の結
果をバスＡに送り返す。 トランシーバ２００，２０２及び２０４の出力
端子は、MQレジスタ回路２０６，２０８及び２
１０、FALU１８及びＡレジスタ２２に信号を与
えるように接続されている。これらの信号はｘを
識別番号としてFALA_xxとして識別される。（第
３図はＡレジスタの一部分とFALUを示してい
る）MQレジスタ回路２１２に与えられる信号
は、第２図に示してないトランシーバ回路から与
えられる。適当な制市信号MQS１とMQS０を
MQレジスタの端子Ｓ１及びＳ０に加えるとき、
トランシーバからのFALA信号を適当なMQレジ
スタに送つてそれに記憶させることができる。再
び、好ましい実施例の中に追加のMQレジスタ回
路があるが、それはこの説明において適宜上省略
してあることを理解されたい。さらにMQレジス
タ回路２０６及び２０８は、16ビツト並列MQレ
ジスタセグメントを形成していることに注意され
たい。一方の回路は、奇数ビツトを記憶し、また
他方の回路は偶数ビツトを記憶する。同様に、
MQレジスタ回路２１０及び２１２は、もう一つ
の16ビツト並列MQレジスタセグメントを形成す
る。各MQレジスタセグメントは、それ自身のト
ランシーバ回路に接続されている。 MQレジスタ回路２０６，２０８，２１０及び
２１２の入力端子にはクロツク信号HCLK，MQ
制御信号MQS１とMQS０、及びクリア信号
MQCLBCを含む適当な制御信号が加えられる。
また、MQレジスタのもう一つのセグメントから
の適当な入力信号が加えられる。そのような信号
の中で代表的なものは、レジスタ２１０によつて
レジスタ２０８に与えられるMQ１４及びレジス
タ２０８によつてレジスタ２１０に与えられる
MQ１６である。従つて、MQレジスタセグメン
トが連結されることがあり、左または右への直列
シフト操作が起る可能性がある。MQレジスタ回
路は並列に配線されているので、クロツク信号に
よつて一つの寄数ビツトと一つの偶数ビツトの２
ビツトをMQレジスタからシフトさせることに注
意願いたい。もちろん、追加のレジスタを必要な
らばさらに長いレジスタを与えるために鎖状に接
続することができる。 簡単にいえば、第２図に示した回路は、バスＡ
が信号CB００ないしCB１５を与えるように動作
する。これらの信号はすべてのトランシーバ（第
２図には三つしか示されていないがすべてで七
つ）に加えられる。MQレジスタセグメントに対
応するトランシーバの二つは、CD端子に与えら
れる適当な使用可能信号例えば、ENOPC，
ENOPD、によつて使用可能にされるであろう。
さらに、一つの信号がトランシーバのＴ／入力
端子に送られて、その信号がトランシーバを送信
モードにして、Ａ端子からＢ端子への信号経路を
形成する。第２図のトランシーバ２００及び２０
２が使用可能にされると、トランシーバのＢ端子
にある信号はMQレジスタ２０６及び２０８の端
子に加えられる。それらのCLK端子にクロツク
信号を加えると、MQレジスタ２０６及び２０８
から成るレジスタセグメントが使用可能にされ
て、トランシーバ２００及び２０２からの信号に
よつて表わされた情報の16ビツトセグメントを記
憶する。図示のような接続のために、MQレジス
タまたはＡレジスタもまた後述のようにこれらの
記憶された信号をFALU１８のＡ端子に提供でき
る。MQレジスタのその他のシフテインゲ及び動
作はあとで説明する。 次に第３図を参照すると、第１図に示した回路
の小数ループの詳細な部分が示されている。第３
図に示した回路にはFALU１８、Ａレジスタ２
２、Ｂレジスタ２４及びシフタ２０の各部分があ
る。特に、MQレジスタからのFALA信号線（第
２図参照）は、ＡレジスタＡ１の出力端子に接続
されている。なお、FALA信号線は、MQレジス
タから回路ALU１及びALU２によつて表わされ
たFALU１８のＡ入力端子に接続されている。も
ちろん、第３図に示したものと類似の複数の回路
を本発明のアーキテクチヤに設けることができる
ということが理解されなければならない。 回路ALU１及びALU２のＢ入力端子は、組合
わせシフタ回路Ｓ２及びＳ４の出力端子にそれぞ
れ接続されている。組合せシフタ回路Ｓ１及びＳ
３の出力端子は、多ビツトシフト能力を与えるよ
うにシフタＳ２及びＳ４の入力端子に図示のよう
に交差結合されている。レジスタＢ１及びＢ２の
出力端子は、シフタＳ１及びＳ３の入力端子にそ
れぞれ接続されている。前述したように、追加の
Ｂレジスタ装置は追加のシフタレジスタ装置と同
様に好ましい実施例において用いられている。従
つて、レジスタＢ１及びＢ２からのある出力信号
がこの図面に含まれている装置と類似の組合せシ
フタ（図示なし）に接続されている。同様にし
て、他のレジスタ（図示なし）からのＢレジスタ
がシフタレジスタＳ１及びＳ３にそれぞれ加えら
れる。 制御回路３００は、回路の小数ループ部分に
種々の制御信号を与えて組合せシフタのシフテイ
ング、FALUの動作、Ｂレジスタのシフテイング
とローテイング、及びＡレジスタのローテイング
を第３図に示すように制御するすべての回路を表
わしている。好ましい実施例において、これらの
信号は、直接にはマイクロシーケによつて与えら
れ、間接的にはマイクロシーケンサからくる制御
信号によつて作動される何らかの回路を通じて与
えられる。 特に、第６図に示した回路は、マイクロシーケ
ンサが乗算操作を指定するときシフト信号BSCS
０，BSCS１及びBSCS２をシフタレジスタＳ１，
Ｓ２，Ｓ３及びＳ４に与える。同様にして、Ｂレ
ジスタＢ１及びＢ２に与えられる制御信号BSRS
１及びBSRS０は乗算操作中第６図の制御回路か
ら引出される。 マイクロシーケンサのブロツク線図が第４図に
示されている。三つの主な部分、すなわち次のア
ドレス発生回路４０１、制御記憶装置４０２及び
制御記憶装置バツフア４０３がある。好ましい実
施例における制御記憶装置は、プログラマブル固
定記憶装置（PROM）で構成されている。それ
ぞれがマイクロ命令と呼ばれる所望の制御信号パ
ターンは、PROMの種々のアドレスの中に記憶
される。次アドレス発生回路４０１は、PROM
のためのアドレスを発生する。一連のマイクロ命
令を一連の適当なアドレスを発生することによつ
てステツプスルーできる。次アドレス発生回路４
０１は、上位計算機からの命令、先のマイクロ命
令の中で行われた幾つかの試験の結果及び現在の
マイクロ命令からの次アドレス情報を受取る。従
つて、その命令、試験結果及び次アドレス情報に
よつて、所望の制御信号を規定する適当な次アド
レスが発生されるであろう。PROMからの出力
はそれらが１クロツク周期の間安定に保持される
ように制御記憶装置バツフア４０３の中にラツチ
される。 特に、第４Ａ図はマイクロシーケンサの詳細な
部分を示している。PROM Ｐ１〜Ｐ５は制御記
憶装置回路４０２を構成し、マルチプレクサＭ１
及びＭ２は次アドレス発生回路４０１を構成して
いる。 第３図に戻ると、算術論理素子ALU１及び
ALU２の出力端子は、Ａレジスタ（レジスタ１）
及びＢレジスタ（レジスタＢ１及びＢ２）にそれ
ぞれ接続されている。（第３図）論理回路素子
ALU１及びALU２からくる信号はFALU_xx（ここ
でxxは数字を表す）として識別される。 動作について説明すると、Ａレジスタまたは
MQレジスタ（第２図）のいずれかからの
FALA_xx信号をFALU１８の算術論理素子ALU
１及びALU２のＡ入力に与えることができる。
Ｂレジスタに記憶されていた情報を組合せシフタ
によつてシフトしてFALU１８のALU１及び
ALU２のＢ入力に与えることができる。算術論
理素子ALU１及びALU２は、それぞれＡ入力及
びＢ入力に与えられた信号で動作してＡレジスタ
及びＢレジスタへ結果を伝える。組合せシフタは
３ビツトまでの左シフトまたは４ビツトまでの右
シフトをFALUによつて行われる算術演算と共に
行うことができる。非常に多数のシフトを用いる
設計もまた本発明を利用することができる。
FALUは、ＡがＡ入力を意味し、ＢがＢ入力を意
味するとして演算Ａ−Ｂ，Ｂ−ＡまたはＡ＋Ｂを
行うことができる。 第４Ａ図を再び参照すると、複数のプログラマ
ブル固定記憶装置Ｐ１〜Ｐ５（PROM）を含む
制御記憶装置PROM回路が示されている。各
PROMは、制御可能化端子CE１及びCE２を否定
回路端子を介して接地に接続されている。従つて
各PROMは、使用可能にされて、それに与えら
れる入力アドレス信号を受けて、受けたアドレス
に関係するビツトパターンを供給するように適応
される。４：１マルチプレクサＭ１及びＭ２
（MUX）及び制御記憶装置バツフア信号（CSB）
によつて後述のように与えられる。マルチプレク
サからの出力信号は、TB００，TB０１，TB０
２及びTB０３である。これらの出力信号は、割
込み（IR０，IR１，IR２及びIR３）のような制
御信号ならびにオペランドの状態（ゼロまたは非
ゼロ）、オペランドの符号などを示す他の信号に
応動してマルチプレクサによつて作られる。 なお、ラツチ回路Ｌ１及びＬ２は、PROM回
路Ｐ１及びＰ２からの出力信号（CSM）を受け
るように接続されている。すべてのPROM回路
の入力端子は、マルチプレクサＭ１及びＭ２の入
力端子と同様にラツチ回路からの出力信号CSB
を受ける。これらの回路は、PROMが回路の
種々の復号部分からの信号によつてアクセスされ
て、それらの信号を表す出力信号を作るように相
互接続される。 次に第５図を参照すると、制御記憶装置バツフ
ア回路が示されている。第４Ａ図のPROM回路
からの出力信号（CSM_xx）は、第５図に示した
バツフア（またはラツチ回路に送られる。特に、
制御記憶装置信号CSM１０ないしCSM３５は
PROMからラツチ回路Ｌ３〜Ｌ６の入力端子に
与えられる。適当なクロツク信号MCLKを加え
ると、CSM信号は、ラツチ回路にラツチされて、
あとで検討されるその他の回路に利用できるよう
にされる。ラツチ回路からの出力信号、特に、
CSB信号は、MQレジスタ１２の左右シフト操作
を制御するのに用いられる。なお、CSB信号の
中のあるものは、小数ループのＢレジスタまたは
Ａレジスタならびに指数ループ（ここでは詳細に
は説明しない）内の他のレジスタをロードするの
に有用である。さらに、CSB信号はあとで説明
するようにＢレジスタのシフテイング操作を制御
するのに用いられる。 次に第６図を参照すると、本発明のための乗算
の間のシフテイング信号を作るための詳細な回路
構成が示されている。特に、４：１マルチプレク
サ６００がそれの入力端子のところで４対の信
号、MQ００ないしMQ４９を第２図に示した並
列MQレジスタ部から受けるように接続されてい
る。さらに詳しくいえば、信号対は、MQ００と
MQ０１，MQ１６とMQ１７，MQ３２とMQ３
３およびMQ４８とMQ４９である。ただ１対だ
けの信号が乗数の中に存在する尾端の０の数によ
つて４対の中からマルチプレクサによつて選択さ
れる。尾端の０は、ウオング（Wong）の米国特
許第4276607号に記載されているように、16のイ
ンクリメントで飛ばすことができる。マルチプレ
クサ６００からの出力信号は、パイプラインレジ
スタ６０１の入力端子に接続されている。パイプ
ラインレジスタ６０１は、MQレジスタへの延長
のように動作する。それは記憶レジスタの二つの
２ビツト段から構成されている。MQレジスタか
らのシフトアウトする信号は、第１坪に通されて
次に第２段に通される。パイプラインレジスタの
入力Ｃ及びＤならびに出力QC及びQDは、第１段
を構成する。QC及びQDから出る第１段の出力信
号は第２段Ａ及びＢの入力に送られる。第２段は
入力Ａ及びＢならびに出力QA及びQB端子で構
成されている。Ｓ１及びＳ０はシフトを可能にす
るために用いられ、一方クリア（CLR）端子を
パイプラインをクリアするのに用いることができ
る。ハーフロツク（HCLK）信号もまたパイプ
ラインレジスタ６０１に与えられる。 ラツチ回路６０２はパイプラインレジスタ６０
１からの出力信号とマルチプレクサ６００の出力
２Ｙから直接にくる信号を受けるように接続され
る。ラツチ回路６０２のパイプラインレジスタ６
０１が合わさつて直並列変換回路を構成すること
になる。MQレジスタからのシフトアウトされた
信号は、一時的にパイプラインレジスタ６０１に
記憶されて、次に復号のために完全な１クロツク
期間（MCLK）の間保持される。なお、ラツチ
６０２は、アンドゲート６０３からの制御信号を
含む幾つかの他の制御信号を受け、アンドゲート
６０３はラツチ６０２のタイミングを制御するた
めに種々のシステムクロツク信号HCLK及び
MCLKを同時に加えることによつて起動される。 ラツチ６０２の出力は、この実施例においては
複数のPROM回路６０５と６０６を含む乗数複
号器の入力に接続されている。マルチデコード
PROM６０５及び６０６は入力端子において同
じ信号を受取る。ラツチ６０２の出力は入力端子
Ａ０ないしＡ４に接続されている。 端子Ａ７は、乗算処理の終りを示すNMULT
信号を受ける。端子Ａ６は最終の機械サイクルで
起つた算術演算を示すMFOP信号を受ける。端
子Ａ５はラツチ６０７に記憶されたシフトバイア
スを示すMBIAS信号を受取る。MBIAS信号は、
MQレジスタがあとで説明するように奇数番号の
ビツトをシフトアウトすることができないのを補
償するのに必要である。 PROM６０６は、第３図に関して説明したシ
フタ制御回路に与えられるシフタ制御信号BSCS
０ないしBSCS２を作る。 PROM６０５は、PROM６０５及びPROM６
０６の端子Ａ６及びＡ５に戻される。MFOP信
号及びラツチ６０７に一時的に記憶される
MBIAS信号を発生する。PROM６０５はまた、
右シフトＢレジスタ信号RSHB及び２ビツトの
右シフトを意味する右シフト２信号RSHTW０
を作る。PROM６０５からのこれの信号はまた
ラツチ６０７に一時的に記憶されて１機械サイク
ルを通して固定信号レベルを設定する。PROM
６０６はMSHEN信号によつて使用可能にされ
ることに注意されたい。この信号は乗算操作を指
定するために用いられる制御信号から引出されて
マイクロシーケンサによつて与えられる。従つ
て、PROM６０６は、乗算操作の間だけ使用可
能にされる。他の操作の場合には、第６図の回路
は小数ループの操作に影響しないであろう。 以下に乗数の中の０のストリングと１のストリ
ングで飛ばす乗算を並列MQレジスタ法によつて
いかに速く実施できるかを説明する。 本願における演算の方法を定義するために、な
にが乗数の中のストリングを構成するかを定義す
ることが必要である。１のストリングまたは０の
ストリングは１または０の二つ以上の同じビツト
として定義される。逆に、１のストリングの中の
単一の０または０のストリングの中の単一の１
は、それぞれ孤立０または孤立１と定義される。
定義を示するために、次の例を与える。 乗数＝〔00…０〕10110010001〔00…０〕 括弧の中の数字は、例示的乗数の一部分ではな
い。乗数の先頭ビツトが複数の０であると仮定さ
れているので左端に括弧内に入れた複数の０を書
いてある。右端の括弧内の０は乗数に対する復号
操作が０の長いストリングで始められること（す
なわち復号器の初期条件〕を示す。従つて、第１
（右端）の１は孤立１であることがわかる。次の
三つの０（左の方へ読んでゆく）は、０のストリ
ングを形成している。次のビツト、２進１、のあ
とに追加の０が続いているので、その１は孤立１
であり、０は０のストリングの続きである。しか
し、次の１のあとに追加の１が続いて１のストリ
ングを作つている。次の０はあとに１が続いてい
て、その０は孤立０であり、その１は１のストリ
ングの継続である。この例示は、１及び０のスト
リング、孤立１と０、及び遷移領域を示してい
る。 この装置の動作は、乗算の部分積が乗算の始め
に０に払われたＢレジスタ２４に記憶されている
という規則に従う。乗数は、LSB（最下位ビツ
ト）から始めてMQレジスタ１２からシフトされ
て、上述の規則に従つて復号器１６によつて調べ
られる。その次にＡレジスタの中に記憶された被
乗数を、孤立１に遭遇するときは必ずまたは０の
ストリングの始まりに、Ｂレジスタ２４に記憶さ
れた部分積に加える。逆に、被乗数を、孤立０に
遭遇するときまたは１のストリングの始めに必
ず、部分積から減算する。 部分積シフト制御装置は、Ｂレジスタの中の部
分積を乗数のビツトパターンに従つて組合せシフ
タ２０を制御することによつて桁送りする。多数
桁送りは、０の数ストリング及び１の数ストリン
グにわたつて行われる。桁送り操作は加算または
減算操作を行うため、ストリングの始めまたは孤
立１もしくは孤立０においてのみ停止する。 この方法を用いると、４尾墜堵の最大シフトを
得るためには、０のストリングの始めと孤立０と
の間の差を識別するために乗数から５ビツトを監
視することが必要である。４ビツトだけ監視され
るとすれば、二つの場合の間を区別することは不
可能である。（同様に、もちろん、１のストリン
グと孤立１との間の差は、同じ困難性を生ずる。）
例えばビツトパターンX0111において、Ｘの値が
わかつていなければこの０が孤立０であるか０の
ストリングの始めであるかを判定することは不可
能である。すなわち、Ｘが０であれば、存在する
０は０のストリングの始めであり、その場合に被
乗数は上述したように加えられる。反対に、Ｘが
１であれば、存在する０は孤立を表わし、そのと
き被乗数は上述のように減算されなければならな
い。 背景論理 この浮動小数点処理装置が乗算を行うに当つ
て、いくつもの１や０にわたつて桁送りするのに
用いるアルゴリズムは、かなり複雑である。説明
を簡単にするために、この浮動小数点処理装置で
用いる技術を説明する前に幾つかの他の乗算技術
を説明する。 乗算に用いられる一つの簡単な方法は、１ビツ
トずつのやり方で乗数を調べることである。その
ビツトが０であれば、被乗数は一つだけ位置を左
へずらされる。そのビツトが１であれば、被乗数
は左へ送られて次の部分積に加えられる。

【表】 送りして加算
同じ結果はまた被乗数を左へ送る代りに部分積
を右へ送ることによつても得られる。実際には、
これはデータパスの巾を２倍にする必要がないの
でより良い方法であるということが分かつた。代
りに部分積の低位置のビツトがレジスタから単に
桁送りされて消失するだけである。この方法は０
のストリングをシフトオーバするだけである、す
なわち、算術演算が何も起らない。一方、乗数に
ある各「１」は、１回の加算を必要とする。一つ
の工夫は１のストリングと０のストリングの両方
をシフトオーバすることである。非常に高速で、
すなわち算術演算よりかなり速く桁送りを実行で
きるようにハードウエアを作ることができれば、
１のストリングと０のストリングの両方のシフト
オーバは、さらに速度を高めることにらるであろ
う。この演算は111…１＝1000…０−１であるか
ら可能である。右側の式は、１のストリングの長
さに関係なく１を二つしか含んでいない。従つて
どんな１つストリングもそのストリングの最下位
ビツト位置において１を減算し、そのストリング
の最上位ビツトの先のビツト位置に１を加えるこ
とに引直しできる。そのストリングの残りは単に
シフトオーバされるだけでよい。これを下の例で
例示する。

【表】 と加算
本発明の設計において、浮動小数点処理装置
は、部分積を最大４ビツト位置だけ桁送りし、そ
の上１機械サイクル内に算術演算（加算または減
算）を加能にする組合せシフタを含んでいる。乗
数はまた、１機械サイクル中に試験のために最大
４ビツトだけ桁送りされることがある。そのとき
は、上の例における第１の方法は、完成するため
に４機械サイクル、すなわち 桁送り１と減算 桁送り３と加算 桁送り１と減算 桁送り３と加算 を必要とする。一方、第２の方法は完了するに３
機械サイクルしか必要としない、すなわち 桁送り１と減算 桁送り３と減算 桁送り４と加算 である。この設計では、１と０の両方をシフトオ
ーバする第２の方法がより良い性能を出すために
用いられている。 孤立１が０のストリングの中に起るかまたは孤
立０がストリングの中に起るかのいずれかのとき
に、この方法の追加の改良が得られる。この改要
方法では、乗数は、１または０のいずれかのスト
リングを識別するため２ビツトを「先取り」する
ことにより調べられる。ストリングは、上述され
かつ以下の例に示すように二つ以上の連続した同
一のビツトとして定義されている。

【表】 一つのストリング内でストリングと異なる単一
ビツトを孤立ビツトという。この孤立ビツトの例
を以下の例に示す。

【表】 この改良した方法の利点を強調するために、次
の例は１つのストリングの中に孤立０を含み、未
修正のアルゴリズムが用いられている。

【表】
リングの終り） 〓
先の例において、加算は2³ビツト位置において
行われて、そのあとに次のビツト位置（2⁴）にお
いて減算が行われる。これら二つの演算を孤立０
が置かれているところで減算を行うことによつて
一つの算術演算に縮小できる。これは（−2⁴）＋
（2³）＝（−2³）であるから可能である。従つて先
の例は次に示すように縮小できる。

【表】 従つてこの例は四つではなく三つの機械サイク
ルしか実行する必要がない。 本発明の浮動小数点処理装置は次の例に示すよ
うに０のストリングの中の孤立１を取扱う。最後
の演算が加算であつたと仮定して、０のストリン
グが提示されるものとする、すなわち

【表】 この例は、２機械サイクルしか実行する必要が
ない。従つて、上述の方法に従つて乗算を実行す
るのに一般化した規則を作ることができる。

【表】 これらの規則を次の例で説明できる。

【表】 〓

Claims (1)

1. 【特許請求の範囲】 １ 被乗数に乗数を掛けるために複数の乗算サイ
   クルで演算できる乗算装置であり、 第１および第２の入力に加わる演算数について
   加減算を行う算術論理装置１８と、 前記算術論理装置の前記第１の入力に接続され
   た被乗数レジスタ２２と、 シフタ２０を介して前記算術論理装置の第２の
   入力へ接続された部分積レジスタ２４と、 乗数の桁送りを行うMQレジスタ１２と、 前記MQレジスタから右へ桁送りされた乗数ビ
   ツトを記憶するパイプラインレジスタ６０１と、 前記MQレジスタと前記パイプラインレジスタ
   に接続された前記シフタ、MQレジスタおよび部
   分積レジスタの桁送りを制御するシフト復号器６
   ０５，６０６とを備え、 前記パイプライン・レジスタが前記MQレジス
   タから桁送りされた４ビツトを記憶できること、 前記シフト復号器が、各乗算サイクルごとに、
   乗数の奇数ビツトまたは偶数ビツトが前記パイプ
   ラインレジスタの最も右の桁にあるかどうかを指
   示するバイアス信号、加算または減算の演算を行
   うように前記算術論理装置を制御する算術論理指
   令、および前記シフタを制御するシフト指令を発
   生すること、および 一つの乗算サイクルの間に発生したバイアス信
   号および算術論理指令が前記パイプラインレジス
   タからの出力および前記MQレジスタの最下位ビ
   ツトとともに次の乗算サイクルで前記シフト復号
   器に加えられて、前記次の乗算サイクルのための
   バイアス信号、算術論理指令およびシフト指令を
   発生すること、を特徴とする乗算装置。 ２ 前記シフト復号器が固定記憶装置からなる特
   許請求の範囲第１項に記載の乗算装置。 ３ 前記MQレジスタが前記乗算サイクルの各々
   に２ビツトまたは４ビツトのいずれかを前記MQ
   レジスタから前記パイプラインレジスタへ桁送り
   するように制御されることをさらに特徴とする特
   許請求の範囲第１項に記載の乗算装置。 ４ 前記シフタを１，２，３または４ビツトの桁
   送りを生ずるように前記シフト指令によつて制御
   でき、前記MQレジスタが各乗算サイクルごとに
   ２または４乗数ビツトのいずれかを前記パイプラ
   インレジスタに桁送りするように制御される特許
   請求の範囲第１項に記載の乗算装置。 ５ 前記MQレジスタが並列に桁送りするように
   接続された二つのレジスタセグメントからなり、
   前記レジスタセグメントの一方が奇数の乗数ビツ
   トを記憶し、他方の前記レジスタセグメントが偶
   数の乗数ビツトを記憶することをさらに特徴とす
   る特許請求の範囲第１項に記載の乗算装置。 ６ １または２シフトパルスのいずれかが各乗算
   サイクル毎に前記レジスタセグメントの両方に加
   えられて、２または４乗数ビツトのいずれかが各
   乗算サイクルごとに前記MQレジスタから前記パ
   イプラインレジスタへ桁送りされる特許請求の範
   囲第５項に記載の乗算装置。