JPS6051733B2

JPS6051733B2 - 指数関数演算装置

Info

Publication number: JPS6051733B2
Application number: JP52138440A
Authority: JP
Inventors: 浩門田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1977-11-19
Filing date: 1977-11-19
Publication date: 1985-11-15
Also published as: JPS5471957A; US4225933A

Description

【発明の詳細な説明】本発明は計算機における指数関数の演算装置に関するも
のである。

指数関数はａを正数としＸをべき指数としてａＸと表わ
される関数てあり、この関数の演算は科学技術計算を取
り扱う計算機にとつて是非とも備えなければならない機
能の一つである。

従来、この関数を演算する方式として例えはａＸ＝ｅｙ
すなわちｙ＝ｘ・ｌｎａ（１）の関係を利用し、べき
級数ｅＸ＝１＋Ｘ＋Ｘ２／２＋・・・＋Ｘｎ／ｎ！
＋・・・たた七、１Ｘ１＜１（２）のＸにｙ＝ｘ−１ｎ
ａを代入して求める方式や、連分数展開や有理近似など
を用いる方式がある。

しかしながら、いずれの方式も多くの乗算や除算を必要
とするため演算時間が長くなりしかも演算精度も満足す
べきものが得られないという欠点があつた。本発明は上
述した欠点に鑑み乗算をデータシフトおよび加算によつ
て短時間に実行するようにし、演算精度を内部定数の語
長によつて自在に制御可能とし、かつ該定数を変更する
だけで容易に底の異つた指数関数を演算可能とした指数
関数演算装置を提供するものてある。

以下の本発明の原理および実施例の説明では１０進計算
機における指数関数ａ゛の演算装置について主に述べら
れるが、本発明は２進計算機等一般にＮ進計算機に適用
可能である。

本発明の演算原理は関数近似を行なわす指数関数の加法
定理を用いて直接ＡＸを求めることである。

今、ｘ（ｘ≧０とする）が次式のように適当な数列（Ｘ
。

）の和に分解されたとする。加法定理を上式に適用する
と次式が成立する。

ｉに臀１′ｏ瓜Ｙ７ｉなる様にＸ５を選べば（４）式は
と既知の数列（Ｙｎ）の積として表現される。しかし（
５）式ではまだ乗算がｎ回必要であり、従来方法と比較
し特に有利とはいえない。しかしここでＹ，がとなる様
に取を選ぶことにより（５）式の右辺の乗算はｋ回の右
シフトと加算によつて簡単に実行できる。

例えばＹｋ（５ｙｋ−１の積はとなる。

ここで１０−ゝ×Ｙｋ−１の値はＹｋ−１の値をｋ桁シ
フトして得られることは明らかであり通常の乗算に比べ
大幅に演算時間を短縮できる。一般に（３）式の分解は
Ｃｒ（ｒ＝０〜ｎ−１）を０または正整数としてと表わ
される。

この時は（５）式はすなわちとなるだけで本質的な違いはない。

以上のように本発明は１０進計算機の場合はＸｋ＝１０
ｇａ（１＋１０？ｋ）と選べばよいが、一般Ｎ進計算機
の場合には取＝１０？（１＋Ｎ−リと選べば良いことは
言うまでもない。

特に、ａ＝ｅすなわちｅ゛を演算する場合には（９）式
はとなる。

これにＹｋ＝１＋１０−ゝを代人するとを得る。ここで
ｎを計算機の処理桁数とすると、ｋ〉〔ｎ／２〕＋１
ただし、〔〕はガウスの記号
（１２）を満足するｋの値に対する（１＋１０
−ｋ）０ｋの値は、１０−ゝに対する二次以上の項が計
算機の演算桁よりシフトアウトされ有効データとはなら
ず、これを考慮して（１１）式を書き直せば次式を得る
。ここで（１２）式を満足するｋに対しては、１ｎ（１
＋１０？ｋ）々１０−ゞであることを考慮すれば（１３
）式の最終項は、（８）式の分解においてＸよりＣｒＸ
ｒ＝０〜ｋ−１まで減じた残余に１を加えた値と等しい
ことがわかる。すなわちこの事実を利用すれば８式の分
解の作業も、また（１０式の乗算も（１２）式を満足す
るｋに対しＯ−ｋ−１までの処理で済むことがわかる。
この原理にようて更に演算時間の短縮が図られ、かつ（
８）式において残余を全面的に演算に繰り入れるため演
算精度の向上が図られる。次に図面を用いて本発明の実
施例を説明する。

第１図は本発明に従つて指数関数ａ゛を演算する場合の
ハーウエアの第１の実施例を示したものである。図にお
いて、ＸおよびＸを含む部分はゲート１ａ，２ａ，３ａ
を介しデータ循環保持するシフトレジスタであり、以下
これをＸレジスタと称する。Ｙおよびｙを含む部分はゲ
ート１ｂ，２ｂ，３ｃを介しデータを循環保持するシフ
トレジスタであり、以下これをＹレジスタと称する。Ｚ
およびｚを含む部分はゲート１ｃ，２ｃ，３ｃを介し循
環保持するシフトレジスタであり、以下これをＺレジス
タと称する。ＦＡは入力信号Ｃによ．つて加算と減算を
制御可能なｗ進計算用のデイレイド・フル・アダーであ
り、入力Ａ，Ｂに対し（Ａ−Ｂ），（Ａ＋Ｂ）を計算す
る。４および５はそれぞれフル・アダーＦＡ（１７）Ａ
側およびＢ側の入力信号を選択するゲートであり、４に
はＸレジスノタ、Ｙレジスタ、Ｚレジスタの各出力が入
力され、５にはＹレジスタ、Ｚレジスタ、数値発生器Ｎ
の各出力が入力されている。

数値発生器Ｎは種種の数値データを発生することができ
る。Ｊはフル・アダーＦＡで計算された結果キャリー（
Ｃａ）やポロー（ＢＯ）が発生した時あるいはゲート６
を介してフル・アダーＦＡの出力によつてセットされる
フリップフロップである。ＲＯＭは各ゲートの動作を支
配する命令コードを格納するリード・オンリ・メモｌ）
．．ＡＤＣはリード・オンリ・メモリＲＯＭのアドレス
を指定しプログラム・シーケンスを制御するアドレス・
カウンタであり、フリップフロップＪの出力によつてリ
ード●オンリ・メモリＲＯＭのアドレスが修飾される。
ＩＤはリード・オンリ・メモリＲＯＭから読み出された
命令コードを解読し各ゲート類を動作させるマイクロ命
令を発生するインストラクション・デコーダ、ＴＥはデ
コーダＩＤからの命令に対応して各ゲートの動作タイミ
ングを発生するタイミング発生器である。第２図にＸレ
ジスタの詳細な構成を示す。

図示の如くＸレジスタはディジットタイミングＴ。〜Ｔ
ｍ＋２に対応したｍ＋３桁の長さを持ち、ＴＯに対応す
る桁をＸ，Ｔｌ〜Ｔｍ＋１に対応する桁Ｘ。−ＸｍをＸ
，Ｔｍ＋２に対応する桁をＸｋと称する。通常ｘは数値
データの小数点位置を、Ｘは数値データを記憶し、Ｘｋ
は種々のコントロールに用いられる。以下の説明におい
て、Ｘと称する場合烏〜Ｘｍを意味し、Ｘレジスタと称
する場合レジスタ全体を意味するものとする。なお、Ｙ
レジスタお，よびｚレジスタもＸレジスタと同様の構成
および意味を持つものとする。次に第１図の基本動作を
説明する。

１レジスタ右シフトｘレジスタは通常はｘ→２ａ→Ｘ→３ａ→１ａ−）Ｘの
ループにより保持されているが、Ｘレジスタの右シフト
命令が発生するとＴ１〜Ｔｍ＋１時間Ｘ→３ａ→２ａ−
＋Ｘのループが開くことによりｘレジスタは右シフトさ
れる。

この場合、Ｘが１桁分であるので１桁右シフトされる。
Ｙレジスタ、Ｚレジスタおよび他のタイミングに関して
も同様である。２レジスタ左シフトＸレジスタ左シフト命令が発生すると、Ｘ→３ａ→４→
ＦＡ→６→１ａ−＋ｘ→２ａ−＋ＸのループがＴ１〜Ｔ
ｍ＋１の間開く。

フル・アダーＦＡは１桁分の時間遅れを持つためＸレジ
スタの内容は１桁左シフトされる。但しこの時のフル・
アダーＦＡ（７）Ｂ側入力としてどの信号も選択されず
、従つてフル・アダーＦＡは（Ａ＋０）または（Ａ−０
）の動作をすることになりＸレジスタの内容は変化しな
い。なお、他のレジスタの場合も同様に動作する。（
レジスタ間の加減算この命令が発生した場合、フル・アダーＦＡのＡ側入力
にはゲート３ａの出力すなわちＸレジスタの出力が入力
され、Ｂ側入力には他のレジスタ例えばＹレジスタなら
ばゲート３ｂの出力が入力される。

この時、信号Ｃによつて加算、減算のどちらかを指定し
、フル・アダーＦＡの出力はゲート６を通じＸレジスタ
へ格納される。またフル・アダーＦＡによる計算の結果
桁上り（Ｃａ）や桁借り（ＢＯ）が生じた時はフリップ
フロップＪをセットしこのフリップフロップＪの出力に
よつてアドレス・カウンタＡＤＣを修飾する。次の命令
がデコードされるとフリップフロップＪはリセットされ
る。タイミング発生器ＴＥは演算を実行すべきタイミン
グ信号を発生し上記のゲート類を開成させるが、ゲート
１ａ〜１ｃにはフル・アダーＦＡの遅れに合わせるため
１ディジット遅れのタイミングが加えられる。レジスタ
と数値データの加減算この命令が発生すると、フル・アダーＦＡのＡ側入力に
はＸ−Ｚレジスタのいずれかが入力され、Ｂ側入力には
数値発生器Ｎより発生された数値データが入力される。

たた七数値ｎは演算実行タイミングの最初のディジット
のみに発生され他のタイミングでは０とする。例えば、
Ｘ（Ｔ１〜Ｔ．ｎ＋１）ならばＴ１の時間に数値ｎが発
生されることになる。フル・アダーＦＡによる加減算は
上記３の場合と同様に行われる。〕レジスタの内容と
数値との比較Ｘレジスタを例にとると、ゲート３ａの出力は通常の保
持を行うべくゲート１ｃに戻るとともにゲート４に入力
されているが、この命令が発生すると実行タイミング間
ゲート４はフル・アダーＦＡ（７）Ａ側入力としてゲー
ト３ａの出力を選択しゲート５はＢ側入力として数値発
生器Ｎの出力を選択し、減算を行う。

この演算結果はゲート６を介してフリップフロップＪに
入力されるがゲート１ａには入力されない。従つて減算
結果がＯの場合フリップフロップＪはセツトされずその
他の場合セットされ、またレジスタの内容は変化しない
。なお、他のレジスタの場合も同様の動作をする。６
レジスタへの数値データのロードこの命令が発生すると、ゲータ４はフル・アダーＦＡ（
７）Ａ側入力としてどの信号も選択せずゲート５はＢ側
入力として数値発生器Ｎの出力を選択しフル・アダーＦ
Ａによる加算が指示される。

フル・アダーＦＡの出力はゲート６により選択されたレ
ジスタの入力ゲート（例えばＸレジスタならばゲート１
ａ）に実行タイミング間入力される。この時、数値発生
器Ｎはディジット毎に異つたデータを発生することが可
能である。レジスタの入力ゲート１ａ〜１ｃのタイミン
グは上記３と同様１ディジット遅れとなる。７Ｘレジス
タから他のレジスタへのデータ転送Ｙレジスタへのデー
タ転送命令を例にとると、Ｘ（Ｔ１〜Ｔｍ＋１）の出力
は３ａ→４→ＦＡのＡ側入力と入力され、一方ＦＡ（７
）Ｂ側入力としてはゲート５はどの信号も選択しない。

フル・アダーＦＡの出力はゲート６を介しゲート１ｂに
入力される。フル・アダーＦＡからの出力は１ディジッ
ト遅れるので、ゲート１ｂはＴ２〜Ｔ．ｎ＋２間ゲート
６の出力をｙへ送りその他にはゲート３ｂの出力をｙへ
送る。次に本発明に従つて第１図のハードウェアにＡＯ
を演算させるフローチャートの第１の実施例を示した第
３図ａを参照して本実施例による演算動作を説明する。

まず、ステップ１によりＸｋにｋ＝０をセットする。次
にステップ２によりＹに１０ｋ・１０＆（１＋１０？ｋ
）をロードする。例えばａ＝ｅ（＝２．７１８２８・・
・）の場合、ｋ＝０の時は０．６９３１４７・・・、ｋ
＝１の時は０．９５３１０・・・となる。この時べき指
数（被演算数）はすでにＸにロードされているものとし
、小数点はＸｍの位置に固定されているものとする。従
つてＹにロードされるデータは、ｋ＝０、ａ＝ｅの場合
、第４図に示す様になる。ステップ３ではＸにロードさ
れているべき指数から１０１′・１０ｇａ（１＋１０−
ｋ）を減じ、ボローＢＯが生じなければステップ４に移
り４に１を加えることにより減算回数を記憶し、ボロー
ＢＯが生じるとステップ５に移る。ステップ３でボロー
ＢＯが生じると１回多く減算したことになるので、この
ステップ５で加算しＸの値を元に戻す。

この時、Ｘの値は１桁小さくなつているため、ステップ
６で１桁左シフトする。これはステップ２で常にデータ
をＸ．．−１からロードし演算の有効桁数を減らさない
様にしているために必要となる。従つて簡便な計算機に
おいてはステップ２において１０＆（１＋１０−リをロ
ードすることによりステップ６は不要となる。次にステ
ップ７でＸ，の値とあらかじめ設定されたｋ”の値ｍと
を比較し、Ｘｋ（５ｍとが一致すればステップ９へ、Ｘ
ｋ半ｍならばステップ８へ移る。ステップ８ではＸｋ＜
ｍであるから次のｋの値に対応するステップ３の減算回
数を記憶するためにＺを１桁左シフトする。次にステッ
プ１８によつてＸｋの値に１を加算しｋの値を゜゜１゛
インクリメントし、次のｋに対する分解操作をすべくス
テップ２に移り、Ｘ，＝ｍになるまで上述のループを繰
り返す。Ｘｋ＝ｍとなるとステップ９ヘプログラムシー
ケンスが移り、この時Ｚの内容はＺ，にｋ＝ｍ一１（１
＝０，ｍ）の減算回数が記憶されている。

またＸには減算の余りが残つており、演算精度を上げる
ためにこれを利用する方法もあるが、ここでは説明を簡
単にするために残余をクリアしその後ステップ１０で初
期値１をＸｒｒｌにロードするものとする。ステップ１
１以降ステップ１７までは本発明の原理による右シフト
と加算による乗算の実行のためのルーチンである。

ステップ１１で乙から１を減する゛のでＺ。＝０であれ
ばボロー田が生じステップ１５へ移り、ボローＢＯが生
じなければステップ１２へ移る。ステップ１２ではＸの
内容をＹへ転送し、しかる後ステップ１３によつてＹを
ｋ桁右シフトしたデータを作り、次のこの値とＸをステ
ップ１４で加算しステップ１１へ戻る。なお、上述のご
ときｋ桁右シフトは例えば第３図ｂの如き命令の組合せ
で実現できる。

すなわちＸｋの値をＺｋへ転送し（ステップ１）、Ｚｋ
をカウントとして用いながらそのカウンタから゜゜１゛
を減じながら（ステップ２）、ボローＢＯを生じない範
囲においてＸを右シフトすればよい（ステップ３）。ス
テップ１１〜ステップ１４は特定のｋに対する乗算ルー
チンである。

ステップ１１でボローＢＯが生じると現在のｋに対する
乗算はすべて終了したことになる。従つてステップ１５
により次のｋの値に対応する減算回数を４へ移すためＺ
を１桁右シフトする。この時、ｋの値は１少ないのでス
テップ１６でＸｋより１を減じる必要がある。Ｚに記憶
された減算回数はすべてＯになれば演算は終了であり、
これをステップ１７で検出する。Ｚ＝０になればｋ〉０
であつても演算の必要はない。ステップ１７でＺ＝０と
なつた演算終了時点でのＸの値が求める指数関数値であ
る。なお上述した第１の実施例においては、ステップ２
で１０ｇ，（１＋１０−リまたは匍・ＩＯ＆（１＋１０
？ｋ）の値をＹにロードしその値を用いてステップ３で
減算を行つているが、数値発生器ＮをタイミングＴ１に
最下位桁の値、Ｔ２に次の桁の値と次次にタイミングに
同期してフル・アダーＦＡ（７）Ｂ側入力に送るべく構
成し、一方フル・アダーＦＡのＡ側入カへＸの出力を送
り込み、かつ減算命令を出すようにすれば、第３図ａの
ステップ２は不要となりステップ３はＲＸ−１０ｇａ（
１＋１０−リ→ＸＪまたはＲＸ−１０ｋ●１０ｇａ（１
＋１０−リ→Ｘョと表現できる。

また、第１図のレジスタの代りに他の記憶装置例えばラ
ンダム・アクセス・メモリ（ＲＡＭ）を用いてもよい。
以上説明した如く本実施例によれば一般の電子式卓上計
算機程度の簡単な装置構成により指数関数ＡＸを求める
装置を提供できる。

第５図は本発明に従つて指数関数ａ゛を演算する場合の
ハードウェアの第２の実施例を示したものてある。

第５図において第１図と異る部分は次のとおりである。
すなわちＷおよびｗを含みゲート１ｄ，２ｄ，３ｄを介
しデータを循環保持するシフトレジスタ（以下、Ｗレジ
スタという）が追加され、ゲート３ｄの出力がゲート４
および５にそれぞれ入力として接続されたことである。
Ｗレジスタも第２図を参照して説明したＸレジスタと同
様の構成および意味をもつものとする。第５図の基本動
作も以下の点を除いてほぼ第１図と同様に行われる。

すなわち前述した３レジスタ間の加減算において、この
命令が発生した場合、フル●アダーＦＡ（７）Ａ側入力
にはＸレジスタあるいはＷレジスタの出力が選択される
ように構成され、加減算の結果としてフル・アダーＦＡ
の出力がゲート６を通じＸレジスタあるいはＷレジスタ
に格納されるように構成されている。また、ゲート１ｄ
もゲート１ａと同様にフル・アダーＦＡの遅れに合わせ
るため１ディジット遅れのタイミングが加えられる。さ
らに前述した４レジスタと数値データの加減算において
、フル・アダーＦＡ（７）Ａ側入力としてＸ−Ｗレジス
タのいずれかが選択されるように構成されている。次に
本発明に従つて第５図のハードウェアにＡ８を演算させ
るフローチャートの第２の実施例を示した第６図ａを参
照して本実施例による演算動作を説明する。

まずステップ１によりＸｋにｋ＝０をセットする。次に
ステップ２によりＷｍに初期値１をロードする。各レジ
スタのデータはＴｍ＋１の位置に小数点を持つべく正規
化されているものとする。したがつてＷには数値“１゛
がロードされている。次にｋの値に従つてステップ３で
Ｙレジスタに１０ｋ−１０ｇａ（１＋１０−リをロード
する。ａ＝１０の場合ｋ＝０ならば０．３０１０２９・
・ｋ＝１ならば０．４１３９２６・・・である。第７図
に０．４１３９２６・・・がＹレジスタにロードされた
状態を示す。被演算数（べき指数）はすでにＸレジスタ
にロードされているのでステップ４〜７において各々の
ｋの値に対する本発明の演算原理による乗算が実行され
る。ステップ４においてＸよりＹを減じポ狛−を生じな
い場合ステップ５へ移る。すなわちあるｋに対して乗算
を１回実行しなせればならない。従つてまずステップ５
によりＷの内容をＺへ転送しステップ６によりＺの内容
をｋ桁右シフトする。このｋ桁右シフトのシステムは例
えば第６図ｂの如き命令構成を持つことにより実現でき
る。すなわちＸｋをＺｋへ転送し現時点のｋ値をＸｋに
保持し、しかる後Ｚｋより１を減じながらボローを生じ
ない範囲においてＺを右シフトすればよい。次にステッ
プ７によりＷ（５Ｚを加算する。これは上述の（７）式
を実行したことになる。しかる後ステップ４に戻りＸ−
＋Ｙ−＋Ｘの命令を実行する。このループがくり返され
ステップ４においてボローが生じた場合、プログラム・
シーケンスはステップ８へ移る。この時点でＸは１回多
くＹを減じられているのでＸ．（５Ｙを加算し、元へ戻
す必要がある。この時Ｘの内容はＹを減じられたため１
桁小さくなつている。このためステップ９でＸを１桁左
シフトする。これはステップ３において常に対数値をＸ
ｍ−１の桁よりロードしていることに対応するもので、
これにより、演算の有効桁を減らさずに高精度で指数関
数値が求まるのである。しかし簡便な計算機の場合は、
ステップ３において１０ｇａ（１＋１０−リをロードし
ステップ９を省略することができる。以上の演算が終了
後ステップ１０においてＸｋの内容がｍと一致するかど
うかを判定する。Ｘｋ半ｍならばＸｋに１を加え、ｋの
値を゜“１゛インクリメントする。Ｘｋ＝ｍならばすべ
ての演算は終了しＷを求める関数値が得られる。上記第
２の実施例では、ステップ３において１０ｋ−１０ｇａ
（１＋１０？ｋ）あるいは１０ｇ．（１＋１０−ｋ）を
Ｙにロードし、しかる後ステップ４によりＸとＹの間の
減算を実行しているが、数値発生器Ｎを特定の命令の場
合には、Ｔ１のタイミングに最下位桁の数値を、Ｔ２に
次の桁の数値・・・，Ｔｍ＋１に最上位桁の数値を発生
する様に構成すれば、Ｒｘ−１０＆（１＋１０−リ→Ｘ
ョまたは１Ｘ−１０１Ｃ×ＩＯｇ．（１＋１０−ｋ）→
Ｘ．Ｊの命令をステップ３に用い、ステップ４を省略す
る。すなわちＹレジスタは本質的には本発明に不要であ
る。また本実施例においては記憶装置としてレジスタが
使用されているがＲＡＭ（ランダム・アクセス●メモリ
）を用いても同様の効果が得られることは言うまでもな
い。以上説明したようにこの実施例によつても、一般の
電子式卓上計算機程度の簡単な装置構成により指数関数
を求める装置を提供できる。

次に本発明に従つて第５図のハードウェアにｅ゛を演算
させるフローチャートの第３の実施例を示した第８図ａ
を参照して本実施例により演算動作を説明する。

まずステップ１によりＸｋにｋ＝０をセットする。次に
ステップ２によりＹに１ｎ（１＋１０−リをロードし、
ステップ３において既にＸにロードされている求める指
数関数のべき指数より１ｎ（１＋１０−ｋ）を減じ、ボ
ローＢＯが生じなければステップ４へ移り、４に１を加
えることにより減算回数を記憶し、田が生ずるとステッ
プ５へ移る。ステップ５では、ステップ３において１回
多く減算がなされているのでこれを補正するため加算を
実行する。次にステップ３においてＸ５の値があらかじ
め設定されたｋの値ｍ″（０くｍ″〈ｍ）と比較しＸｋ
≠ｍであればステップ７へ゛移りカウンターＺを左シフ
トする。これによりＺ。の値を１桁移動し４をクリアで
きる。その後ステップ８においてｋの値を゜゜１゛イン
クリメントし次のｋに対する分解操作をすべくステップ
２へ移る。第９図ａはＹに１ｎ（１＋１）、１ｎ（１＋
０．１）をそれぞれロードした図である。この図から明
らから様に数値はＴ．ｍ＋１（ニーモニツクＸ．ｎ）の
位置に小数点がある様に正規化されている。以上のルー
プをくり返しＸｋ＝ｍ″となりステップ９へプログラム
・シーケンスが移つた時（８）式における分解は（１２
）式で表わされるｋの値までＣｒの値をＺ”に格納した
ことにより、Ｘの残余が（１３）式における（Ｃｋ・１
０′−ｋ＋・・・＋Ｃｎ−１・１０−１りとなる。ステ
ップ９においてＸ．．に１を加えることにより（１３）
式の最終項がＸに格納される。ステップ１０〜１６が（
１３）式の乗算ルーチンである。最初にステップ１ト、
プログラム●シーケンスが来た時Ｚ。？値はＸｋ＝ｍ″
に対応している。４半０ならばＺ。

より１をボロー田を生ぜずに減算できるので、ステップ
１１へ移り、Ｘの内容Ｙへ転送し、Ｘの内容を破壊せず
にＹの内容をステップ１２においてｋ″桁右シフトし、
その結果をステップ１３においてＸに加算する。これに
より、乗算が１回なされたことになる。Ｙをｋに対応し
た回数右シフトするには例えば第８図ｂの様な方法が考
えられる。すなわちＸｋの値をＺｋへ転送しＺ，をカウ
ンターとして用いながらカウンターから゜゜１゛を減算
可能な間Ｙを右シフトすればよい。ステップ１０におい
てボロー田が生ずると現在のｋに対する乗算はすべて終
了したことになる。従つてステップ１４によりＺを右シ
フトし新たなｋに対応するデータをＺ。へ送りこむ。こ
の時ｋの値は１少ないのでステップ１５においてＸｋよ
り１を減する必要がある。Ｚに記憶された減算回数がす
べてＯになれば演算は終了でありこれをステップ１６で
コントロールする。以上の様に本実施例によれば電子式
卓上計算機等の簡単な装置により高速高精度で指数関数
ｅ゛を求めることができる。

更に精度を高めるためにステップ２において１ｎ（１＋
１０？ｋ）の代りに１０１′・１ｎ（１＋１０−ｋ）を
ロードする方法がある。この場合第９図ｂの様に対数値
データはＹの有効桁すべてにわたるためステップ３にお
ける減算精度が上る。ただし、このためステップ５とス
テップ６の間にｘ？→Ｘの命令が必要となり、またステ
ップ６でＸｋ＝ｍ″となつた時Ｘの内容は１０ｋ×の形
式になつているため再び正規化するためＸをｋ回右シフ
トする必要が生じて来るが、処理は簡単なものであり、
本発明の主旨をそこなうものではない。以上の説明から
明らかなように本発明によれば、乗算をデータシフトお
よび加算によつて短時間に実行するようにし、演算精度
を内部定数の語長によつて自在に制御可能とし、かつ該
定数を変更するだけて容易に底の異つた指数関数を演算
可能とした演算装置を、一般の電子式卓上計算機程度の
簡単な構成により提供することができる。

【図面の簡単な説明】

第１図は本発明に従つて指数関数ａ゛を演算する場合の
ハードウェアの第１の実施例を示したブロック図、第２
図は第１図のＸレジスタの詳細な構成を示した図、第３
図ａは本発明に従つて第１図のハードウェアにＡＸを演
算させる場合のフローチャートの第１の実施例を示した
図、第３図ｂは第３図ａに用いられるｋ桁右シフトのフ
ローチャートの一例を示した図、第４図は１０ｇｅ２を
Ｙレジスタにロードした状態を示した図、第５図は本発
明に従一つて指数関数ＡＸを演算する場合のハードウェ
アの第２の実施例を示したブロック図、第６図ａは本発
明に従つて第５図のハードウェアにａ゛を演算させる場
合のフローチャートの第２の実施例を示した図、第６図
ｂは第６図ａに用いられるｋ桁右シフトのフローチャー
トの一例を示した図、第７図はＹレジスタに０．４１３
９２６・・・がロードされた状態を示した図、第８図ａ
は本発明に従つて第５図のハードウェアにＥＸを演算さ
せる場合のフローチャートの第３の実施例を示した図、
第８図ｂは第８図ａに用いられるｋ桁右シフトのフロー
チャートの一例を示した図、第９図ａおよびｂはそれぞ
れＩｎ（１＋１０−ｋ）および１０′・１ｎ（１＋１０
−ｋ）をｋ＝０，１に対しＹレジスタヘロードした状態
を示した図である。Ｘ，ｙ，ｚ，ｗ，Ｘ，Ｙ，Ｗはレジスタ、１ａ〜１ｄ，
２ａ〜２ｄ，３ａ〜３ｄ，４，５，６はゲート、Ｊはフ
リップフロップ、ＦＡはデイレイドフル・アダー、ＡＤ
Ｃはアドレス・カウンタ、ＲＯＭはリード・オンリー・
メモリー、ＩＤはインストラクション・デコーダ、Ｎは
数値発生器、ＴＥはタイミング発生器。

Claims

【特許請求の範囲】

１Ｎ進計算機における指数関数ａ＾ｘ（ａは正定数、
ｘは変数）の演算装置において、上記ａ（ａ≠１）を底
とする対数値ｌｏｇ＿ａ（１＋Ｎ＾−＾ｋ）またはＮ＾
ｋ・ｌｏｇ＿ａ（１＋Ｎ＾−＾ｋ）（ただしｋ＝０、１
、２、・・・、ｍ）をｋ＝０よりｋ＝ｍまで逐次発生す
る手段と、任意正変数ｘを記憶する第１の記憶手段と、
固定されたｋに対する前記対数値を上記第１の記憶手段
からボローが生ずる直前まで繰り返し減算する手段と、
該減算回数を記憶する第２の記憶手段と、数値１を発生
する手段と、１を初期値として持つ第３の記憶手段と、
該第３の記憶手段の内容を他の記憶手段へ転送する手段
と、第４の記憶手段と、該第４の記憶手段の内容をｋ桁
右シフトする手段と、該第４の記憶手段の内容を上記第
３の記憶手段へ加算する手段とを備え、上記第１の記憶
手段の内容よりｋ＝０からｍまで逐次発生される対数値
を固定されたｋに対し減算しボローが生ずる直前までの
減算回数をｋに対応して上記第２の記憶手段へ記憶し、
ｋ＝０からｋ＝ｍまで上記演算が終了した後に上記第３
の記憶手段に１を設定しｋに対応した減算回数分だけ該
第３の記憶手段の内容を上記第４の記憶手段へ転送しか
つ該第４の記憶手段の内容をｋ桁右シフトし、その結果
を上記第３の記憶手段に加算する操作をくりかえし、こ
れをｋ＝０よりｍまでくり返した後の上記第３の記憶手
段の内容を求める指数関数値ａ＾ｘとすることを特徴と
する指数関数演算装置。