JPH10283340A - 演算プロセッサ - Google Patents
演算プロセッサInfo
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- JPH10283340A JPH10283340A JP9092148A JP9214897A JPH10283340A JP H10283340 A JPH10283340 A JP H10283340A JP 9092148 A JP9092148 A JP 9092148A JP 9214897 A JP9214897 A JP 9214897A JP H10283340 A JPH10283340 A JP H10283340A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/556—Indexing scheme relating to group G06F7/556
- G06F2207/5561—Exponentiation by multiplication, i.e. calculating Y**INT(X) by multiplying Y with itself or a power of itself, INT(X) being the integer part of X
Abstract
(57)【要約】
【課題】 累乗演算を高速に実行することができる演算
プロセッサを提供する。 【解決手段】 演算プロセッサ３７０は、底レジスタ７
６と、乗算器７４および３０２と、平方根演算器２９４
と、指数データレジスタ３９０の整数領域ｅｉをビット
ごとにチェックしながら、乗算入力選択器３９５および
３９３、ｙｍレジスタ３９２およびｔｍレジスタ３９４
の入出力制御を行ない、ｅレジスタ３９０の小数領域ｅ
ｆをビットごとにチェックしながら、平方根演算入力選
択器４０８、乗算入力選択器３９７および３９８、ｔｓ
レジスタ３９６、ならびにｙレジスタ８０の入出力制御
を行なうための累乗演算制御部３７６とを含む。
プロセッサを提供する。 【解決手段】 演算プロセッサ３７０は、底レジスタ７
６と、乗算器７４および３０２と、平方根演算器２９４
と、指数データレジスタ３９０の整数領域ｅｉをビット
ごとにチェックしながら、乗算入力選択器３９５および
３９３、ｙｍレジスタ３９２およびｔｍレジスタ３９４
の入出力制御を行ない、ｅレジスタ３９０の小数領域ｅ
ｆをビットごとにチェックしながら、平方根演算入力選
択器４０８、乗算入力選択器３９７および３９８、ｔｓ
レジスタ３９６、ならびにｙレジスタ８０の入出力制御
を行なうための累乗演算制御部３７６とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、数値の累乗演算を
行なうための演算プロセッサに関し、特に、プロセッサ
に内蔵される乗算器および平方根演算器を用いた演算プ
ロセッサに関する。
行なうための演算プロセッサに関し、特に、プロセッサ
に内蔵される乗算器および平方根演算器を用いた演算プ
ロセッサに関する。
【０００２】
【従来の技術】計算機による数値演算を行なう場合、計
算機は算術論理演算器や乗算器などのハードウェアを用
意し、これら演算器の持つ基礎的な演算機能の組合せを
ソフトウェアによりプログラミングすることにより高度
な数値計算を行なう。 [ 従来の技術１] たとえば、ｘの累乗ｘe （ｅは整数）
を求める方法として、「岩波講座 情報科学１０ 基本
的算法」、ｐｐ．１４７−１５１に開示されている方法
がある。以下、図２８を参照して、この方法について説
明する。
算機は算術論理演算器や乗算器などのハードウェアを用
意し、これら演算器の持つ基礎的な演算機能の組合せを
ソフトウェアによりプログラミングすることにより高度
な数値計算を行なう。 [ 従来の技術１] たとえば、ｘの累乗ｘe （ｅは整数）
を求める方法として、「岩波講座 情報科学１０ 基本
的算法」、ｐｐ．１４７−１５１に開示されている方法
がある。以下、図２８を参照して、この方法について説
明する。
【０００３】ｅの２進数表現を ｅ＝ｂm-1 ｂm-2 ．．．ｂ0 （ｍ＞１、ｉ＝０，１、ｂ
m-1 ＝１） とする。まず、結果を示す変数ｙをｙ＝ｘとし、チェッ
クするビットを示す変数ｉをｉ＝ｍ−２とする（Ｓ２
２）。ｉが負数であれば（Ｓ２４でｆａｌｓｅ）、その
ビットのデータは存在しないので処理を終了する。ビッ
トのデータが存在すれば（Ｓ２４でｔｒｕｅ）、ｙをｙ
2 で置換する（Ｓ２６）。ｂi ＝１ならば（Ｓ２８でｔ
ｒｕｅ）、さらにｙをｙ×ｘで置換する（Ｓ３０）。ｂ
i ＝０であれば（Ｓ２８でｆａｌｓｅ）、何も行なわな
い。上述したＳ２６からＳ３０までの処理により、ｂi
＝１ならばｙをｙ2 ×ｘで置換し、ｂi ＝０ならばｙを
ｙ2 で置換したことになる。ｉを１つ減じ（Ｓ３２）、
ｉ＝０となるまで、Ｓ２６からＳ３０までの処理を行な
う。これにより、整数指数の累乗演算結果ｘe を得るこ
とができる。 [ 従来の技術２] また、ｘの累乗ｘe （ｅは実数）を求
める方法として、「岩波講座 情報科学１８ 数値計
算」、ｐｐ. ２９−３２に開示されている方法がある。
以下、図２９および３０を参照して、この方法について
説明する。
m-1 ＝１） とする。まず、結果を示す変数ｙをｙ＝ｘとし、チェッ
クするビットを示す変数ｉをｉ＝ｍ−２とする（Ｓ２
２）。ｉが負数であれば（Ｓ２４でｆａｌｓｅ）、その
ビットのデータは存在しないので処理を終了する。ビッ
トのデータが存在すれば（Ｓ２４でｔｒｕｅ）、ｙをｙ
2 で置換する（Ｓ２６）。ｂi ＝１ならば（Ｓ２８でｔ
ｒｕｅ）、さらにｙをｙ×ｘで置換する（Ｓ３０）。ｂ
i ＝０であれば（Ｓ２８でｆａｌｓｅ）、何も行なわな
い。上述したＳ２６からＳ３０までの処理により、ｂi
＝１ならばｙをｙ2 ×ｘで置換し、ｂi ＝０ならばｙを
ｙ2 で置換したことになる。ｉを１つ減じ（Ｓ３２）、
ｉ＝０となるまで、Ｓ２６からＳ３０までの処理を行な
う。これにより、整数指数の累乗演算結果ｘe を得るこ
とができる。 [ 従来の技術２] また、ｘの累乗ｘe （ｅは実数）を求
める方法として、「岩波講座 情報科学１８ 数値計
算」、ｐｐ. ２９−３２に開示されている方法がある。
以下、図２９および３０を参照して、この方法について
説明する。
【０００４】ｘe ＝ｅｘｐ（ｅ×ｌｏｇ（ｘ）） と表すことができる。このため、対数（ｌｏｇ）関数と
指数（ｅｘｐ）関数のソフトウェアライブラリ関数を用
意することにより、ｘe を求めることができる。
指数（ｅｘｐ）関数のソフトウェアライブラリ関数を用
意することにより、ｘe を求めることができる。
【０００５】図２９を参照して、ｎビット精度を持つ対
数関数の値ｚ＝ｌｏｇ（ｙ）を求める方法について説明
する。なお、−ｌｏｇ（１＋２-k）（ｋ＝１、
２、．．．、ｎ）の値は定数としてあらかじめ用意され
ているものとする。まず、ｙ0 ＝ｙ、ｚ0 ＝０、ｋ＝１
が設定される（Ｓ４２）。ｋを１からｎまで変化させな
がら、処理を行なう。ｋがｎ以下の場合には（Ｓ４４で
ｔｒｕｅ）、 ｗ＝ｙk-1 ×（１＋２-k） を求める（Ｓ４６）。ｗ≧１ならば（Ｓ４８でｔｒｕ
ｅ）、ｙk ＝ｙk-1 、ｚk＝ｚk-1 とし（Ｓ５０）、ｗ
＜１ならば（Ｓ４８でｆａｌｓｅ）、ｙk ＝ｗ、ｚ k ＝
ｚk-1 −ｌｏｇ（１＋２-k）とする（Ｓ５２）。ｋが１
つインクリメントされる（Ｓ５４）。以下Ｓ４４〜Ｓ５
４の処理を繰返し、ｋがｎより大きくなった場合には
（Ｓ４４でｆａｌｓｅ）、処理を終了し、その時のｚk
が求める値である。
数関数の値ｚ＝ｌｏｇ（ｙ）を求める方法について説明
する。なお、−ｌｏｇ（１＋２-k）（ｋ＝１、
２、．．．、ｎ）の値は定数としてあらかじめ用意され
ているものとする。まず、ｙ0 ＝ｙ、ｚ0 ＝０、ｋ＝１
が設定される（Ｓ４２）。ｋを１からｎまで変化させな
がら、処理を行なう。ｋがｎ以下の場合には（Ｓ４４で
ｔｒｕｅ）、 ｗ＝ｙk-1 ×（１＋２-k） を求める（Ｓ４６）。ｗ≧１ならば（Ｓ４８でｔｒｕ
ｅ）、ｙk ＝ｙk-1 、ｚk＝ｚk-1 とし（Ｓ５０）、ｗ
＜１ならば（Ｓ４８でｆａｌｓｅ）、ｙk ＝ｗ、ｚ k ＝
ｚk-1 −ｌｏｇ（１＋２-k）とする（Ｓ５２）。ｋが１
つインクリメントされる（Ｓ５４）。以下Ｓ４４〜Ｓ５
４の処理を繰返し、ｋがｎより大きくなった場合には
（Ｓ４４でｆａｌｓｅ）、処理を終了し、その時のｚk
が求める値である。
【０００６】次に、図３０を参照して、ｎビット精度を
持つ指数関数の値ｙ＝ｅｘｐ（ｚ）を求める方法につい
て説明する。なお、−ｌｏｇ（１＋２-k）（ｋ＝１、
２、．．．、ｎ）の値は定数としてあらかじめ用意され
ているものとする。まず、ｙ0＝１、ｚ0 ＝ｚ、ｋ＝１
が設定される（Ｓ６２）。ｋを１からｎまで変化させな
がら、処理を行なう。ｋがｎ以下の場合には（Ｓ６４で
ｔｒｕｅ）、 ｗ＝ｚk-1 −ｌｏｇ（１＋２-k） を求める（Ｓ６６）。ｗ≧０ならば（Ｓ６８でｔｒｕ
ｅ）、ｙk ＝ｙk-1 ×（１＋２-k）、ｚk ＝ｗとし（Ｓ
７０）、ｗ＜０ならば（ｓ６８でｆａｌｓｅ）、ｙ k ＝
ｙk-1 、ｚk ＝ｚk-1 とする（Ｓ７２）。ｋが１つイン
クリメントされる（Ｓ７４）。以下Ｓ６４〜Ｓ７４の処
理を繰返し、ｋがｎより大きくなった場合には（Ｓ６４
でｆａｌｓｅ）、処理を終了し、その時のｙk が求める
値である。
持つ指数関数の値ｙ＝ｅｘｐ（ｚ）を求める方法につい
て説明する。なお、−ｌｏｇ（１＋２-k）（ｋ＝１、
２、．．．、ｎ）の値は定数としてあらかじめ用意され
ているものとする。まず、ｙ0＝１、ｚ0 ＝ｚ、ｋ＝１
が設定される（Ｓ６２）。ｋを１からｎまで変化させな
がら、処理を行なう。ｋがｎ以下の場合には（Ｓ６４で
ｔｒｕｅ）、 ｗ＝ｚk-1 −ｌｏｇ（１＋２-k） を求める（Ｓ６６）。ｗ≧０ならば（Ｓ６８でｔｒｕ
ｅ）、ｙk ＝ｙk-1 ×（１＋２-k）、ｚk ＝ｗとし（Ｓ
７０）、ｗ＜０ならば（ｓ６８でｆａｌｓｅ）、ｙ k ＝
ｙk-1 、ｚk ＝ｚk-1 とする（Ｓ７２）。ｋが１つイン
クリメントされる（Ｓ７４）。以下Ｓ６４〜Ｓ７４の処
理を繰返し、ｋがｎより大きくなった場合には（Ｓ６４
でｆａｌｓｅ）、処理を終了し、その時のｙk が求める
値である。
【０００７】
【発明が解決しようとする課題】しかし、従来の技術１
にかかる整数指数の累乗演算を行なうための計算機で
は、乗算回数は（２ｍ−１）回で済むが、ソフトウェア
処理においては、図２８のＳ２８に示すようなビットの
判定、ループの制御、および指数を格納するレジスタに
おける１がたつ最上位ビットの検出など、乗算以外の制
御のための演算が必要となるため、処理時間が長いとい
う問題点がある。
にかかる整数指数の累乗演算を行なうための計算機で
は、乗算回数は（２ｍ−１）回で済むが、ソフトウェア
処理においては、図２８のＳ２８に示すようなビットの
判定、ループの制御、および指数を格納するレジスタに
おける１がたつ最上位ビットの検出など、乗算以外の制
御のための演算が必要となるため、処理時間が長いとい
う問題点がある。
【０００８】また、従来の技術２にかかる実数指数の累
乗演算を行なうための計算機では、「−ｌｏｇ（１＋２
-k）（ｋ＝１、２、…、ｎ）」の値を定数としてあらか
じめ記憶しておくための記憶領域が必要である。また、
指数関数の演算にかかる処理時間は長いため、トータル
としての処理時間が極めて長いという問題点があった。
乗演算を行なうための計算機では、「−ｌｏｇ（１＋２
-k）（ｋ＝１、２、…、ｎ）」の値を定数としてあらか
じめ記憶しておくための記憶領域が必要である。また、
指数関数の演算にかかる処理時間は長いため、トータル
としての処理時間が極めて長いという問題点があった。
【０００９】本発明は、これらのような問題点を解決す
るためになされたもので、請求項１に記載の発明の目的
は、乗算器への少ない付加回路で、整数指数の累乗演算
を高速に実行することができる演算プロセッサを提供す
ることである。
るためになされたもので、請求項１に記載の発明の目的
は、乗算器への少ない付加回路で、整数指数の累乗演算
を高速に実行することができる演算プロセッサを提供す
ることである。
【００１０】請求項２に記載の発明の目的は、請求項１
に記載の発明の目的に加え、整数指数の累乗演算をさら
に高速に実行することができる演算プロセッサを提供す
ることである。
に記載の発明の目的に加え、整数指数の累乗演算をさら
に高速に実行することができる演算プロセッサを提供す
ることである。
【００１１】請求項３に記載の発明の目的は、小数指数
の累乗演算を高速に実行することができる演算プロセッ
サを提供することである。
の累乗演算を高速に実行することができる演算プロセッ
サを提供することである。
【００１２】請求項４および５のいずれかに記載の発明
の目的は、実数指数の累乗演算を高速に実行することが
できる演算プロセッサを提供することである。
の目的は、実数指数の累乗演算を高速に実行することが
できる演算プロセッサを提供することである。
【００１３】請求項６に記載の発明の目的は、実数指数
の累乗演算を高速に実行することができ、かつ乗算装置
の演算効率がよい演算プロセッサを提供することであ
る。
の累乗演算を高速に実行することができ、かつ乗算装置
の演算効率がよい演算プロセッサを提供することであ
る。
【００１４】請求項７に記載の発明の目的は、請求項１
から６のいずれかに記載の発明の目的に加え、シーケン
ス制御手段などへのフラグ報告を正確かつ早期に行なう
ことができる演算プロセッサを提供することである。
から６のいずれかに記載の発明の目的に加え、シーケン
ス制御手段などへのフラグ報告を正確かつ早期に行なう
ことができる演算プロセッサを提供することである。
【００１５】請求項８に記載の発明の目的は、請求項７
に記載の発明の目的に加え、乗算手段の演算結果が０に
なったこと、および／または乗算手段の演算結果が表現
範囲データ領域を超えたことを、シーケンス制御手段な
どへ正確かつ早期に行なうことができる演算プロセッサ
を提供することである。
に記載の発明の目的に加え、乗算手段の演算結果が０に
なったこと、および／または乗算手段の演算結果が表現
範囲データ領域を超えたことを、シーケンス制御手段な
どへ正確かつ早期に行なうことができる演算プロセッサ
を提供することである。
【００１６】請求項９および１０のいずれかに記載の発
明の目的は、請求項１から５、７および８のいずれかに
記載の発明の目的に加え、余分な演算を行なうことな
く、累乗演算を高速に実行することができる演算プロセ
ッサを提供することである。
明の目的は、請求項１から５、７および８のいずれかに
記載の発明の目的に加え、余分な演算を行なうことな
く、累乗演算を高速に実行することができる演算プロセ
ッサを提供することである。
【００１７】
【課題を解決するための手段】請求項１に記載の発明に
係る演算プロセッサは、基数データを記憶するための第
１の記憶手段と、指数データを記憶するための第２の記
憶手段と、第１の入力および第２の入力を有し、２つの
入力データを乗算し結果を出力するための乗算手段と、
上記乗算手段の演算結果を記憶するための第３の記憶手
段および第４の記憶手段と、上記第１の記憶手段の出
力、上記第３の記憶手段の出力、上記第４の記憶手段の
出力および固定値１を受け、第１乗算入力選択信号に従
っていずれか１つを選択して上記乗算手段の上記第１の
入力に与えるための第１乗算入力選択手段と、上記第１
の記憶手段の出力、上記第４の記憶手段の出力および固
定値１を受け、第２乗算入力選択信号に従っていずれか
１つを選択して上記乗算手段の上記第２の入力に与える
ための第２乗算入力選択手段と、上記指数データをビッ
ト毎にチェックしながら、チェック回数および当該ビッ
トの値に応じて上記第１乗算入力選択信号、上記第２乗
算入力選択信号および上記第３の記憶手段または上記第
４の記憶手段へデータの書込みを許可するための書込み
信号を所定のシーケンスに従って出力するための累乗演
算制御手段とを含む。
係る演算プロセッサは、基数データを記憶するための第
１の記憶手段と、指数データを記憶するための第２の記
憶手段と、第１の入力および第２の入力を有し、２つの
入力データを乗算し結果を出力するための乗算手段と、
上記乗算手段の演算結果を記憶するための第３の記憶手
段および第４の記憶手段と、上記第１の記憶手段の出
力、上記第３の記憶手段の出力、上記第４の記憶手段の
出力および固定値１を受け、第１乗算入力選択信号に従
っていずれか１つを選択して上記乗算手段の上記第１の
入力に与えるための第１乗算入力選択手段と、上記第１
の記憶手段の出力、上記第４の記憶手段の出力および固
定値１を受け、第２乗算入力選択信号に従っていずれか
１つを選択して上記乗算手段の上記第２の入力に与える
ための第２乗算入力選択手段と、上記指数データをビッ
ト毎にチェックしながら、チェック回数および当該ビッ
トの値に応じて上記第１乗算入力選択信号、上記第２乗
算入力選択信号および上記第３の記憶手段または上記第
４の記憶手段へデータの書込みを許可するための書込み
信号を所定のシーケンスに従って出力するための累乗演
算制御手段とを含む。
【００１８】請求項１に記載の発明によると、第３の記
憶手段に中間結果を記憶し、第４の記憶手段に基数デー
タのべき乗の値を記憶する。第２の記憶手段に記憶され
た整数指数の値をＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉ
ｃａｎｔ ｂｉｔ）から順次ビットチェックを行ない、
乗算手段への入力選択を行なうことにより整数指数の累
乗演算を行なう。これにより、乗算手段への少ない付加
回路で、整数指数の累乗演算を高速に実行することがで
きる。
憶手段に中間結果を記憶し、第４の記憶手段に基数デー
タのべき乗の値を記憶する。第２の記憶手段に記憶され
た整数指数の値をＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉ
ｃａｎｔ ｂｉｔ）から順次ビットチェックを行ない、
乗算手段への入力選択を行なうことにより整数指数の累
乗演算を行なう。これにより、乗算手段への少ない付加
回路で、整数指数の累乗演算を高速に実行することがで
きる。
【００１９】請求項２に記載の発明に係る演算プロセッ
サは、請求項１に記載の発明の構成に加えて、上記乗算
手段は、乗算の前半部の処理を行なうための前半乗算手
段と、乗算の後半部の処理を行なうための後半乗算手段
とを含み、上記累乗演算制御手段は、ある乗算の後半部
の処理と、上記ある乗算の直後の乗算の前半部とが並行
して実行されるように上記第１乗算入力選択信号、上記
第２乗算入力選択信号および上記書込み信号を出力す
る。
サは、請求項１に記載の発明の構成に加えて、上記乗算
手段は、乗算の前半部の処理を行なうための前半乗算手
段と、乗算の後半部の処理を行なうための後半乗算手段
とを含み、上記累乗演算制御手段は、ある乗算の後半部
の処理と、上記ある乗算の直後の乗算の前半部とが並行
して実行されるように上記第１乗算入力選択信号、上記
第２乗算入力選択信号および上記書込み信号を出力す
る。
【００２０】請求項２に記載の発明によると、請求項１
に記載の発明の作用、効果に加え、２段パイプライン構
成の乗算手段を備えており、ある乗算の後半部と、その
直後の乗算の前半部とが平行して実行される。これによ
り、乗算の実行結果が得られらサイクルが短くなるた
め、累乗演算をさらに高速に実行することができ、整数
指数の累乗演算を高速に実行することができる。
に記載の発明の作用、効果に加え、２段パイプライン構
成の乗算手段を備えており、ある乗算の後半部と、その
直後の乗算の前半部とが平行して実行される。これによ
り、乗算の実行結果が得られらサイクルが短くなるた
め、累乗演算をさらに高速に実行することができ、整数
指数の累乗演算を高速に実行することができる。
【００２１】請求項３に記載の発明に係る演算プロセッ
サは、基数データを記憶するための第１の記憶手段と、
指数データを記憶するための第２の記憶手段と、入力デ
ータの平方根を演算し結果を出力するための平方根演算
手段と、上記平方根演算手段の演算結果を記憶するため
の第３の記憶手段と、第１の入力および第２の入力を有
し、２つの入力データを乗算し結果を出力するための乗
算手段と、上記乗算手段の演算結果を記憶するための第
４の記憶手段と、上記第１の記憶手段の出力および上記
第３の記憶手段の出力を受け、そのいずれか１つを、平
方根演算入力選択信号に従って選択して上記平方根演算
手段の入力に与えるための平方根演算入力選択手段と、
上記第３の記憶手段の出力および固定値１を受け、その
いずれか１つを、第１乗算入力選択信号に従って選択し
て上記乗算手段の上記第１の入力に与えるための第１乗
算入力選択手段と、上記第４の記憶手段の出力および固
定値１を受け、そのいずれか１つを、第２乗算入力選択
信号に従って選択して上記乗算手段の上記第２の入力に
与えるための第２乗算入力選択手段と、上記指数データ
をビット毎にチェックしながら、チェック回数および当
該ビットの値に応じて上記平方根演算入力選択信号、上
記第１乗算入力選択信号、上記第２入力選択信号および
上記第３の記憶手段または上記第４の記憶手段へデータ
の書込みを許可するための書込み信号を所定のシーケン
スに従って出力するための累乗演算制御手段とを含む。
サは、基数データを記憶するための第１の記憶手段と、
指数データを記憶するための第２の記憶手段と、入力デ
ータの平方根を演算し結果を出力するための平方根演算
手段と、上記平方根演算手段の演算結果を記憶するため
の第３の記憶手段と、第１の入力および第２の入力を有
し、２つの入力データを乗算し結果を出力するための乗
算手段と、上記乗算手段の演算結果を記憶するための第
４の記憶手段と、上記第１の記憶手段の出力および上記
第３の記憶手段の出力を受け、そのいずれか１つを、平
方根演算入力選択信号に従って選択して上記平方根演算
手段の入力に与えるための平方根演算入力選択手段と、
上記第３の記憶手段の出力および固定値１を受け、その
いずれか１つを、第１乗算入力選択信号に従って選択し
て上記乗算手段の上記第１の入力に与えるための第１乗
算入力選択手段と、上記第４の記憶手段の出力および固
定値１を受け、そのいずれか１つを、第２乗算入力選択
信号に従って選択して上記乗算手段の上記第２の入力に
与えるための第２乗算入力選択手段と、上記指数データ
をビット毎にチェックしながら、チェック回数および当
該ビットの値に応じて上記平方根演算入力選択信号、上
記第１乗算入力選択信号、上記第２入力選択信号および
上記第３の記憶手段または上記第４の記憶手段へデータ
の書込みを許可するための書込み信号を所定のシーケン
スに従って出力するための累乗演算制御手段とを含む。
【００２２】請求項３に記載の発明によると、平方根演
算手段で算出された基数データのべき乗根を第３の記憶
手段に記憶し、第４の記憶手段に中間結果を記憶する。
第２の記憶手段に記憶された小数指数の値をＬＳＢから
順次ビットチェックを行ない、乗算手段への入力選択を
行なうことにより小数指数の累乗演算を行なう。これに
より、小数指数の累乗演算を高速に実行することができ
る。
算手段で算出された基数データのべき乗根を第３の記憶
手段に記憶し、第４の記憶手段に中間結果を記憶する。
第２の記憶手段に記憶された小数指数の値をＬＳＢから
順次ビットチェックを行ない、乗算手段への入力選択を
行なうことにより小数指数の累乗演算を行なう。これに
より、小数指数の累乗演算を高速に実行することができ
る。
【００２３】請求項４に記載の発明に係る演算プロセッ
サは、基数データを記憶するための第１の記憶手段と、
指数データを整数領域および小数領域に分割して記憶す
るための第２の記憶手段と、第１の入力および第２の入
力を有し、２つの入力データを乗算し結果を出力するた
めの第１の乗算手段と、上記第１の乗算手段の演算結果
を記憶するための第３の記憶手段および第４の記憶手段
と、入力データの平方根を演算し結果を出力するための
平方根演算手段と、上記平方根演算手段の演算結果を記
憶するための第５の記憶手段と、第１の入力および第２
の入力を有し、２つの入力データを乗算し結果を出力す
るための第２の乗算手段と、上記第２の乗算手段の演算
結果を記憶するための第６の記憶手段と、上記第１の記
憶手段の出力、上記第３の記憶手段の出力、上記第４の
記憶手段の出力および固定値１を受け、そのいずれか１
つを、第１乗算入力選択信号に従って選択し上記第１の
乗算手段の上記第１の入力に与えるための第１乗算入力
選択手段と、上記第１の記憶手段の出力、上記第４の記
憶手段の出力および固定値１を受け、そのいずれか１つ
を、第２乗算入力選択信号に従って選択し上記第１の乗
算手段の上記第２の入力に与えるための第２乗算入力選
択手段と、上記第１の記憶手段の出力および上記第５の
記憶手段の出力を受け、そのいずれか１つを、平方根演
算入力選択信号に従って選択して上記平方根演算手段の
入力に与えるための平方根演算入力選択手段と、上記第
５の記憶手段の出力および固定値１を受け、そのいずれ
か１つを、第３乗算入力選択信号に従って選択して上記
第２の乗算手段の上記第１の入力に与えるための第３乗
算入力選択手段と、上記第３の記憶手段の出力および上
記第６の記憶手段の出力を受け、そのいずれか１つを、
第４乗算入力選択信号に従って選択し上記第２の乗算手
段の上記第２の入力に与えるための第４乗算入力選択手
段と、上記指数データの上記整数領域をビット毎にチェ
ックしながら、チェック回数および当該ビットの値に応
じて上記第１乗算入力選択信号、上記第２乗算入力選択
信号および上記第３の記憶手段または上記第４の記憶手
段へデータの書込みを許可するための書込み信号を所定
のシーケンスに従って出力し、上記指数データの上記小
数領域をビット毎にチェックしながら、チェック回数お
よび当該ビットの値に応じて上記平方根演算入力選択信
号、上記第３乗算入力選択信号、上記第４乗算入力選択
信号および上記第５の記憶手段または上記第６の記憶手
段へデータの書込みを許可するための書込み信号を所定
のシーケンスに従って出力するための累乗演算制御手段
とを含む。
サは、基数データを記憶するための第１の記憶手段と、
指数データを整数領域および小数領域に分割して記憶す
るための第２の記憶手段と、第１の入力および第２の入
力を有し、２つの入力データを乗算し結果を出力するた
めの第１の乗算手段と、上記第１の乗算手段の演算結果
を記憶するための第３の記憶手段および第４の記憶手段
と、入力データの平方根を演算し結果を出力するための
平方根演算手段と、上記平方根演算手段の演算結果を記
憶するための第５の記憶手段と、第１の入力および第２
の入力を有し、２つの入力データを乗算し結果を出力す
るための第２の乗算手段と、上記第２の乗算手段の演算
結果を記憶するための第６の記憶手段と、上記第１の記
憶手段の出力、上記第３の記憶手段の出力、上記第４の
記憶手段の出力および固定値１を受け、そのいずれか１
つを、第１乗算入力選択信号に従って選択し上記第１の
乗算手段の上記第１の入力に与えるための第１乗算入力
選択手段と、上記第１の記憶手段の出力、上記第４の記
憶手段の出力および固定値１を受け、そのいずれか１つ
を、第２乗算入力選択信号に従って選択し上記第１の乗
算手段の上記第２の入力に与えるための第２乗算入力選
択手段と、上記第１の記憶手段の出力および上記第５の
記憶手段の出力を受け、そのいずれか１つを、平方根演
算入力選択信号に従って選択して上記平方根演算手段の
入力に与えるための平方根演算入力選択手段と、上記第
５の記憶手段の出力および固定値１を受け、そのいずれ
か１つを、第３乗算入力選択信号に従って選択して上記
第２の乗算手段の上記第１の入力に与えるための第３乗
算入力選択手段と、上記第３の記憶手段の出力および上
記第６の記憶手段の出力を受け、そのいずれか１つを、
第４乗算入力選択信号に従って選択し上記第２の乗算手
段の上記第２の入力に与えるための第４乗算入力選択手
段と、上記指数データの上記整数領域をビット毎にチェ
ックしながら、チェック回数および当該ビットの値に応
じて上記第１乗算入力選択信号、上記第２乗算入力選択
信号および上記第３の記憶手段または上記第４の記憶手
段へデータの書込みを許可するための書込み信号を所定
のシーケンスに従って出力し、上記指数データの上記小
数領域をビット毎にチェックしながら、チェック回数お
よび当該ビットの値に応じて上記平方根演算入力選択信
号、上記第３乗算入力選択信号、上記第４乗算入力選択
信号および上記第５の記憶手段または上記第６の記憶手
段へデータの書込みを許可するための書込み信号を所定
のシーケンスに従って出力するための累乗演算制御手段
とを含む。
【００２４】請求項４に記載の発明によると、第３の記
憶手段に整数累乗演算の中間結果を記憶し、第４の記憶
手段に基数データのべき乗の値を記憶する。第２の記憶
手段に記憶された指数データの整数領域の値をＬＳＢか
ら順次ビットチェックを行ない、第１の乗算手段の入力
選択を行なうことにより整数指数の累乗演算を行なう。
また、平方根演算手段で算出された基数データのべき乗
根を第５の記憶手段に記憶し、第６の記憶手段に小数累
乗演算の中間結果を記憶する。第２の記憶手段に記憶さ
れた指数データの小数領域の値をＬＳＢから順次ビット
チェックを行ない、第２の乗算手段の入力選択を行なう
ことにより小数指数の累乗演算を行なう。また、第２の
乗算手段において整数指数の累乗演算結果と小数指数の
累乗演算結果との乗算を行なうことにより実数指数の累
乗演算を行なう。これにより、実数指数の累乗演算を高
速に実行することができる。
憶手段に整数累乗演算の中間結果を記憶し、第４の記憶
手段に基数データのべき乗の値を記憶する。第２の記憶
手段に記憶された指数データの整数領域の値をＬＳＢか
ら順次ビットチェックを行ない、第１の乗算手段の入力
選択を行なうことにより整数指数の累乗演算を行なう。
また、平方根演算手段で算出された基数データのべき乗
根を第５の記憶手段に記憶し、第６の記憶手段に小数累
乗演算の中間結果を記憶する。第２の記憶手段に記憶さ
れた指数データの小数領域の値をＬＳＢから順次ビット
チェックを行ない、第２の乗算手段の入力選択を行なう
ことにより小数指数の累乗演算を行なう。また、第２の
乗算手段において整数指数の累乗演算結果と小数指数の
累乗演算結果との乗算を行なうことにより実数指数の累
乗演算を行なう。これにより、実数指数の累乗演算を高
速に実行することができる。
【００２５】請求項５に記載の発明に係る演算プロセッ
サは、基数データを記憶するための第１の記憶手段と、
指数データを整数領域および小数領域に分割して記憶す
るための第２の記憶手段と、第１の入力および第２の入
力を有し、２つの入力データを乗算し結果を出力するた
めの乗算手段と、上記乗算手段の演算結果を記憶するた
めの第３の記憶手段および第４の記憶手段と、入力デー
タの平方根を演算し結果を出力するための平方根演算手
段と、上記平方根演算手段の演算結果を記憶するための
第５の記憶手段と、上記第１の記憶手段の出力、上記第
３の記憶手段の出力、上記第４の記憶手段の出力および
固定値１を受け、そのいずれか１つを、第１乗算入力選
択信号に従って選択し上記乗算手段の上記第１の入力に
与えるための第１乗算入力選択手段と、上記第１の記憶
手段の出力、上記第４の記憶手段の出力、上記第５の記
憶手段の出力および固定値１を受け、そのいずれか１つ
を、第２乗算入力選択信号に従って選択し上記乗算手段
の上記第２の入力に与えるための第２乗算入力選択手段
と、上記第１の記憶手段の出力および上記第５の記憶手
段の出力を受け、そのいずれか１つを、平方根演算入力
選択信号に従って選択して上記平方根演算手段の入力に
与えるための平方根演算入力選択手段と、上記指数デー
タの上記整数領域をビット毎にチェックしながら、チェ
ック回数および当該ビットの値に応じて上記第１乗算入
力選択信号、上記第２乗算入力選択信号および上記第３
の記憶手段または上記第４の記憶手段へデータの書込み
を許可するための書込み信号を出力し、上記指数データ
の上記小数領域をビット毎にチェックしながら、チェッ
ク回数および当該ビットの値に応じて上記平方根演算入
力選択信号、上記第１乗算入力選択信号、上記第２乗算
入力選択信号および上記第３の記憶手段または第５の記
憶手段へデータの書込みを許可するための書込み信号を
出力するための累乗演算制御手段とを含む。
サは、基数データを記憶するための第１の記憶手段と、
指数データを整数領域および小数領域に分割して記憶す
るための第２の記憶手段と、第１の入力および第２の入
力を有し、２つの入力データを乗算し結果を出力するた
めの乗算手段と、上記乗算手段の演算結果を記憶するた
めの第３の記憶手段および第４の記憶手段と、入力デー
タの平方根を演算し結果を出力するための平方根演算手
段と、上記平方根演算手段の演算結果を記憶するための
第５の記憶手段と、上記第１の記憶手段の出力、上記第
３の記憶手段の出力、上記第４の記憶手段の出力および
固定値１を受け、そのいずれか１つを、第１乗算入力選
択信号に従って選択し上記乗算手段の上記第１の入力に
与えるための第１乗算入力選択手段と、上記第１の記憶
手段の出力、上記第４の記憶手段の出力、上記第５の記
憶手段の出力および固定値１を受け、そのいずれか１つ
を、第２乗算入力選択信号に従って選択し上記乗算手段
の上記第２の入力に与えるための第２乗算入力選択手段
と、上記第１の記憶手段の出力および上記第５の記憶手
段の出力を受け、そのいずれか１つを、平方根演算入力
選択信号に従って選択して上記平方根演算手段の入力に
与えるための平方根演算入力選択手段と、上記指数デー
タの上記整数領域をビット毎にチェックしながら、チェ
ック回数および当該ビットの値に応じて上記第１乗算入
力選択信号、上記第２乗算入力選択信号および上記第３
の記憶手段または上記第４の記憶手段へデータの書込み
を許可するための書込み信号を出力し、上記指数データ
の上記小数領域をビット毎にチェックしながら、チェッ
ク回数および当該ビットの値に応じて上記平方根演算入
力選択信号、上記第１乗算入力選択信号、上記第２乗算
入力選択信号および上記第３の記憶手段または第５の記
憶手段へデータの書込みを許可するための書込み信号を
出力するための累乗演算制御手段とを含む。
【００２６】請求項５に記載の発明によると、第３の記
憶手段に累乗演算の中間結果を記憶し、第４の記憶手段
に基数データのべき乗の値を記憶し、第４の記憶手段に
基数データのべき乗根の値を記憶する。第２の記憶手段
に記憶された指数データの整数領域の値をＬＳＢから順
次ビットチェックを行ない、乗算手段の入力選択を行な
うことにより整数指数の累乗演算を行なう。また、第２
の記憶手段に記憶された指数データの小数領域の値をＬ
ＳＢから順次ビットチェックを行ない、乗算手段の入力
選択を行なうことにより小数指数の累乗演算を行なう。
また、乗算手段において整数指数の累乗演算結果と小数
指数の累乗演算結果との乗算を行なうことにより実数指
数の累乗演算を行なう。これにより、実数指数の累乗演
算を高速に実行することができる。
憶手段に累乗演算の中間結果を記憶し、第４の記憶手段
に基数データのべき乗の値を記憶し、第４の記憶手段に
基数データのべき乗根の値を記憶する。第２の記憶手段
に記憶された指数データの整数領域の値をＬＳＢから順
次ビットチェックを行ない、乗算手段の入力選択を行な
うことにより整数指数の累乗演算を行なう。また、第２
の記憶手段に記憶された指数データの小数領域の値をＬ
ＳＢから順次ビットチェックを行ない、乗算手段の入力
選択を行なうことにより小数指数の累乗演算を行なう。
また、乗算手段において整数指数の累乗演算結果と小数
指数の累乗演算結果との乗算を行なうことにより実数指
数の累乗演算を行なう。これにより、実数指数の累乗演
算を高速に実行することができる。
【００２７】請求項６に記載の発明に係る演算プロセッ
サは、基数データを記憶するための第１の記憶手段と、
指数データを整数領域および小数領域に分割して記憶す
るための第２の記憶手段と、第１の入力および第２の入
力を有し、２つの入力データを乗算し結果を出力するた
めの乗算手段と、上記乗算手段の演算結果を記憶するた
めの第３の記憶手段および第４の記憶手段と、入力デー
タの平方根を演算し結果を出力するための平方根演算手
段と、上記平方根演算手段の演算結果を記憶するための
複数個の第５の記憶手段と、第１記憶場所選択信号に従
って上記複数個の第５の記憶手段の１つを選択するため
の第１記憶場所選択手段と、第２記憶場所選択信号に従
って上記複数個の第５の記憶手段を選択しその記憶内容
を出力させるための第２記憶場所選択手段と、上記第１
の記憶手段の出力、上記第３の記憶手段の出力、上記第
４の記憶手段の出力および固定値１を受け、そのいずれ
か１つを、第１乗算入力選択信号に従って選択して上記
乗算手段の上記第１の入力に与えるための第１乗算入力
選択手段と、上記第１の記憶手段の出力、上記第４の記
憶手段の出力、固定値１および上記第２記憶場所選択手
段の出力を受け、そのいずれか１つを、第２乗算入力選
択信号に従って選択し上記乗算手段の上記第２の入力に
与えるための第２乗算入力選択手段と、上記第１の記憶
手段の出力および上記第２記憶場所選択手段の出力を受
け、いずれか１つを、平方根演算入力選択信号に従って
選択し上記平方根演算手段の入力に与えるための平方根
演算入力選択手段と、上記指数データの上記整数領域を
ビット毎にチェックしながら、チェック回数および当該
ビットの値に応じて上記第１乗算入力選択信号、上記第
２乗算入力選択信号および上記第３の記憶手段または上
記第４の記憶手段へデータの書込みを許可するための書
込み信号を出力し、上記指数データの上記小数領域をビ
ット毎にチェックしながら、チェック回数および当該ビ
ットの値に応じて上記第１乗算入力選択信号、上記第２
乗算入力選択信号、上記第２記憶場所選択信号および上
記第３の記憶手段へデータの書込みを許可するための書
込み信号を出力し、処理の繰返し回数に応じて上記平方
根演算入力選択信号、上記第５の記憶手段へデータの書
込みを許可するための書込み信号および上記第１記憶場
所選択信号を出力するための累乗演算制御手段とを含
む。
サは、基数データを記憶するための第１の記憶手段と、
指数データを整数領域および小数領域に分割して記憶す
るための第２の記憶手段と、第１の入力および第２の入
力を有し、２つの入力データを乗算し結果を出力するた
めの乗算手段と、上記乗算手段の演算結果を記憶するた
めの第３の記憶手段および第４の記憶手段と、入力デー
タの平方根を演算し結果を出力するための平方根演算手
段と、上記平方根演算手段の演算結果を記憶するための
複数個の第５の記憶手段と、第１記憶場所選択信号に従
って上記複数個の第５の記憶手段の１つを選択するため
の第１記憶場所選択手段と、第２記憶場所選択信号に従
って上記複数個の第５の記憶手段を選択しその記憶内容
を出力させるための第２記憶場所選択手段と、上記第１
の記憶手段の出力、上記第３の記憶手段の出力、上記第
４の記憶手段の出力および固定値１を受け、そのいずれ
か１つを、第１乗算入力選択信号に従って選択して上記
乗算手段の上記第１の入力に与えるための第１乗算入力
選択手段と、上記第１の記憶手段の出力、上記第４の記
憶手段の出力、固定値１および上記第２記憶場所選択手
段の出力を受け、そのいずれか１つを、第２乗算入力選
択信号に従って選択し上記乗算手段の上記第２の入力に
与えるための第２乗算入力選択手段と、上記第１の記憶
手段の出力および上記第２記憶場所選択手段の出力を受
け、いずれか１つを、平方根演算入力選択信号に従って
選択し上記平方根演算手段の入力に与えるための平方根
演算入力選択手段と、上記指数データの上記整数領域を
ビット毎にチェックしながら、チェック回数および当該
ビットの値に応じて上記第１乗算入力選択信号、上記第
２乗算入力選択信号および上記第３の記憶手段または上
記第４の記憶手段へデータの書込みを許可するための書
込み信号を出力し、上記指数データの上記小数領域をビ
ット毎にチェックしながら、チェック回数および当該ビ
ットの値に応じて上記第１乗算入力選択信号、上記第２
乗算入力選択信号、上記第２記憶場所選択信号および上
記第３の記憶手段へデータの書込みを許可するための書
込み信号を出力し、処理の繰返し回数に応じて上記平方
根演算入力選択信号、上記第５の記憶手段へデータの書
込みを許可するための書込み信号および上記第１記憶場
所選択信号を出力するための累乗演算制御手段とを含
む。
【００２８】請求項６に記載の発明によると、第３の記
憶手段に累乗演算の演算結果を記憶し、第４の記憶手段
に基数データのべき乗の値を記憶し、複数個の第５の記
憶手段に基数データのべき乗根の値を記憶する。第２の
記憶手段に記憶された指数データ整数領域の値をＬＳＢ
から順次ビットチェックを行ない、乗算手段の入力選択
を行なうことにより整数指数の累乗演算を行なう。ま
た、第２の記憶手段に記憶された指数データの小数領域
の値をＬＳＢから順次ビットチェックを行ない、乗算手
段の入力選択を行なうことにより小数指数の累乗演算を
行なう。また、乗算手段において整数指数の累乗演算結
果と小数指数の累乗演算結果との乗算を行なうことによ
り実数指数の累乗演算を行なう。この際、基数データの
べき乗根の値を求めるための演算と、整数指数の累乗演
算とを並列して行なう。これにより、実数指数の累乗演
算を高速に実行することができ、かつ乗算装置の演算効
率を上げることができる。
憶手段に累乗演算の演算結果を記憶し、第４の記憶手段
に基数データのべき乗の値を記憶し、複数個の第５の記
憶手段に基数データのべき乗根の値を記憶する。第２の
記憶手段に記憶された指数データ整数領域の値をＬＳＢ
から順次ビットチェックを行ない、乗算手段の入力選択
を行なうことにより整数指数の累乗演算を行なう。ま
た、第２の記憶手段に記憶された指数データの小数領域
の値をＬＳＢから順次ビットチェックを行ない、乗算手
段の入力選択を行なうことにより小数指数の累乗演算を
行なう。また、乗算手段において整数指数の累乗演算結
果と小数指数の累乗演算結果との乗算を行なうことによ
り実数指数の累乗演算を行なう。この際、基数データの
べき乗根の値を求めるための演算と、整数指数の累乗演
算とを並列して行なう。これにより、実数指数の累乗演
算を高速に実行することができ、かつ乗算装置の演算効
率を上げることができる。
【００２９】請求項７に記載の発明に係る演算プロセッ
サは、請求項１から６のいずれかに記載の発明の構成に
加えて、上記乗算手段は、上記乗算手段の演算結果の状
態を示すフラグデータをさらに出力し、上記フラグデー
タを記憶するための状態記憶手段をさらに含み、上記累
乗演算制御手段は、上記乗算手段より出力される上記フ
ラグデータの上記状態記憶手段への書込み制御をさらに
行なう。
サは、請求項１から６のいずれかに記載の発明の構成に
加えて、上記乗算手段は、上記乗算手段の演算結果の状
態を示すフラグデータをさらに出力し、上記フラグデー
タを記憶するための状態記憶手段をさらに含み、上記累
乗演算制御手段は、上記乗算手段より出力される上記フ
ラグデータの上記状態記憶手段への書込み制御をさらに
行なう。
【００３０】請求項７に記載の発明によると、請求項１
から６のいずれかに記載の発明の作用、効果に加えて、
乗算手段は演算結果の状態を示すフラグデータを出力す
る。これにより、シーケンス制御手段などへのフラグ報
告を正確かつ早期に行なうことができる。
から６のいずれかに記載の発明の作用、効果に加えて、
乗算手段は演算結果の状態を示すフラグデータを出力す
る。これにより、シーケンス制御手段などへのフラグ報
告を正確かつ早期に行なうことができる。
【００３１】請求項８に記載の発明に係る演算プロセッ
サは、請求項７に記載の発明の構成に加えて、上記フラ
グデータは、上記乗算手段の演算結果が０であることを
示すゼロフラグおよび／または上記乗算手段の演算結果
が表現範囲データ領域を超えたことを示すオーバーフロ
ーフラグを含む。
サは、請求項７に記載の発明の構成に加えて、上記フラ
グデータは、上記乗算手段の演算結果が０であることを
示すゼロフラグおよび／または上記乗算手段の演算結果
が表現範囲データ領域を超えたことを示すオーバーフロ
ーフラグを含む。
【００３２】請求項８に記載の発明によると、請求項７
に記載の発明の作用、効果に加えて、フラグデータは乗
算手段の演算結果が０であることを示す０フラグおよび
／または乗算手段の演算結果が表現範囲データ領域を超
えたことを示すオーバーフローフラグを含む。これによ
り、乗算手段の演算結果が０になったこと、および／ま
たは乗算手段の演算結果が表現範囲データ領域を超えた
ことを、シーケンス制御手段などへ正確かつ早期に行な
うことができる。
に記載の発明の作用、効果に加えて、フラグデータは乗
算手段の演算結果が０であることを示す０フラグおよび
／または乗算手段の演算結果が表現範囲データ領域を超
えたことを示すオーバーフローフラグを含む。これによ
り、乗算手段の演算結果が０になったこと、および／ま
たは乗算手段の演算結果が表現範囲データ領域を超えた
ことを、シーケンス制御手段などへ正確かつ早期に行な
うことができる。
【００３３】請求項９に記載の発明に係る演算プロセッ
サは、請求項１〜５、７および８のいずれかに記載の発
明の構成に加えて、上記累乗演算制御手段は、上記指数
データの所定のビット間で、所定の演算を行なった結果
が、所定の値であれば処理を終了させ、かつ終了したこ
とを示すフラグデータをさらに出力する。
サは、請求項１〜５、７および８のいずれかに記載の発
明の構成に加えて、上記累乗演算制御手段は、上記指数
データの所定のビット間で、所定の演算を行なった結果
が、所定の値であれば処理を終了させ、かつ終了したこ
とを示すフラグデータをさらに出力する。
【００３４】請求項９に記載の発明によると、請求項１
から５、７および８のいずれかに記載の発明の作用、効
果に加えて、累乗演算制御手段は、指数データの所定の
ビット間で、所定の演算結果を行なった結果が、所定の
値であれば処理を終了させ、かつ終了したことを示すフ
ラグデータを出力する。これにより、乗算手段への少な
い付加回路で、余分な演算を行なうことなく、累乗演算
を高速に実行することができる。
から５、７および８のいずれかに記載の発明の作用、効
果に加えて、累乗演算制御手段は、指数データの所定の
ビット間で、所定の演算結果を行なった結果が、所定の
値であれば処理を終了させ、かつ終了したことを示すフ
ラグデータを出力する。これにより、乗算手段への少な
い付加回路で、余分な演算を行なうことなく、累乗演算
を高速に実行することができる。
【００３５】請求項１０に記載の発明に係る演算プロセ
ッサは、請求項９に記載の発明の構成に加えて、上記所
定のビット間は、当該ビットよりも大きい位のビット間
であり、上記所定の演算は、ビット間の論理和であり、
上記所定の値は０である。
ッサは、請求項９に記載の発明の構成に加えて、上記所
定のビット間は、当該ビットよりも大きい位のビット間
であり、上記所定の演算は、ビット間の論理和であり、
上記所定の値は０である。
【００３６】
［実施の形態１］図１から５を参照して、本発明の第１
の実施の形態に係る演算プロセッサ４０について説明す
る。
の実施の形態に係る演算プロセッサ４０について説明す
る。
【００３７】図１を参照して、演算プロセッサ４０は、
命令を記憶するためのインストラクションメモリ４８
と、データを記憶するためのメモリ５２およびレジスタ
ファイル５４と、インストラクションメモリ４８からデ
ータを読み出しながらプロセッサ全体の制御を行なうた
めのシーケンス制御部４６と、シーケンス制御部４６の
命令に従いメモリ５２またはレジスタファイル５４から
データを読み出すためのアドレスおよびメモリ５２また
はレジスタファイル５４にデータを書込むためのアドレ
スを発生させるためのアドレス発生装置５０と、外部と
のデータのやり取りを行なうための入出力インターフェ
イス４４と、データおよび命令を転送するための通路で
あるバス６８と、各種演算を実行するための演算装置４
２とを含む。
命令を記憶するためのインストラクションメモリ４８
と、データを記憶するためのメモリ５２およびレジスタ
ファイル５４と、インストラクションメモリ４８からデ
ータを読み出しながらプロセッサ全体の制御を行なうた
めのシーケンス制御部４６と、シーケンス制御部４６の
命令に従いメモリ５２またはレジスタファイル５４から
データを読み出すためのアドレスおよびメモリ５２また
はレジスタファイル５４にデータを書込むためのアドレ
スを発生させるためのアドレス発生装置５０と、外部と
のデータのやり取りを行なうための入出力インターフェ
イス４４と、データおよび命令を転送するための通路で
あるバス６８と、各種演算を実行するための演算装置４
２とを含む。
【００３８】演算装置４２は、論理演算を行なうための
ＡＬＵ（論理演算装置）５６と、乗算を行なうためのＭ
ＰＹＵ（乗算装置）５８と、平方根演算を行なうための
ＳＱＲＴＵ（平方根演算装置）６０と、除算を行なうた
めの除算装置６２と、各種演算装置の制御を行なうため
の演算装置制御部６４とを含む。
ＡＬＵ（論理演算装置）５６と、乗算を行なうためのＭ
ＰＹＵ（乗算装置）５８と、平方根演算を行なうための
ＳＱＲＴＵ（平方根演算装置）６０と、除算を行なうた
めの除算装置６２と、各種演算装置の制御を行なうため
の演算装置制御部６４とを含む。
【００３９】演算装置制御部６４は、シーケンス制御部
４６から命令を受け、ｅレジスタ７８の内容に基づいて
整数指数の累乗演算を行なうための制御を行ない、かつ
シーケンス制御部４６に累乗演算が終了したことを示す
終了フラグを送信するための累乗演算制御部６６を含
む。
４６から命令を受け、ｅレジスタ７８の内容に基づいて
整数指数の累乗演算を行なうための制御を行ない、かつ
シーケンス制御部４６に累乗演算が終了したことを示す
終了フラグを送信するための累乗演算制御部６６を含
む。
【００４０】レジスタファイル５４は、整数指数の累乗
演算を行なう際の、基数データを記憶するためのｘレジ
スタ７６と、Ｎビットの整数指数データを記憶するため
のｅレジスタ７８とを含む。
演算を行なう際の、基数データを記憶するためのｘレジ
スタ７６と、Ｎビットの整数指数データを記憶するため
のｅレジスタ７８とを含む。
【００４１】図２を参照して、ＭＰＹＵ５８は、２つの
入力データＳ０およびＳ１の積を求め結果Ｙを出力する
ためのＭＰＹ（乗算器）７４と、ＭＰＹ７４に接続され
累乗演算制御部６６より出力される書込み信号７１に従
ってＭＰＹ７４の演算結果Ｙを記憶するためのｙレジス
タ８０と、ＭＰＹ７４に接続され累乗演算制御部６６よ
り出力される書込み信号７３に従ってＭＰＹ７４の演算
結果Ｙを記憶するためのｔレジスタ８２と、ＭＰＹ７４
に接続され累乗演算制御部６６より出力される書込み信
号７５に従ってＭＰＹ７４の演算フラグＦを記憶するた
めのｆレジスタ８４と、ｙレジスタ８０、ｘレジスタ７
６、固定値１およびｔレジスタ８２の出力を受け累乗演
算制御部６６より出力される乗算入力選択信号６９に従
ってこれら４つの出力のうち１つを選択し入力データＳ
０としてＭＰＹ７４に与えるための第１の乗算入力選択
器７０と、ｘレジスタ７６、固定値１およびｔレジスタ
８２の出力を受け累乗演算制御部６６より出力される乗
算入力選択信号６９に従ってこれら３つの出力のうち１
つを選択し入力データＳ１としてＭＰＹ７４に与えるた
めの第２の乗算入力選択器７２とを含む。
入力データＳ０およびＳ１の積を求め結果Ｙを出力する
ためのＭＰＹ（乗算器）７４と、ＭＰＹ７４に接続され
累乗演算制御部６６より出力される書込み信号７１に従
ってＭＰＹ７４の演算結果Ｙを記憶するためのｙレジス
タ８０と、ＭＰＹ７４に接続され累乗演算制御部６６よ
り出力される書込み信号７３に従ってＭＰＹ７４の演算
結果Ｙを記憶するためのｔレジスタ８２と、ＭＰＹ７４
に接続され累乗演算制御部６６より出力される書込み信
号７５に従ってＭＰＹ７４の演算フラグＦを記憶するた
めのｆレジスタ８４と、ｙレジスタ８０、ｘレジスタ７
６、固定値１およびｔレジスタ８２の出力を受け累乗演
算制御部６６より出力される乗算入力選択信号６９に従
ってこれら４つの出力のうち１つを選択し入力データＳ
０としてＭＰＹ７４に与えるための第１の乗算入力選択
器７０と、ｘレジスタ７６、固定値１およびｔレジスタ
８２の出力を受け累乗演算制御部６６より出力される乗
算入力選択信号６９に従ってこれら３つの出力のうち１
つを選択し入力データＳ１としてＭＰＹ７４に与えるた
めの第２の乗算入力選択器７２とを含む。
【００４２】演算フラグＦは、複数ビットより構成さ
れ、演算結果が０である場合にセットされるゼロフラグ
または演算結果が表現範囲データ領域を超えてしまった
場合にセットされるオーバーフローフラグなどからな
る。
れ、演算結果が０である場合にセットされるゼロフラグ
または演算結果が表現範囲データ領域を超えてしまった
場合にセットされるオーバーフローフラグなどからな
る。
【００４３】図３を参照して、累乗演算制御部６６は、
デコーダ９０と、カウンタ９２と、デコーダ９４とを含
む。デコーダ９０は、シーケンス制御部４６からの累乗
演算命令および後述するデコーダ９４からの終了フラグ
を受け、カウンタ９２の制御を行なう。カウンタ９２
は、デコーダ９０からの信号を受け、後述する繰返し処
理のためのカウント値Ｃをセットする。デコーダ９４
は、カウンタより出力されるカウント値Ｃおよびｅレジ
スタ７８の出力を受け、ｅレジスタ７８の各ビットのチ
ェックを行ないながら、ＭＰＹ７４の入力データＳ０お
よびＳ１を選択するための乗算入力選択信号６９を出力
する。また、ＭＰＹ７４の演算結果Ｙをｙレジスタ８０
に書込むための書込み信号７１と、ＭＰＹ７４の演算結
果Ｙをｔレジスタ８２に書込むための書込む信号７３
と、ＭＰＹ７４の演算フラグＦをｆレジスタ８４に書込
むための書込み信号７５とを出力する。また、処理が終
了したことを示す終了フラグをシーケンス制御部４６お
よびデコーダ９０にそれぞれ送信する。
デコーダ９０と、カウンタ９２と、デコーダ９４とを含
む。デコーダ９０は、シーケンス制御部４６からの累乗
演算命令および後述するデコーダ９４からの終了フラグ
を受け、カウンタ９２の制御を行なう。カウンタ９２
は、デコーダ９０からの信号を受け、後述する繰返し処
理のためのカウント値Ｃをセットする。デコーダ９４
は、カウンタより出力されるカウント値Ｃおよびｅレジ
スタ７８の出力を受け、ｅレジスタ７８の各ビットのチ
ェックを行ないながら、ＭＰＹ７４の入力データＳ０お
よびＳ１を選択するための乗算入力選択信号６９を出力
する。また、ＭＰＹ７４の演算結果Ｙをｙレジスタ８０
に書込むための書込み信号７１と、ＭＰＹ７４の演算結
果Ｙをｔレジスタ８２に書込むための書込む信号７３
と、ＭＰＹ７４の演算フラグＦをｆレジスタ８４に書込
むための書込み信号７５とを出力する。また、処理が終
了したことを示す終了フラグをシーケンス制御部４６お
よびデコーダ９０にそれぞれ送信する。
【００４４】図４を参照して、デコーダ９４は、ＭＰＹ
７４の入力データＳ０を選択するための乗算入力選択信
号６９を生成するための乗算入力選択信号第１生成部１
００と、ＭＰＹ７４の入力データＳ１を選択するための
乗算入力選択信号６９を生成するための乗算入力選択信
号第２生成部１０２と、書込み信号７３を生成するため
の書込み信号第１生成部１０４と、書込み信号７１およ
び７５を生成するための書込み信号第２生成部１０６
と、終了フラグを生成するための終了フラグ生成部１０
８とを含む。
７４の入力データＳ０を選択するための乗算入力選択信
号６９を生成するための乗算入力選択信号第１生成部１
００と、ＭＰＹ７４の入力データＳ１を選択するための
乗算入力選択信号６９を生成するための乗算入力選択信
号第２生成部１０２と、書込み信号７３を生成するため
の書込み信号第１生成部１０４と、書込み信号７１およ
び７５を生成するための書込み信号第２生成部１０６
と、終了フラグを生成するための終了フラグ生成部１０
８とを含む。
【００４５】乗算入力選択信号第１生成部１００は、カ
ウント値Ｃを受け、Ｃが１であるか否かを判定するため
の比較器１１０およびＣが２であるか否かを判定するた
めの比較器１１２と、それぞれ比較器１１０の出力信号
線１２４、比較器１１２の出力信号線１２６、およびカ
ウント値Ｃを受けるＮＯＴゲート１１４、１１６および
１１８と、ＮＯＴゲート１１４の出力信号線１２８およ
びカウント値Ｃと、ＮＯＴゲート１１６および１１８の
出力信号線１３２および１３４とをそれぞれ入力とする
ＡＮＤゲート１２０および１２０とを含む。
ウント値Ｃを受け、Ｃが１であるか否かを判定するため
の比較器１１０およびＣが２であるか否かを判定するた
めの比較器１１２と、それぞれ比較器１１０の出力信号
線１２４、比較器１１２の出力信号線１２６、およびカ
ウント値Ｃを受けるＮＯＴゲート１１４、１１６および
１１８と、ＮＯＴゲート１１４の出力信号線１２８およ
びカウント値Ｃと、ＮＯＴゲート１１６および１１８の
出力信号線１３２および１３４とをそれぞれ入力とする
ＡＮＤゲート１２０および１２０とを含む。
【００４６】乗算入力選択信号第２生成部１０２は、カ
ウント値Ｃの値に応じて信号を出力するためのデコーダ
１３７と、デコーダ１３７より出力される信号に応じて
ｅレジスタの指定のビットの値を出力するための指数ビ
ットデータ選択器１３６と、それぞれ指数ビットデータ
選択器１３６の出力信号線１３８、比較器１１０の出力
信号線１２４、比較器１１２の出力信号線１２６および
カウント値Ｃを受けるＮＯＴゲート１４２、１４８、１
５０および１５４と、ＡＮＤゲート１４０、１５２およ
び１６３と、ＯＲゲート１４６および１５６とを含む。
ウント値Ｃの値に応じて信号を出力するためのデコーダ
１３７と、デコーダ１３７より出力される信号に応じて
ｅレジスタの指定のビットの値を出力するための指数ビ
ットデータ選択器１３６と、それぞれ指数ビットデータ
選択器１３６の出力信号線１３８、比較器１１０の出力
信号線１２４、比較器１１２の出力信号線１２６および
カウント値Ｃを受けるＮＯＴゲート１４２、１４８、１
５０および１５４と、ＡＮＤゲート１４０、１５２およ
び１６３と、ＯＲゲート１４６および１５６とを含む。
【００４７】終了フラグ生成部１０８は、デコーダ１３
７からの選択信号に応じてｅレジスタ７８の値のうち所
定のビット間で論理和を取った値と、固定値０と、固定
値１とのうちいずれか１つの値を選択し出力するための
指数論理和データ選択器１６８と、指数論理和データ選
択器１６８の出力に接続された入力を有するＮＯＴゲー
ト１７０とを含む。
７からの選択信号に応じてｅレジスタ７８の値のうち所
定のビット間で論理和を取った値と、固定値０と、固定
値１とのうちいずれか１つの値を選択し出力するための
指数論理和データ選択器１６８と、指数論理和データ選
択器１６８の出力に接続された入力を有するＮＯＴゲー
ト１７０とを含む。
【００４８】書込み信号第１生成部１０４は、カウント
値Ｃを受けるＮＯＴゲート１７８と、ＮＯＴゲート１７
８の出力信号線１８２および書込み信号第２生成部１０
６からの信号を受けるＡＮＤゲート１８０とを含む。
値Ｃを受けるＮＯＴゲート１７８と、ＮＯＴゲート１７
８の出力信号線１８２および書込み信号第２生成部１０
６からの信号を受けるＡＮＤゲート１８０とを含む。
【００４９】書込み信号第２生成部１０６は、指数論理
和データ選択器１６８の出力を記憶するためのラッチ１
７２と、ラッチ１７２の出力およびカウント値Ｃを受け
るＡＮＤゲート１７６とを含む。なおラッチ１７２の出
力は前述の書込み信号第１生成部１０４のＡＮＤゲート
１８０に与えられる。
和データ選択器１６８の出力を記憶するためのラッチ１
７２と、ラッチ１７２の出力およびカウント値Ｃを受け
るＡＮＤゲート１７６とを含む。なおラッチ１７２の出
力は前述の書込み信号第１生成部１０４のＡＮＤゲート
１８０に与えられる。
【００５０】各部は以下のように動作する。デコーダ１
３７は、カウント値Ｃが２ｉ＋１または２ｉ＋２（ｉは
０以上の整数）のとき、指数ビットデータ選択器１３６
の出力としてｅ＜ｉ＞を選択するための信号を出力す
る。たとえばカウント値Ｃが３（＝２×１＋１）のとき
は、Ｃ＜１＞を選択するための信号を出力する。また、
カウント値Ｃが２ｉ＋１または２ｉ＋２（ｉは０以上の
整数）のとき、指数論理和データ選択器１６８の出力と
してｅ＜Ｎ−１：ｉ＋１＞の論理和を選択するための信
号を出力する。ここで、ｅ＜ｍ：ｎ＞の論理和とは、ｅ
＜ｍ＞からｅ＜ｎ＞までの論理和を意味する。たとえ
ば、Ｃが３のときは、ｅ＜Ｎ−１：２＞の論理和を選択
するための信号を出力する。
３７は、カウント値Ｃが２ｉ＋１または２ｉ＋２（ｉは
０以上の整数）のとき、指数ビットデータ選択器１３６
の出力としてｅ＜ｉ＞を選択するための信号を出力す
る。たとえばカウント値Ｃが３（＝２×１＋１）のとき
は、Ｃ＜１＞を選択するための信号を出力する。また、
カウント値Ｃが２ｉ＋１または２ｉ＋２（ｉは０以上の
整数）のとき、指数論理和データ選択器１６８の出力と
してｅ＜Ｎ−１：ｉ＋１＞の論理和を選択するための信
号を出力する。ここで、ｅ＜ｍ：ｎ＞の論理和とは、ｅ
＜ｍ＞からｅ＜ｎ＞までの論理和を意味する。たとえ
ば、Ｃが３のときは、ｅ＜Ｎ−１：２＞の論理和を選択
するための信号を出力する。
【００５１】乗算入力選択信号第１生成部１００は、カ
ウント値Ｃを受け、Ｓ０として、ｔレジスタ８２の値を
選択するための信号、ｙレジスタ８０の値を選択するた
めの信号、ｘレジスタ７６の値を選択するための信号お
よび固定値１を選択するための信号を、信号線２Ａ７、
２Ａ８、２Ａ９および２Ａａよりそれぞれ出力する。信
号線２Ａ７、２Ａ８、２Ａ９および２Ａａは１のときア
クティブとし、ある信号線の値が１のときは他の信号線
の値は全て０となる。
ウント値Ｃを受け、Ｓ０として、ｔレジスタ８２の値を
選択するための信号、ｙレジスタ８０の値を選択するた
めの信号、ｘレジスタ７６の値を選択するための信号お
よび固定値１を選択するための信号を、信号線２Ａ７、
２Ａ８、２Ａ９および２Ａａよりそれぞれ出力する。信
号線２Ａ７、２Ａ８、２Ａ９および２Ａａは１のときア
クティブとし、ある信号線の値が１のときは他の信号線
の値は全て０となる。
【００５２】たとえば、カウント値Ｃが１のときは、比
較器１１０が真となり、信号線１２４の値が１となる。
一方比較器１１２は偽となるため、信号線１２６の値は
０となる。カウント値Ｃは奇数であるため、Ｃの０ビッ
ト目の値Ｃ＜０＞は１となる。このため、信号線１３０
の値は１となる。信号線１２８の値は、信号線１２４の
値（１）のＮＯＲゲート１１４通過後の値すなわち０と
なる。信号線１３２の値は、信号線１２６の値（０）の
ＮＯＲゲート１１６通過後の値すなわち１となる。信号
線１３４の値は、信号線１３０の値（１）のＮＯＴゲー
ト１１８通過後の値すなわち０となる。このため、信号
線２Ａ７の値は、信号線１３２の値（１）と信号線１３
４の値（０）とのＡＮＤゲート１２２通過後の値すなわ
ち０となる。信号線２Ａ８の値は、信号線１３０の値
（１）と信号線１２８の値（０）とのＡＮＤゲート１２
０通過後の値すなわち０となる。信号線２Ａ９の値は、
信号線１２６の値すなわち０となる。信号線２Ａａの値
は、信号線１２４の値すなわち１がとなる。よって、固
定値１を選択する信号のみがアクティブとなったことが
わかる。
較器１１０が真となり、信号線１２４の値が１となる。
一方比較器１１２は偽となるため、信号線１２６の値は
０となる。カウント値Ｃは奇数であるため、Ｃの０ビッ
ト目の値Ｃ＜０＞は１となる。このため、信号線１３０
の値は１となる。信号線１２８の値は、信号線１２４の
値（１）のＮＯＲゲート１１４通過後の値すなわち０と
なる。信号線１３２の値は、信号線１２６の値（０）の
ＮＯＲゲート１１６通過後の値すなわち１となる。信号
線１３４の値は、信号線１３０の値（１）のＮＯＴゲー
ト１１８通過後の値すなわち０となる。このため、信号
線２Ａ７の値は、信号線１３２の値（１）と信号線１３
４の値（０）とのＡＮＤゲート１２２通過後の値すなわ
ち０となる。信号線２Ａ８の値は、信号線１３０の値
（１）と信号線１２８の値（０）とのＡＮＤゲート１２
０通過後の値すなわち０となる。信号線２Ａ９の値は、
信号線１２６の値すなわち０となる。信号線２Ａａの値
は、信号線１２４の値すなわち１がとなる。よって、固
定値１を選択する信号のみがアクティブとなったことが
わかる。
【００５３】カウント値Ｃが２の場合には、比較器１１
２が真となり、信号線１２６の値が１となる。カウント
値Ｃが偶数の場合には、Ｃ＜０＞が０となり、信号線１
３０の値が０となる。カウント値Ｃを変化させたときの
信号線２Ａ７、２Ａ８、２Ａ９および２Ａａの値を表１
にまとめる。表１に示すように信号線２Ａ７、２Ａ８、
２Ａ９および２Ａａの値は排他的であることがわかる。
２が真となり、信号線１２６の値が１となる。カウント
値Ｃが偶数の場合には、Ｃ＜０＞が０となり、信号線１
３０の値が０となる。カウント値Ｃを変化させたときの
信号線２Ａ７、２Ａ８、２Ａ９および２Ａａの値を表１
にまとめる。表１に示すように信号線２Ａ７、２Ａ８、
２Ａ９および２Ａａの値は排他的であることがわかる。
【００５４】
【表１】
【００５５】乗算入力選択信号第２生成部１０２は、カ
ウント値Ｃおよびｅレジスタ７８の値を受け、Ｓ１とし
て、ｔレジスタ８２の値を選択するための信号、ｘレジ
スタ７６の値を選択するための信号および固定値１を選
択するための信号を、信号線２Ａ４、２Ａ５および２Ａ
６よりそれぞれ出力する。信号線２Ａ４、２Ａ５および
２Ａ６は１のときアクティブとし、ある信号線の値が１
のときは他の信号線の値は全て０となる。
ウント値Ｃおよびｅレジスタ７８の値を受け、Ｓ１とし
て、ｔレジスタ８２の値を選択するための信号、ｘレジ
スタ７６の値を選択するための信号および固定値１を選
択するための信号を、信号線２Ａ４、２Ａ５および２Ａ
６よりそれぞれ出力する。信号線２Ａ４、２Ａ５および
２Ａ６は１のときアクティブとし、ある信号線の値が１
のときは他の信号線の値は全て０となる。
【００５６】たとえば、カウント値Ｃが３の場合には、
ｅレジスタ７８の１ビット目の値ｅ＜１＞を選択するた
めの信号が、デコーダ１３７より出力される。そのため
信号線１３８の値はｅ＜１＞となる。ここで、ｅ＜１＞
が０とすると、信号線１５８の値は、信号線１３８の値
（０）のＮＯＴゲート１４２通過後の値すなわち１とな
る。
ｅレジスタ７８の１ビット目の値ｅ＜１＞を選択するた
めの信号が、デコーダ１３７より出力される。そのため
信号線１３８の値はｅ＜１＞となる。ここで、ｅ＜１＞
が０とすると、信号線１５８の値は、信号線１３８の値
（０）のＮＯＴゲート１４２通過後の値すなわち１とな
る。
【００５７】カウント値が３であれば、これは１または
２のいずれでもないため、比較器１１０および比較器１
１２の出力である信号線１２４の値および信号線１２６
の値はそれぞれ０となる。よって、信号線１６０の値は
信号線１２４の値（０）のＮＯＴゲート１４８通過後の
値すなわち１となり、信号線１６２の値は信号線１２６
の値（０）のＮＯＴゲート１５０通過後の値すなわち１
となる。
２のいずれでもないため、比較器１１０および比較器１
１２の出力である信号線１２４の値および信号線１２６
の値はそれぞれ０となる。よって、信号線１６０の値は
信号線１２４の値（０）のＮＯＴゲート１４８通過後の
値すなわち１となり、信号線１６２の値は信号線１２６
の値（０）のＮＯＴゲート１５０通過後の値すなわち１
となる。
【００５８】カウント値Ｃ＝３は奇数であるため、Ｃの
０ビット目の値Ｃ＜０＞は１となる。このため、信号線
１３０の値は１となる。信号線１６４の値は、信号線１
３０の値（１）のＮＯＴゲート１５４通過後の値すなわ
ち０となる。
０ビット目の値Ｃ＜０＞は１となる。このため、信号線
１３０の値は１となる。信号線１６４の値は、信号線１
３０の値（１）のＮＯＴゲート１５４通過後の値すなわ
ち０となる。
【００５９】信号線１６６の値は、信号線１３８の値
（０）と信号線１６４の値（０）とのＯＲゲート１５６
通過後の値すなわち０となる。信号線１６４の値は、信
号線１２４の値（０）と、信号線１３８の値（０）との
ＡＮＤゲート１６３通過後の値すなわち０となる。
（０）と信号線１６４の値（０）とのＯＲゲート１５６
通過後の値すなわち０となる。信号線１６４の値は、信
号線１２４の値（０）と、信号線１３８の値（０）との
ＡＮＤゲート１６３通過後の値すなわち０となる。
【００６０】信号線２Ａ４の値は、信号線１６６の値
（０）と、信号線１６２の値（１）と、信号線１６０の
値（１）とのＡＮＤゲート１５２通過後の値すなわち０
となる。信号線２Ａ５の値は、信号線１２６の値（０）
と、信号線１６４の値（０）とのＯＲゲート１４６通過
後の値すなわち０となる。信号線２Ａ６の値は、信号線
１５８の値（１）と、信号線１３０の値（１）とのＡＮ
Ｄゲート１４０通過後の値すなわち１となる。よって、
固定値１を選択する信号のみがアクティブとなったこと
がわかる。
（０）と、信号線１６２の値（１）と、信号線１６０の
値（１）とのＡＮＤゲート１５２通過後の値すなわち０
となる。信号線２Ａ５の値は、信号線１２６の値（０）
と、信号線１６４の値（０）とのＯＲゲート１４６通過
後の値すなわち０となる。信号線２Ａ６の値は、信号線
１５８の値（１）と、信号線１３０の値（１）とのＡＮ
Ｄゲート１４０通過後の値すなわち１となる。よって、
固定値１を選択する信号のみがアクティブとなったこと
がわかる。
【００６１】終了フラグ生成部１０８の動作について説
明する。信号線２Ａ１の値すなわち終了フラグの値は、
指数論理和データ選択器１６８より出力される値のＮＯ
Ｔゲート１７０通過後の値である。よって、論理和が０
のとき終了フラグを１にセットする。すなわち、現在処
理中のビットより上位のビットが全て０であれば、終了
フラグを１にセットし処理を終了させる。たとえば、ｅ
レジスタ７８の値が２進数表現で０００１０１１０とす
る。カウント値Ｃが７であれば、ｅ＜７：４＞の論理和
（１）が指数論理和データ選択器１６８より出力され
る。よって終了フラグは０となり、処理が終了していな
いことを示す。カウント値が９であれば、ｅ＜７：５＞
の論理和（０）が指数論理和データ選択器１５８より出
力される。よって終了フラグは１となり、処理が終了し
たことを示す。
明する。信号線２Ａ１の値すなわち終了フラグの値は、
指数論理和データ選択器１６８より出力される値のＮＯ
Ｔゲート１７０通過後の値である。よって、論理和が０
のとき終了フラグを１にセットする。すなわち、現在処
理中のビットより上位のビットが全て０であれば、終了
フラグを１にセットし処理を終了させる。たとえば、ｅ
レジスタ７８の値が２進数表現で０００１０１１０とす
る。カウント値Ｃが７であれば、ｅ＜７：４＞の論理和
（１）が指数論理和データ選択器１６８より出力され
る。よって終了フラグは０となり、処理が終了していな
いことを示す。カウント値が９であれば、ｅ＜７：５＞
の論理和（０）が指数論理和データ選択器１５８より出
力される。よって終了フラグは１となり、処理が終了し
たことを示す。
【００６２】書込み信号第１生成部１０４は以下のよう
に動作する。信号線１８２の値は、Ｃ＜０＞の値のＮＯ
Ｔゲート１７８通過後の値である。すなわち、カウント
値Ｃが偶数のとき１となり、カウント値Ｃが奇数のとき
０となる。信号線２Ａ３の値は、ラッチ１７２の値と、
信号線１８２の値とのＡＮＤゲート１８０通過後の値で
ある。ラッチ１７２には、カウント値がＣ−１のときの
指数論理和データ選択器１６８の出力が記憶されてい
る。よって、信号線２Ａ３の値は、カウント値Ｃが偶数
かつカウント値Ｃ−１（＝２ｉ＋１）のときのｅ＜Ｎ−
１：ｉ＋１＞の論理和が１のとき１となり、ＭＰＹ７４
の演算結果Ｙをｔレジスタ８２に書込むための書込み信
号７３がアクティブになる。たとえば、ｅレジスタ７８
の値が２進数表現で０００１０１１０とする。カウント
値Ｃが８であればラッチ１７２にはカウント値Ｃが７の
ときの指数論理和データ選択器１６８の出力であるｅ＜
Ｎ−１：４＞の論理和（１）が保持されている。また、
カウント値Ｃは偶数であるため信号線１８２の値は１な
る。
に動作する。信号線１８２の値は、Ｃ＜０＞の値のＮＯ
Ｔゲート１７８通過後の値である。すなわち、カウント
値Ｃが偶数のとき１となり、カウント値Ｃが奇数のとき
０となる。信号線２Ａ３の値は、ラッチ１７２の値と、
信号線１８２の値とのＡＮＤゲート１８０通過後の値で
ある。ラッチ１７２には、カウント値がＣ−１のときの
指数論理和データ選択器１６８の出力が記憶されてい
る。よって、信号線２Ａ３の値は、カウント値Ｃが偶数
かつカウント値Ｃ−１（＝２ｉ＋１）のときのｅ＜Ｎ−
１：ｉ＋１＞の論理和が１のとき１となり、ＭＰＹ７４
の演算結果Ｙをｔレジスタ８２に書込むための書込み信
号７３がアクティブになる。たとえば、ｅレジスタ７８
の値が２進数表現で０００１０１１０とする。カウント
値Ｃが８であればラッチ１７２にはカウント値Ｃが７の
ときの指数論理和データ選択器１６８の出力であるｅ＜
Ｎ−１：４＞の論理和（１）が保持されている。また、
カウント値Ｃは偶数であるため信号線１８２の値は１な
る。
【００６３】書込み信号第２生成部１０６の動作につい
て説明する。信号線２Ａ２の値は、ラッチ１７２に記憶
された値と、Ｃ＜０＞の値とのＡＮＤゲート１７６通過
後の値である。よって、カウント値Ｃが奇数かつカウン
ト値Ｃ−１（＝２×ｉ）のときのｅ＜Ｎ−１：ｉ＋１＞
の論理和が１のとき１となり、ＭＰＹ７４の演算結果Ｙ
をｙレジスタ８０に書込むための書込み信号７１および
ＭＰＹ７４の演算フラグＦをｆレジスタ８４に書込むた
めの書込み信号７５がアクティブになる。たとえば、ｅ
レジスタ７８の値が２進数表現で０００１０１１０とす
る。カウント値Ｃが７であればラッチ１７２にはｅ＜Ｎ
−１：４＞の論理和（１）が保持されている。またカウ
ント値Ｃは奇数であるので２Ａ２の値は１となる。
て説明する。信号線２Ａ２の値は、ラッチ１７２に記憶
された値と、Ｃ＜０＞の値とのＡＮＤゲート１７６通過
後の値である。よって、カウント値Ｃが奇数かつカウン
ト値Ｃ−１（＝２×ｉ）のときのｅ＜Ｎ−１：ｉ＋１＞
の論理和が１のとき１となり、ＭＰＹ７４の演算結果Ｙ
をｙレジスタ８０に書込むための書込み信号７１および
ＭＰＹ７４の演算フラグＦをｆレジスタ８４に書込むた
めの書込み信号７５がアクティブになる。たとえば、ｅ
レジスタ７８の値が２進数表現で０００１０１１０とす
る。カウント値Ｃが７であればラッチ１７２にはｅ＜Ｎ
−１：４＞の論理和（１）が保持されている。またカウ
ント値Ｃは奇数であるので２Ａ２の値は１となる。
【００６４】図５を参照して、演算プロセッサ４０の処
理の流れについて説明する。この例では、ｅレジスタ７
８は８ビットとする。また、カウンタ９２の出力するカ
ウント値Ｃは、処理のステップ数に対応している。奇数
ステップでは、累乗演算制御部６６は、ｅレジスタ７８
の値をＬＳＢから順にビットが１か否かをチェックし、
ＭＰＹ７４の入力データＳ０およびＳ１の選択制御を行
なう。第１ステップではＳ０として固定値１を選択し、
それ以後の奇数ステップではＳ０としてｙレジスタ８０
の値を選択する。Ｓ１の選択については、ｅレジスタの
チェックすべきビットｉの値ｅ＜ｉ＞が０ならば１を選
択し、１ならばｔレジスタ８２の値を選択する。ただし
第１ステップのみｅ＜０＞が１ならばｘレジスタ７６の
値を選択する。各入力データＳ０およびＳ１を選択した
後、ＭＰＹ７４で乗算を行ない、演算結果をｙレジスタ
８０に記憶する。また同時にチェックしたｅレジスタの
ビット位置よりも上位のビットのＮＯＲを取り、ＮＯＲ
が１（すべてのビットが０）の場合には、終了フラグを
セットし、演算を終了させる。
理の流れについて説明する。この例では、ｅレジスタ７
８は８ビットとする。また、カウンタ９２の出力するカ
ウント値Ｃは、処理のステップ数に対応している。奇数
ステップでは、累乗演算制御部６６は、ｅレジスタ７８
の値をＬＳＢから順にビットが１か否かをチェックし、
ＭＰＹ７４の入力データＳ０およびＳ１の選択制御を行
なう。第１ステップではＳ０として固定値１を選択し、
それ以後の奇数ステップではＳ０としてｙレジスタ８０
の値を選択する。Ｓ１の選択については、ｅレジスタの
チェックすべきビットｉの値ｅ＜ｉ＞が０ならば１を選
択し、１ならばｔレジスタ８２の値を選択する。ただし
第１ステップのみｅ＜０＞が１ならばｘレジスタ７６の
値を選択する。各入力データＳ０およびＳ１を選択した
後、ＭＰＹ７４で乗算を行ない、演算結果をｙレジスタ
８０に記憶する。また同時にチェックしたｅレジスタの
ビット位置よりも上位のビットのＮＯＲを取り、ＮＯＲ
が１（すべてのビットが０）の場合には、終了フラグを
セットし、演算を終了させる。
【００６５】偶数ステップでは、ＭＰＹ７４の入力デー
タＳ０とＳ１とは同じものを選択する。第２ステップの
乗算のみｘレジスタ７６の値を選択し、以後の偶数ステ
ップではｔレジスタ８２の値を選択する。これにより、
選択した値の２乗を演算し、演算結果をｔレジスタ８２
に記憶する。
タＳ０とＳ１とは同じものを選択する。第２ステップの
乗算のみｘレジスタ７６の値を選択し、以後の偶数ステ
ップではｔレジスタ８２の値を選択する。これにより、
選択した値の２乗を演算し、演算結果をｔレジスタ８２
に記憶する。
【００６６】演算フラグＦのｆレジスタ８４への書込み
は、偶数ステップの乗算の場合には前フラグデータをホ
ールドし、奇数ステップの乗算の場合には書込むように
累乗演算制御部６６が制御を行なう。たとえば浮動小数
点データ演算装置を持つ演算プロセッサでは、結果がオ
ーバーフローやアンダーフローした場合には、フラグを
生成して演算プロセッサのシーケンス制御部に伝え、割
込みを発生させる場合がある。偶数ステップの２乗演算
結果が累乗演算に直接使われるか否かは整数指数データ
レジスタの各ビットの値に依存している。たとえば２乗
演算がオーバーフローしたからといって、その後求めよ
うとする累乗演算にこの累乗演算結果を用いない場合に
は、累乗演算結果はオーバーフローしない。よって偶数
ステップの演算によって乗算器から生成される演算フラ
グがそのままシーケンス制御部に伝えられると、誤った
割り込みが発生する場合が起こり得る。一方、奇数ステ
ップの乗算の演算結果は、求めようとする累乗演算結果
の部分積であるので、累乗演算の中間データのフラグと
して正しいものが生成されている。よってシーケンス制
御部がこれを受取っても何ら問題にならない上に、途中
でオーバーフローが発生すれば必ず累乗演算結果もオー
バーフローするので、シーケンス制御部に対してより早
くフラグ生成をすることができる。
は、偶数ステップの乗算の場合には前フラグデータをホ
ールドし、奇数ステップの乗算の場合には書込むように
累乗演算制御部６６が制御を行なう。たとえば浮動小数
点データ演算装置を持つ演算プロセッサでは、結果がオ
ーバーフローやアンダーフローした場合には、フラグを
生成して演算プロセッサのシーケンス制御部に伝え、割
込みを発生させる場合がある。偶数ステップの２乗演算
結果が累乗演算に直接使われるか否かは整数指数データ
レジスタの各ビットの値に依存している。たとえば２乗
演算がオーバーフローしたからといって、その後求めよ
うとする累乗演算にこの累乗演算結果を用いない場合に
は、累乗演算結果はオーバーフローしない。よって偶数
ステップの演算によって乗算器から生成される演算フラ
グがそのままシーケンス制御部に伝えられると、誤った
割り込みが発生する場合が起こり得る。一方、奇数ステ
ップの乗算の演算結果は、求めようとする累乗演算結果
の部分積であるので、累乗演算の中間データのフラグと
して正しいものが生成されている。よってシーケンス制
御部がこれを受取っても何ら問題にならない上に、途中
でオーバーフローが発生すれば必ず累乗演算結果もオー
バーフローするので、シーケンス制御部に対してより早
くフラグ生成をすることができる。
【００６７】たとえば、ｘレジスタ７６の値がａで、ｅ
レジスタ７８の値が２進数表現で００００００１１の場
合、すなわちａ3 を求める場合を考える。第１ステップ
では、ｅ＜０＞＝１であるので、Ｓ０として１を選択
し、Ｓ１としてａを選択する。Ｓ０とＳ１との乗算結果
ａがｙレジスタ８０に記憶される。終了フラグの値すな
わちｅ＜７：１＞のＮＯＲは０であるため処理は終了さ
せない。第２ステップでは、ｅ＜７：１＞のＮＯＲは０
であるのでＳ０およびＳ１としてａを選択し、ＭＰＹ７
４によりａの２乗が演算され、その演算結果がｔレジス
タ８２に記憶される。第３ステップでは、ｅ＜１＞＝１
であるので、Ｓ０としてｙレジスタ８０の値ａが選択さ
れ、Ｓ１としてｔレジスタ８２の値ａ2 が選択される。
ＭＰＹ７４によりａとａ2 の積が演算され、その演算結
果ａ3 がｙレジスタ８０に記憶される。このときｅ＜２
＞からＭＳＢ（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂ
ｉｔ）のｅ＜７＞は全て０である。このため、以後乗算
を行なってもｙレジスタ８０の値は変化せず、実質的に
累乗演算は、このステップで終了している。したがっ
て、演算をここで終了させ以降の乗算の繰返しを行なわ
なくするとともに、ｅ＜２＞からｅ＜７＞までのＮＯＲ
によって終了フラグをセットする。
レジスタ７８の値が２進数表現で００００００１１の場
合、すなわちａ3 を求める場合を考える。第１ステップ
では、ｅ＜０＞＝１であるので、Ｓ０として１を選択
し、Ｓ１としてａを選択する。Ｓ０とＳ１との乗算結果
ａがｙレジスタ８０に記憶される。終了フラグの値すな
わちｅ＜７：１＞のＮＯＲは０であるため処理は終了さ
せない。第２ステップでは、ｅ＜７：１＞のＮＯＲは０
であるのでＳ０およびＳ１としてａを選択し、ＭＰＹ７
４によりａの２乗が演算され、その演算結果がｔレジス
タ８２に記憶される。第３ステップでは、ｅ＜１＞＝１
であるので、Ｓ０としてｙレジスタ８０の値ａが選択さ
れ、Ｓ１としてｔレジスタ８２の値ａ2 が選択される。
ＭＰＹ７４によりａとａ2 の積が演算され、その演算結
果ａ3 がｙレジスタ８０に記憶される。このときｅ＜２
＞からＭＳＢ（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂ
ｉｔ）のｅ＜７＞は全て０である。このため、以後乗算
を行なってもｙレジスタ８０の値は変化せず、実質的に
累乗演算は、このステップで終了している。したがっ
て、演算をここで終了させ以降の乗算の繰返しを行なわ
なくするとともに、ｅ＜２＞からｅ＜７＞までのＮＯＲ
によって終了フラグをセットする。
【００６８】以上のような演算プロセッサ４０により、
中間結果用データレジスタを備えて入力データの２乗計
算と交番させながら、ｅレジスタ７８をＬＳＢから順次
ビットチェックしてＭＰＹ７４への入力選択を行なうこ
とにより累乗演算を実施する。また、入出力選択制御に
用いるビットよりも上位のビットのＮＯＲをとることに
よって累乗演算の終了を検出して乗算の繰返しを終了さ
せるとともに終了フラグを生成する。よって、ＭＰＹ７
４への少ない付加回路で、指数が整数である累乗演算を
高速に実行することができる。
中間結果用データレジスタを備えて入力データの２乗計
算と交番させながら、ｅレジスタ７８をＬＳＢから順次
ビットチェックしてＭＰＹ７４への入力選択を行なうこ
とにより累乗演算を実施する。また、入出力選択制御に
用いるビットよりも上位のビットのＮＯＲをとることに
よって累乗演算の終了を検出して乗算の繰返しを終了さ
せるとともに終了フラグを生成する。よって、ＭＰＹ７
４への少ない付加回路で、指数が整数である累乗演算を
高速に実行することができる。
【００６９】さらに、ＭＰＹ７４の演算フラグＦの書込
み制御を行なうので、シーケンス制御部４６などへ演算
フラグＦの報告を正確かつ早く行なうことができる。 ［実施の形態２］図６から８を参照して、本発明の第２
の実施の形態に係る演算プロセッサ１９０について説明
する。
み制御を行なうので、シーケンス制御部４６などへ演算
フラグＦの報告を正確かつ早く行なうことができる。 ［実施の形態２］図６から８を参照して、本発明の第２
の実施の形態に係る演算プロセッサ１９０について説明
する。
【００７０】演算プロセッサ１９０は、図１において、
演算装置４２の代わりに演算装置１９２を用い、演算装
置制御部６４の代わりに演算装置制御部１９４を用い、
累乗演算制御部６６の代わりに累乗演算制御部１９６を
用い、ＭＰＹＵ５８の代わりにＭＰＹＵ１９８を用いた
ものである。他の部分は図１に示されるものと同一であ
るから、それらについての説明は繰返さない。
演算装置４２の代わりに演算装置１９２を用い、演算装
置制御部６４の代わりに演算装置制御部１９４を用い、
累乗演算制御部６６の代わりに累乗演算制御部１９６を
用い、ＭＰＹＵ５８の代わりにＭＰＹＵ１９８を用いた
ものである。他の部分は図１に示されるものと同一であ
るから、それらについての説明は繰返さない。
【００７１】図６を参照して、ＭＰＹＵ１９８は、処理
を２段に分割して２つの入力データＳ０およびＳ１の積
を求め結果Ｙを出力するためのＭＰＹ１２０と、ＭＰＹ
１２０に接続され累乗演算制御部１９６より出力される
書込み信号７１に従ってＭＰＹ１２０の演算結果Ｙを記
憶するためのｙレジスタ８０と、ＭＰＹ１２０に接続さ
れ累乗演算制御部１９６より出力される書込み信号７３
に従ってＭＰＹ７４の演算結果Ｙを記憶するためのｔレ
ジスタ８２と、ＭＰＹ１２０に接続され累乗演算制御部
１９６より出力される書込み信号７５に従ってＭＰＹ１
２０の演算フラグＦを記憶するためのｆレジスタ８４
と、ｙレジスタ８０、ｘレジスタ７６、固定値１および
ｔレジスタ８２の出力を受け累乗演算制御部１９６より
出力される乗算入力選択信号６９に従ってこれら４つの
出力のうち１つを選択し入力データＳ０としてＭＰＹ１
２０に与えるための第１の乗算入力選択器７０と、ｘレ
ジスタ７６、固定値１およびｔレジスタ８２の出力を受
け累乗演算制御部１９６より出力される乗算入力選択信
号６９に従ってこれら３つの出力のうち１つを選択し入
力データＳ１としてＭＰＹ１２０に与えるための第２の
乗算入力選択器７２とを含む。
を２段に分割して２つの入力データＳ０およびＳ１の積
を求め結果Ｙを出力するためのＭＰＹ１２０と、ＭＰＹ
１２０に接続され累乗演算制御部１９６より出力される
書込み信号７１に従ってＭＰＹ１２０の演算結果Ｙを記
憶するためのｙレジスタ８０と、ＭＰＹ１２０に接続さ
れ累乗演算制御部１９６より出力される書込み信号７３
に従ってＭＰＹ７４の演算結果Ｙを記憶するためのｔレ
ジスタ８２と、ＭＰＹ１２０に接続され累乗演算制御部
１９６より出力される書込み信号７５に従ってＭＰＹ１
２０の演算フラグＦを記憶するためのｆレジスタ８４
と、ｙレジスタ８０、ｘレジスタ７６、固定値１および
ｔレジスタ８２の出力を受け累乗演算制御部１９６より
出力される乗算入力選択信号６９に従ってこれら４つの
出力のうち１つを選択し入力データＳ０としてＭＰＹ１
２０に与えるための第１の乗算入力選択器７０と、ｘレ
ジスタ７６、固定値１およびｔレジスタ８２の出力を受
け累乗演算制御部１９６より出力される乗算入力選択信
号６９に従ってこれら３つの出力のうち１つを選択し入
力データＳ１としてＭＰＹ１２０に与えるための第２の
乗算入力選択器７２とを含む。
【００７２】ＭＰＹ１２０は、乗算のうち前段の処理を
行なうための第１乗算器１２２と、第１乗算器１２２の
演算結果を保持するためのＰＲ（パイプラインレジス
タ）１２４と、ＰＲ１２４の値を受け後段の処理を行な
うための第２乗算器１２６とを含む。
行なうための第１乗算器１２２と、第１乗算器１２２の
演算結果を保持するためのＰＲ（パイプラインレジス
タ）１２４と、ＰＲ１２４の値を受け後段の処理を行な
うための第２乗算器１２６とを含む。
【００７３】演算フラグＦは、実施の形態１と同様であ
る、ためその説明は繰返さない。累乗演算制御部１９６
は、図３に示されるデコーダ９４の代わりに図７に示さ
れるデコーダ２００を用いたものである。
る、ためその説明は繰返さない。累乗演算制御部１９６
は、図３に示されるデコーダ９４の代わりに図７に示さ
れるデコーダ２００を用いたものである。
【００７４】図７を参照して、デコーダ２００は、ＭＰ
Ｙ１２０の入力データＳ０を選択するための乗算入力選
択信号６９を生成するための乗算入力選択信号第１生成
部１００と、ＭＰＹ１２０の入力データＳ１を選択する
ための乗算入力選択信号６９を生成するための乗算入力
選択信号第２生成部２１２と、書込み信号７３を生成す
るための書込み信号第１生成部２１６と、書込み信号７
１および７５を生成するための書込み信号第２生成部２
１４と、終了フラグを生成するための終了フラグ生成部
２１８とを含む。
Ｙ１２０の入力データＳ０を選択するための乗算入力選
択信号６９を生成するための乗算入力選択信号第１生成
部１００と、ＭＰＹ１２０の入力データＳ１を選択する
ための乗算入力選択信号６９を生成するための乗算入力
選択信号第２生成部２１２と、書込み信号７３を生成す
るための書込み信号第１生成部２１６と、書込み信号７
１および７５を生成するための書込み信号第２生成部２
１４と、終了フラグを生成するための終了フラグ生成部
２１８とを含む。
【００７５】乗算入力選択信号第１生成部１００の構成
は、実施の形態１で説明したため、ここでは繰返さな
い。
は、実施の形態１で説明したため、ここでは繰返さな
い。
【００７６】乗算入力選択信号第２生成部２１２は、カ
ウント値Ｃの値に応じて信号を出力するためのデコーダ
１３７と、デコーダ１３７より出力される信号に応じて
ｅレジスタ７８の指定のビットの値を出力するための指
数ビットデータ選択器１３６と、ＡＮＤゲート１４０、
２２２および１５２と、ＯＲゲート１４６および２２８
と、ＮＯＴゲート２３０、２３２、２３４および２３６
とを含む。
ウント値Ｃの値に応じて信号を出力するためのデコーダ
１３７と、デコーダ１３７より出力される信号に応じて
ｅレジスタ７８の指定のビットの値を出力するための指
数ビットデータ選択器１３６と、ＡＮＤゲート１４０、
２２２および１５２と、ＯＲゲート１４６および２２８
と、ＮＯＴゲート２３０、２３２、２３４および２３６
とを含む。
【００７７】終了フラグ生成部２１８は、デコーダ１３
７からの選択信号に応じてｅレジスタ７８の値のうち所
定のビット間で論理和を取った値と、固定値０と、固定
値１とのうちいずれか１つを選択し出力するための指数
論理和データ選択器１６８と、指数論理和データ選択器
１６８の出力を受けその値を一定期間保持するためのラ
ッチ２５４と、ラッチ２５４の出力を受けその値を反転
するためのＮＯＴゲート２５２とを含む。
７からの選択信号に応じてｅレジスタ７８の値のうち所
定のビット間で論理和を取った値と、固定値０と、固定
値１とのうちいずれか１つを選択し出力するための指数
論理和データ選択器１６８と、指数論理和データ選択器
１６８の出力を受けその値を一定期間保持するためのラ
ッチ２５４と、ラッチ２５４の出力を受けその値を反転
するためのＮＯＴゲート２５２とを含む。
【００７８】書込み信号第１生成部２１６は、ＡＮＤゲ
ート２６２と、ラッチ２６４とを含む。
ート２６２と、ラッチ２６４とを含む。
【００７９】書込み信号第２生成部２１４は、ＮＯＴゲ
ート２５６と、ＡＮＤゲート２５８と、ラッチ２６０と
を含む。
ート２５６と、ＡＮＤゲート２５８と、ラッチ２６０と
を含む。
【００８０】次に各部の動作説明を行なう。ＭＰＹ１２
０は、２つの入力データＳ０およびＳ１の乗算を行な
う。入力データＳ０は、ｙレジスタ８０の値、ｔレジス
タ８２の値、ｘレジスタ７６の値または固定値１のいず
れかから、累乗演算制御部１９６より出力される乗算入
力選択信号６９に従い乗算入力選択器７０により選択さ
れる。入力データＳ１は、ｔレジスタ８２の値、ｘレジ
スタ７６の値または固定値１のいずれかから、累乗演算
制御部１９６より出力される乗算入力選択信号６９に従
い乗算入力選択器７２により選択される。ＭＰＹ１２０
は、１つの乗算を２段に分けてパイプライン処理するた
め、ある乗算の後半部の処理が第２乗算器１２６で処理
されている時に、それと並行して次の乗算の前半部の処
理が第１乗算器１２２で処理されるように動作する。
０は、２つの入力データＳ０およびＳ１の乗算を行な
う。入力データＳ０は、ｙレジスタ８０の値、ｔレジス
タ８２の値、ｘレジスタ７６の値または固定値１のいず
れかから、累乗演算制御部１９６より出力される乗算入
力選択信号６９に従い乗算入力選択器７０により選択さ
れる。入力データＳ１は、ｔレジスタ８２の値、ｘレジ
スタ７６の値または固定値１のいずれかから、累乗演算
制御部１９６より出力される乗算入力選択信号６９に従
い乗算入力選択器７２により選択される。ＭＰＹ１２０
は、１つの乗算を２段に分けてパイプライン処理するた
め、ある乗算の後半部の処理が第２乗算器１２６で処理
されている時に、それと並行して次の乗算の前半部の処
理が第１乗算器１２２で処理されるように動作する。
【００８１】デコーダ１３７の動作は、実施の形態１に
おいて説明したため、ここでは繰返さない。
おいて説明したため、ここでは繰返さない。
【００８２】乗算入力選択信号第１生成部１００の動作
は、実施の形態１で説明したため、ここでは繰返さな
い。
は、実施の形態１で説明したため、ここでは繰返さな
い。
【００８３】乗算入力選択信号第２生成部２１２は、カ
ウント値Ｃおよびｅレジスタ７８の値を受け、Ｓ１とし
て、ｔレジスタ８２の値を選択するための信号、ｘレジ
スタ７６を選択するための信号および固定値１を選択す
るための信号を、信号線２Ａ４、２Ａ５および２Ａ６よ
りそれぞれ出力する。信号線２Ａ４、２Ａ５および２Ａ
６は１のときアクティブとし、ある信号線の値が１のと
きは他の信号線の値は全て０となる。
ウント値Ｃおよびｅレジスタ７８の値を受け、Ｓ１とし
て、ｔレジスタ８２の値を選択するための信号、ｘレジ
スタ７６を選択するための信号および固定値１を選択す
るための信号を、信号線２Ａ４、２Ａ５および２Ａ６よ
りそれぞれ出力する。信号線２Ａ４、２Ａ５および２Ａ
６は１のときアクティブとし、ある信号線の値が１のと
きは他の信号線の値は全て０となる。
【００８４】たとえば、カウント値Ｃが４の場合には、
ｅレジスタ７８の２ビット目の値ｅ＜１＞を選択するた
めの信号が、デコーダ１３７より出力される。そのため
信号線１３８の値はｅ＜１＞となる。ここで、ｅ＜１＞
が０とすると、信号線２４０の値は、信号線１３８の値
（０）のＮＯＴゲート２３２通過後の値すなわち１とな
る。
ｅレジスタ７８の２ビット目の値ｅ＜１＞を選択するた
めの信号が、デコーダ１３７より出力される。そのため
信号線１３８の値はｅ＜１＞となる。ここで、ｅ＜１＞
が０とすると、信号線２４０の値は、信号線１３８の値
（０）のＮＯＴゲート２３２通過後の値すなわち１とな
る。
【００８５】カウント値Ｃは１または２のいずれでもな
いため、比較器１１０および比較器１１２の出力である
信号線１２４の値および信号線１２６の値はそれぞれ０
となる。よって、信号線２４２の値は信号線１２４の値
（０）のＮＯＴゲート２３４通過後の値すなわち１とな
り、信号線２４４の値は信号線１２６の値（０）のＮＯ
Ｔゲート２３６の値すなわち１となる。
いため、比較器１１０および比較器１１２の出力である
信号線１２４の値および信号線１２６の値はそれぞれ０
となる。よって、信号線２４２の値は信号線１２４の値
（０）のＮＯＴゲート２３４通過後の値すなわち１とな
り、信号線２４４の値は信号線１２６の値（０）のＮＯ
Ｔゲート２３６の値すなわち１となる。
【００８６】カウント値Ｃは偶数であるため、Ｃの０ビ
ット目の値Ｃ＜０＞は０となる。このため、信号線１３
０の値は０となる。信号線２４８の値は、信号線１３０
の値（０）のＮＯＴゲート２３０通過後の値すなわち１
となる。
ット目の値Ｃ＜０＞は０となる。このため、信号線１３
０の値は０となる。信号線２４８の値は、信号線１３０
の値（０）のＮＯＴゲート２３０通過後の値すなわち１
となる。
【００８７】信号線２４６の値は、信号線１３８の値
（０）と、信号線１２６の値（０）とのＡＮＤゲート２
２２通過後の値すなわち０となる。信号線２５０の値
は、信号線１３８の値（０）と、信号線１３０の値
（０）とのＯＲゲート２２８通過後の値すなわち０とな
る。
（０）と、信号線１２６の値（０）とのＡＮＤゲート２
２２通過後の値すなわち０となる。信号線２５０の値
は、信号線１３８の値（０）と、信号線１３０の値
（０）とのＯＲゲート２２８通過後の値すなわち０とな
る。
【００８８】信号線２Ａ４の値は、信号線２５０の値
（０）と、信号線２４４の値（１）と、信号線２４２の
値（１）とのＡＮＤゲート１５２通過後の値すなわち０
となる。信号線２Ａ５の値は、信号線１２４の値（０）
と、信号線２４６の値（０）とのＯＲゲート１４６通過
後の値すなわち０となる。信号線２Ａ６の値は、信号線
２４０の値（１）と、信号線２４８の値（１）とのＡＮ
Ｄゲート１４０通過後の値すなわち１となる。よって、
固定値１を選択する信号のみがアクティブとなったこと
がわかる。
（０）と、信号線２４４の値（１）と、信号線２４２の
値（１）とのＡＮＤゲート１５２通過後の値すなわち０
となる。信号線２Ａ５の値は、信号線１２４の値（０）
と、信号線２４６の値（０）とのＯＲゲート１４６通過
後の値すなわち０となる。信号線２Ａ６の値は、信号線
２４０の値（１）と、信号線２４８の値（１）とのＡＮ
Ｄゲート１４０通過後の値すなわち１となる。よって、
固定値１を選択する信号のみがアクティブとなったこと
がわかる。
【００８９】終了フラグ生成部２１８の動作について説
明する。信号線２Ａ１の値すなわち終了フラグの値は、
ラッチ２５４に記憶されている値のＮＯＴゲート２５２
通過後の値が出力される。カウント値がＣとすると、ラ
ッチ２５４にはカウント値Ｃ−１のときに指数論理和デ
ータ選択器１６８より出力される値が保持されている。
たとえば、ｅレジスタ７８の値が２進数表現で０００１
０１１０とする。カウント値Ｃが８であれば、ラッチ２
５４には、カウント値Ｃが７のとき指数論理和データ選
択器１６８より出力されるｅ＜７：４＞の論理和すなわ
ち１が保持されている。よって終了フラグは０となり、
処理が終了していないことを示す。カウント値が１０で
あれば、ラッチ２５４にはｅ＜７：５＞の論理和すなわ
ち０が保持されている。よって終了フラグは１となり、
処理が終了したことを示す。
明する。信号線２Ａ１の値すなわち終了フラグの値は、
ラッチ２５４に記憶されている値のＮＯＴゲート２５２
通過後の値が出力される。カウント値がＣとすると、ラ
ッチ２５４にはカウント値Ｃ−１のときに指数論理和デ
ータ選択器１６８より出力される値が保持されている。
たとえば、ｅレジスタ７８の値が２進数表現で０００１
０１１０とする。カウント値Ｃが８であれば、ラッチ２
５４には、カウント値Ｃが７のとき指数論理和データ選
択器１６８より出力されるｅ＜７：４＞の論理和すなわ
ち１が保持されている。よって終了フラグは０となり、
処理が終了していないことを示す。カウント値が１０で
あれば、ラッチ２５４にはｅ＜７：５＞の論理和すなわ
ち０が保持されている。よって終了フラグは１となり、
処理が終了したことを示す。
【００９０】書込み信号第１生成部２１６の動作につい
て説明する。ラッチ２６４には、ラッチ２５４の値と信
号線１３０の値とのＡＮＤゲート２６２通過後の値が一
定期間保持される。よって、カウント値がＣの場合、信
号線２Ａ３の値は、カウント値Ｃ−１が奇数でかつカウ
ント値がＣ−２のとき指数論理和データ選択器１６８よ
り出力される値が１のとき１となる。たとえば、ｅレジ
スタ７８の値が２進数表現で０００１０１１０とする。
カウント値Ｃが１０であれば、信号線２Ａ３の値は、カ
ウント値Ｃが９のときの信号線１３０の値（１）と、指
数論理和データ選択器１６８からの出力ｅ＜７：４＞の
論理和（１）とのＡＮＤゲート２６２通過後の値すなわ
ち１となる。このため、書込み信号７３は１となり、ｔ
レジスタ８２は書込み可能となる。カウント値が１２で
あれば、信号線２Ａ３の値は、カウント値Ｃが１１のと
きの信号線１３０の値（１）と、指数論理和データ選択
器１６８からの出力ｅ＜７：５＞の論理和（０）とのＡ
ＮＤゲート２６２通過後の値すなわち０となる。このた
め、書込み信号７３は０となり、ｔレジスタ８２は書込
み不可能となる。
て説明する。ラッチ２６４には、ラッチ２５４の値と信
号線１３０の値とのＡＮＤゲート２６２通過後の値が一
定期間保持される。よって、カウント値がＣの場合、信
号線２Ａ３の値は、カウント値Ｃ−１が奇数でかつカウ
ント値がＣ−２のとき指数論理和データ選択器１６８よ
り出力される値が１のとき１となる。たとえば、ｅレジ
スタ７８の値が２進数表現で０００１０１１０とする。
カウント値Ｃが１０であれば、信号線２Ａ３の値は、カ
ウント値Ｃが９のときの信号線１３０の値（１）と、指
数論理和データ選択器１６８からの出力ｅ＜７：４＞の
論理和（１）とのＡＮＤゲート２６２通過後の値すなわ
ち１となる。このため、書込み信号７３は１となり、ｔ
レジスタ８２は書込み可能となる。カウント値が１２で
あれば、信号線２Ａ３の値は、カウント値Ｃが１１のと
きの信号線１３０の値（１）と、指数論理和データ選択
器１６８からの出力ｅ＜７：５＞の論理和（０）とのＡ
ＮＤゲート２６２通過後の値すなわち０となる。このた
め、書込み信号７３は０となり、ｔレジスタ８２は書込
み不可能となる。
【００９１】書込み信号第２生成部２１４の動作につい
て説明する。ラッチ２６０には、ラッチ２５４の値と、
信号線１３０の値のＮＯＴゲート２５６通過後の値との
ＡＮＤゲート２５８通過後の値が一定期間保持される。
よって、カウント値がＣの場合、信号線２Ａ２の値は、
カウント値Ｃ−１が偶数でかつカウント値Ｃ−２のとき
指数論理和データ選択器１６８より出力される値が１の
とき１となる。たとえば、ｅレジスタ７８の値が２進数
表現で０００１０１１０とする。カウント値Ｃが９であ
れば、信号線２Ａ２の値は、カウント値Ｃが８のときの
信号線１３０の値（０）のＮＯＴゲート２５６通過後の
値（１）と、指数論理和データ選択器１６８からの出力
ｅ＜７：４＞の論理和（１）とのＡＮＤゲート２５８通
過後の値すなわち１となる。このため、書込み信号７１
および７５は１となり、ｙレジスタ８０およびｆレジス
タ８４は書込み可能となる。カウント値Ｃが１１であれ
ば、信号線２Ａ２の値は、カウント値Ｃが１０のときの
信号線１３０の値（０）のＮＯＴゲート２５６通過後の
値（１）と、指数論理和データ選択器１６８からの出力
ｅ＜７：５＞の論理和（０）とのＡＮＤゲート２５８通
過後の値すなわち０となる。このため、書込み信号７１
および７５は０となり、ｙレジスタ８０およびｆレジス
タ８４は書込み不可能となる。
て説明する。ラッチ２６０には、ラッチ２５４の値と、
信号線１３０の値のＮＯＴゲート２５６通過後の値との
ＡＮＤゲート２５８通過後の値が一定期間保持される。
よって、カウント値がＣの場合、信号線２Ａ２の値は、
カウント値Ｃ−１が偶数でかつカウント値Ｃ−２のとき
指数論理和データ選択器１６８より出力される値が１の
とき１となる。たとえば、ｅレジスタ７８の値が２進数
表現で０００１０１１０とする。カウント値Ｃが９であ
れば、信号線２Ａ２の値は、カウント値Ｃが８のときの
信号線１３０の値（０）のＮＯＴゲート２５６通過後の
値（１）と、指数論理和データ選択器１６８からの出力
ｅ＜７：４＞の論理和（１）とのＡＮＤゲート２５８通
過後の値すなわち１となる。このため、書込み信号７１
および７５は１となり、ｙレジスタ８０およびｆレジス
タ８４は書込み可能となる。カウント値Ｃが１１であれ
ば、信号線２Ａ２の値は、カウント値Ｃが１０のときの
信号線１３０の値（０）のＮＯＴゲート２５６通過後の
値（１）と、指数論理和データ選択器１６８からの出力
ｅ＜７：５＞の論理和（０）とのＡＮＤゲート２５８通
過後の値すなわち０となる。このため、書込み信号７１
および７５は０となり、ｙレジスタ８０およびｆレジス
タ８４は書込み不可能となる。
【００９２】図８を参照して、演算プロセッサ１９０の
処理の流れについて説明する。この例では、ｅレジスタ
７８の値は８ビットとする。また、カウンタ９２の出力
するカウンタ値Ｃは、処理のステップ数に対応してい
る。累乗演算制御部１９６は、奇数ステップとして、Ｍ
ＰＹ１２０を用いてｔレジスタ８２の値の２乗を計算
し、その結果をｔレジスタ８２に書込むように入出力の
選択制御を行なう。但し、第１ステップのみｘレジスタ
７６の値の２乗を計算し、その結果をｔレジスタ８２に
書込む。
処理の流れについて説明する。この例では、ｅレジスタ
７８の値は８ビットとする。また、カウンタ９２の出力
するカウンタ値Ｃは、処理のステップ数に対応してい
る。累乗演算制御部１９６は、奇数ステップとして、Ｍ
ＰＹ１２０を用いてｔレジスタ８２の値の２乗を計算
し、その結果をｔレジスタ８２に書込むように入出力の
選択制御を行なう。但し、第１ステップのみｘレジスタ
７６の値の２乗を計算し、その結果をｔレジスタ８２に
書込む。
【００９３】第２ステップではＳ０として固定値１を選
択し、それ以後の偶数ステップではＳ０としてｙレジス
タ８０の値を選択する。Ｓ１の選択については、ｅのＬ
ＳＢから順に各ビットの値が１か否かをチェックし、ビ
ットの値が０ならばＳ１として１を選択し、ビットの値
が１ならばＳ１としてｔレジスタ８２の値を選択する。
但し、第２ステップのみｅ＜０＞が１ならばｘレジスタ
７６の値を選択する。Ｓ０とＳ１との乗算を実行し、結
果をｙレジスタに書込む。
択し、それ以後の偶数ステップではＳ０としてｙレジス
タ８０の値を選択する。Ｓ１の選択については、ｅのＬ
ＳＢから順に各ビットの値が１か否かをチェックし、ビ
ットの値が０ならばＳ１として１を選択し、ビットの値
が１ならばＳ１としてｔレジスタ８２の値を選択する。
但し、第２ステップのみｅ＜０＞が１ならばｘレジスタ
７６の値を選択する。Ｓ０とＳ１との乗算を実行し、結
果をｙレジスタに書込む。
【００９４】たとえば、ｘレジスタ７６の値がａで、ｅ
レジスタ７８の値が２進数表現で０００００１０１の場
合、すなわちａ5 を求める場合を考える。第１ステップ
ではｘレジスタ７６の値の２乗すなわちａ2 を計算し、
結果をｔレジスタ８２に書込む。第２ステップでは、Ｓ
０として固定値１を選択し、ｅ＜０＞が１であるので、
Ｓ１としてｘレジスタの値ａを選択する。Ｓ０とＳ１と
の積を計算し、結果すなわちａをｙレジスタ８０に書込
む。終了フラグの値すなわちｅ＜７：１＞のＮＯＲは０
であるため処理は終了させない。第３ステップでは、ｔ
レジスタ８２の値すなわちａ2 の２乗を計算し、結果す
なわちａ4 をｔレジスタ８２に書込む。第４ステップで
は、Ｓ０としてｙレジスタの値すなわちａを選択し、ｅ
＜１＞が０であるので、Ｓ１として固定値１を選択す
る。Ｓ０とＳ１との積を計算し、結果すなわちａをｙレ
ジスタ８０に書込む。終了フラグの値すなわちｅ＜７：
２＞のＮＯＲは０であるため処理は終了させない。第５
ステップでは、ｔレジスタ８２の値すなわちａ4 の２乗
を計算し、結果すなわちａ8 をｔレジスタ８２に書込
む。第６ステップでは、Ｓ０としてｙレジスタ８０の値
すなわちａを選択し、ｅ＜２＞が１であるので、Ｓ１と
しｔレジスタ８２の値すなわちａ4 を選択する。ここ
で、ｔレジスタ８２の値が第５ステップの結果ａ8 でな
いのは次の理由による。すなわち、奇数のステップと偶
数のステップとは並列処理されており、第６ステップの
開始時には、第５ステップの処理は終了していない。こ
のため、ｔレジスタ８２には、第３ステップの結果すな
わちａ4 が記憶されているためである。次に、Ｓ０とＳ
１との積を計算し、結果すなわちａ5 をｙレジスタ８０
に書込む。終了フラグの値すなわちｅ＜７：３＞のＮＯ
Ｒは１であるため処理を終了させ、終了フラグをセット
する。
レジスタ７８の値が２進数表現で０００００１０１の場
合、すなわちａ5 を求める場合を考える。第１ステップ
ではｘレジスタ７６の値の２乗すなわちａ2 を計算し、
結果をｔレジスタ８２に書込む。第２ステップでは、Ｓ
０として固定値１を選択し、ｅ＜０＞が１であるので、
Ｓ１としてｘレジスタの値ａを選択する。Ｓ０とＳ１と
の積を計算し、結果すなわちａをｙレジスタ８０に書込
む。終了フラグの値すなわちｅ＜７：１＞のＮＯＲは０
であるため処理は終了させない。第３ステップでは、ｔ
レジスタ８２の値すなわちａ2 の２乗を計算し、結果す
なわちａ4 をｔレジスタ８２に書込む。第４ステップで
は、Ｓ０としてｙレジスタの値すなわちａを選択し、ｅ
＜１＞が０であるので、Ｓ１として固定値１を選択す
る。Ｓ０とＳ１との積を計算し、結果すなわちａをｙレ
ジスタ８０に書込む。終了フラグの値すなわちｅ＜７：
２＞のＮＯＲは０であるため処理は終了させない。第５
ステップでは、ｔレジスタ８２の値すなわちａ4 の２乗
を計算し、結果すなわちａ8 をｔレジスタ８２に書込
む。第６ステップでは、Ｓ０としてｙレジスタ８０の値
すなわちａを選択し、ｅ＜２＞が１であるので、Ｓ１と
しｔレジスタ８２の値すなわちａ4 を選択する。ここ
で、ｔレジスタ８２の値が第５ステップの結果ａ8 でな
いのは次の理由による。すなわち、奇数のステップと偶
数のステップとは並列処理されており、第６ステップの
開始時には、第５ステップの処理は終了していない。こ
のため、ｔレジスタ８２には、第３ステップの結果すな
わちａ4 が記憶されているためである。次に、Ｓ０とＳ
１との積を計算し、結果すなわちａ5 をｙレジスタ８０
に書込む。終了フラグの値すなわちｅ＜７：３＞のＮＯ
Ｒは１であるため処理を終了させ、終了フラグをセット
する。
【００９５】上記した各ステップの乗算は、２段の処理
に分割され、奇数回目の乗算の前半部の処理が第１乗算
器１２２で処理されているときには、偶数回目の乗算の
後半部の処理が第２乗算器１２６で並行に処理される。
逆に、奇数回目の乗算の後半部の処理が第２乗算器１２
６で処理されているときには、偶数回目の乗算の前半部
の処理が第１乗算器１２２で処理される。乗算をパイプ
ライン分割しないで実行した場合の演算時間をＴとし、
乗算を２段に分割して実行した場合の演算時間の大きい
方のステージの演算時間をＴ’とした場合、Ｔ’＜Ｔで
ある。本実施の形態では、Ｔ’時間毎に乗算結果を得る
ことができる。したがって、ＭＰＹ１２０の演算効率が
高くなり、所望の累乗演算を高速に得ることができる。
に分割され、奇数回目の乗算の前半部の処理が第１乗算
器１２２で処理されているときには、偶数回目の乗算の
後半部の処理が第２乗算器１２６で並行に処理される。
逆に、奇数回目の乗算の後半部の処理が第２乗算器１２
６で処理されているときには、偶数回目の乗算の前半部
の処理が第１乗算器１２２で処理される。乗算をパイプ
ライン分割しないで実行した場合の演算時間をＴとし、
乗算を２段に分割して実行した場合の演算時間の大きい
方のステージの演算時間をＴ’とした場合、Ｔ’＜Ｔで
ある。本実施の形態では、Ｔ’時間毎に乗算結果を得る
ことができる。したがって、ＭＰＹ１２０の演算効率が
高くなり、所望の累乗演算を高速に得ることができる。
【００９６】以上のような演算プロセッサ１９０によ
り、２段パイプライン構成のＭＰＹ１２０を用い、中間
結果を保持するためのｙレジスタ８０およびｔレジスタ
８２を備えて、ｘレジスタ７６の値の２乗計算と交番さ
せながら、ｅレジスタ７８の値をＬＳＢから順次ビット
チェックしながらＭＰＹ１２０への入力選択を行なうこ
とにより累乗演算を実施した。このため、ＭＰＹ１２０
への少ない付加回路で、指数が整数である累乗演算を高
速に実行することができる。 ［実施の形態３］図９から１３を参照して、本発明の第
３の実施の形態に係る演算プロセッサ２７０について説
明する。
り、２段パイプライン構成のＭＰＹ１２０を用い、中間
結果を保持するためのｙレジスタ８０およびｔレジスタ
８２を備えて、ｘレジスタ７６の値の２乗計算と交番さ
せながら、ｅレジスタ７８の値をＬＳＢから順次ビット
チェックしながらＭＰＹ１２０への入力選択を行なうこ
とにより累乗演算を実施した。このため、ＭＰＹ１２０
への少ない付加回路で、指数が整数である累乗演算を高
速に実行することができる。 ［実施の形態３］図９から１３を参照して、本発明の第
３の実施の形態に係る演算プロセッサ２７０について説
明する。
【００９７】図９を参照して、演算プロセッサ２７０
は、命令を記憶するためのインストラクションメモリ４
８と、データを記憶するためのメモリ５２およびレジス
タファイル５４と、インストラクションメモリ４８から
データを読み出しながらプロセッサ全体の制御を行なう
ためのシーケンス制御部４６と、シーケンス制御部４６
の命令に従いメモリ５２またはレジスタファイル５４か
らデータを読み出すためのアドレスおよびメモリ５２ま
たはレジスタファイル５４にデータを書込むためのアド
レスを発生させるためのアドレス発生装置５０と、外部
とのデータのやり取りを行なうための入出力インターフ
ェイス４４と、データおよび命令を転送するための通路
であるバス６８と、各種演算を実行するための演算装置
２７２とを含む。
は、命令を記憶するためのインストラクションメモリ４
８と、データを記憶するためのメモリ５２およびレジス
タファイル５４と、インストラクションメモリ４８から
データを読み出しながらプロセッサ全体の制御を行なう
ためのシーケンス制御部４６と、シーケンス制御部４６
の命令に従いメモリ５２またはレジスタファイル５４か
らデータを読み出すためのアドレスおよびメモリ５２ま
たはレジスタファイル５４にデータを書込むためのアド
レスを発生させるためのアドレス発生装置５０と、外部
とのデータのやり取りを行なうための入出力インターフ
ェイス４４と、データおよび命令を転送するための通路
であるバス６８と、各種演算を実行するための演算装置
２７２とを含む。
【００９８】演算装置２７２は、論理演算を行なうため
のＡＬＵ５６と、乗算を行なうためのＭＰＹＵ２８０
と、平方根演算を行なうためのＳＱＲＴＵ２７８と、除
算を行なうための除算装置６２と、各種演算装置の制御
を行なうための演算装置制御部２７４とを含む。
のＡＬＵ５６と、乗算を行なうためのＭＰＹＵ２８０
と、平方根演算を行なうためのＳＱＲＴＵ２７８と、除
算を行なうための除算装置６２と、各種演算装置の制御
を行なうための演算装置制御部２７４とを含む。
【００９９】演算装置制御部２７４は、シーケンス制御
部４６から命令を受け、小数指数の累乗演算を行なうた
めの制御を行ない、かつシーケンス制御部４６に累乗演
算が終了したことを示す終了フラグを送信するための累
乗演算制御部２７６を含む。
部４６から命令を受け、小数指数の累乗演算を行なうた
めの制御を行ない、かつシーケンス制御部４６に累乗演
算が終了したことを示す終了フラグを送信するための累
乗演算制御部２７６を含む。
【０１００】レジスタファイル５４は、基数データを記
憶するためのｘレジスタ７６と、Ｎビットの小数指数デ
ータを記憶するためのｅレジスタ２９０とを含む。
憶するためのｘレジスタ７６と、Ｎビットの小数指数デ
ータを記憶するためのｅレジスタ２９０とを含む。
【０１０１】図１０を参照して、ＳＱＲＴＵ２７８は、
入力データＳの平方根を求め結果ＹＳを出力するための
ＳＱＲＴ（平方根演算器）２９４と、ＳＱＲＴ２９４に
接続され累乗演算制御部２７６より出力される書込み信
号３１０に従ってＳＱＲＴ２９６の演算結果ＹＳを記憶
するためのｔレジスタ２９６と、ｘレジスタ７６および
ｔレジスタ２９６の出力を受け累乗演算制御部２７６よ
り出力される平方根演算入力選択信号３０８に従ってこ
れら２つの出力のうち１つを選択し入力データＳとして
ＳＱＲＴ２９４に与えるための平方根演算入力選択器２
９２とを含む。
入力データＳの平方根を求め結果ＹＳを出力するための
ＳＱＲＴ（平方根演算器）２９４と、ＳＱＲＴ２９４に
接続され累乗演算制御部２７６より出力される書込み信
号３１０に従ってＳＱＲＴ２９６の演算結果ＹＳを記憶
するためのｔレジスタ２９６と、ｘレジスタ７６および
ｔレジスタ２９６の出力を受け累乗演算制御部２７６よ
り出力される平方根演算入力選択信号３０８に従ってこ
れら２つの出力のうち１つを選択し入力データＳとして
ＳＱＲＴ２９４に与えるための平方根演算入力選択器２
９２とを含む。
【０１０２】ＭＰＹＵ２８０は、２つの入力データＳ０
およびＳ１の積を求め結果ＹＭを出力するためのＭＰＹ
３０２と、ＭＰＹ３０２に接続され累乗演算制御部２７
６より出力される書込み信号７１に従ってＭＰＹ３０２
の演算結果ＹＭを記憶するためのｙレジスタ８０と、Ｍ
ＰＹ３０２に接続され累乗演算制御部２７６より出力さ
れる書込み信号７５に従ってＭＰＹ３０２の演算フラグ
Ｆを記憶するためのｆレジスタ８２と、ｔレジスタ２９
６および固定値１の出力を受け累乗演算制御部２７６よ
り出力される乗算入力選択信号３１２に従ってこれら２
つの入力のうち１つを選択し入力データＳ０としてＭＰ
Ｙ３０２に与えるための第１の乗算入力選択器２９８
と、固定値１およびｙレジスタ８０の出力を受け累乗演
算制御部２７６より出力される乗算入力選択信号３００
に従ってこれら２つの入力のうち１つを選択し入力デー
タＳ１としてＭＰＹ３０２に与えるための第２の乗算入
力選択器３００とを含む。
およびＳ１の積を求め結果ＹＭを出力するためのＭＰＹ
３０２と、ＭＰＹ３０２に接続され累乗演算制御部２７
６より出力される書込み信号７１に従ってＭＰＹ３０２
の演算結果ＹＭを記憶するためのｙレジスタ８０と、Ｍ
ＰＹ３０２に接続され累乗演算制御部２７６より出力さ
れる書込み信号７５に従ってＭＰＹ３０２の演算フラグ
Ｆを記憶するためのｆレジスタ８２と、ｔレジスタ２９
６および固定値１の出力を受け累乗演算制御部２７６よ
り出力される乗算入力選択信号３１２に従ってこれら２
つの入力のうち１つを選択し入力データＳ０としてＭＰ
Ｙ３０２に与えるための第１の乗算入力選択器２９８
と、固定値１およびｙレジスタ８０の出力を受け累乗演
算制御部２７６より出力される乗算入力選択信号３００
に従ってこれら２つの入力のうち１つを選択し入力デー
タＳ１としてＭＰＹ３０２に与えるための第２の乗算入
力選択器３００とを含む。
【０１０３】演算フラグＦは、実施の形態１と同様であ
るため、その説明は繰返さない。図１１を参照して、累
乗演算制御部２７６は、デコーダ３２０と、カウンタ３
２２と、デコーダ３２４とを含む。
るため、その説明は繰返さない。図１１を参照して、累
乗演算制御部２７６は、デコーダ３２０と、カウンタ３
２２と、デコーダ３２４とを含む。
【０１０４】デコーダ３２０は、シーケンス制御部４６
からの累乗演算命令およびデコーダ３２４からの終了フ
ラグをそれぞれを受け、カウンタ３２２の制御を行な
う。カウンタ３２２は、デコーダ３２０からの信号を受
け、カウント値Ｃをセットする。デコーダ３２４は、カ
ウンタ３２２より出力されるカウント値Ｃおよびｅレジ
スタ２９０の値を受け、ｅレジスタ２９０の各ビットの
チェックを行ないながら、ＳＱＲＴ２９４の入力データ
Ｓを選択するための平方根演算入力選択信号３０８なら
びにＭＰＹ３０２の入力データＳ０およびＳ１を選択す
るための乗算入力選択信号３１２を出力する。また、Ｓ
ＱＲＴ２９４の演算結果ＹＳをｔレジスタ２９６に書込
むための書込み信号３１０と、ＭＰＹ３０２の演算結果
ＹＭをｙレジスタ８０に書込むための書込み信号７１
と、ＭＰＹ３０２の演算フラグＦをｆレジスタ８２に書
込むための書込み信号７５とを出力する。また、処理が
終了したことを示す終了フラグをシーケンス制御部４６
およびデコーダ３２０にそれぞれ送信する。
からの累乗演算命令およびデコーダ３２４からの終了フ
ラグをそれぞれを受け、カウンタ３２２の制御を行な
う。カウンタ３２２は、デコーダ３２０からの信号を受
け、カウント値Ｃをセットする。デコーダ３２４は、カ
ウンタ３２２より出力されるカウント値Ｃおよびｅレジ
スタ２９０の値を受け、ｅレジスタ２９０の各ビットの
チェックを行ないながら、ＳＱＲＴ２９４の入力データ
Ｓを選択するための平方根演算入力選択信号３０８なら
びにＭＰＹ３０２の入力データＳ０およびＳ１を選択す
るための乗算入力選択信号３１２を出力する。また、Ｓ
ＱＲＴ２９４の演算結果ＹＳをｔレジスタ２９６に書込
むための書込み信号３１０と、ＭＰＹ３０２の演算結果
ＹＭをｙレジスタ８０に書込むための書込み信号７１
と、ＭＰＹ３０２の演算フラグＦをｆレジスタ８２に書
込むための書込み信号７５とを出力する。また、処理が
終了したことを示す終了フラグをシーケンス制御部４６
およびデコーダ３２０にそれぞれ送信する。
【０１０５】デコーダ３２４は、ＳＱＲＴ２９４の入力
データＳを選択するための平方根演算入力選択信号３０
８を生成するための平方根演算入力選択信号生成部３２
６と、ＭＰＹ３０２の入力データＳ０を選択するための
乗算入力選択信号３１２を生成するための乗算入力選択
信号第１生成部３２８と、ＭＰＹ３０２の入力データＳ
１を選択するための乗算入力選択信号３１２を生成する
ための乗算入力選択信号第２生成部３２９と、書込み信
号３１０、書込み信号７１、書込み信号７５および終了
フラグを生成するための信号生成部３３０と、カウンタ
３２２の出力Ｃを受けＣが１か否かを判定するための比
較器１１０と、デコーダ３２３とを含む。
データＳを選択するための平方根演算入力選択信号３０
８を生成するための平方根演算入力選択信号生成部３２
６と、ＭＰＹ３０２の入力データＳ０を選択するための
乗算入力選択信号３１２を生成するための乗算入力選択
信号第１生成部３２８と、ＭＰＹ３０２の入力データＳ
１を選択するための乗算入力選択信号３１２を生成する
ための乗算入力選択信号第２生成部３２９と、書込み信
号３１０、書込み信号７１、書込み信号７５および終了
フラグを生成するための信号生成部３３０と、カウンタ
３２２の出力Ｃを受けＣが１か否かを判定するための比
較器１１０と、デコーダ３２３とを含む。
【０１０６】平方根演算入力選択信号生成部３２６は、
比較器１１０の出力を受けるＮＯＴゲート３６０を含
む。
比較器１１０の出力を受けるＮＯＴゲート３６０を含
む。
【０１０７】乗算入力選択信号第１生成部３２８は、デ
コーダ３２３より出力される信号に応じてｅレジスタの
指定ビットの値を出力するための指数ビットデータ選択
器１３６と、指数ビットデータ選択器１３６の出力を受
けるＮＯＴゲート３４２と、ＮＯＴゲート３４２の出力
および指数ビット選択器１３６の出力をそれぞれ受ける
ラッチ３４４とおよび３４６とを含む。
コーダ３２３より出力される信号に応じてｅレジスタの
指定ビットの値を出力するための指数ビットデータ選択
器１３６と、指数ビットデータ選択器１３６の出力を受
けるＮＯＴゲート３４２と、ＮＯＴゲート３４２の出力
および指数ビット選択器１３６の出力をそれぞれ受ける
ラッチ３４４とおよび３４６とを含む。
【０１０８】乗算入力選択信号第２生成部３２９は、比
較器１１０の出力およびＮＯＴゲート３６０の出力をそ
れぞれ受けるラッチ３５８および３６０を含む。
較器１１０の出力およびＮＯＴゲート３６０の出力をそ
れぞれ受けるラッチ３５８および３６０を含む。
【０１０９】信号生成部３３０は、デコーダ３２３から
の選択信号に応じてｅレジスタ２９０の値のうち所定の
ビット間で論理和を取った値と、固定値０と、固定値１
とのうちいずれか１つを選択し出力するための指数論理
和データ選択器１６８と、指数論理和データ選択器１６
８の出力を受け、その値を一定期間保持するためのラッ
チ３５４と、ラッチ３５４の出力を受けその値を反転す
るためのＮＯＴゲート３５２と、ラッチ３５４の出力を
受けさらにその値を一定期間保持するためのラッチ３５
０とを含む。次に、各部の動作説明を行なう。
の選択信号に応じてｅレジスタ２９０の値のうち所定の
ビット間で論理和を取った値と、固定値０と、固定値１
とのうちいずれか１つを選択し出力するための指数論理
和データ選択器１６８と、指数論理和データ選択器１６
８の出力を受け、その値を一定期間保持するためのラッ
チ３５４と、ラッチ３５４の出力を受けその値を反転す
るためのＮＯＴゲート３５２と、ラッチ３５４の出力を
受けさらにその値を一定期間保持するためのラッチ３５
０とを含む。次に、各部の動作説明を行なう。
【０１１０】デコーダ３２３は、カウント値Ｃがｉ（ｉ
は自然数）のとき、指数ビット選択器１３６の出力とし
てｅ＜ｉ−１＞を選択するための信号を出力する。たと
えば、Ｃが３のときは、Ｃ＜２＞を選択するための信号
を出力する。また、カウント値Ｃがｉのとき、指数論理
和データ選択器１６８の出力としてｅ＜Ｎ−１：ｉ＞の
論理和を選択するための信号を出力する。たとえば、Ｃ
が３のときは、ｅ＜Ｎ−１：３＞の論理和を選択するた
めの信号を出力する。
は自然数）のとき、指数ビット選択器１３６の出力とし
てｅ＜ｉ−１＞を選択するための信号を出力する。たと
えば、Ｃが３のときは、Ｃ＜２＞を選択するための信号
を出力する。また、カウント値Ｃがｉのとき、指数論理
和データ選択器１６８の出力としてｅ＜Ｎ−１：ｉ＞の
論理和を選択するための信号を出力する。たとえば、Ｃ
が３のときは、ｅ＜Ｎ−１：３＞の論理和を選択するた
めの信号を出力する。
【０１１１】平方根演算入力選択信号生成部３２６は、
カウント値Ｃが１か否かに応じて、Ｓとして、ｘレジス
タ７６の値を選択するための信号およびｔレジスタ２９
６の値を選択するための信号を、信号線ＳＢ９およびＳ
Ｂ８よりそれぞれ出力する。平方根演算入力選択信号３
０８は、信号線ＳＢ９およびＳＢ８よりなる。それぞれ
の信号線は１のときアクティブとし、一方の信号線の値
が１のときは、他方の信号線の値は０となる。カウント
値Ｃが１のときは、信号線２Ｂ９の値は１となり、信号
線２Ｂ８の値は０となる。カウント値Ｃが１以外のとき
は、信号線２Ｂ９の値は０となり、信号線２Ｂ８の値は
１となる。
カウント値Ｃが１か否かに応じて、Ｓとして、ｘレジス
タ７６の値を選択するための信号およびｔレジスタ２９
６の値を選択するための信号を、信号線ＳＢ９およびＳ
Ｂ８よりそれぞれ出力する。平方根演算入力選択信号３
０８は、信号線ＳＢ９およびＳＢ８よりなる。それぞれ
の信号線は１のときアクティブとし、一方の信号線の値
が１のときは、他方の信号線の値は０となる。カウント
値Ｃが１のときは、信号線２Ｂ９の値は１となり、信号
線２Ｂ８の値は０となる。カウント値Ｃが１以外のとき
は、信号線２Ｂ９の値は０となり、信号線２Ｂ８の値は
１となる。
【０１１２】乗算入力選択信号第１生成部３２８は、デ
コーダ３２３より出力される信号に応じて指数ビットデ
ータ選択器１３６より出力される値を受け、Ｓ０とし
て、ｔレジスタ２９６の値を選択するための信号および
固定値１を選択するための信号を、信号線２Ｂ４および
２Ｂ５よりそれぞれ出力する。それぞれの信号は１のと
きアクティブとし、一方の信号線の値が１のときは、他
方の信号線の値は０となる。カウント値がＣのとき、信
号線２Ｂ４の値はカウント値がＣ−１のときの指数ビッ
トデータ選択器１３６の出力値となり、信号線２Ｂ５の
値はカウント値がＣ−１の指数ビットデータ選択器１３
６の出力値のＮＯＴゲート３４２通過後の値となる。た
とえば、カウント値Ｃが３のとき、信号線２Ｂ４の値は
カウント値Ｃが２のときの指数ビットデータ選択器１３
６の出力値ｅ＜１＞となり、信号線２Ｂ５の値はｅ＜１
＞の否定値となる。
コーダ３２３より出力される信号に応じて指数ビットデ
ータ選択器１３６より出力される値を受け、Ｓ０とし
て、ｔレジスタ２９６の値を選択するための信号および
固定値１を選択するための信号を、信号線２Ｂ４および
２Ｂ５よりそれぞれ出力する。それぞれの信号は１のと
きアクティブとし、一方の信号線の値が１のときは、他
方の信号線の値は０となる。カウント値がＣのとき、信
号線２Ｂ４の値はカウント値がＣ−１のときの指数ビッ
トデータ選択器１３６の出力値となり、信号線２Ｂ５の
値はカウント値がＣ−１の指数ビットデータ選択器１３
６の出力値のＮＯＴゲート３４２通過後の値となる。た
とえば、カウント値Ｃが３のとき、信号線２Ｂ４の値は
カウント値Ｃが２のときの指数ビットデータ選択器１３
６の出力値ｅ＜１＞となり、信号線２Ｂ５の値はｅ＜１
＞の否定値となる。
【０１１３】乗算入力選択信号第２生成部３２９は、カ
ウント値Ｃを受け、Ｓ１としてｙレジスタ８０の値を選
択するための信号および固定値１を選択するための信号
を、信号線２Ｂ６および２Ｂ７よりそれぞれ出力する。
それぞれの信号線は１のときアクティブとし、一方の信
号線の値が１のときは、他方の信号線の値は０となる。
カウント値がＣのとき、信号線ＳＢ６の値はカウント値
がＣ−１のときの比較器１１０のＮＯＴゲート３６０通
過後の値となり、信号線ＳＢ７の値はカウント値がＣ−
１のときの比較器１１０の出力となる。すなわち、カウ
ント値Ｃが２のときは、信号線２Ｂ６の値は０となり、
信号線２Ｂ７の値は１となる。カウント値Ｃが２以外の
ときは、信号線２Ｂ６の値は１となり、信号線２Ｂ７の
値は０となる。
ウント値Ｃを受け、Ｓ１としてｙレジスタ８０の値を選
択するための信号および固定値１を選択するための信号
を、信号線２Ｂ６および２Ｂ７よりそれぞれ出力する。
それぞれの信号線は１のときアクティブとし、一方の信
号線の値が１のときは、他方の信号線の値は０となる。
カウント値がＣのとき、信号線ＳＢ６の値はカウント値
がＣ−１のときの比較器１１０のＮＯＴゲート３６０通
過後の値となり、信号線ＳＢ７の値はカウント値がＣ−
１のときの比較器１１０の出力となる。すなわち、カウ
ント値Ｃが２のときは、信号線２Ｂ６の値は０となり、
信号線２Ｂ７の値は１となる。カウント値Ｃが２以外の
ときは、信号線２Ｂ６の値は１となり、信号線２Ｂ７の
値は０となる。
【０１１４】信号生成部３３０は、指数論理和データ選
択器１６８より出力される値を受け、終了フラグを信号
線２Ｂ１より出力し、書込み信号３１０を２Ｂ２より出
力し、書込み信号７１および７５を信号線２Ｂ３より出
力する。カウント値をＣとした場合、信号線２Ｂ１の値
はカウント値がＣ−１のときの指数論理和データ選択器
１６８より出力される値のＮＯＴゲート３５２通過後の
値となり、信号線２Ｂ２の値はカウント値がＣ−１のと
きの指数論理和データ選択器１６８より出力される値と
なり、信号線２Ｂ３の値はカウント値がＣ−２のときの
指数論理和データ選択器１６８より出力される値とな
る。たとえば、カウント値Ｃが５のとき、信号線２Ｂ１
の値は、カウント値Ｃが４のときの指数論理和データ選
択器１６８より出力される値すなわちｅ＜７：３＞の論
理和となる。
択器１６８より出力される値を受け、終了フラグを信号
線２Ｂ１より出力し、書込み信号３１０を２Ｂ２より出
力し、書込み信号７１および７５を信号線２Ｂ３より出
力する。カウント値をＣとした場合、信号線２Ｂ１の値
はカウント値がＣ−１のときの指数論理和データ選択器
１６８より出力される値のＮＯＴゲート３５２通過後の
値となり、信号線２Ｂ２の値はカウント値がＣ−１のと
きの指数論理和データ選択器１６８より出力される値と
なり、信号線２Ｂ３の値はカウント値がＣ−２のときの
指数論理和データ選択器１６８より出力される値とな
る。たとえば、カウント値Ｃが５のとき、信号線２Ｂ１
の値は、カウント値Ｃが４のときの指数論理和データ選
択器１６８より出力される値すなわちｅ＜７：３＞の論
理和となる。
【０１１５】図１２を参照して、小数指数の累乗演算方
法について説明する。累乗演算における指数データｅが
Ｎ（＝ｎ＋１）桁の１以下の小数で、２進数表現のＭＳ
Ｂが小数第１位とすると、ｅを２進数および１０進数表
現で記述すると数１のようになり、ｘのｅ乗は数２のよ
うに底ｘの（１／２）乗、すなわち平方根を用いて展開
できる。
法について説明する。累乗演算における指数データｅが
Ｎ（＝ｎ＋１）桁の１以下の小数で、２進数表現のＭＳ
Ｂが小数第１位とすると、ｅを２進数および１０進数表
現で記述すると数１のようになり、ｘのｅ乗は数２のよ
うに底ｘの（１／２）乗、すなわち平方根を用いて展開
できる。
【０１１６】
【数１】
【０１１７】
【数２】
【０１１８】演算の流れは、図１２のフローのように平
方根を繰返し計算する（Ｓ６）。また、出力変数にそれ
を乗ずる（Ｓ１０）か否かを指数データのビット判定
（Ｓ８）によって制御する。それを、小数指数データｅ
の２進数表現での桁数（ｎ）回繰返すことにより（Ｓ
４、Ｓ１２）、累乗結果を得る。
方根を繰返し計算する（Ｓ６）。また、出力変数にそれ
を乗ずる（Ｓ１０）か否かを指数データのビット判定
（Ｓ８）によって制御する。それを、小数指数データｅ
の２進数表現での桁数（ｎ）回繰返すことにより（Ｓ
４、Ｓ１２）、累乗結果を得る。
【０１１９】たとえば、ｅを２進数４桁（ｎ＝４）と
し、 ｅ＝ｅ＜０＞ｅ＜１＞ｅ＜２＞ｅ＜３＞（２進数） ＝１００１（２進数） ＝０．５６２５（１０進数） の場合、すなわちｘ0.5625の演算のフローを説明する。
し、 ｅ＝ｅ＜０＞ｅ＜１＞ｅ＜２＞ｅ＜３＞（２進数） ＝１００１（２進数） ＝０．５６２５（１０進数） の場合、すなわちｘ0.5625の演算のフローを説明する。
【０１２０】まず、変数ｔ、ｙ、ｉを用意し、初期値と
してｔ＝ｘ、ｙ＝１、ｉ＝０とする（Ｓ２）。ｔは一時
変数、ｙは最終的な結果が得られる変数、ｉはループカ
ウンタおよび指数データの桁位置ポインタとして用い
る。指数は小数第１位がｅ＜０＞とする。
してｔ＝ｘ、ｙ＝１、ｉ＝０とする（Ｓ２）。ｔは一時
変数、ｙは最終的な結果が得られる変数、ｉはループカ
ウンタおよび指数データの桁位置ポインタとして用い
る。指数は小数第１位がｅ＜０＞とする。
【０１２１】１回目のループでは、ｉはｎ（＝４）以下
なので（Ｓ４でｔｒｕｅ）、ｘの平方根（ｘ0.5 ）を求
めてｔに与える（Ｓ６）。そしてｅの小数第１位をチェ
ックし１であるので（Ｓ８でｔｒｕｅ）、ｔとｙ（＝
１）とを乗算し、結果のｘ0.5をｙに与える（Ｓ１
０）。カウンタを１進めて次のループに移る（Ｓ１
２）。
なので（Ｓ４でｔｒｕｅ）、ｘの平方根（ｘ0.5 ）を求
めてｔに与える（Ｓ６）。そしてｅの小数第１位をチェ
ックし１であるので（Ｓ８でｔｒｕｅ）、ｔとｙ（＝
１）とを乗算し、結果のｘ0.5をｙに与える（Ｓ１
０）。カウンタを１進めて次のループに移る（Ｓ１
２）。
【０１２２】２回目のループでは、変数ｔ（ｘ0.5 ）の
平方根（ｘ0.25）を求めてｔに与える（Ｓ６）。そして
小数第２位ｅ＜１＞をチェックし０であるので（Ｓ８で
ｆａｌｓｅ）、カウンタを１進めて次のループに移る
（Ｓ１２）。
平方根（ｘ0.25）を求めてｔに与える（Ｓ６）。そして
小数第２位ｅ＜１＞をチェックし０であるので（Ｓ８で
ｆａｌｓｅ）、カウンタを１進めて次のループに移る
（Ｓ１２）。
【０１２３】３回目のループでは、２回目と同様にし
て、変数ｔ（ｘ0.25）の平方根（ｘ0. 125 ）を求めてｔ
に与え（Ｓ６）、小数第３位ｅ＜２＞＝０であるので
（Ｓ８でｆａｌｓｅ）、カウンタを１進めて次のループ
に移る（Ｓ１２）。
て、変数ｔ（ｘ0.25）の平方根（ｘ0. 125 ）を求めてｔ
に与え（Ｓ６）、小数第３位ｅ＜２＞＝０であるので
（Ｓ８でｆａｌｓｅ）、カウンタを１進めて次のループ
に移る（Ｓ１２）。
【０１２４】４回目のループでは、変数ｔ（ｘ0.125 ）
の平方根（ｘ0.0625）を求めてｔに与える（Ｓ６）。そ
して小数第４位ｅ＜３＞をチェックし１であるので（Ｓ
８でｔｒｕｅ）、ｔとｙ（＝ｘ0.5 ）とを乗算し（Ｓ１
０）、結果のｘ0.5625をｙに与える（Ｓ１０）。カウン
タを１進め（Ｓ１２）、カウンタが終了条件を満たすの
で（Ｓ４でｆａｌｓｅ）、処理を終了させる。
の平方根（ｘ0.0625）を求めてｔに与える（Ｓ６）。そ
して小数第４位ｅ＜３＞をチェックし１であるので（Ｓ
８でｔｒｕｅ）、ｔとｙ（＝ｘ0.5 ）とを乗算し（Ｓ１
０）、結果のｘ0.5625をｙに与える（Ｓ１０）。カウン
タを１進め（Ｓ１２）、カウンタが終了条件を満たすの
で（Ｓ４でｆａｌｓｅ）、処理を終了させる。
【０１２５】図１３を参照して、演算プロセッサ２７０
の処理の流れについて説明する。小数指記憶するｅレジ
スタ２９０は８ビットで構成され、 ｅ＝ｅ＜０＞ｅ＜１＞・・・ｅ＜７＞ とする。また、カウンタ３２２の出力するカウント値Ｃ
は、処理のステップ数に対応している。各ステップにお
いて、平方根演算と、乗算とが並列に行なわれ、終了フ
ラグの判定が行なわれる。平方根演算処理では、ＳＱＲ
Ｔ２９４の入力Ｓとして、第１ステップではｘレジスタ
７６の値が選択され、第２ステップ以後はｔレジスタ２
９４の値を選択する。そして演算結果ＹＳをｔレジスタ
２９６に格納する。第ｍステップの処理が終了した時点
では、ｔレジスタ２９６にｘの０．５m 乗の値が格納さ
れている。
の処理の流れについて説明する。小数指記憶するｅレジ
スタ２９０は８ビットで構成され、 ｅ＝ｅ＜０＞ｅ＜１＞・・・ｅ＜７＞ とする。また、カウンタ３２２の出力するカウント値Ｃ
は、処理のステップ数に対応している。各ステップにお
いて、平方根演算と、乗算とが並列に行なわれ、終了フ
ラグの判定が行なわれる。平方根演算処理では、ＳＱＲ
Ｔ２９４の入力Ｓとして、第１ステップではｘレジスタ
７６の値が選択され、第２ステップ以後はｔレジスタ２
９４の値を選択する。そして演算結果ＹＳをｔレジスタ
２９６に格納する。第ｍステップの処理が終了した時点
では、ｔレジスタ２９６にｘの０．５m 乗の値が格納さ
れている。
【０１２６】第２ステップ以降、乗算処理も行なわれ
る。乗算処理では、ｅレジスタ２９０のＭＳＢ（ｅ＜０
＞）から順にビットが１か否かをチェックされ、ＭＰＹ
３０２の入力Ｓ０およびＳ１が選択される。第２ステッ
プでは、Ｓ１として１が選択さる。また、Ｓ０としてｅ
＜０＞＝０ならば１が選択され、ｅ＜０＞＝１ならばｘ
の０．５乗の値を格納するｔレジスタ２９６の値が選択
される。第ｋステップ（ｋ≧３）では、Ｓ１としてｙレ
ジスタ８０の値が選択され、Ｓ１としてｅ＜ｋ−１＞＝
０ならば１が選択され、ｅ＜ｋ−２＞＝１ならばｘの
０．５k-1 乗の値を格納するｔレジスタ２９６の値が選
択される。
る。乗算処理では、ｅレジスタ２９０のＭＳＢ（ｅ＜０
＞）から順にビットが１か否かをチェックされ、ＭＰＹ
３０２の入力Ｓ０およびＳ１が選択される。第２ステッ
プでは、Ｓ１として１が選択さる。また、Ｓ０としてｅ
＜０＞＝０ならば１が選択され、ｅ＜０＞＝１ならばｘ
の０．５乗の値を格納するｔレジスタ２９６の値が選択
される。第ｋステップ（ｋ≧３）では、Ｓ１としてｙレ
ジスタ８０の値が選択され、Ｓ１としてｅ＜ｋ−１＞＝
０ならば１が選択され、ｅ＜ｋ−２＞＝１ならばｘの
０．５k-1 乗の値を格納するｔレジスタ２９６の値が選
択される。
【０１２７】第ｋステップでの平方根演算および乗算と
同時に、終了フラグの判定が行なわれ、ｅレジスタ２９
０の値の（ｋ−１）ビット目から７ビット目までの値が
すべて０であれば、終了フラグを１にセットし、処理を
このステップまでで終了する。
同時に、終了フラグの判定が行なわれ、ｅレジスタ２９
０の値の（ｋ−１）ビット目から７ビット目までの値が
すべて０であれば、終了フラグを１にセットし、処理を
このステップまでで終了する。
【０１２８】以上のような演算プロセッサ２７０によ
り、ＭＰＹ３０２とＳＱＲＴ２９４とをシリアル接続
し、ＳＱＲＴ２９４では入力値の平方根を繰返し演算す
る。同時にその結果をＭＰＹ３０２の入力とするか否か
をｅレジスタ２９０のビットチェックにより選択制御す
ることを繰返し行なう。よって、指数が小数である累乗
演算を高速に実行することができる。 ［実施の形態４］図１４から１７を参照して、本発明の
第４の実施の形態に係る演算プロセッサ３７０について
説明する。
り、ＭＰＹ３０２とＳＱＲＴ２９４とをシリアル接続
し、ＳＱＲＴ２９４では入力値の平方根を繰返し演算す
る。同時にその結果をＭＰＹ３０２の入力とするか否か
をｅレジスタ２９０のビットチェックにより選択制御す
ることを繰返し行なう。よって、指数が小数である累乗
演算を高速に実行することができる。 ［実施の形態４］図１４から１７を参照して、本発明の
第４の実施の形態に係る演算プロセッサ３７０について
説明する。
【０１２９】演算プロセッサ３７０は、図９において、
演算装置２７２の代わりに演算装置３７２を用い、演算
装置制御部２７４の代わりに演算装置制御部３７４を用
い、累乗演算制御部２７６の代わりに累乗演算制御部３
７６を用い、ＭＰＹＵ２８０の代わりにＭＰＹＵ３７８
を用い、ＳＱＲＴＵ２７８の代わりにＳＱＲＴＵ３８０
を用い、レジスタファイル５４の代わりにレジスタファ
イル３７１を用い、ｅレジスタ２９０の代わりにｅレジ
スタ３９０を用いたものである。
演算装置２７２の代わりに演算装置３７２を用い、演算
装置制御部２７４の代わりに演算装置制御部３７４を用
い、累乗演算制御部２７６の代わりに累乗演算制御部３
７６を用い、ＭＰＹＵ２８０の代わりにＭＰＹＵ３７８
を用い、ＳＱＲＴＵ２７８の代わりにＳＱＲＴＵ３８０
を用い、レジスタファイル５４の代わりにレジスタファ
イル３７１を用い、ｅレジスタ２９０の代わりにｅレジ
スタ３９０を用いたものである。
【０１３０】レジスタファイル３７１は、基数データを
記憶するためのｘレジスタ７６と、実数指数データを整
数領域ｅｉと小数領域ｅｆとに分割して記憶するための
ｅレジスタ３９０とを含む。
記憶するためのｘレジスタ７６と、実数指数データを整
数領域ｅｉと小数領域ｅｆとに分割して記憶するための
ｅレジスタ３９０とを含む。
【０１３１】演算装置制御部３７４は、シーケンス制御
部４６から命令を受け、ｅレジスタに記憶された実数指
数を整数指数と小数指数とに分割して累乗演算を行なう
ための制御を行ない、かつシーケンス制御部４６に累乗
演算が終了したことを示す終了フラグを送信するための
累乗演算制御部３７６を含む。それ以外の構成部分につ
いては図９に示されているものと同じである。同一部品
には同一の参照符号を付すこととして、その詳細な説明
は繰返さない。
部４６から命令を受け、ｅレジスタに記憶された実数指
数を整数指数と小数指数とに分割して累乗演算を行なう
ための制御を行ない、かつシーケンス制御部４６に累乗
演算が終了したことを示す終了フラグを送信するための
累乗演算制御部３７６を含む。それ以外の構成部分につ
いては図９に示されているものと同じである。同一部品
には同一の参照符号を付すこととして、その詳細な説明
は繰返さない。
【０１３２】図１４を参照して、ＳＱＲＴＵ３８０は、
入力データＳの平方根を求め結果ＹＳを出力するための
ＳＱＲＴ２９４と、ＳＱＲＴ２９４に接続され累乗演算
制御部３７６より出力される書込み信号４０４に従って
ＳＱＲＴ２９４の演算結果ＹＳを記憶するためのｔｓレ
ジスタ３９６と、ｘレジスタ７６およびｔｓレジスタ３
９６の出力を受け累乗演算制御部３７６より出力される
平方根演算入力選択信号４１０に従ってこれら２つの出
力のうち１つを選択し入力データＳとしてＳＱＲＴ２９
４に与えるための平方根演算入力選択器４０８とを含
む。
入力データＳの平方根を求め結果ＹＳを出力するための
ＳＱＲＴ２９４と、ＳＱＲＴ２９４に接続され累乗演算
制御部３７６より出力される書込み信号４０４に従って
ＳＱＲＴ２９４の演算結果ＹＳを記憶するためのｔｓレ
ジスタ３９６と、ｘレジスタ７６およびｔｓレジスタ３
９６の出力を受け累乗演算制御部３７６より出力される
平方根演算入力選択信号４１０に従ってこれら２つの出
力のうち１つを選択し入力データＳとしてＳＱＲＴ２９
４に与えるための平方根演算入力選択器４０８とを含
む。
【０１３３】ＭＰＹＵ３８０は、２つの入力データＳ０
１およびＳ１１の積を求め結果Ｙ１を出力するためのＭ
ＰＹ７４と、ＭＰＹ７４に接続され累乗演算制御部３７
６より出力される書込み信号４０２に従ってＭＰＹ７４
の演算結果Ｙ１を記憶するためのｙｍレジスタ３９２
と、ＭＰＹ７４に接続され累乗演算制御部３７６より出
力される書込み信号４００に従ってＭＰＹ７４の演算結
果Ｙ１を記憶するためのｔｍレジスタ３９４と、ｙｍレ
ジスタ３９２、ｘレジスタ７６、固定値１およびｔｍレ
ジスタ３９４の出力を受け累乗演算制御部３７６より出
力される乗算入力選択信号３９１に従ってこれら４つの
出力のうち１つを選択し入力データＳ０１としてＭＰＹ
７４に与えるための第１の乗算入力選択器３９５と、ｘ
レジスタ７６、固定値１およびｔｍレジスタ３９４の出
力を受け累乗演算制御部３７６より出力される乗算入力
選択信号３９１に従ってこれら３つの出力のうち１つを
選択し入力データＳ１１としてＭＰＹ７４に与えるため
の第２の乗算入力選択器３９３と、２つの入力データＳ
０２およびＳ１２の積を求め結果Ｙ２を出力するための
ＭＰＹ３０２と、ＭＰＹ３０２に接続され累乗演算制御
部３７６より出力される書込み信号７１に従ってＭＰＹ
３０２の演算結果Ｙ２を記憶するためのｙレジスタ８０
と、ＭＰＹ３０２に接続され累乗演算制御部３７６より
出力される書込み信号７５に従ってＭＰＹ３０２の演算
フラグＦを記憶するためのｆレジスタ８２と、ｔｓレジ
スタ３９６の出力および固定値１を受け累乗演算制御部
３７６より出力される乗算入力選択信号４０６に従って
２つの出力のうち１つを選択し入力データＳ０２として
ＭＰＹ３０２に与えるための乗算入力選択器３９７と、
ｙｍレジスタ３９２およびｙレジスタ８０より出力され
る乗算入力選択信号４０６に従って２つの出力のうち１
つを選択し入力データＳ１２としてＭＰＹ３０２に与え
るための乗算入力選択器３９８とを含む。
１およびＳ１１の積を求め結果Ｙ１を出力するためのＭ
ＰＹ７４と、ＭＰＹ７４に接続され累乗演算制御部３７
６より出力される書込み信号４０２に従ってＭＰＹ７４
の演算結果Ｙ１を記憶するためのｙｍレジスタ３９２
と、ＭＰＹ７４に接続され累乗演算制御部３７６より出
力される書込み信号４００に従ってＭＰＹ７４の演算結
果Ｙ１を記憶するためのｔｍレジスタ３９４と、ｙｍレ
ジスタ３９２、ｘレジスタ７６、固定値１およびｔｍレ
ジスタ３９４の出力を受け累乗演算制御部３７６より出
力される乗算入力選択信号３９１に従ってこれら４つの
出力のうち１つを選択し入力データＳ０１としてＭＰＹ
７４に与えるための第１の乗算入力選択器３９５と、ｘ
レジスタ７６、固定値１およびｔｍレジスタ３９４の出
力を受け累乗演算制御部３７６より出力される乗算入力
選択信号３９１に従ってこれら３つの出力のうち１つを
選択し入力データＳ１１としてＭＰＹ７４に与えるため
の第２の乗算入力選択器３９３と、２つの入力データＳ
０２およびＳ１２の積を求め結果Ｙ２を出力するための
ＭＰＹ３０２と、ＭＰＹ３０２に接続され累乗演算制御
部３７６より出力される書込み信号７１に従ってＭＰＹ
３０２の演算結果Ｙ２を記憶するためのｙレジスタ８０
と、ＭＰＹ３０２に接続され累乗演算制御部３７６より
出力される書込み信号７５に従ってＭＰＹ３０２の演算
フラグＦを記憶するためのｆレジスタ８２と、ｔｓレジ
スタ３９６の出力および固定値１を受け累乗演算制御部
３７６より出力される乗算入力選択信号４０６に従って
２つの出力のうち１つを選択し入力データＳ０２として
ＭＰＹ３０２に与えるための乗算入力選択器３９７と、
ｙｍレジスタ３９２およびｙレジスタ８０より出力され
る乗算入力選択信号４０６に従って２つの出力のうち１
つを選択し入力データＳ１２としてＭＰＹ３０２に与え
るための乗算入力選択器３９８とを含む。
【０１３４】演算フラグＦは、実施の形態１と同様であ
るため、その説明は繰返さない。図１５を参照して、累
乗演算制御部３７６は、デコーダ４２０と、カウンタ４
２２と、デコーダ４２４と、デコーダ４２６と、カウン
タ４２８と、デコーダ４３０とを含む。デコーダ４２０
は、シーケンス制御部４６からの累乗演算命令およびデ
コーダ４２４からの終了フラグをそれぞれ受け、カウン
タ４２２の制御を行なう。カウンタ４２２は、デコーダ
４２０からの信号を受け、後述する繰返し処理の制御の
ためのカウント値Ｃ１をセットする。デコーダ４２４
は、カウンタ４２２より出力されるカウント値Ｃ１およ
びｅレジスタ３９０の整数領域ｅｉの値を受け、ｅｉの
各ビットのチェックを行ないながら、ＭＰＹ７４の入力
データＳ０１およびＳ１１を選択するための乗算入力選
択信号３９１を出力する。また、ＭＰＹ７４の演算結果
Ｙ１をｙｍレジスタ３９２およびｔｍレジスタ３９４に
書込むための書込み信号４０２および４００をそれぞれ
出力する。また、処理が終了したことを示す終了フラグ
をデコーダ４２０およびデコーダ４２６に送信する。デ
コーダ４２６は、終了フラグおよびシーケンス制御部４
６からの累乗演算命令を受け、カウンタ４２８の制御を
行なう。カウンタ４２８は、デコーダ４２６からの信号
を受け、カウント値Ｃ２をセットする。デコーダ４３０
は、カウンタ４２８より出力されるカウント値Ｃ２およ
びｅレジスタ３９０の小数領域ｅｆの値を受け、ｅｆの
各ビットのチェックを行ないながら、ＳＱＲＴ２９４の
入力データＳを選択するための平方根演算入力選択信号
４１０ならびにＭＰＹ３０２の入力データＳ０２および
Ｓ１２を選択するための乗算入力選択信号４０６を出力
する。また、ＳＱＲＴ２９４の演算結果ＹＳをｔｓレジ
スタ３９６に書込むための書込み信号４０４、ＭＰＹ３
０２の演算結果Ｙ２をｙレジスタ８０に書込むための書
込み信号７１およびＭＰＹ３０２の演算フラグＦをｆレ
ジスタ８２に書込むための書込み信号７５をそれぞれ出
力する。また、処理が終了したことを示す終了フラグを
シーケンス制御部４６へ送信する。
るため、その説明は繰返さない。図１５を参照して、累
乗演算制御部３７６は、デコーダ４２０と、カウンタ４
２２と、デコーダ４２４と、デコーダ４２６と、カウン
タ４２８と、デコーダ４３０とを含む。デコーダ４２０
は、シーケンス制御部４６からの累乗演算命令およびデ
コーダ４２４からの終了フラグをそれぞれ受け、カウン
タ４２２の制御を行なう。カウンタ４２２は、デコーダ
４２０からの信号を受け、後述する繰返し処理の制御の
ためのカウント値Ｃ１をセットする。デコーダ４２４
は、カウンタ４２２より出力されるカウント値Ｃ１およ
びｅレジスタ３９０の整数領域ｅｉの値を受け、ｅｉの
各ビットのチェックを行ないながら、ＭＰＹ７４の入力
データＳ０１およびＳ１１を選択するための乗算入力選
択信号３９１を出力する。また、ＭＰＹ７４の演算結果
Ｙ１をｙｍレジスタ３９２およびｔｍレジスタ３９４に
書込むための書込み信号４０２および４００をそれぞれ
出力する。また、処理が終了したことを示す終了フラグ
をデコーダ４２０およびデコーダ４２６に送信する。デ
コーダ４２６は、終了フラグおよびシーケンス制御部４
６からの累乗演算命令を受け、カウンタ４２８の制御を
行なう。カウンタ４２８は、デコーダ４２６からの信号
を受け、カウント値Ｃ２をセットする。デコーダ４３０
は、カウンタ４２８より出力されるカウント値Ｃ２およ
びｅレジスタ３９０の小数領域ｅｆの値を受け、ｅｆの
各ビットのチェックを行ないながら、ＳＱＲＴ２９４の
入力データＳを選択するための平方根演算入力選択信号
４１０ならびにＭＰＹ３０２の入力データＳ０２および
Ｓ１２を選択するための乗算入力選択信号４０６を出力
する。また、ＳＱＲＴ２９４の演算結果ＹＳをｔｓレジ
スタ３９６に書込むための書込み信号４０４、ＭＰＹ３
０２の演算結果Ｙ２をｙレジスタ８０に書込むための書
込み信号７１およびＭＰＹ３０２の演算フラグＦをｆレ
ジスタ８２に書込むための書込み信号７５をそれぞれ出
力する。また、処理が終了したことを示す終了フラグを
シーケンス制御部４６へ送信する。
【０１３５】デコーダ４２４は、図４に示すデコーダ９
４の構成において、ｅレジスタ７８の値の代わりにｅレ
ジスタ３９０の整数領域ｅｉの値を用い、カウンタ９２
の出力Ｃの代わりにカウンタ４２２の出力Ｃ１を用い、
信号線２Ａ２の値をｙｍレジスタ３９２への書込み信号
４０２とし、信号線２Ａ３の値をｔｍレジスタ３９４へ
の書込み信号４００とし、信号線２Ａ４から２Ａａまで
の値をＭＰＹ７４の入力Ｓ０１およびＳ１１を選択する
ため乗算入力選択器３９５および３９３に与えるための
乗算入力信号３９１とする。また、乗算入力選択信号３
９１は、Ｓ００としてｔｍレジスタ３９４の値を選択す
るための選択信号と、Ｓ００としてｙｍレジスタ３９２
の値を選択するための選択信号と、Ｓ００としてｘレジ
スタ７６の値を選択するための信号と、Ｓ００として固
定値１を選択するための選択信号と、Ｓ０１としてｔｍ
レジスタ３９４の値を選択するための選択信号と、Ｓ０
１としてｘレジスタ７６の値を選択するための選択信号
と、Ｓ０１として固定値１を選択するための選択信号と
からなり、信号線２Ａ７、２Ａ８、２Ａ９、２Ａａ、２
Ａ４、２Ａ５および２Ａ６にそれぞれ対応づけられる。
４の構成において、ｅレジスタ７８の値の代わりにｅレ
ジスタ３９０の整数領域ｅｉの値を用い、カウンタ９２
の出力Ｃの代わりにカウンタ４２２の出力Ｃ１を用い、
信号線２Ａ２の値をｙｍレジスタ３９２への書込み信号
４０２とし、信号線２Ａ３の値をｔｍレジスタ３９４へ
の書込み信号４００とし、信号線２Ａ４から２Ａａまで
の値をＭＰＹ７４の入力Ｓ０１およびＳ１１を選択する
ため乗算入力選択器３９５および３９３に与えるための
乗算入力信号３９１とする。また、乗算入力選択信号３
９１は、Ｓ００としてｔｍレジスタ３９４の値を選択す
るための選択信号と、Ｓ００としてｙｍレジスタ３９２
の値を選択するための選択信号と、Ｓ００としてｘレジ
スタ７６の値を選択するための信号と、Ｓ００として固
定値１を選択するための選択信号と、Ｓ０１としてｔｍ
レジスタ３９４の値を選択するための選択信号と、Ｓ０
１としてｘレジスタ７６の値を選択するための選択信号
と、Ｓ０１として固定値１を選択するための選択信号と
からなり、信号線２Ａ７、２Ａ８、２Ａ９、２Ａａ、２
Ａ４、２Ａ５および２Ａ６にそれぞれ対応づけられる。
【０１３６】デコーダ４３０は、図１１に示すデコーダ
３２４の構成において、ｅレジスタ２９０の値の代わり
にｅレジスタ３９０の小数領域ｅｆの値を用い、カウン
タ３２２の出力Ｃの代わりにカウンタ４２８の出力Ｃ２
を用い、信号線２Ｂ２の値をｔｓレジスタ３９６への書
込み信号４０４とし、信号線２Ｂ４から２Ｂ７までの値
をＭＰＹ３０２の入力Ｓ０２およびＳ１２を選択するた
めに乗算入力選択器３９７および３９８に与えるための
乗算入力信号４０６とし、信号線２Ｂ８および２Ｂ９の
値をＳＱＲＴ２９４の入力Ｓを選択するために平方根演
算入力選択器４０８に与えるための平方根演算入力選択
信号４１０とする。また、乗算入力選択信号３９７は、
Ｓ０２としてｔｓレジスタ３９６の値を選択するための
選択信号と、Ｓ０２として固定値１を選択するための選
択信号と、Ｓ１２としてｙレジスタ８０の値を選択する
ための選択信号と、Ｓ１２としてｙｍレジスタ３９２の
値を選択するための選択信号とからなり、信号線２Ｂ
４、２Ｂ５、２Ｂ６および２Ｂ７にそれぞれ対応づけら
れる。平方根演算入力選択信号４１０は、Ｓとしてｘレ
ジスタ７６の値を選択するための選択信号と、Ｓとして
ｔｓレジスタ３９６の値を選択するための選択信号とか
らなり、信号線２Ｂ９および２Ｂ８にそれぞれ対応づけ
られる。
３２４の構成において、ｅレジスタ２９０の値の代わり
にｅレジスタ３９０の小数領域ｅｆの値を用い、カウン
タ３２２の出力Ｃの代わりにカウンタ４２８の出力Ｃ２
を用い、信号線２Ｂ２の値をｔｓレジスタ３９６への書
込み信号４０４とし、信号線２Ｂ４から２Ｂ７までの値
をＭＰＹ３０２の入力Ｓ０２およびＳ１２を選択するた
めに乗算入力選択器３９７および３９８に与えるための
乗算入力信号４０６とし、信号線２Ｂ８および２Ｂ９の
値をＳＱＲＴ２９４の入力Ｓを選択するために平方根演
算入力選択器４０８に与えるための平方根演算入力選択
信号４１０とする。また、乗算入力選択信号３９７は、
Ｓ０２としてｔｓレジスタ３９６の値を選択するための
選択信号と、Ｓ０２として固定値１を選択するための選
択信号と、Ｓ１２としてｙレジスタ８０の値を選択する
ための選択信号と、Ｓ１２としてｙｍレジスタ３９２の
値を選択するための選択信号とからなり、信号線２Ｂ
４、２Ｂ５、２Ｂ６および２Ｂ７にそれぞれ対応づけら
れる。平方根演算入力選択信号４１０は、Ｓとしてｘレ
ジスタ７６の値を選択するための選択信号と、Ｓとして
ｔｓレジスタ３９６の値を選択するための選択信号とか
らなり、信号線２Ｂ９および２Ｂ８にそれぞれ対応づけ
られる。
【０１３７】次に、各部の動作説明を行なう。累乗演算
制御部３７６は、シーケンス制御部４６からの累乗演算
命令をデコーダ４２０および４２６で受け、カウンタ４
２２からｅレジスタ３９０の整数領域ｅｉの値に対する
累乗演算のカウント値Ｃ１を出力し、カウンタ４２８か
らｅレジスタ３９０の小数領域ｅｆの値に対する累乗演
算のカウント値Ｃ２を出力する。なお、カウンタ４２８
は、デコーダ４２６がデコーダ４２４から終了フラグを
受取った後、カウントを開始する。
制御部３７６は、シーケンス制御部４６からの累乗演算
命令をデコーダ４２０および４２６で受け、カウンタ４
２２からｅレジスタ３９０の整数領域ｅｉの値に対する
累乗演算のカウント値Ｃ１を出力し、カウンタ４２８か
らｅレジスタ３９０の小数領域ｅｆの値に対する累乗演
算のカウント値Ｃ２を出力する。なお、カウンタ４２８
は、デコーダ４２６がデコーダ４２４から終了フラグを
受取った後、カウントを開始する。
【０１３８】デコーダ４２４および４３０の動作は、そ
れぞれデコーダ９４および３２４と同様であるので、こ
こでは繰返さない。
れぞれデコーダ９４および３２４と同様であるので、こ
こでは繰返さない。
【０１３９】図１６および１７を参照して、演算プロセ
ッサ３７０の処理の流れについて説明する。ｅレジスタ
３９０の整数領域ｅｉおよび小数領域ｅｆはそれぞれ８
ビットで構成されているものとする。また、カウンタ４
２２の出力するカウント値Ｃ１は、処理のステップ数に
対応している。カウンタ４２８の出力するカウント値Ｃ
２に１４を足したものが、処理のステップ数に対応す
る。ｘレジスタ７６の値をｘとし、ｅレジスタ３９０の
値をｅとし、ｅレジスタ３９０の整数領域ｅｉの値をｅ
ｉとし、ｅレジスタ３９０の小数領域ｅｆの値をｅｆと
する。ステップ１からステップ１５では、ｘeiを求め、
その値をｙｍレジスタ３９２に記憶する。ステップ１５
からステップ２３では、ｘefを求める。その際、ｙｍレ
ジスタ３９２に記憶されている値ｘeiとｘefとを掛け合
わせ、その値ｘei+ef （＝ｘe ）をｙレジスタ８０に記
憶する。
ッサ３７０の処理の流れについて説明する。ｅレジスタ
３９０の整数領域ｅｉおよび小数領域ｅｆはそれぞれ８
ビットで構成されているものとする。また、カウンタ４
２２の出力するカウント値Ｃ１は、処理のステップ数に
対応している。カウンタ４２８の出力するカウント値Ｃ
２に１４を足したものが、処理のステップ数に対応す
る。ｘレジスタ７６の値をｘとし、ｅレジスタ３９０の
値をｅとし、ｅレジスタ３９０の整数領域ｅｉの値をｅ
ｉとし、ｅレジスタ３９０の小数領域ｅｆの値をｅｆと
する。ステップ１からステップ１５では、ｘeiを求め、
その値をｙｍレジスタ３９２に記憶する。ステップ１５
からステップ２３では、ｘefを求める。その際、ｙｍレ
ジスタ３９２に記憶されている値ｘeiとｘefとを掛け合
わせ、その値ｘei+ef （＝ｘe ）をｙレジスタ８０に記
憶する。
【０１４０】ステップ１から１５の処理は、図５の処理
と同様であり、またステップ１５から２３の処理は、図
１３の処理と同様である。それらについては図５および
図１３を参照してすでに説明済みであるため、ここでは
繰返さない。なおステップ１６でＳ１２として固定値１
の代わりにｙｍレジスタ３９２の値を用いているのは、
Ｓ０２にｘeiを掛け合わせるためである。
と同様であり、またステップ１５から２３の処理は、図
１３の処理と同様である。それらについては図５および
図１３を参照してすでに説明済みであるため、ここでは
繰返さない。なおステップ１６でＳ１２として固定値１
の代わりにｙｍレジスタ３９２の値を用いているのは、
Ｓ０２にｘeiを掛け合わせるためである。
【０１４１】以上のようにこの演算プロセッサ３７０で
は、累乗演算を整数累乗演算と小数累乗演算とに分割
し、同時並列に異なる演算器で演算し、その結果を乗算
器で累乗している。実数である指数データのビットチェ
ックによりこうした演算の制御を行なうので、指数が実
数である累乗演算を高速に実行することができる。 ［実施の形態５］図１８から２１を参照して、本発明の
第５の実施の形態に係る演算プロセッサ４４０について
説明する。
は、累乗演算を整数累乗演算と小数累乗演算とに分割
し、同時並列に異なる演算器で演算し、その結果を乗算
器で累乗している。実数である指数データのビットチェ
ックによりこうした演算の制御を行なうので、指数が実
数である累乗演算を高速に実行することができる。 ［実施の形態５］図１８から２１を参照して、本発明の
第５の実施の形態に係る演算プロセッサ４４０について
説明する。
【０１４２】演算プロセッサ４４０は、図９において、
演算装置２７４の代わりに演算装置４４２を用い、演算
装置制御部２７４の代わりに演算装置制御部４４４を用
い、累乗演算制御部２７６の代わりに累乗演算制御部４
４６を用い、ＭＰＹＵ２８０の代わりにＭＰＹＵ４４８
を用い、ＳＱＲＴＵ２７８の代わりにＳＱＲＴＵ３８０
を用い、レジスタファイル５４の代わりにレジスタファ
イル３７１を用いたものである。
演算装置２７４の代わりに演算装置４４２を用い、演算
装置制御部２７４の代わりに演算装置制御部４４４を用
い、累乗演算制御部２７６の代わりに累乗演算制御部４
４６を用い、ＭＰＹＵ２８０の代わりにＭＰＹＵ４４８
を用い、ＳＱＲＴＵ２７８の代わりにＳＱＲＴＵ３８０
を用い、レジスタファイル５４の代わりにレジスタファ
イル３７１を用いたものである。
【０１４３】演算装置制御部４４４は、シーケンス制御
部４６から命令を受け、実数指数を整数指数と小数指数
とに分割して累乗演算を行なうための制御を行ない、か
つシーケンス制御部４６に累乗演算が終了したことを示
す終了フラグを送信するための累乗演算制御部３７６を
含む。それ以外の構成部分は図９と同じであるので、同
一の部品には同一の参照符号を付すことにしてここでは
それらについての詳しい説明は繰返さない。
部４６から命令を受け、実数指数を整数指数と小数指数
とに分割して累乗演算を行なうための制御を行ない、か
つシーケンス制御部４６に累乗演算が終了したことを示
す終了フラグを送信するための累乗演算制御部３７６を
含む。それ以外の構成部分は図９と同じであるので、同
一の部品には同一の参照符号を付すことにしてここでは
それらについての詳しい説明は繰返さない。
【０１４４】図１８を参照して、ＭＰＹＵ４４８は、２
つの入力データＳ０およびＳ１の積を求め結果ＹＭを出
力するためのＭＰＹ７４と、ＭＰＹ７４に接続され累乗
演算制御部４４６より出力される書込み信号４５６に従
ってＭＰＹ７４の演算結果ＹＭを記憶するためのｙレジ
スタ８０と、ＭＰＹ７４に接続され累乗演算制御部４４
６より出力される書込み信号４５８に従ってＭＰＹ７４
の演算結果ＹＭを記憶するためのｔｍレジスタ３９４
と、ＭＰＹ７４に接続され累乗演算制御部４４６より出
力される書込み信号４６０に従ってＭＰＹ７４の演算フ
ラグＦを記憶するためのｆレジスタ８４と、ｙレジスタ
８０、ｘレジスタ７６、固定値１およびｔｍレジスタ３
９４の出力を受け累乗演算制御部４４６より出力される
乗算入力選択信号４５４に従ってこれら４つの出力のう
ち１つを選択し入力データＳ０としてＭＰＹ７４に与え
るための乗算入力選択器４５０と、ｘレジスタ７６、固
定値１、ｔｍレジスタ３９４およびｔｓレジスタ３９６
の出力を受け累乗演算制御部４４６より出力される乗算
入力選択信号４５４に従ってこれら４つの入力のうち１
つを選択し入力データＳ１としてＭＰＹ７４に与えるた
めの乗算入力選択器４５２とを含む。
つの入力データＳ０およびＳ１の積を求め結果ＹＭを出
力するためのＭＰＹ７４と、ＭＰＹ７４に接続され累乗
演算制御部４４６より出力される書込み信号４５６に従
ってＭＰＹ７４の演算結果ＹＭを記憶するためのｙレジ
スタ８０と、ＭＰＹ７４に接続され累乗演算制御部４４
６より出力される書込み信号４５８に従ってＭＰＹ７４
の演算結果ＹＭを記憶するためのｔｍレジスタ３９４
と、ＭＰＹ７４に接続され累乗演算制御部４４６より出
力される書込み信号４６０に従ってＭＰＹ７４の演算フ
ラグＦを記憶するためのｆレジスタ８４と、ｙレジスタ
８０、ｘレジスタ７６、固定値１およびｔｍレジスタ３
９４の出力を受け累乗演算制御部４４６より出力される
乗算入力選択信号４５４に従ってこれら４つの出力のう
ち１つを選択し入力データＳ０としてＭＰＹ７４に与え
るための乗算入力選択器４５０と、ｘレジスタ７６、固
定値１、ｔｍレジスタ３９４およびｔｓレジスタ３９６
の出力を受け累乗演算制御部４４６より出力される乗算
入力選択信号４５４に従ってこれら４つの入力のうち１
つを選択し入力データＳ１としてＭＰＹ７４に与えるた
めの乗算入力選択器４５２とを含む。
【０１４５】ＳＱＲＴＵ３８０の構成は、実施の形態４
と同様であるため、その説明は繰返さない。
と同様であるため、その説明は繰返さない。
【０１４６】図１９を参照して、累乗演算制御部４４６
は、デコーダ４２０、４２６、４７０および４７２と、
カウンタ４２２および４２８と、ＯＲゲート４７４、４
７６および４７８とを含む。デコーダ４２０は、シーケ
ンス制御部４６からの累乗演算命令を受け、カウンタ４
２２の制御を行なう。カウンタ４２２は、デコーダ４２
０からの信号を受け、カウント値Ｃ１をセットする。デ
コーダ４７０は、カウンタ４２２より出力されるカウン
ト値Ｃ１およびｅレジスタ３９０の整数領域ｅｉの値を
受け、ｅｉの各ビットのチェックを行ないながら、ＭＰ
Ｙ７４の入力データＳ０およびＳ１を選択するための乗
算入力選択信号４５４を出力する。また、ＭＰＹ７４の
演算結果ＹＭをｔｍレジスタ３９４に書込むための書込
み信号４５８を出力する。また、処理が終了したことを
示す終了フラグをデコーダ４２６に送信する。デコーダ
４２６は、終了フラグおよびシーケンス制御部４６から
の累乗演算命令を受け、カウンタ４２８の制御を行な
う。カウンタ４２８は、デコーダ４２６からの信号を受
け、カウント値Ｃ２をセットする。デコーダ４７２は、
カウンタ４２８より出力されるカウント値Ｃ２およびｅ
レジスタ３９０の小数領域ｅｆの値を受け、ｅｆの各ビ
ットのチェックを行ないながら、ＳＱＲＴ２９４の入力
データＳを選択するための平方根演算入力選択信号４１
０ならびにＭＰＹ７４の入力データＳ１を選択するため
の乗算入力選択信号４５４をそれぞれ出力する。また、
ＳＱＲＴ２９４の演算結果ＹＳをｔｓレジスタ３９６に
書込むための書込み信号４０４を出力する。また、処理
が終了したことを示す終了フラグをシーケンス制御部４
６へ送信する。ＯＲゲート４７４は、デコーダ４７０お
よび４７２よりそれぞれ出力される信号を受け、ＭＰＹ
７４の演算結果ＹＭをｙレジスタ８０に書込むための書
込み信号４５６およびＭＰＹ７４の演算フラグＦをｆレ
ジスタ８４に書込むための書込み信号４６０を信号線４
８０より出力する。ＯＲゲート４７６は、デコーダ４７
０および４７２よりそれぞれ出力される信号を受け、Ｍ
ＰＹ７４の入力データＳ１を選択するための乗算入力選
択信号４５４を信号線４８２より出力する。ＯＲゲート
４７８は、デコーダ４７０および４７２よりそれぞれ出
力される信号を受け、ＭＰＹ７４の入力データＳ０を選
択するための乗算入力選択信号４５４を信号線４８４よ
り出力する。
は、デコーダ４２０、４２６、４７０および４７２と、
カウンタ４２２および４２８と、ＯＲゲート４７４、４
７６および４７８とを含む。デコーダ４２０は、シーケ
ンス制御部４６からの累乗演算命令を受け、カウンタ４
２２の制御を行なう。カウンタ４２２は、デコーダ４２
０からの信号を受け、カウント値Ｃ１をセットする。デ
コーダ４７０は、カウンタ４２２より出力されるカウン
ト値Ｃ１およびｅレジスタ３９０の整数領域ｅｉの値を
受け、ｅｉの各ビットのチェックを行ないながら、ＭＰ
Ｙ７４の入力データＳ０およびＳ１を選択するための乗
算入力選択信号４５４を出力する。また、ＭＰＹ７４の
演算結果ＹＭをｔｍレジスタ３９４に書込むための書込
み信号４５８を出力する。また、処理が終了したことを
示す終了フラグをデコーダ４２６に送信する。デコーダ
４２６は、終了フラグおよびシーケンス制御部４６から
の累乗演算命令を受け、カウンタ４２８の制御を行な
う。カウンタ４２８は、デコーダ４２６からの信号を受
け、カウント値Ｃ２をセットする。デコーダ４７２は、
カウンタ４２８より出力されるカウント値Ｃ２およびｅ
レジスタ３９０の小数領域ｅｆの値を受け、ｅｆの各ビ
ットのチェックを行ないながら、ＳＱＲＴ２９４の入力
データＳを選択するための平方根演算入力選択信号４１
０ならびにＭＰＹ７４の入力データＳ１を選択するため
の乗算入力選択信号４５４をそれぞれ出力する。また、
ＳＱＲＴ２９４の演算結果ＹＳをｔｓレジスタ３９６に
書込むための書込み信号４０４を出力する。また、処理
が終了したことを示す終了フラグをシーケンス制御部４
６へ送信する。ＯＲゲート４７４は、デコーダ４７０お
よび４７２よりそれぞれ出力される信号を受け、ＭＰＹ
７４の演算結果ＹＭをｙレジスタ８０に書込むための書
込み信号４５６およびＭＰＹ７４の演算フラグＦをｆレ
ジスタ８４に書込むための書込み信号４６０を信号線４
８０より出力する。ＯＲゲート４７６は、デコーダ４７
０および４７２よりそれぞれ出力される信号を受け、Ｍ
ＰＹ７４の入力データＳ１を選択するための乗算入力選
択信号４５４を信号線４８２より出力する。ＯＲゲート
４７８は、デコーダ４７０および４７２よりそれぞれ出
力される信号を受け、ＭＰＹ７４の入力データＳ０を選
択するための乗算入力選択信号４５４を信号線４８４よ
り出力する。
【０１４７】デコーダ４７０は、図４に示すデコーダ９
４の構成において、ｅレジスタ７８の値の代わりにｅレ
ジスタ３９０の整数領域ｅｉの値を用い、カウンタ９２
の出力Ｃの代わりにカウンタ４２２の出力Ｃ１を用い、
信号線２Ａ１の値を終了フラグの値とし、信号線２Ａ２
の値をＯＲゲート４７４の入力とし、信号線２Ａ３の値
をｔｍレジスタ３９４への書込み信号４５８とし、信号
線２Ａ４の値をＳ１としてｔｍレジスタ３９４の値を選
択するための選択信号とし、信号線２Ａ５の値をＳ１と
してｘレジスタ７６の値を選択するための選択信号と
し、信号線２Ａ６の値をＯＲゲート４７６の入力とし、
信号線２Ａ７の値をＳ０としてｔｍレジスタ３９４の値
を選択するための信号とし、信号線２Ａ８の値をＯＲゲ
ート４７８の入力とし、信号線２Ａ９の値をＳ０として
ｘレジスタ７６値を選択するための選択信号とし、信号
線２Ａａの値をＳ０として固定値１を選択するための選
択信号とする。
４の構成において、ｅレジスタ７８の値の代わりにｅレ
ジスタ３９０の整数領域ｅｉの値を用い、カウンタ９２
の出力Ｃの代わりにカウンタ４２２の出力Ｃ１を用い、
信号線２Ａ１の値を終了フラグの値とし、信号線２Ａ２
の値をＯＲゲート４７４の入力とし、信号線２Ａ３の値
をｔｍレジスタ３９４への書込み信号４５８とし、信号
線２Ａ４の値をＳ１としてｔｍレジスタ３９４の値を選
択するための選択信号とし、信号線２Ａ５の値をＳ１と
してｘレジスタ７６の値を選択するための選択信号と
し、信号線２Ａ６の値をＯＲゲート４７６の入力とし、
信号線２Ａ７の値をＳ０としてｔｍレジスタ３９４の値
を選択するための信号とし、信号線２Ａ８の値をＯＲゲ
ート４７８の入力とし、信号線２Ａ９の値をＳ０として
ｘレジスタ７６値を選択するための選択信号とし、信号
線２Ａａの値をＳ０として固定値１を選択するための選
択信号とする。
【０１４８】デコーダ４５２は、図１１に示すデコーダ
３２４の構成において、ｅレジスタ２９０の値の代わり
にｅレジスタ３９０の小数領域ｅｆの値を用い、カウン
タ３２２の出力Ｃの代わりにカウンタ４２８の出力Ｃ２
を用い、信号線２Ｂ２の値をｔｓレジスタ３９６への書
込み信号４０４とし、信号線２Ｂ３の値をＯＲゲート４
７４の入力とし、信号線２Ｂ４の値をＳ１としてｔｓレ
ジスタ３９６の値を選択するための選択信号とし、信号
線２Ｂ５の値をＯＲゲート４７６の値とし、信号線２Ｂ
７の値をＳとしてｔｓレジスタ３９６の値を選択するた
めの選択信号とし、信号線２Ｂ６および２Ｂ８の値は用
いない。
３２４の構成において、ｅレジスタ２９０の値の代わり
にｅレジスタ３９０の小数領域ｅｆの値を用い、カウン
タ３２２の出力Ｃの代わりにカウンタ４２８の出力Ｃ２
を用い、信号線２Ｂ２の値をｔｓレジスタ３９６への書
込み信号４０４とし、信号線２Ｂ３の値をＯＲゲート４
７４の入力とし、信号線２Ｂ４の値をＳ１としてｔｓレ
ジスタ３９６の値を選択するための選択信号とし、信号
線２Ｂ５の値をＯＲゲート４７６の値とし、信号線２Ｂ
７の値をＳとしてｔｓレジスタ３９６の値を選択するた
めの選択信号とし、信号線２Ｂ６および２Ｂ８の値は用
いない。
【０１４９】累乗演算制御部４４６より出力される乗算
入力選択信号４５４は、上述した信号線２Ａ４、２Ａ
５、２Ａ７、２Ａ９、２Ａａ、２Ｂ４、４８２および４
８４よりなる。累乗演算制御部４４６より出力される平
方根演算入力選択信号４１０は、上述した信号線２Ｂ７
および２Ｂ９よりなる。
入力選択信号４５４は、上述した信号線２Ａ４、２Ａ
５、２Ａ７、２Ａ９、２Ａａ、２Ｂ４、４８２および４
８４よりなる。累乗演算制御部４４６より出力される平
方根演算入力選択信号４１０は、上述した信号線２Ｂ７
および２Ｂ９よりなる。
【０１５０】次に、各部の動作説明を行なう。累乗演算
制御部４４６は、シーケンス制御部４６からの累乗演算
命令をデコーダ４２０および４２６でそれぞれ受け、カ
ウンタ４２２からｅレジスタ３９０の整数領域ｅｉの値
に対する累乗演算のカウント値Ｃ１を出力し、カウンタ
４２８からｅレジスタ３９０の小数領域ｅｆの値に対す
る累乗演算のカウント値Ｃ２を出力する。
制御部４４６は、シーケンス制御部４６からの累乗演算
命令をデコーダ４２０および４２６でそれぞれ受け、カ
ウンタ４２２からｅレジスタ３９０の整数領域ｅｉの値
に対する累乗演算のカウント値Ｃ１を出力し、カウンタ
４２８からｅレジスタ３９０の小数領域ｅｆの値に対す
る累乗演算のカウント値Ｃ２を出力する。
【０１５１】デコーダ４７０および４７２の動作は、そ
れぞれ図４および図１１に示すデコーダ９４および３２
４と同様であるので、ここでは繰返さない。
れぞれ図４および図１１に示すデコーダ９４および３２
４と同様であるので、ここでは繰返さない。
【０１５２】図２０および２１を参照して、演算プロセ
ッサ４４０の処理の流れについて説明する。ｅレジスタ
３９０の整数領域ｅｉおよび小数領域ｅｆはそれぞれ８
ビットで構成されているものとする。また、カウンタ４
２２の出力するカウント値Ｃ１は、処理のステップ数に
対応している。カウンタ４２８の出力するカウント値Ｃ
２に１４を足したものが、処理のステップ数に対応す
る。ｘレジスタ７６の値をｘとし、ｅレジスタ３９０の
値をｅとし、ｅレジスタ３９０の整数領域ｅｉの値をｅ
ｉとし、ｅレジスタ３９０の小数領域ｅｆの値をｅｆと
する。ステップ１からステップ１５では、ｘeiを求め、
その値をｙレジスタ８０に記憶する。ステップ１５から
ステップ２３では、ｘefを求める。その際、ｙレジスタ
８０に記憶されている値ｘeiとｘefとを掛け合わせ、そ
の値ｘei+ef （＝ｘe ）をｙレジスタ８０に記憶する。
ッサ４４０の処理の流れについて説明する。ｅレジスタ
３９０の整数領域ｅｉおよび小数領域ｅｆはそれぞれ８
ビットで構成されているものとする。また、カウンタ４
２２の出力するカウント値Ｃ１は、処理のステップ数に
対応している。カウンタ４２８の出力するカウント値Ｃ
２に１４を足したものが、処理のステップ数に対応す
る。ｘレジスタ７６の値をｘとし、ｅレジスタ３９０の
値をｅとし、ｅレジスタ３９０の整数領域ｅｉの値をｅ
ｉとし、ｅレジスタ３９０の小数領域ｅｆの値をｅｆと
する。ステップ１からステップ１５では、ｘeiを求め、
その値をｙレジスタ８０に記憶する。ステップ１５から
ステップ２３では、ｘefを求める。その際、ｙレジスタ
８０に記憶されている値ｘeiとｘefとを掛け合わせ、そ
の値ｘei+ef （＝ｘe ）をｙレジスタ８０に記憶する。
【０１５３】ステップ１から１５の処理は、図５の処理
と同様であるため、ここではその詳細な説明は繰返さな
い。
と同様であるため、ここではその詳細な説明は繰返さな
い。
【０１５４】ステップ１６から２３の処理は、図１３の
処理と同様であるため、ここではその詳細な説明は繰返
さない。なおステップ１６でＳ０として固定値１を選択
する代わりに、ｙレジスタ８０の値を用いているのは、
Ｓ１にｘeiを掛け合わせるためである。ここではｅレジ
スタ３９０の小数領域ｅｆのＭＳＢは、第７ビットより
始まるものとする。
処理と同様であるため、ここではその詳細な説明は繰返
さない。なおステップ１６でＳ０として固定値１を選択
する代わりに、ｙレジスタ８０の値を用いているのは、
Ｓ１にｘeiを掛け合わせるためである。ここではｅレジ
スタ３９０の小数領域ｅｆのＭＳＢは、第７ビットより
始まるものとする。
【０１５５】以上のようにこの演算プロセッサ４４０で
は、累乗演算を乗算器による整数累乗演算と平方根演算
器による小数累乗演算との入力データ生成を並列に実行
し、整数累乗演算が終了直後に同じ乗算器を用いて、整
数累乗演算結果と平方根演算結果との累乗演算を行なう
ことを指数データのビットチェックにより制御して実現
しているので、指数が実数である累乗演算を高速に実行
することができる。 ［実施の形態６］図２２から２７を参照して、本発明の
第６の実施の形態に係る演算プロセッサ４９０について
説明する。
は、累乗演算を乗算器による整数累乗演算と平方根演算
器による小数累乗演算との入力データ生成を並列に実行
し、整数累乗演算が終了直後に同じ乗算器を用いて、整
数累乗演算結果と平方根演算結果との累乗演算を行なう
ことを指数データのビットチェックにより制御して実現
しているので、指数が実数である累乗演算を高速に実行
することができる。 ［実施の形態６］図２２から２７を参照して、本発明の
第６の実施の形態に係る演算プロセッサ４９０について
説明する。
【０１５６】演算プロセッサ４９０は、図９において、
演算装置２７４の代わりに演算装置４９２を用い、演算
装置制御部２７４の代わりに演算装置制御部４９４を用
い、累乗演算制御部２７６の代わりに累乗演算制御部４
９６を用い、ＭＰＹＵ２８０の代わりにＭＰＹＵ４４８
を用い、ＳＱＲＴＵ２７８の代わりにＳＱＲＴＵ４９８
を用い、レジスタファイル５４の代わりにレジスタファ
イル３７１を用いたものである。
演算装置２７４の代わりに演算装置４９２を用い、演算
装置制御部２７４の代わりに演算装置制御部４９４を用
い、累乗演算制御部２７６の代わりに累乗演算制御部４
９６を用い、ＭＰＹＵ２８０の代わりにＭＰＹＵ４４８
を用い、ＳＱＲＴＵ２７８の代わりにＳＱＲＴＵ４９８
を用い、レジスタファイル５４の代わりにレジスタファ
イル３７１を用いたものである。
【０１５７】演算装置制御部４９４は、シーケンス制御
部４６から命令を受け、実数指数を整数指数と小数指数
とに分割して累乗演算を行なうための制御を行なうため
の累乗演算制御部４９６を含む。
部４６から命令を受け、実数指数を整数指数と小数指数
とに分割して累乗演算を行なうための制御を行なうため
の累乗演算制御部４９６を含む。
【０１５８】図２２を参照して、ＳＱＲＴＵ４９８は、
実施の形態４で説明したＳＱＲＴＵ３８０に加え、ｔｓ
レジスタ３９６の出力を複数個記憶するための複数のレ
ジスタを含むレジスタ群５１４と、累乗演算制御部４９
６より出力されるレジスタ選択信号５０４に従ってｔｓ
レジスタ３９６の出力を記憶するためのレジスタ群５１
４のレジスタを選択するためのレジスタ選択器５００
と、累乗演算制御部４９６より出力されるレジスタ選択
信号５０６に従ってレジスタ群５０８の中の１つのレジ
スタを選択し記憶内容を出力するためのレジスタ選択器
５０２とを含む。レジスタ群５０８は、ｔｓ０レジスタ
５０８、ｔｓ１レジスタ５１０からｔｓｋレジスタ５１
２までの（ｋ＋１）個のレジスタを含む。
実施の形態４で説明したＳＱＲＴＵ３８０に加え、ｔｓ
レジスタ３９６の出力を複数個記憶するための複数のレ
ジスタを含むレジスタ群５１４と、累乗演算制御部４９
６より出力されるレジスタ選択信号５０４に従ってｔｓ
レジスタ３９６の出力を記憶するためのレジスタ群５１
４のレジスタを選択するためのレジスタ選択器５００
と、累乗演算制御部４９６より出力されるレジスタ選択
信号５０６に従ってレジスタ群５０８の中の１つのレジ
スタを選択し記憶内容を出力するためのレジスタ選択器
５０２とを含む。レジスタ群５０８は、ｔｓ０レジスタ
５０８、ｔｓ１レジスタ５１０からｔｓｋレジスタ５１
２までの（ｋ＋１）個のレジスタを含む。
【０１５９】ＭＰＹＵ４４８およびレジスタファイル３
７１の構成は、それぞれ実施の形態５および４に示した
ものと同様であるため、ここではその詳細な説明は繰返
さない。また他の構成部分について、他の実施の形態で
既に説明したものについては、それらと同一の参照符号
を付すこととし、それらの詳細な説明は繰返さない。
７１の構成は、それぞれ実施の形態５および４に示した
ものと同様であるため、ここではその詳細な説明は繰返
さない。また他の構成部分について、他の実施の形態で
既に説明したものについては、それらと同一の参照符号
を付すこととし、それらの詳細な説明は繰返さない。
【０１６０】図２３を参照して、累乗演算制御部４９６
は、デコーダ５１９、５２０、５２２および５２４と、
カウンタ４２２および４２８とを含む。デコーダ５１９
は、シーケンス制御部４６からの累乗演算命令を受け、
カウンタ４２２の制御を行なう。カウンタ４２２は、デ
コーダ５１９からの信号を受け、カウント値Ｃ１をセッ
トする。デコーダ５２２は、カウンタ４２２より出力さ
れるカウント値Ｃ１およびｅレジスタ３９０の整数領域
ｅｉの値を受け、ｅｉの各ビットのチェックを行ないな
がら、ＭＰＹ７４の入力データＳ０およびＳ１を選択す
るための乗算入力選択信号４５４を出力する。また、Ｍ
ＰＹ７４の演算結果ＹＭをｙレジスタ８０およびｔｍレ
ジスタ３９４に書込むための書込み信号４５６および４
５８をそれぞれ出力する。また、レジスタ選択信号５０
４を出力する。デコーダ５２０は、シーケンス制御部４
６からの累乗演算命令を受け、カウンタ４２８の制御を
行なう。カウンタ４２８は、デコーダ５２０からの信号
を受け、カウント値Ｃ２をセットする。デコーダ５２４
は、カウンタ４２８より出力されるカウント値Ｃ２およ
びｅレジスタ３９０の小数領域ｅｆの値を受け、ｅｆの
各ビットのチェックを行ないながら、ＳＱＲＴ２９４の
入力データＳを選択するための平方根演算入力選択信号
４１０を出力する。また、ＳＱＲＴ２９４の演算結果Ｙ
Ｓをｔｓレジスタ３９６に書込むための書込み信号４０
４を出力する。また、レジスタ選択信号５０６を出力す
る。
は、デコーダ５１９、５２０、５２２および５２４と、
カウンタ４２２および４２８とを含む。デコーダ５１９
は、シーケンス制御部４６からの累乗演算命令を受け、
カウンタ４２２の制御を行なう。カウンタ４２２は、デ
コーダ５１９からの信号を受け、カウント値Ｃ１をセッ
トする。デコーダ５２２は、カウンタ４２２より出力さ
れるカウント値Ｃ１およびｅレジスタ３９０の整数領域
ｅｉの値を受け、ｅｉの各ビットのチェックを行ないな
がら、ＭＰＹ７４の入力データＳ０およびＳ１を選択す
るための乗算入力選択信号４５４を出力する。また、Ｍ
ＰＹ７４の演算結果ＹＭをｙレジスタ８０およびｔｍレ
ジスタ３９４に書込むための書込み信号４５６および４
５８をそれぞれ出力する。また、レジスタ選択信号５０
４を出力する。デコーダ５２０は、シーケンス制御部４
６からの累乗演算命令を受け、カウンタ４２８の制御を
行なう。カウンタ４２８は、デコーダ５２０からの信号
を受け、カウント値Ｃ２をセットする。デコーダ５２４
は、カウンタ４２８より出力されるカウント値Ｃ２およ
びｅレジスタ３９０の小数領域ｅｆの値を受け、ｅｆの
各ビットのチェックを行ないながら、ＳＱＲＴ２９４の
入力データＳを選択するための平方根演算入力選択信号
４１０を出力する。また、ＳＱＲＴ２９４の演算結果Ｙ
Ｓをｔｓレジスタ３９６に書込むための書込み信号４０
４を出力する。また、レジスタ選択信号５０６を出力す
る。
【０１６１】図２４を参照して、デコーダ５２２は、Ｍ
ＰＹ７４の入力データＳ０を選択するための乗算入力選
択信号４５４を生成するための乗算入力選択信号第１生
成部５３６と、ＭＰＹ７４の入力データＳ１を選択する
ための乗算入力選択信号４５４を生成するための乗算入
力選択信号第２生成部５３８と、書込み信号４５８を生
成するための書込み信号第１生成部５４０と、書込み信
号４５６および４６０を生成するための書込み信号第２
生成部５４２と、カウンタ４２２の値に応じて信号を出
力するためのデコーダ５３２と、デコーダ５３２より出
力される信号に応じてｅレジスタ３９０の指定のビット
の値を出力するための指数ビットデータ選択器５３４と
を含む。
ＰＹ７４の入力データＳ０を選択するための乗算入力選
択信号４５４を生成するための乗算入力選択信号第１生
成部５３６と、ＭＰＹ７４の入力データＳ１を選択する
ための乗算入力選択信号４５４を生成するための乗算入
力選択信号第２生成部５３８と、書込み信号４５８を生
成するための書込み信号第１生成部５４０と、書込み信
号４５６および４６０を生成するための書込み信号第２
生成部５４２と、カウンタ４２２の値に応じて信号を出
力するためのデコーダ５３２と、デコーダ５３２より出
力される信号に応じてｅレジスタ３９０の指定のビット
の値を出力するための指数ビットデータ選択器５３４と
を含む。
【０１６２】乗算入力選択信号第１生成部５３６は、カ
ウンタ４２２に接続され、カウント値Ｃ１と１とを比較
し、カウント値Ｃ１が１であれば１を出力し、Ｃ１が１
以外であれば０を出力するための比較器５４４と、カウ
ンタ４２２に接続され、カウント値Ｃ１と２とを比較
し、カウントＣ１が２であれば１を出力し、Ｃ１が２以
外であれば０を出力するための比較器５４６と、カウン
タ４２２に接続され、カウント値Ｃ１が１６以上であれ
ば１を出力し、Ｃ１が１５以下であれば０を出力するた
めの比較器５４８と、比較器５４４に接続されたＮＯＴ
ゲート５５０と、比較器５４６に接続されたＮＯＴゲー
ト５５４と、比較器５４８に接続されたＮＯＴゲート５
５２および５５６と、ＮＯＴゲート５５０および５５２
ならびにカウンタ４２２に接続され、ＮＯＴゲート５５
０および５５２のそれぞれの出力値ならびにカウント値
Ｃ１の０ビット目の値間の論理積を求め、その値を出力
するためのＡＮＤゲート５６０と、ＮＯＴゲート５５
４、５５６および５５８にそれぞれ接続されたＡＮＤゲ
ート５６２と、比較器５４８およびＡＮＤゲート５６０
にそれぞれ接続されたＯＲゲート５６４とを含む。
ウンタ４２２に接続され、カウント値Ｃ１と１とを比較
し、カウント値Ｃ１が１であれば１を出力し、Ｃ１が１
以外であれば０を出力するための比較器５４４と、カウ
ンタ４２２に接続され、カウント値Ｃ１と２とを比較
し、カウントＣ１が２であれば１を出力し、Ｃ１が２以
外であれば０を出力するための比較器５４６と、カウン
タ４２２に接続され、カウント値Ｃ１が１６以上であれ
ば１を出力し、Ｃ１が１５以下であれば０を出力するた
めの比較器５４８と、比較器５４４に接続されたＮＯＴ
ゲート５５０と、比較器５４６に接続されたＮＯＴゲー
ト５５４と、比較器５４８に接続されたＮＯＴゲート５
５２および５５６と、ＮＯＴゲート５５０および５５２
ならびにカウンタ４２２に接続され、ＮＯＴゲート５５
０および５５２のそれぞれの出力値ならびにカウント値
Ｃ１の０ビット目の値間の論理積を求め、その値を出力
するためのＡＮＤゲート５６０と、ＮＯＴゲート５５
４、５５６および５５８にそれぞれ接続されたＡＮＤゲ
ート５６２と、比較器５４８およびＡＮＤゲート５６０
にそれぞれ接続されたＯＲゲート５６４とを含む。
【０１６３】乗算入力選択信号第２生成部５３８は、指
数ビットデータ選択器５３４に接続されたＮＯＴゲート
５６８と、カウンタ４２２に接続され、カウント値Ｃ１
の０ビット目の値の否定値を求め、その値を出力するた
めのＮＯＴゲート５６６と、比較器５４８に接続された
ＮＯＴゲート５７０と、比較器５４４に接続されたＮＯ
Ｔゲート５７２と、比較器５４６に接続されたＮＯＴゲ
ート５７４と、カウンタ４２２およびＮＯＴゲート５６
８にそれぞれ接続され、それぞれの値間の論理積を出力
するためのＡＮＤゲート５８２と、比較器５４４および
指数ビットデータ選択器５３４にそれぞれ接続されたＡ
ＮＤゲート５７６と、ＡＮＤゲート５７６および比較器
５４６にそれぞれ接続されたＯＲゲート５８６と、ＮＯ
Ｔゲート５６６および指数ビットデータ選択器５３４に
接続されたＯＲゲート５８４と、ＮＯＴゲート５７０、
５７２および５７４ならびにＯＲゲート５８４に接続さ
れたＡＮＤゲート５７８と、比較器５７８および指数ビ
ットデータ選択器５３４にそれぞれ接続されたＡＮＤゲ
ート５８０とを含む。
数ビットデータ選択器５３４に接続されたＮＯＴゲート
５６８と、カウンタ４２２に接続され、カウント値Ｃ１
の０ビット目の値の否定値を求め、その値を出力するた
めのＮＯＴゲート５６６と、比較器５４８に接続された
ＮＯＴゲート５７０と、比較器５４４に接続されたＮＯ
Ｔゲート５７２と、比較器５４６に接続されたＮＯＴゲ
ート５７４と、カウンタ４２２およびＮＯＴゲート５６
８にそれぞれ接続され、それぞれの値間の論理積を出力
するためのＡＮＤゲート５８２と、比較器５４４および
指数ビットデータ選択器５３４にそれぞれ接続されたＡ
ＮＤゲート５７６と、ＡＮＤゲート５７６および比較器
５４６にそれぞれ接続されたＯＲゲート５８６と、ＮＯ
Ｔゲート５６６および指数ビットデータ選択器５３４に
接続されたＯＲゲート５８４と、ＮＯＴゲート５７０、
５７２および５７４ならびにＯＲゲート５８４に接続さ
れたＡＮＤゲート５７８と、比較器５７８および指数ビ
ットデータ選択器５３４にそれぞれ接続されたＡＮＤゲ
ート５８０とを含む。
【０１６４】書込み信号第１生成部５４０は、カウンタ
４２２に接続され、カウント値Ｃ１の０ビット目の値の
否定値を求め、その値を出力するためのＮＯＴゲート５
９０と、比較器５４８に接続されたＮＯＴゲート５８８
と、ＮＯＴゲート５８８および５９０にそれぞれ接続さ
れたＡＮＤゲート５９２とを含む。
４２２に接続され、カウント値Ｃ１の０ビット目の値の
否定値を求め、その値を出力するためのＮＯＴゲート５
９０と、比較器５４８に接続されたＮＯＴゲート５８８
と、ＮＯＴゲート５８８および５９０にそれぞれ接続さ
れたＡＮＤゲート５９２とを含む。
【０１６５】書込み信号第２生成部５４２は、カウンタ
４２２および比較器５４８に接続され、カウント値Ｃ１
の０ビット目の値および比較器５４８の出力値間の論理
和を求め、その値を出力するためのＯＲゲート５９４を
含む。
４２２および比較器５４８に接続され、カウント値Ｃ１
の０ビット目の値および比較器５４８の出力値間の論理
和を求め、その値を出力するためのＯＲゲート５９４を
含む。
【０１６６】図２５を参照して、デコーダ５２４は、カ
ウンタ４２８に接続され、カウント値Ｃ２と１とを比較
し、Ｃ２が１であれば１を出力し、Ｃ２が１以外であれ
ば０を出力するための比較器６００と、比較器６００に
接続されたＮＯＴゲート６０２と、カウンタ４２８に接
続され、カウント値Ｃ２と０とを比較し、Ｃ２が０以外
であれば１を出力し、Ｃ２が０であれば０を出力するた
めの比較器６０４と、カウンタ４２８に接続され、カウ
ント値Ｃ２に応じて各種のレジスタ選択信号５０４を出
力するためのデコーダ６０６とを含む。
ウンタ４２８に接続され、カウント値Ｃ２と１とを比較
し、Ｃ２が１であれば１を出力し、Ｃ２が１以外であれ
ば０を出力するための比較器６００と、比較器６００に
接続されたＮＯＴゲート６０２と、カウンタ４２８に接
続され、カウント値Ｃ２と０とを比較し、Ｃ２が０以外
であれば１を出力し、Ｃ２が０であれば０を出力するた
めの比較器６０４と、カウンタ４２８に接続され、カウ
ント値Ｃ２に応じて各種のレジスタ選択信号５０４を出
力するためのデコーダ６０６とを含む。
【０１６７】次に各部の動作説明を行なう。以下、ｅレ
ジスタ３９０の整数領域ｅｉおよび小数領域ｅｆはそれ
ぞれ８ビットで構成されるものとする。
ジスタ３９０の整数領域ｅｉおよび小数領域ｅｆはそれ
ぞれ８ビットで構成されるものとする。
【０１６８】累乗演算制御部４９６は、シーケンス制御
部４６からの累乗演算命令をデコーダ５１９および５２
０でそれぞれ受け、カウンタ４２２からＭＰＹ７４の演
算回数を示し、かつ演算を制御するためのカウント値Ｃ
１を出力し、カウンタ４２８からＳＱＲＴ２９４の演算
回数を示し、かつ演算を制御するためのカウント値Ｃ２
を出力する。
部４６からの累乗演算命令をデコーダ５１９および５２
０でそれぞれ受け、カウンタ４２２からＭＰＹ７４の演
算回数を示し、かつ演算を制御するためのカウント値Ｃ
１を出力し、カウンタ４２８からＳＱＲＴ２９４の演算
回数を示し、かつ演算を制御するためのカウント値Ｃ２
を出力する。
【０１６９】デコーダ５３０の動作説明を行なう。レジ
スタ群５０８に含まれるレジスタの個数を８とする。デ
コーダ５３０は、カウント値Ｃ１が１６以上のとき、レ
ジスタ群５１４から（Ｃ１−１６）番目のレジスタを選
択し、その値を出力するためのレジスタ選択信号５０６
をレジスタ選択器５０２に与える。
スタ群５０８に含まれるレジスタの個数を８とする。デ
コーダ５３０は、カウント値Ｃ１が１６以上のとき、レ
ジスタ群５１４から（Ｃ１−１６）番目のレジスタを選
択し、その値を出力するためのレジスタ選択信号５０６
をレジスタ選択器５０２に与える。
【０１７０】デコーダ５３２および指数ビットデータ選
択器５３４の動作説明を行なう。デコーダ５３２は、カ
ウント値Ｃ１を受け、指数ビットデータ選択器５３４よ
りｅレジスタ３９０の各ビットの値を出力するための信
号を出力する。その信号は、カウント値Ｃ１が１から１
５の時には、ｅレジスタ３９０の整数領域ｅｉの（Ｃ１
−１）／２ビット目の値を出力するための信号である。
カウント値Ｃ１が１６から２３の時には、ｅレジスタ３
９０の小数領域ｅｆの（２３−Ｃ１）ビット目の値を出
力するための信号である。
択器５３４の動作説明を行なう。デコーダ５３２は、カ
ウント値Ｃ１を受け、指数ビットデータ選択器５３４よ
りｅレジスタ３９０の各ビットの値を出力するための信
号を出力する。その信号は、カウント値Ｃ１が１から１
５の時には、ｅレジスタ３９０の整数領域ｅｉの（Ｃ１
−１）／２ビット目の値を出力するための信号である。
カウント値Ｃ１が１６から２３の時には、ｅレジスタ３
９０の小数領域ｅｆの（２３−Ｃ１）ビット目の値を出
力するための信号である。
【０１７１】乗算入力選択信号第１生成部５３６の動作
説明を行なう。ＡＮＤゲート５６０は、カウント値Ｃ１
が１以外で、カウント値Ｃ１が１５以下で、かつカウン
ト値Ｃ１が奇数のとき１を出力する。ＯＲゲート５６４
は、カウント値Ｃ１が１６以上か、またはＡＮＤゲート
５６０の出力が１のとき１となる。ＡＮＤゲート５６２
は、カウント値Ｃ１が偶数で、カウント値Ｃ１が１５以
下で、かつカウント値Ｃ１が２以外のとき１を出力す
る。よって、乗算入力選択信号第１生成部５３６は、カ
ウント値Ｃ１が１のときＳ０として１を選択するための
信号を出力し、カウント値Ｃ１が２のときＳ０としてｘ
レジスタ７６の値を選択するための信号を出力する。ま
た、カウント値Ｃ１が１６以上、またはカウント値Ｃ１
が３以上１５以下の奇数のときＳ０としてｙレジスタ８
０の値を選択するための信号を出力する。また、カウン
ト値Ｃ１が４以上１４以下の偶数のときＳ０としてｙレ
ジスタ８０を選択するための信号を出力する。
説明を行なう。ＡＮＤゲート５６０は、カウント値Ｃ１
が１以外で、カウント値Ｃ１が１５以下で、かつカウン
ト値Ｃ１が奇数のとき１を出力する。ＯＲゲート５６４
は、カウント値Ｃ１が１６以上か、またはＡＮＤゲート
５６０の出力が１のとき１となる。ＡＮＤゲート５６２
は、カウント値Ｃ１が偶数で、カウント値Ｃ１が１５以
下で、かつカウント値Ｃ１が２以外のとき１を出力す
る。よって、乗算入力選択信号第１生成部５３６は、カ
ウント値Ｃ１が１のときＳ０として１を選択するための
信号を出力し、カウント値Ｃ１が２のときＳ０としてｘ
レジスタ７６の値を選択するための信号を出力する。ま
た、カウント値Ｃ１が１６以上、またはカウント値Ｃ１
が３以上１５以下の奇数のときＳ０としてｙレジスタ８
０の値を選択するための信号を出力する。また、カウン
ト値Ｃ１が４以上１４以下の偶数のときＳ０としてｙレ
ジスタ８０を選択するための信号を出力する。
【０１７２】乗算入力選択信号第２生成部５３８の動作
説明を行なう。ＡＮＤゲート５８２は、カウント値Ｃ１
が奇数で、かつ指数ビットデータ選択器５３４より出力
される値が０のとき１を出力する。ＡＮＤゲート５７６
は、指数ビットデータ選択器５３４より出力される値が
１で、かつカウント値Ｃ１が１のとき１を出力する。Ｏ
Ｒゲート５８６は、ＡＮＤゲート５７６の出力が１か、
またはカウント値Ｃ１が２のとき１を出力する。ＯＲゲ
ート５８４は、指数ビットデータ選択器５３４より出力
される値が１か、またはカウント値Ｃ１が偶数のとき１
を出力する。ＡＮＤゲート５７８は、ＯＲゲート５８４
の出力が１で、カウント値Ｃ１が２以外で、カウント値
Ｃ１の値が１以外で、かつカウント値Ｃ１が１５以下の
とき１を出力する。よって、乗算入力選択信号第２生成
部５３８は、カウント値Ｃ１が奇数で、かつ指数ビット
データ選択器５３４より出力される値が０のときＳ１と
して固定値１を選択するための信号を出力する。また、
カウント値Ｃ１が１かつ指数ビットデータ選択器５３４
より出力される値が１か、またはカウント値Ｃ１が２の
ときＳ１としてｘレジスタ７６の値を選択するための信
号を出力する。また、カウント値Ｃ１が３以上１５以下
の奇数で、かつ指数ビットデータ選択器５３４より出力
される値が１か、またはカウント値Ｃ１が３以上１４以
下の偶数のとき、Ｓ１としてｔｍレジスタ３９４の値を
選択するための信号を出力する。また、カウント値Ｃ１
が１６以上で、かつ指数ビットデータ選択器５３４より
出力される値が１のとき、Ｓ１としてレジスタ選択信号
５０６に従ってレジスタ選択器５０２より出力される値
を選択する信号を出力する。乗算入力選択信号４５４
は、乗算入力選択信号第１生成部５３６および乗算入力
選択信号第２生成部５３８より出力される信号をまとめ
たものを指す。
説明を行なう。ＡＮＤゲート５８２は、カウント値Ｃ１
が奇数で、かつ指数ビットデータ選択器５３４より出力
される値が０のとき１を出力する。ＡＮＤゲート５７６
は、指数ビットデータ選択器５３４より出力される値が
１で、かつカウント値Ｃ１が１のとき１を出力する。Ｏ
Ｒゲート５８６は、ＡＮＤゲート５７６の出力が１か、
またはカウント値Ｃ１が２のとき１を出力する。ＯＲゲ
ート５８４は、指数ビットデータ選択器５３４より出力
される値が１か、またはカウント値Ｃ１が偶数のとき１
を出力する。ＡＮＤゲート５７８は、ＯＲゲート５８４
の出力が１で、カウント値Ｃ１が２以外で、カウント値
Ｃ１の値が１以外で、かつカウント値Ｃ１が１５以下の
とき１を出力する。よって、乗算入力選択信号第２生成
部５３８は、カウント値Ｃ１が奇数で、かつ指数ビット
データ選択器５３４より出力される値が０のときＳ１と
して固定値１を選択するための信号を出力する。また、
カウント値Ｃ１が１かつ指数ビットデータ選択器５３４
より出力される値が１か、またはカウント値Ｃ１が２の
ときＳ１としてｘレジスタ７６の値を選択するための信
号を出力する。また、カウント値Ｃ１が３以上１５以下
の奇数で、かつ指数ビットデータ選択器５３４より出力
される値が１か、またはカウント値Ｃ１が３以上１４以
下の偶数のとき、Ｓ１としてｔｍレジスタ３９４の値を
選択するための信号を出力する。また、カウント値Ｃ１
が１６以上で、かつ指数ビットデータ選択器５３４より
出力される値が１のとき、Ｓ１としてレジスタ選択信号
５０６に従ってレジスタ選択器５０２より出力される値
を選択する信号を出力する。乗算入力選択信号４５４
は、乗算入力選択信号第１生成部５３６および乗算入力
選択信号第２生成部５３８より出力される信号をまとめ
たものを指す。
【０１７３】書込み信号第１生成部５４０の動作説明を
行なう。ＡＮＤゲート５９２は、カウント値Ｃ１が１５
以下で、かつカウント値Ｃ１が偶数のとき１を出力す
る。よって、書込み信号第１生成部５４０は、カウント
値Ｃ１が１４以下の偶数のとき書込み信号４５８をアク
ティブにする。
行なう。ＡＮＤゲート５９２は、カウント値Ｃ１が１５
以下で、かつカウント値Ｃ１が偶数のとき１を出力す
る。よって、書込み信号第１生成部５４０は、カウント
値Ｃ１が１４以下の偶数のとき書込み信号４５８をアク
ティブにする。
【０１７４】書込み信号第２生成部５４２の動作説明を
行なう。ＯＲゲート５９４は、カウント値Ｃ１が１６以
上か、またはカウント値Ｃが奇数のとき１を出力する。
よって、書込み信号第２生成部５４２は、そのようなと
きに書込み信号４５６および４６０をアクティブにす
る。
行なう。ＯＲゲート５９４は、カウント値Ｃ１が１６以
上か、またはカウント値Ｃが奇数のとき１を出力する。
よって、書込み信号第２生成部５４２は、そのようなと
きに書込み信号４５６および４６０をアクティブにす
る。
【０１７５】デコーダ５２４の動作説明を行なう。図２
５を参照して、デコーダ６０６は、カウント値Ｃ２が２
以上かつ９以下のとき、ｔｓレジスタ３９６の出力を書
込むためのレジスタとして、レジスタ群５１４の中から
（Ｃ２−２）番目のレジスタを選択するためのレジスタ
選択信号５０４を出力する。また、カウント値Ｃ２が１
のときは、Ｓとしてｘレジスタ７６の値を選択するため
の信号を出力する。カウント値Ｃ２が１以外のときは、
Ｓとしてｔｓレジスタ３９６の値を選択するための信号
を出力する。平方根演算入力選択信号４１０は、これら
２つの信号をまとめたものを指す。また、Ｃ２が１以上
のときは、書込み信号４０４をアクティブにする。
５を参照して、デコーダ６０６は、カウント値Ｃ２が２
以上かつ９以下のとき、ｔｓレジスタ３９６の出力を書
込むためのレジスタとして、レジスタ群５１４の中から
（Ｃ２−２）番目のレジスタを選択するためのレジスタ
選択信号５０４を出力する。また、カウント値Ｃ２が１
のときは、Ｓとしてｘレジスタ７６の値を選択するため
の信号を出力する。カウント値Ｃ２が１以外のときは、
Ｓとしてｔｓレジスタ３９６の値を選択するための信号
を出力する。平方根演算入力選択信号４１０は、これら
２つの信号をまとめたものを指す。また、Ｃ２が１以上
のときは、書込み信号４０４をアクティブにする。
【０１７６】図２６を参照して、演算プロセッサ４９０
の処理の流れについて説明する。ｘレジスタ７６の値を
ｘ、ｅレジスタ３９０の値をｅ、ｅレジスタ３９０の整
数領域ｅｉの値をｅｉ，およびｅレジスタ３９０の小数
領域ｅｆの値をｅｆとする。カウンタ４２２の出力する
カウント値Ｃ１およびカウンタ４２４の出力するカウン
ト値Ｃ２は、処理のステップ数に対応している。また、
カウント値Ｃ１は、ＭＰＹ７４での演算回数を示し、カ
ウント値Ｃ２は、ＳＱＲＴ２９４での演算回数を示す。
の処理の流れについて説明する。ｘレジスタ７６の値を
ｘ、ｅレジスタ３９０の値をｅ、ｅレジスタ３９０の整
数領域ｅｉの値をｅｉ，およびｅレジスタ３９０の小数
領域ｅｆの値をｅｆとする。カウンタ４２２の出力する
カウント値Ｃ１およびカウンタ４２４の出力するカウン
ト値Ｃ２は、処理のステップ数に対応している。また、
カウント値Ｃ１は、ＭＰＹ７４での演算回数を示し、カ
ウント値Ｃ２は、ＳＱＲＴ２９４での演算回数を示す。
【０１７７】ステップ１から２３まで、デコーダ５２２
の出力する入出力のための各種信号に従って、ＭＰＹ７
４で乗算が行なわれる。ステップ１から９まで、デコー
ダ５２４の出力する入出力のための各種信号に従って、
ＳＱＲＴ２９４で平方根演算が行なわれる。
の出力する入出力のための各種信号に従って、ＭＰＹ７
４で乗算が行なわれる。ステップ１から９まで、デコー
ダ５２４の出力する入出力のための各種信号に従って、
ＳＱＲＴ２９４で平方根演算が行なわれる。
【０１７８】ステップ１から１５までのＭＰＹ７４での
乗算により、ｘeiが求められる。処理の流れは、図５の
処理説明において終了フラグの部分を除いたものと同様
であるため、ここでは繰返さない。
乗算により、ｘeiが求められる。処理の流れは、図５の
処理説明において終了フラグの部分を除いたものと同様
であるため、ここでは繰返さない。
【０１７９】ステップ１から９までのＳＱＲＴ２９４で
の平方根演算により、ｘefを求めるための演算に必要な
中間データが求められ、レジスタ群５１４内の各レジス
タにそれぞれ記憶される。ステップ９まで終了した段階
で、ｔｓ０レジスタ５０８、ｔｓ１レジスタ５１０、ｔ
ｓ２レジスタ、ｔｓ３レジスタ、ｔｓ４レジスタ、ｔｓ
５レジスタ、ｔｓ６レジスタおよびｔｓ７レジスタの値
は、ｘ1/2 、ｘ1/4 、ｘ1/8 、ｘ1/16、ｘ1/32、
ｘ1/64、ｘ1/128 およびｘ1/256 にそれぞれなってい
る。ステップ１６からステップ２３での乗算では、それ
らレジスタに記憶された中間データを順次読み出し、ｘ
efを求めるための演算を行なう。処理の流れは図１３の
処理説明において終了フラグおよび平方根演算の部分を
除いたものと同様であるため、ここでは繰返さない。ｅ
レジスタ３９０の小数領域ｅｆのＭＳＢは、第７ビット
より始まるものとする。図１３中のｔレジスタ２９６の
値の代わりに、レジスタ選択信号５０６にしたがってレ
ジスタ選択器５０２より出力されるレジスタ群５１０内
のレジスタの値を用いる。また、ステップ１６でＳ０と
して固定値１を選択する代わりに、ｙレジスタ８０の値
を用いているのは、Ｓ１にｘ eiを掛け合わせるためであ
る。
の平方根演算により、ｘefを求めるための演算に必要な
中間データが求められ、レジスタ群５１４内の各レジス
タにそれぞれ記憶される。ステップ９まで終了した段階
で、ｔｓ０レジスタ５０８、ｔｓ１レジスタ５１０、ｔ
ｓ２レジスタ、ｔｓ３レジスタ、ｔｓ４レジスタ、ｔｓ
５レジスタ、ｔｓ６レジスタおよびｔｓ７レジスタの値
は、ｘ1/2 、ｘ1/4 、ｘ1/8 、ｘ1/16、ｘ1/32、
ｘ1/64、ｘ1/128 およびｘ1/256 にそれぞれなってい
る。ステップ１６からステップ２３での乗算では、それ
らレジスタに記憶された中間データを順次読み出し、ｘ
efを求めるための演算を行なう。処理の流れは図１３の
処理説明において終了フラグおよび平方根演算の部分を
除いたものと同様であるため、ここでは繰返さない。ｅ
レジスタ３９０の小数領域ｅｆのＭＳＢは、第７ビット
より始まるものとする。図１３中のｔレジスタ２９６の
値の代わりに、レジスタ選択信号５０６にしたがってレ
ジスタ選択器５０２より出力されるレジスタ群５１０内
のレジスタの値を用いる。また、ステップ１６でＳ０と
して固定値１を選択する代わりに、ｙレジスタ８０の値
を用いているのは、Ｓ１にｘ eiを掛け合わせるためであ
る。
【０１８０】図２７を参照して、ＳＱＲＴ２９４での処
理が、ＭＰＹ７４での処理の２倍時間がかかる場合につ
いて考える。このようにＳＱＲＴの方がＭＰＹより長い
時間を要するのが通常であろう。この場合においても、
ステップ１５以降の処理を行なう際に必要なデータは、
すでにＳＱＲＴ２９４で演算されているため、トータル
としての演算時間は変わらない。また、最後の平方根演
算が終了した時点でｔｓ０レジスタに記憶されている値
は、その後用いられることはない。このため、最後の平
方根演算の結果をｔｓ０レジスタに記憶する。これによ
り、副次的効果として、レジスタ群５０８に含まれるレ
ジスタの数を１つ減らすことができる。
理が、ＭＰＹ７４での処理の２倍時間がかかる場合につ
いて考える。このようにＳＱＲＴの方がＭＰＹより長い
時間を要するのが通常であろう。この場合においても、
ステップ１５以降の処理を行なう際に必要なデータは、
すでにＳＱＲＴ２９４で演算されているため、トータル
としての演算時間は変わらない。また、最後の平方根演
算が終了した時点でｔｓ０レジスタに記憶されている値
は、その後用いられることはない。このため、最後の平
方根演算の結果をｔｓ０レジスタに記憶する。これによ
り、副次的効果として、レジスタ群５０８に含まれるレ
ジスタの数を１つ減らすことができる。
【０１８１】以上のようにこの演算プロセッサ４９０で
は、累乗演算をＭＰＹ７４により整数累乗演算と、ＳＱ
ＲＴ２９４による小数累乗演算の入力データ生成とを並
列に実行し、その入力データをレジスタ群５１４に格納
しする。また、整数累乗演算が終了後、ＭＰＹ７４を用
いて、整数累乗演算結果とレジスタ群５１４に格納され
た値との乗算が、指数データのビットチェックにより制
御される。よって、実数指数の累乗演算を高速に実行す
ることができる。また、平方根演算に要する時間が乗算
に要する時間よりも長い場合であっても、トータルの処
理時間は変化しない。
は、累乗演算をＭＰＹ７４により整数累乗演算と、ＳＱ
ＲＴ２９４による小数累乗演算の入力データ生成とを並
列に実行し、その入力データをレジスタ群５１４に格納
しする。また、整数累乗演算が終了後、ＭＰＹ７４を用
いて、整数累乗演算結果とレジスタ群５１４に格納され
た値との乗算が、指数データのビットチェックにより制
御される。よって、実数指数の累乗演算を高速に実行す
ることができる。また、平方根演算に要する時間が乗算
に要する時間よりも長い場合であっても、トータルの処
理時間は変化しない。
【０１８２】
【発明の効果】請求項１に記載の発明によると、乗算手
段への少ない付加回路で、整数指数の累乗演算を高速に
実行することができる。
段への少ない付加回路で、整数指数の累乗演算を高速に
実行することができる。
【０１８３】請求項２に記載の発明によると、請求項１
に記載の発明の効果に加え、累乗演算をさらに高速に実
行することができ、整数指数の累乗演算を高速に実行す
ることができる。
に記載の発明の効果に加え、累乗演算をさらに高速に実
行することができ、整数指数の累乗演算を高速に実行す
ることができる。
【０１８４】請求項３に記載の発明によると、小数指数
の累乗演算を高速に実行することができる。
の累乗演算を高速に実行することができる。
【０１８５】請求項４に記載の発明によると、実数指数
の累乗演算を高速に実行することができる。
の累乗演算を高速に実行することができる。
【０１８６】請求項５に記載の発明によると、実数指数
の累乗演算を高速に実行することができる。
の累乗演算を高速に実行することができる。
【０１８７】請求項６に記載の発明によると、実数指数
の累乗演算を高速に実行することができ、かつ乗算装置
の演算効率を上げることができる。
の累乗演算を高速に実行することができ、かつ乗算装置
の演算効率を上げることができる。
【０１８８】請求項７に記載の発明によると、請求項１
から６のいずれかに記載の発明の効果に加えて、シーケ
ンス制御手段などへのフラグ報告を正確かつ早期に行な
うことができる。
から６のいずれかに記載の発明の効果に加えて、シーケ
ンス制御手段などへのフラグ報告を正確かつ早期に行な
うことができる。
【０１８９】請求項８に記載の発明によると、請求項７
に記載の発明の効果に加えて、乗算手段の演算結果が０
になったこと、および／または乗算手段の演算結果が表
現範囲データ領域を超えたことを、シーケンス制御手段
などへ正確かつ早期に行なうことができる。
に記載の発明の効果に加えて、乗算手段の演算結果が０
になったこと、および／または乗算手段の演算結果が表
現範囲データ領域を超えたことを、シーケンス制御手段
などへ正確かつ早期に行なうことができる。
【０１９０】請求項９または１０のいずれかに記載の発
明によると、請求項１から５、７および８のいずれかに
記載の発明の効果に加えて、乗算手段への少ない付加回
路で、余分な演算を行なうことなく、累乗演算を高速に
実行することができる。
明によると、請求項１から５、７および８のいずれかに
記載の発明の効果に加えて、乗算手段への少ない付加回
路で、余分な演算を行なうことなく、累乗演算を高速に
実行することができる。
【図１】 本発明の実施の形態１に係る演算プロセッサ
４０のブロック図である。
４０のブロック図である。
【図２】 本発明の実施の形態１に係る演算装置４２の
ブロック図である。
ブロック図である。
【図３】 本発明の実施の形態１に係る累乗演算制御部
６６のブロック図である。
６６のブロック図である。
【図４】 本発明の実施の形態１に係るデコーダ９４の
論理回路図である。
論理回路図である。
【図５】 本発明の実施の形態１に係る累乗演算処理の
流れを示すフロー図である。
流れを示すフロー図である。
【図６】 本発明の実施の形態２に係る演算装置３７２
のブロック図である。
のブロック図である。
【図７】 本発明の実施の形態２に係るデコーダ２００
の論理回路図である。
の論理回路図である。
【図８】 本発明の実施の形態２に係る累乗演算処理の
流れを示すフロー図である。
流れを示すフロー図である。
【図９】 本発明の実施の形態３に係る演算プロセッサ
２７０のブロック図である。
２７０のブロック図である。
【図１０】 本発明の実施の形態３に係る演算装置２７
２のブロック図である。
２のブロック図である。
【図１１】 本発明の実施の形態３に係る累乗演算制御
部２７６の論理回路図である。
部２７６の論理回路図である。
【図１２】 本発明の実施の形態３に係る累乗演算処理
の流れを示すフローチャートである。
の流れを示すフローチャートである。
【図１３】 本発明の実施の形態３に係る累乗演算処理
の流れを示すフロー図である。
の流れを示すフロー図である。
【図１４】 本発明の実施の形態４に係る演算装置３７
２のブロック図である。
２のブロック図である。
【図１５】 本発明の実施の形態４に係る累乗演算制御
部３７６のブロック図である。
部３７６のブロック図である。
【図１６】 本発明の実施の形態４に係る累乗演算処理
の流れを示すフロー図である。
の流れを示すフロー図である。
【図１７】 本発明の実施の形態４に係る累乗演算処理
の流れを示すフロー図である。
の流れを示すフロー図である。
【図１８】 本発明の実施の形態５に係る演算装置４４
２のブロック図である。
２のブロック図である。
【図１９】 本発明の実施の形態５に係る累乗演算制御
部４４６のブロック図である。
部４４６のブロック図である。
【図２０】 本発明の実施の形態５に係る累乗演算処理
の流れを示すフロー図である。
の流れを示すフロー図である。
【図２１】 本発明の実施の形態５に係る累乗演算処理
の流れを示すフロー図である。
の流れを示すフロー図である。
【図２２】 本発明の実施の形態６に係る演算装置４９
２のブロック図である。
２のブロック図である。
【図２３】 本発明の実施の形態６に係る累乗演算制御
部４９６のブロック図である。
部４９６のブロック図である。
【図２４】 本発明の実施の形態６に係るデコーダ５２
２の論理回路図である。
２の論理回路図である。
【図２５】 本発明の実施の形態６に係るデコーダ５２
４の論理回路図である。
４の論理回路図である。
【図２６】 本発明の実施の形態６に係る累乗演算処理
の流れを示すフロー図である。
の流れを示すフロー図である。
【図２７】 本発明の実施の形態６に係る累乗演算処理
の流れを示すフロー図である。
の流れを示すフロー図である。
【図２８】 従来の技術１に係る整数指数の累乗演算処
理の流れを示すフロー図である。
理の流れを示すフロー図である。
【図２９】 従来の技術２に係る実数指数の累乗演算処
理における対数関数演算処理の流れを示すフロー図であ
る。
理における対数関数演算処理の流れを示すフロー図であ
る。
【図３０】 従来の技術２に係る実数指数の累乗演算処
理における指数関数演算処理の流れを示すフロー図であ
る。
理における指数関数演算処理の流れを示すフロー図であ
る。
７４，３０２ ＭＰＹ、７６ ｘレジスタ、８０ ｙレ
ジスタ、２９４ ＳＱＲＴ、３７０ 演算プロセッサ、
３７６ 累乗演算制御部、３９０ ｅレジスタ、３９２
ｙｍレジスタ、３９３，３９５，３９７，３９８ 乗
算入力選択器、３９４ ｔｍレジスタ、３９６ ｔｓレ
ジスタ、４０８ 平方根演算入力選択器。
ジスタ、２９４ ＳＱＲＴ、３７０ 演算プロセッサ、
３７６ 累乗演算制御部、３９０ ｅレジスタ、３９２
ｙｍレジスタ、３９３，３９５，３９７，３９８ 乗
算入力選択器、３９４ ｔｍレジスタ、３９６ ｔｓレ
ジスタ、４０８ 平方根演算入力選択器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小原 淳子 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 河合 浩行 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (10)
- 【請求項１】 基数データを記憶するための第１の記憶
手段と、 指数データを記憶するための第２の記憶手段と、 第１の入力および第２の入力を有し、２つの入力データ
を乗算し結果を出力するための乗算手段と、 前記乗算手段の演算結果を記憶するための第３の記憶手
段および第４の記憶手段と、 前記第１の記憶手段の出力、前記第３の記憶手段の出
力、前記第４の記憶手段の出力および固定値１を受け、
第１乗算入力選択信号に従っていずれか１つを選択して
前記乗算手段の前記第１の入力に与えるための第１乗算
入力選択手段と、 前記第１の記憶手段の出力、前記第４の記憶手段の出力
および固定値１を受け、第２乗算入力選択信号に従って
いずれか１つを選択して前記乗算手段の前記第２の入力
に与えるための第２乗算入力選択手段と、 前記指数データをビット毎にチェックしながら、チェッ
ク回数および当該ビットの値に応じて前記第１乗算入力
選択信号、前記第２乗算入力選択信号および前記第３の
記憶手段または前記第４の記憶手段へデータの書込みを
許可するための書込み信号を所定のシーケンスに従って
出力するための累乗演算制御手段とを含む、演算プロセ
ッサ。 - 【請求項２】 前記乗算手段は、 乗算の前半部の処理を行なうための前半乗算手段と、 乗算の後半部の処理を行なうための後半乗算手段とを含
み、 前記累乗演算制御手段は、ある乗算の後半部の処理と、
前記ある乗算の直後の乗算の前半部とが並行して実行さ
れるように前記第１乗算入力選択信号、前記第２乗算入
力選択信号および前記書込み信号を出力する、請求項１
に記載の演算プロセッサ。 - 【請求項３】 基数データを記憶するための第１の記憶
手段と、 指数データを記憶するための第２の記憶手段と、 入力データの平方根を演算し結果を出力するための平方
根演算手段と、 前記平方根演算手段の演算結果を記憶するための第３の
記憶手段と、 第１の入力および第２の入力を有し、２つの入力データ
を乗算し結果を出力するための乗算手段と、 前記乗算手段の演算結果を記憶するための第４の記憶手
段と、 前記第１の記憶手段の出力および前記第３の記憶手段の
出力を受け、そのいずれか１つを、平方根演算入力選択
信号に従って選択して前記平方根演算手段の入力に与え
るための平方根演算入力選択手段と、 前記第３の記憶手段の出力および固定値１を受け、その
いずれか１つを、第１乗算入力選択信号に従って選択し
て前記乗算手段の前記第１の入力に与えるための第１乗
算入力選択手段と、 前記第４の記憶手段の出力および固定値１を受け、その
いずれか１つを、第２乗算入力選択信号に従って選択し
て前記乗算手段の前記第２の入力に与えるための第２乗
算入力選択手段と、 前記指数データをビット毎にチェックしながら、チェッ
ク回数および当該ビットの値に応じて前記平方根演算入
力選択信号、前記第１乗算入力選択信号、前記第２入力
選択信号および前記第３の記憶手段または前記第４の記
憶手段へデータの書込みを許可するための書込み信号を
所定のシーケンスに従って出力するための累乗演算制御
手段とを含む、演算プロセッサ。 - 【請求項４】 基数データを記憶するための第１の記憶
手段と、 指数データを整数領域および小数領域に分割して記憶す
るための第２の記憶手段と、 第１の入力および第２の入力を有し、２つの入力データ
を乗算し結果を出力するための第１の乗算手段と、 前記第１の乗算手段の演算結果を記憶するための第３の
記憶手段および第４の記憶手段と、 入力データの平方根を演算し結果を出力するための平方
根演算手段と、 前記平方根演算手段の演算結果を記憶するための第５の
記憶手段と、 第１の入力および第２の入力を有し、２つの入力データ
を乗算し結果を出力するための第２の乗算手段と、 前記第２の乗算手段の演算結果を記憶するための第６の
記憶手段と、 前記第１の記憶手段の出力、前記第３の記憶手段の出
力、前記第４の記憶手段の出力および固定値１を受け、
そのいずれか１つを、第１乗算入力選択信号に従って選
択し前記第１の乗算手段の前記第１の入力に与えるため
の第１乗算入力選択手段と、 前記第１の記憶手段の出力、前記第４の記憶手段の出力
および固定値１を受け、そのいずれか１つを、第２乗算
入力選択信号に従って選択し前記第１の乗算手段の前記
第２の入力に与えるための第２乗算入力選択手段と、 前記第１の記憶手段の出力および前記第５の記憶手段の
出力を受け、そのいずれか１つを、平方根演算入力選択
信号に従って選択して前記平方根演算手段の入力に与え
るための平方根演算入力選択手段と、 前記第５の記憶手段の出力および固定値１を受け、その
いずれか１つを、第３乗算入力選択信号に従って選択し
て前記第２の乗算手段の前記第１の入力に与えるための
第３乗算入力選択手段と、 前記第３の記憶手段の出力および前記第６の記憶手段の
出力を受け、そのいずれか１つを、第４乗算入力選択信
号に従って選択し前記第２の乗算手段の前記第２の入力
に与えるための第４乗算入力選択手段と、 前記指数データの前記整数領域をビット毎にチェックし
ながら、チェック回数および当該ビットの値に応じて前
記第１乗算入力選択信号、前記第２乗算入力選択信号お
よび前記第３の記憶手段または前記第４の記憶手段へデ
ータの書込みを許可するための書込み信号を所定のシー
ケンスに従って出力し、前記指数データの前記小数領域
をビット毎にチェックしながら、チェック回数および当
該ビットの値に応じて前記平方根演算入力選択信号、前
記第３乗算入力選択信号、前記第４乗算入力選択信号お
よび前記第５の記憶手段または前記第６の記憶手段へデ
ータの書込みを許可するための書込み信号を所定のシー
ケンスに従って出力するための累乗演算制御手段とを含
む、演算プロセッサ。 - 【請求項５】 基数データを記憶するための第１の記憶
手段と、 指数データを整数領域および小数領域に分割して記憶す
るための第２の記憶手段と、 第１の入力および第２の入力を有し、２つの入力データ
を乗算し結果を出力するための乗算手段と、 前記乗算手段の演算結果を記憶するための第３の記憶手
段および第４の記憶手段と、 入力データの平方根を演算し結果を出力するための平方
根演算手段と、 前記平方根演算手段の演算結果を記憶するための第５の
記憶手段と、 前記第１の記憶手段の出力、前記第３の記憶手段の出
力、前記第４の記憶手段の出力および固定値１を受け、
そのいずれか１つを、第１乗算入力選択信号に従って選
択し前記乗算手段の前記第１の入力に与えるための第１
乗算入力選択手段と、 前記第１の記憶手段の出力、前記第４の記憶手段の出
力、前記第５の記憶手段の出力および固定値１を受け、
そのいずれか１つを、第２乗算入力選択信号に従って選
択し前記乗算手段の前記第２の入力に与えるための第２
乗算入力選択手段と、 前記第１の記憶手段の出力および前記第５の記憶手段の
出力を受け、そのいずれか１つを、平方根演算入力選択
信号に従って選択して前記平方根演算手段の入力に与え
るための平方根演算入力選択手段と、 前記指数データの前記整数領域をビット毎にチェックし
ながら、チェック回数および当該ビットの値に応じて前
記第１乗算入力選択信号、前記第２乗算入力選択信号お
よび前記第３の記憶手段または前記第４の記憶手段へデ
ータの書込みを許可するための書込み信号を出力し、前
記指数データの前記小数領域をビット毎にチェックしな
がら、チェック回数および当該ビットの値に応じて前記
平方根演算入力選択信号、前記第１乗算入力選択信号、
前記第２乗算入力選択信号および前記第３の記憶手段ま
たは第５の記憶手段へデータの書込みを許可するための
書込み信号を出力するための累乗演算制御手段とを含
む、演算プロセッサ。 - 【請求項６】 基数データを記憶するための第１の記憶
手段と、 指数データを整数領域および小数領域に分割して記憶す
るための第２の記憶手段と、 第１の入力および第２の入力を有し、２つの入力データ
を乗算し結果を出力するための乗算手段と、 前記乗算手段の演算結果を記憶するための第３の記憶手
段および第４の記憶手段と、 入力データの平方根を演算し結果を出力するための平方
根演算手段と、 前記平方根演算手段の演算結果を記憶するための複数個
の第５の記憶手段と、 第１記憶場所選択信号に従って前記複数個の第５の記憶
手段の１つを選択するための第１記憶場所選択手段と、 第２記憶場所選択信号に従って前記複数個の第５の記憶
手段を選択しその記憶内容を出力させるための第２記憶
場所選択手段と、 前記第１の記憶手段の出力、前記第３の記憶手段の出
力、前記第４の記憶手段の出力および固定値１を受け、
そのいずれか１つを、第１乗算入力選択信号に従って選
択して前記乗算手段の前記第１の入力に与えるための第
１乗算入力選択手段と、 前記第１の記憶手段の出力、前記第４の記憶手段の出
力、固定値１および前記第２記憶場所選択手段の出力を
受け、そのいずれか１つを、第２乗算入力選択信号に従
って選択し前記乗算手段の前記第２の入力に与えるため
の第２乗算入力選択手段と、 前記第１の記憶手段の出力および前記第２記憶場所選択
手段の出力を受け、いずれか１つを、平方根演算入力選
択信号に従って選択し前記平方根演算手段の入力に与え
るための平方根演算入力選択手段と、 前記指数データの前記整数領域をビット毎にチェックし
ながら、チェック回数および当該ビットの値に応じて前
記第１乗算入力選択信号、前記第２乗算入力選択信号お
よび前記第３の記憶手段または前記第４の記憶手段へデ
ータの書込みを許可するための書込み信号を出力し、前
記指数データの前記小数領域をビット毎にチェックしな
がら、チェック回数および当該ビットの値に応じて前記
第１乗算入力選択信号、前記第２乗算入力選択信号、前
記第２記憶場所選択信号および前記第３の記憶手段へデ
ータの書込みを許可するための書込み信号を出力し、処
理の繰返し回数に応じて前記平方根演算入力選択信号、
前記第５の記憶手段へデータの書込みを許可するための
書込み信号および前記第１記憶場所選択信号を出力する
ための累乗演算制御手段とを含む、演算プロセッサ。 - 【請求項７】 前記乗算手段は、前記乗算手段の演算結
果の状態を示すフラグデータをさらに出力し、 前記フラグデータを記憶するための状態記憶手段をさら
に含み、 前記累乗演算制御手段は、前記乗算手段より出力される
前記フラグデータの前記状態記憶手段への書込み制御を
さらに行なう、請求項１から６のいずれかに記載の演算
プロセッサ。 - 【請求項８】 前記フラグデータは、前記乗算手段の演
算結果が０であることを示すゼロフラグおよび／または
前記乗算手段の演算結果が表現範囲データ領域を超えた
ことを示すオーバーフローフラグを含む、請求項７に記
載の演算プロセッサ。 - 【請求項９】 前記累乗演算制御手段は、前記指数デー
タの所定のビット間で、所定の演算を行なった結果が、
所定の値であれば処理を終了させ、かつ終了したことを
示すフラグデータをさらに出力する、請求項１〜５、７
および８のいずれかに記載の演算プロセッサ。 - 【請求項１０】 前記所定のビット間は、当該ビットよ
りも大きい位のビット間であり、 前記所定の演算は、ビット間の論理和であり、 前記所定の値は０である、請求項９に記載の演算プロセ
ッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9092148A JPH10283340A (ja) | 1997-04-10 | 1997-04-10 | 演算プロセッサ |
| US08/954,586 US5974436A (en) | 1997-04-10 | 1997-10-20 | Execution processor for carrying out power calculation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9092148A JPH10283340A (ja) | 1997-04-10 | 1997-04-10 | 演算プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10283340A true JPH10283340A (ja) | 1998-10-23 |
Family
ID=14046356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9092148A Withdrawn JPH10283340A (ja) | 1997-04-10 | 1997-04-10 | 演算プロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5974436A (ja) |
| JP (1) | JPH10283340A (ja) |
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| US6779015B1 (en) * | 2000-06-22 | 2004-08-17 | Sony Corporation | Method for implementation of power calculation on a fixed-point processor using table lookup and linear approximation |
| US6745220B1 (en) * | 2000-11-21 | 2004-06-01 | Matsushita Electric Industrial Co., Ltd. | Efficient exponentiation method and apparatus |
| US7454454B2 (en) * | 2004-05-21 | 2008-11-18 | Sap Ag | Method and apparatus for efficient calculation of a matrix power series |
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| US9552189B1 (en) * | 2014-09-25 | 2017-01-24 | Altera Corporation | Embedded floating-point operator circuitry |
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| JPS58223847A (ja) * | 1982-06-21 | 1983-12-26 | Sharp Corp | 整数べき乗演算装置 |
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-
1997
- 1997-04-10 JP JP9092148A patent/JPH10283340A/ja not_active Withdrawn
- 1997-10-20 US US08/954,586 patent/US5974436A/en not_active Expired - Fee Related
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040706 |