WO2020084694A1 - 演算処理装置及び演算処理装置の制御方法 - Google Patents

演算処理装置及び演算処理装置の制御方法 Download PDF

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洋征 和田
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富士通株式会社
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Definitions

  • the present invention relates to an arithmetic processing device and a control method for the arithmetic processing device.
  • the operation layer converts the expression format of a huge operation data array.
  • the conversion of the representation format includes, for example, conversion between a floating point format and a fixed point format.
  • the conversion of the expression format of a huge arithmetic data array not only the format but also the data size of each element used for calculation often changes. Therefore, for efficient arithmetic operation, it is desirable that the converted data is rearranged as an array of elements of the converted size.
  • each element used for the operation may be a low-precision fixed point such as 8 bits or 16 bits, but the operation itself is a highly parallel operation. Is desirable. Fully combined layers tend to be similar.
  • the amount of calculation in the softmax calculation layer is relatively small compared to the convolutional calculation layer and the total connection layer, but the dynamic range of the numerical values handled is large. Therefore, floating-point calculation processing is desired in the softmax calculation layer. Since the floating-point number expresses the exponent part that does not exist in the fixed-point format in the data, the size of each element tends to be larger than that of the fixed-point number.
  • the arithmetic processing unit converts the number expressed in FP32 into INT8 having a proper decimal point position.
  • the arithmetic processing unit performs processing of packing four pieces of INT8 data into continuous 32-bit areas.
  • the arithmetic processing unit will be able to collectively send or transfer four pieces of data to the arithmetic unit in 32-bit processing units in the subsequent arithmetic layers. That is, the arithmetic processing and the data transfer processing can be efficiently executed with a high degree of parallelism.
  • Such an operation of packing a plurality of elements into a predetermined area may be called packing. Since packing involves moving a large amount of data, it is desirable to process it efficiently.
  • the storage area called a register that stores data cannot be randomly accessed at the same time without limitation due to the hardware configuration.
  • storage areas are divided into several individually accessed areas, commonly referred to as banks. Then, there is a limitation that one or several reading / writing operations are simultaneously performed in the same bank.
  • registers are interleaved in eight banks in which either reading or writing in element units can be simultaneously executed.
  • the elements of the array are sequentially and repeatedly arrayed in eight banks that can be read or written simultaneously.
  • One bank has a size of 32 bits.
  • the packing process is performed four times and the process of moving 32 elements is handled as one unit, the arithmetic process becomes a repeating unit for the entire 8 banks.
  • the entire bank from the first bank to the last bank is called a line. That is, here, one line has 32 ⁇ 8 bits.
  • 32-bit data is converted into 8-bit data, so the data size becomes 1/4.
  • the data is stored in a 32-bit area. That is, the movement from four lines before conversion to one line at the conversion destination is the repeating unit of the arithmetic processing in this case.
  • the arithmetic processing unit expands the array including the elements of INT8 from an array of 8 bits per element to an array of 32 bits per element.
  • the arithmetic processing unit converts the data of INT8, which is one element in the 4-byte array, into the representation of FP32.
  • the operation to scatter multiple elements packed in a predetermined area into a wider area for each element is sometimes called unpacking.
  • the unpacking process involves moving a large amount of data, so that efficient processing is also desired.
  • the instructions for moving or assembling data are created by combining existing instructions for which patterns used for other purposes are assumed, for example.
  • An existing instruction for which a pattern is assumed is, for example, a shuffle instruction.
  • a technique for performing operations in parallel there is a conventional technique in which a register file is divided into four banks and four operands are simultaneously accessed by one operand. Further, as a technique of packing and unpacking processing, there is a conventional technique of reading packed data from a memory, performing unpacking processing, and performing format conversion for each unpacked data in parallel. Further, there is a conventional technique in which data stored in a register having a small size is read and a plurality of read data is stored in a register having a large size and used for SIMD operation.
  • the disclosed technology has been made in view of the above, and an object thereof is to provide an arithmetic processing device and a control method for the arithmetic processing device that make packing and unpacking processing efficient.
  • the arithmetic processing device and the method for controlling the arithmetic processing device disclosed in the present application are, in one aspect, an arithmetic processing device that repeats data transfer a predetermined number of times to move element data between two storage areas of different sizes. Then, the transfer unit, based on the information of the first storage area in which the element data is stored in one storage area of the transmission source and the number of times of repetition, the second of the element data in the other storage area of the transmission destination. Determine the storage area. The storage unit stores the element data stored in the first storage area at a predetermined position in the second storage area based on the information in the second storage area and the number of times of repetition.
  • FIG. 1 is an overall configuration diagram of an information processing device.
  • FIG. 2 is a detailed circuit diagram of the product-sum calculation unit.
  • FIG. 3 is a diagram illustrating an outline of the packing process according to the first embodiment.
  • FIG. 4 is a diagram for explaining an area used in the packing process.
  • FIG. 5 is a diagram illustrating an outline of the unpacking process according to the first embodiment.
  • FIG. 6 is a diagram of an example of a read line selection table for packing processing according to the first embodiment.
  • FIG. 7 is a schematic diagram of the circuit configuration of the read line changing circuit according to the first embodiment.
  • FIG. 8 is a diagram of an example of a destination bank selection table for packing processing according to the first embodiment.
  • FIG. 1 is an overall configuration diagram of an information processing device.
  • FIG. 2 is a detailed circuit diagram of the product-sum calculation unit.
  • FIG. 3 is a diagram illustrating an outline of the packing process according to the first embodiment.
  • FIG. 4 is a diagram for explaining an area used
  • FIG. 9 is a diagram illustrating an outline of a circuit configuration for determining a storage destination bank at the time of packing included in the router according to the first embodiment.
  • FIG. 10 is a diagram of an example of a destination bank selection table for unpacking processing.
  • FIG. 11 is a diagram illustrating an outline of a circuit configuration that determines a storage destination bank at the time of unpacking included in the router according to the first embodiment.
  • FIG. 12 is a diagram showing an example of a definition pattern for determining the read source bank corresponding to the storage destination bank.
  • FIG. 13 is a diagram of an example of a byte selection table for packing processing according to the first embodiment.
  • FIG. 14 is a diagram of an example of a byte selection table for unpacking processing.
  • FIG. 10 is a diagram of an example of a destination bank selection table for unpacking processing.
  • FIG. 11 is a diagram illustrating an outline of a circuit configuration that determines a storage destination bank at the time of unpacking included in the router
  • FIG. 15 is a diagram for explaining a destination byte determination process at the time of packing by the byte shuffle circuit according to the second embodiment.
  • FIG. 16 is a diagram for explaining a destination byte determination process at the time of unpacking by the byte shuffle circuit according to the first embodiment.
  • FIG. 17 is a diagram showing an outline of a circuit configuration for selecting a destination byte at the time of packing included in the destination byte write enable / disable selection circuit according to the first embodiment.
  • FIG. 18 is a diagram for explaining the destination byte selection processing at the time of unpacking by the destination byte write enable / disable selection circuit according to the first embodiment.
  • FIG. 19 is a diagram of an example of a destination line selection table for unpacking processing according to the first embodiment.
  • FIG. 20 is a diagram illustrating an outline of a circuit configuration of the destination line selection circuit according to the first embodiment that determines a destination line at the time of unpacking.
  • FIG. 21 is a diagram illustrating a relationship between a storage position of element data of a transmission source and a storage position of element data of a destination during packing according to the first embodiment.
  • FIG. 22 is a diagram of a list of source and destination information at the time of packing by the product-sum calculation unit according to the first embodiment.
  • FIG. 23 is a diagram for explaining a generalized transmission source and destination determination method at the time of packing.
  • FIG. 24 is a diagram showing a relationship between a storage position of element data of a transmission source and a storage position of element data of a destination during unpacking.
  • FIG. 21 is a diagram illustrating a relationship between a storage position of element data of a transmission source and a storage position of element data of a destination during packing according to the first embodiment.
  • FIG. 22 is a diagram of a
  • FIG. 25 is a diagram for explaining a generalized method of determining a transmission source and a destination at the time of unpacking.
  • FIG. 26 is a flowchart of packing processing by the processing unit according to the first embodiment.
  • FIG. 27 is a flowchart of the unpacking process performed by the processing unit according to the first embodiment.
  • FIG. 28 is a diagram showing an example of an instruction for causing the processing unit to execute the packing process and the unpacking process according to the present embodiment.
  • FIG. 29 is a diagram illustrating an outline of the packing process according to the second embodiment.
  • FIG. 30 is a diagram of an example of a read line selection table for packing processing according to the second embodiment.
  • FIG. 31 is a diagram illustrating an outline of the circuit configuration of the read line changing circuit according to the second embodiment.
  • FIG. 32 is a diagram of an example of a destination bank selection table for packing processing according to the second embodiment.
  • FIG. 33 is a diagram illustrating an outline of a circuit configuration that determines a storage destination bank at the time of packing included in the router according to the second embodiment.
  • FIG. 34 is a diagram illustrating an outline of a circuit configuration that determines a storage destination bank at the time of unpacking included in the router according to the second embodiment.
  • FIG. 35 is a diagram of an example of the byte selection table for packing processing according to the second embodiment.
  • FIG. 36 is a diagram for explaining a destination byte determination process at the time of packing by the byte shuffle circuit according to the second embodiment.
  • FIG. 37 is a diagram for explaining a destination byte determination process at the time of unpacking by the byte shuffle circuit according to the second embodiment.
  • FIG. 38 is a diagram showing an outline of a circuit configuration for selecting a destination byte at the time of packing included in the destination byte write enable / disable selection circuit according to the second embodiment.
  • FIG. 39 is a diagram for explaining the destination byte selection processing at the time of unpacking by the destination byte write enable / disable selection circuit according to the second embodiment.
  • FIG. 40 is a diagram of an example of a destination line selection table for unpacking processing according to the second embodiment.
  • FIG. 41 is a diagram illustrating the outline of the circuit configuration of the destination line selection circuit according to the second embodiment that determines the destination line during unpacking.
  • FIG. 42 is a diagram illustrating a relationship between a storage position of element data of a transmission source and a storage position of element data of a destination during packing according to the second embodiment.
  • FIG. 43 is a diagram of a list of source and destination information at the time of packing by the product-sum calculation unit according to the second embodiment.
  • the information processing device 50 includes a PCI (Peripheral Component Interconnect) card 1 and a host computer 2.
  • the PCI card 1 and the host computer 2 are connected by a PCI bus and exchange data with each other.
  • the host computer 2 performs overall management when executing deep learning.
  • the host computer 2 instructs the PCI card 1 to execute a predetermined calculation in deep learning such as a convolution calculation.
  • the host computer 2 instructs the PCI card 1 to execute packing and unpacking processing that involves changing the data size of element data. For example, when exchanging data between the layer that performs the full join operation and the layer that performs the softmax operation, the host computer 2 executes the packing and unpacking processing that involves changing the data size of the element data. Instruct card 1.
  • the PCI card 1 receives a command from the host computer 2, executes a calculation, and outputs the calculation result to the host computer 2. For example, the PCI card 1 executes arithmetic processing in deep learning. As shown in FIG. 1, the PCI card 1 has a plurality of processing units 10, an overall command control unit 11, a memory controller 12, a memory 13 and a PCI control unit 14. The PCI card 1 corresponds to an example of “arithmetic processing device”.
  • the PCI control unit 14 receives from the host computer 2 an input of an operation instruction for instructing execution of operation and operation data used in the operation. Then, the PCI control unit 14 outputs the acquired operation command and operation data to the memory controller 12.
  • the PCI control unit 14 receives the input of the calculation result for the designated calculation from the memory controller 12. Then, the PCI control unit 14 outputs the calculation result to the host computer 2.
  • the memory controller 12 receives, from the PCI control unit 14, input of operation instructions and operation data used in the operation. Then, the memory controller 12 stores the acquired operation instruction and operation data in the memory 13.
  • the memory controller 12 receives from the overall instruction control unit 11 an instruction to store the operation data used when executing the operation in the vector register 111. Then, the memory controller 12 stores the designated calculation data in the vector register 111 of the designated product-sum calculation unit 100. Here, when transmitting data to the subsequent processing unit 10 of the processing units 10 arranged in series, the memory controller 12 bypasses the product-sum calculation unit 100 and outputs the calculation data to the multiplexer 103.
  • the memory controller 12 when the memory controller 12 receives the instruction to store the operation result from the overall instruction control unit 11, the memory controller 12 acquires the operation result from the vector register 111 of the designated product-sum operation unit 100 and stores it in the memory 13. Further, when the memory controller 12 receives an instruction from the host computer 2 via the PCI control unit 14, the memory controller 12 reads out the operation result stored in the memory 13 and outputs it to the PCI control unit 14.
  • the overall command control unit 11 performs overall management of the operations instructed to be executed by the host computer 2.
  • the overall command control unit 11 receives an instruction from the host computer 2 via the PCI control unit 14, and sequentially reads and executes the overall command sequence stored in the memory 13.
  • As the overall instruction an instruction for transferring an operation instruction sequence from the memory 13 to the operation instruction buffer 102, an instruction for storing operation data from the memory 13 in the vector register 111, and an operation instruction control for the operation instruction sequence stored in the operation instruction buffer 102
  • the overall instruction control unit 11 causes the processing unit 10 to execute the arithmetic instruction sequence.
  • the overall instruction control unit 11 instructs the memory controller 12 to send the operation data used when executing the operation. Further, when the calculation in the processing unit 10 is completed, the overall command control unit 11 instructs the memory controller 12 to store the calculation result. Further, when all the processes of the operation instructed to be executed are completed, the overall instruction control unit 11 notifies the memory controller 12 of the completion of the operation.
  • the overall command control unit 11 When executing deep learning, the overall command control unit 11 also controls data exchange between layers. In that case, the overall instruction control unit 11 instructs the arithmetic instruction control unit 101 to execute the packing and unpacking processing that involves changing the data size of the element data. At that time, the overall command control unit 11 instructs the memory controller 12 to transmit the element data stored in the array to be packed and unpacked. For example, when exchanging data between the layer that performs the full join operation and the softmax operation layer, the overall instruction control unit 11 executes the packing and unpacking processing that involves changing the data size of the element data. To the arithmetic instruction control unit 101.
  • the processing unit 10 includes a product-sum calculation unit 100, a calculation instruction control unit 101, a calculation instruction buffer 102, and a multiplexer 103.
  • the processing unit 10 of FIG. 1 is described in a simplified manner, and details thereof will be described later.
  • the arithmetic instruction control unit 101 manages and controls the execution processing of arithmetic instructions.
  • the arithmetic instruction control unit 101 receives an instruction to execute an individual arithmetic from the overall instruction control unit 11.
  • the instruction that can be executed by the processing unit 10 is called an arithmetic instruction in comparison with the whole instruction.
  • the instruction includes an arithmetic instruction in a narrow sense that causes the product-sum operation unit to perform an operation, and a general-purpose register (not shown).
  • An operation instruction, a branch instruction, a repeat instruction, an instruction to stop the execution of an instruction sequence, etc. are included.
  • the arithmetic instruction control unit 101 acquires the arithmetic instruction stored in the arithmetic instruction buffer 102. Next, the arithmetic instruction control unit 101 instructs the vector register 111 to output the arithmetic data designated by the acquired arithmetic instruction. Further, the arithmetic instruction control unit 101 outputs an instruction to execute arithmetic to the product-sum arithmetic unit 112 according to the acquired arithmetic instruction. After that, the operation instruction control unit 101 loops the operation using the operation result in the product-sum operation unit 112. Further, the arithmetic instruction control unit 101 issues, for example, an execution instruction of packing and unpacking processing that involves changing the data size of element data.
  • the arithmetic instruction buffer 102 is a storage area for storing an arithmetic instruction sequence.
  • the arithmetic instruction buffer 102 stores the arithmetic instruction sequence input from the memory controller 12 in the input order from the designated address. After that, in response to a request to acquire the arithmetic instruction from the arithmetic instruction controller 101, the arithmetic instruction buffer 102 outputs the arithmetic instruction of the requested address to the arithmetic instruction controller 101.
  • the product-sum calculation unit 100 has a vector register 111 and a product-sum calculation unit 112. However, the vector register 111 included in the product-sum calculation unit 100 corresponds to a part of the entire vector register mounted in the processing unit 10.
  • the vector register 111 receives an input of operation data used when executing an operation from the memory controller 12, and stores the input operation data. After that, the vector register 111 receives the instruction from the arithmetic instruction control unit 101 and outputs the arithmetic data used in the arithmetic to the product-sum arithmetic unit 112. Further, the vector register 111 acquires and stores the calculation result of the product-sum calculation unit 112. When the instruction of output to the memory 13 is received from the memory controller 12 after the loop processing of the operation by the product-sum operation unit 112 is completed, the vector register 111 causes the vector-sum register 111 of the product-sum operation unit 112 stored in the area instructed to output. The calculation result is output to the multiplexer 103.
  • the vector register 111 stores the element data to be packed or unpacked and the element data after the packing or unpacking processing.
  • the product-sum calculator 112 receives an instruction to execute a calculation from the calculation instruction control unit 101. Then, the product-sum calculation unit 112 executes the product-sum calculation using the calculation data input from the vector register 111. After that, the product-sum calculator 112 outputs the calculation result to the vector register 111. When the accumulation is instructed by the instruction, the product-sum calculation unit 112 holds the accumulation calculation result in a register (accumulator) in the calculation unit and uses it in the subsequent accumulation calculation instruction.
  • the product-sum operator 112 repeats the product-sum operation on the value input from the vector register 111 until all the operations are completed. After that, when the loop process of the product-sum accumulation calculation is completed, the product-sum calculation unit 112 outputs the calculation result to the vector register 111 and stores it.
  • FIG. 2 is a detailed circuit diagram of the product-sum calculation unit.
  • the product-sum operation unit 112A from the operation instruction control unit 101 to the vector register 111A, the product-sum operation unit 112A, the read line change circuit 121A, the byte shuffle circuit 122A, the destination byte write enable / disable selection circuit 123A, the destination line selection circuit 124A, and the router 125.
  • the extended signal path has been described.
  • the signal path from the arithmetic instruction control unit 101 also extends to other vector registers 111B to 111C, product-sum arithmetic units 112B to 112C, read line changing circuits 121B to 121C, and byte shuffle circuits 122B to 122C.
  • the signal path from the arithmetic command control unit 101 also extends to the destination byte write enable / disable selection circuits 123B to 123C and the destination line selection circuits 124B to 124C.
  • the product-sum calculation unit 100 has a plurality of product-sum calculation units 112 shown in FIG.
  • the respective product-sum calculators 112 are referred to as product-sum calculators 112A to 112C.
  • the product-sum calculation unit 100 also has a vector register 111 divided into units called banks.
  • the vector registers 111 divided into banks are represented as vector registers 111A to 111C.
  • the vector registers 111A to 111C have a one-to-one correspondence with the product-sum calculators 112A to 112C, respectively.
  • read line changing circuits 121A to 121C and destination line selecting circuits 124A to 124C are arranged corresponding to the vector registers 111A to 111C.
  • Byte shuffle circuits 122A to 122C and destination byte write enable / disable selection circuits 123A to 123C are arranged corresponding to the product-sum calculators 112A to 112C.
  • the element register 113, the product-sum calculator 112 the read line change circuit 121, the byte shuffle circuit 122, the destination byte write enable / disable selection circuit 123, and the destination line selection circuit 124, unless otherwise distinguished from each other.
  • a router 125 is arranged on a path connecting the vector registers 111A to 111C to the product-sum calculators 112A to 112C via the byte shuffle circuits 122A to 122C.
  • the router 125 selectively outputs the data output from the vector registers 111A to 111C to any of the byte shuffle circuits 122A to 122C.
  • the router 125 is arranged on the path connecting the vector register 111 and the byte shuffle circuit 122.
  • another path connecting the vector register 111 and the product-sum calculator 112 also passes through the router 125. You may.
  • the vector register 111 is, for example, a RAM (Random Access Memory). In this embodiment, a total of eight vector registers 111 are arranged.
  • the case where the vector register 111A corresponds to the bank number # 0, the vector register 111B corresponds to the bank number # 1, and the vector register 111C corresponds to the bank number # 7 will be described.
  • the vector register 111 has a plurality of element registers 113.
  • Each element register 113 included in the vector register 111 corresponds to a unit called a line to which a number is assigned.
  • the numerical value representing each line is called a line number. That is, a line number is assigned to each element register 113.
  • the vector register 111 has four ports connected to the route extending from the arithmetic instruction control unit 101. Of the four ports connected to the path extending from the arithmetic instruction control unit 101, three are ports to which read addresses are input. Then, one of the three ports to which the read address is input is connected to the operation instruction control unit 101 via the read line change circuit 121. The remaining one of the four ports connected to the path extending from the arithmetic instruction control unit 101 is a port to which the write address is input.
  • the vector register 111 supplies a plurality of operands used for calculation in each cycle to the product-sum calculation unit 112, and a read port and a write port for writing back the calculation result to any of the element registers 113 in each cycle.
  • the vector register has three read ports and one write port. Each of the three read ports corresponds to one of the ports to which three write addresses connected to the path extending from the operation instruction control unit 101 are input.
  • the port connected to the read line change circuit 121 and the port connected to the byte shuffle circuit 122 via the router correspond to each other.
  • the vector register 111 outputs the value stored in the element register 113 corresponding to the read address input to the port connected to the operation instruction control unit 101, from the read port corresponding to the port to which the read address is input. Specifically, the vector register 111A outputs the value stored in the element register 113 corresponding to the read address input from the read line change circuit 121 to the router 125.
  • the element register 113 has a size of 32 bits for each line. Then, in the present embodiment, as shown in FIG. 3, after converting the 32-bit data stored for each line of the element register 113 into 8 bits, four data are stored in any one line of the element register 113.
  • the packing process will be described as an example.
  • FIG. 3 is a diagram illustrating an outline of the packing process according to the first embodiment.
  • FIG. 4 is a diagram for explaining an area used in the packing process.
  • each column divided vertically in the plane of the drawing represents a bank having a bank number # 0 to # 7.
  • the horizontal direction represents a line toward the paper surface. That is, the areas 21 to 23 in FIG. 4 are the areas of the transmission source for each repeating unit. Then, the destination area in each repeating unit becomes the areas 24 to 26. That is, the processing unit 10 stores the 32 pieces of element data stored in the area 21 in the area 24. Further, the processing unit 10 stores the 32 pieces of element data stored in the area 22 in the area 25. The processing unit 10 stores the 32 pieces of element data stored in the area 23 in the area 26.
  • Each of the areas 21 to 23 and the areas 24 to 26 corresponds to an example of “two storage areas”.
  • the areas 21 to 23 are examples of “one storage area”
  • the areas 24 to 26 are examples of “the other storage area”.
  • the areas 24 to 26 are examples of “one storage area”
  • the areas 21 to 23 are examples of “the other storage area”.
  • FIG. 5 is a diagram illustrating an outline of the unpacking process according to the first embodiment.
  • the unpacking process is a process in which the packing process is reversed. That is, also in the unpacking process, the process of 4 steps is performed. Since the destination lines are the same, the movement of the element data of the 32 transmission source areas stored in one line is one repetitive unit of the unpacking process.
  • the read line changing circuit 121 outputs the data input from the arithmetic instruction control unit 101 to the vector register 111 as it is, when performing processing other than the packing and unpacking processing described here.
  • the read line changing circuit 121 receives the instruction of the destination determination, the information of the source area in the vector register 111 and the information of the destination area in the vector register 111. .
  • the read line changing circuit 121 receives, from the arithmetic instruction control unit 101, for example, the information indicating the area 21 as the information of the area that is the transmission source in FIG. Further, the read line changing circuit 121 receives the step number from the arithmetic instruction control unit 101.
  • the read line changing circuit 121 since four steps are performed in the processing of one repeating unit, the read line changing circuit 121 receives the input of any information of 0 to 3 as the step number.
  • the step number 0 indicates that it is the first step.
  • the read line change circuit 121 determines the read line according to the read line selection table 201 shown in FIG. 6 based on the input step number information and the bank number of the vector register 111 to which the read line change circuit 121 is connected. Get the line number.
  • FIG. 6 is a diagram of an example of a read line selection table for packing processing according to the first embodiment.
  • the read line selection table 201 represents the information of the read line as the read source according to each source bank for each packing process that is repeated four times in this embodiment.
  • the read line change circuit 121 uses the line number of the vector register 111 to which it is connected and the step number 0 to obtain the information of the read line that is the read source.
  • the information of this read line matches the information of the read line when the step number of bank number # 0 in the read line selection table 201 is 0.
  • the read line changing circuit 121 inputs the obtained line number to the vector register 111 as a read address.
  • FIG. 7 is a schematic diagram of the circuit configuration of the read line changing circuit according to the first embodiment.
  • the bank number 302 is 3-bit information representing the bank number of the vector register 111 connected to the read line changing circuit 121 in binary.
  • the step number 301 is 2-bit information that represents the four step numbers in binary.
  • the read line changing circuit 121 acquires the bank number 302 of the vector register 111 corresponding to itself represented by “a, b, c”. For example, the read line changing circuit 121A acquires “0,0,0” as the bank number 302.
  • the read line change circuit 121 receives the input of the step number 301 represented by “u, v” from the arithmetic instruction control unit 101. For example, when the step number 301 is 2, the read line changing circuit 121 receives “1,0”.
  • the read line changing circuit 121 uses the exclusive OR circuit 303 to obtain the exclusive OR of the second least significant bit of the bank number 302 and the upper bit of the step number 301. Further, the read line changing circuit 121 uses the exclusive OR circuit 304 to obtain the exclusive OR of the least significant bit of the bank number 302 and the least significant bit of the step number 301. As a result, the read line change circuit 121A acquires the read line number 305.
  • the capital alphabet in the read line number 305 indicates a value obtained by inverting the bit value. For example, when the step number is 2, the read line changing circuit 121A acquires 1 from the exclusive OR circuit 303 and 0 from the exclusive OR circuit 304. That is, the read line change circuit 121A acquires “1,0” as the read line number 305.
  • the line represented by “1,0” corresponds to the line with line number ## 2.
  • the read line change circuit 121 adds the read line number 305 to the lower 2 bits of the line information 306 of the line to be read specified by the instruction, and generates the read line information 307. After that, the read line changing circuit 121 outputs the generated read line information 307 to the vector register 111. As a result, the read line changing circuit 121 can output the line number corresponding to the bank number and the step number in the read line selection table 201 shown in FIG. In this case, the read line changing circuit 121 can output the read data output from the element register 113 corresponding to the line number represented by the lower 2 bits included in the read line information 307 to the vector register 111.
  • the read data includes all values stored in the element register 113, that is, four element data.
  • the read line changing circuit 121 outputs the information of the transmission source including the input read address to the vector register 111 as it is. As a result, the read line changing circuit 121 can output the read data output from the element register 113 having the line number represented by the read address to the vector register 111.
  • the read line changing circuit 121 corresponds to an example of the “first determining unit”.
  • the source bank corresponds to an example of the “first storage area”, and the read line corresponds to an example of the “first storage position”.
  • the router 125 receives input of read data from each vector register 111.
  • the router 125 also receives the input of the step number from the arithmetic instruction control unit 101.
  • the router 125 acquires the bank number of the transmission source according to the destination bank selection table 202 shown in FIG. 8 based on the bank number and step number of the storage destination vector register 111.
  • FIG. 8 is a diagram of an example of a destination bank selection table for packing processing according to the first embodiment.
  • the destination bank selection table 202 represents information on the transmission source bank that is the transmission source according to each storage destination bank for each packing process that is repeated four times in this embodiment. For example, if the storage-destination bank is bank number # 0, the router 125 sets the bank numbers # 0, # 1, # 2, and # 3 to the source bank in each of the step numbers 0 to 3. To choose as.
  • FIG. 9 is a diagram illustrating an outline of a circuit configuration for determining a storage destination bank at the time of packing included in the router according to the first embodiment.
  • the bank number 311 is 3-bit information in which the bank number of the storage destination bank is represented by a binary number.
  • the step number 312 is 2-bit information in which four step numbers are represented by a binary number.
  • the router 125 selects the bank number represented by “a, b, c” as the storage destination.
  • the router 125 rotates the bits of the bank number of the selected storage destination bank two bits to the left.
  • the 2-bit left rotate is a process of moving each bit by 2 bits toward the upper bit side, and in the case of moving beyond the most significant bit, it is a process of moving to the least significant bit and circulating. is there. That is, the router 125 moves the value of the least significant bit of the bank number 311 to the most significant bit, moves the value of the most significant bit to the second bit from the bottom, and the value of the second bit from the bottom. To the least significant bit.
  • the router 125 acquires the post-tour number 313. For example, when the bank number 311 of the storage destination vector register 111 is “0,1,1”, the router 125 acquires “1,0,1” as the post-tour number 313.
  • the router 125 receives the input of the step number 312 represented by a binary number “u, v” from the arithmetic instruction control unit 101. For example, when the step number is 2, the router 125 receives the input of "1,0".
  • the router 125 uses the exclusive OR circuit 314 to obtain the exclusive OR of the second bit from the bottom of the post-cycle number 313 and the upper bit of the step number. Further, the router 125 uses the exclusive OR circuit 315 to obtain the exclusive OR of the least significant bit of the post-cycle number 313 and the least significant bit of the step number. Then, the router 125 arranges the most significant bit of the post-tour number 313, the output from the exclusive OR circuit 314, and the output from the exclusive OR circuit 315 to obtain the bank number 316 of the transmission source bank.
  • the capital letters in the bank number 316 are the values obtained by inverting the original values.
  • the router 125 acquires 1 from the exclusive OR circuit 314 and the exclusive OR circuit 315, and acquires “1,1,1” as the bank number 316 of the transmission source bank.
  • the bank number 316 being "1, 1, 1” means that the bank number # 7 is the transmission source bank.
  • the router 125 can acquire the bank number of the transmission source corresponding to the storage destination bank number and the step number in the destination bank selection table 202 shown in FIG.
  • the router 125 inputs the value input from the vector register 111 of the determined source bank number to the byte shuffle circuit 122 connected to the product-sum calculator 112 corresponding to the vector register 111 of the selected storage destination bank number. Is output.
  • the router 125 acquires the bank number of the destination bank according to the destination bank selection table 203 shown in FIG. 10 based on the bank number and the step number of the storage destination vector register 111.
  • FIG. 10 is a diagram showing an example of a destination bank selection table for unpacking processing.
  • the destination bank selection table 203 represents information on a source bank that is a source corresponding to each storage destination bank for each packing process that is repeated four times in this embodiment. For example, when the storage destination bank is the bank number # 0, the router 125 sets the bank numbers # 0, # 2, # 4, and # 6 to the bank of the transmission source bank in each of the step numbers 0 to 3. Select as a number.
  • FIG. 11 is a diagram illustrating an outline of a circuit configuration that determines a storage destination bank at the time of unpacking included in the router according to the first embodiment.
  • the bank number 321 is 3-bit information in which the bank number of the storage destination bank is represented by a binary number.
  • the step number 322 is 2-bit information that represents the four step numbers in binary.
  • the router 125 selects the bank number represented by “a, b, c” as the storage destination.
  • the router 125 right rotates the bits of the selected storage destination bank number by 2 bits.
  • the 2-bit right rotate is a process of moving each bit by 2 bits toward the lower bit side, and in the case of moving beyond the least significant bit, it is a process of moving to the most significant bit and circulating. is there. That is, the router 125 moves the value of the most significant bit of the bank number 321 to the least significant bit, moves the value of the least significant bit to the second bit from the bottom, and the value of the second bit from the bottom. To the most significant bit. As a result, the router 125 acquires the post-patrol number 323. For example, when the bank number 321 of the storage destination vector register 111 is “1, 0, 1”, the router 125 acquires “0, 1, 1” as the post-tour number 323.
  • the router 125 receives the input of the step number 322 represented by a binary number “u, v” from the arithmetic instruction control unit 101. For example, when the step number is 2, the router 125 receives the input of "1,0".
  • the router 125 uses the exclusive OR circuit 324 to obtain the exclusive OR of the most significant bit of the post-cycle number 323 and the upper bit of the step number. Further, the router 125 uses the exclusive OR circuit 325 to obtain the exclusive OR of the second lowest bit of the post-cycle number 323 and the lower bit of the step number. Then, the router 125 arranges the output from the exclusive OR circuit 324, the output from the exclusive OR circuit 325, and the least significant bit of the post-cycle number 323 to obtain the bank number 326 of the transmission source bank.
  • the capital letters in the bank number 326 are the values obtained by inverting the original values.
  • the router 125 acquires 1 from the exclusive OR circuit 324 and the exclusive OR circuit 325, and acquires “1,1,1” as the bank number 326 of the transmission source bank.
  • the bank number 326 being “1,1,1” means that the bank number # 7 is the transmission source bank.
  • the router 125 can obtain the source bank number corresponding to the storage destination bank number and the step number in the destination bank selection table 203 shown in FIG.
  • the router 125 causes the byte shuffle circuit 122 connected to the product-sum calculator 112 corresponding to the vector register 111 of the selected storage destination bank number to read the data input from the vector register 111 of the determined transmission source bank number. Output the data.
  • the router 125 stores, for example, the definition pattern 251 shown in FIG.
  • FIG. 12 is a diagram showing an example of a definition pattern for determining the read source bank corresponding to the storage destination bank.
  • the definition pattern 251 a read source bank corresponding to each storage source bank is registered for each pattern.
  • the number on the left side of each read source bank in the definition pattern 251 is the offset of the read source line number. That is, +1 means to move to the next line.
  • each pattern usually rotate and broadcast. Usually, this is the case where the read source bank and the storage destination bank are the same. Rotate is a case where the bank bank number of the read source bank is equal to each storage destination bank plus the same number. Broadcast is a case where data from one read source bank is stored in all storage destination banks.
  • the router 125 can realize data transfer according to the determined combination of the read source bank and the storage destination bank.
  • the definition pattern 252 is an example, and the router 125 may use another pattern, or may transfer without using the definition pattern.
  • the router 125 is an example of the “transfer unit”.
  • the storage destination bank is an example of the “second storage area”.
  • the 32-bit area for each line in the element register 113 that is the read source and the write destination can be individually handled as four 8-bit areas. These four 8-bit areas are referred to as bytes B0 to B3, respectively. B0 to B3 represent byte numbers, but here, the bytes having the respective byte numbers are represented as bytes B0 to B3.
  • the byte shuffle circuit 122, the sum-of-products calculator 112, and the destination byte write enable / disable selection circuit 123 will be described.
  • the byte shuffle circuit 122, the product-sum calculator 112, and the destination byte write enable / disable selection circuit 123 determine the byte to be written in the write destination element register 113 by combining the respective processes. Specifically, since the byte where the element in the read source is stored and the byte where the element in the write destination is stored are different in position, the byte shuffle circuit 122 corresponds to the element data stored in each read byte of the read data. Determines the position of the destination byte to The product-sum calculator 112 is a circuit that simply passes data here.
  • the destination byte write enable / disable selection circuit 123 is a circuit that selects a destination byte into which element data is actually written.
  • the byte shuffle circuit 122 receives the read data output from the vector register 111 from the router 125. Further, the byte shuffle circuit 122 and the destination byte write enable / disable selection circuit 123 receive the input of the step number from the arithmetic instruction control unit 101.
  • the byte shuffle circuit 122, the product-sum calculation unit 112, and the destination byte write enable / disable selection circuit 123 use the byte selection table shown in FIG. 13 based on the bank number and step number of the storage destination vector register 111. A destination byte number and a read source byte number according to 204 are acquired.
  • FIG. 13 is a diagram of an example of a byte selection table for packing processing according to the first embodiment.
  • the byte selection table 204 represents information of a destination byte as a write destination and a read byte as a read source according to each storage destination bank for each packing process that is repeated four times in the present embodiment.
  • all the element data is stored in the position of the byte B0 in the read line, so that the byte B0 is designated as the read byte.
  • the byte shuffle circuit 122, the product-sum calculator 112, and the destination byte write enable / disable selection circuit 123 set the byte B2 as the destination byte and the byte B0 as the destination byte. Read byte.
  • the byte shuffle circuit 122, the product-sum calculator 112, and the destination byte write enable / disable selection circuit 123 use the byte selection table shown in FIG. 14 based on the bank number and step number of the storage destination vector register 111. The byte number of the destination byte and the byte number of the read byte corresponding to 205 are acquired.
  • FIG. 14 is a diagram of an example of a byte selection table for unpacking processing.
  • the byte selection table 205 represents information of a read byte as a write destination and a read bank as a read source according to each storage destination bank for each packing process that is repeated four times in the present embodiment.
  • all the element data is stored at the position of the byte B0 in the destination line of the write destination, so the byte number B0 is designated as the destination byte.
  • the byte shuffle circuit 122, the product-sum calculator 112, and the destination byte write enable / disable selection circuit 123 set the byte number B0 as the destination byte, and the byte number. Let B0 be the read byte.
  • FIG. 15 is a diagram for explaining a destination byte determination process at the time of packing by the byte shuffle circuit according to the second embodiment.
  • the byte shuffle circuit 122 sets the read source byte to “00” as shown in the table 331 of FIG. 15 regardless of the destination byte number B0 to B3 regardless of the bank number of the storage destination vector register 111. To decide.
  • “00” indicates the byte of the byte number B0. This is because in the present embodiment, element data obtained by compressing 32-bit data into 8-bit data is stored in the byte B0 in any line of any bank.
  • FIG. 16 is a diagram for explaining a destination byte determination process at the time of unpacking by the byte shuffle circuit according to the first embodiment.
  • the bank number 332 is 3-bit information that represents the bank number of the storage destination bank in binary.
  • the byte shuffle circuit 122 has the bank number of the vector register 111 corresponding to itself in advance.
  • the bank number of the vector register 111 corresponding to this self is the bank number of the storage destination bank.
  • the element data is written in the least significant byte B0 of the line. Therefore, the byte shuffle circuit 122 sets the byte B0 as the destination byte.
  • the byte shuffle circuit 122 acquires the lower 2 bits of the bank number 332 of the storage destination vector register 111, and as shown in the table 333, the byte of the read byte corresponding to the byte of the byte number B0 that is the destination byte. Number.
  • the byte shuffle circuit 122 outputs the read data and the information of the destination byte corresponding to each read byte in the read data to the product-sum calculator 112.
  • the sum-of-products calculator 112 receives input of read data and information of a destination byte corresponding to each read byte in the read data from the byte shuffle circuit 122. Then, the product-sum calculation unit 112 performs a calculation for passing the input information through it, and outputs the calculation result to the destination byte write enable / disable selection circuit 123. That is, the sum-of-products calculator 112 performs the same process as outputting the input read data information to the destination byte write enable / disable selecting circuit 123 as it is.
  • FIG. 17 is a diagram showing an outline of a circuit configuration for selecting a destination byte at the time of packing included in the destination byte write enable / disable selection circuit according to the first embodiment.
  • the bank number 342 is 3-bit information that represents the bank number of the storage destination bank in binary.
  • the step number 341 is 2-bit information in which four step numbers are represented by a binary number.
  • the destination byte writability selection circuit 123 acquires the bank number represented by “a, b, c” as the storage destination. Next, the destination byte write enable / disable selection circuit 123 receives the input of the step number 341 represented by “u, v” from the arithmetic instruction control unit 101. For example, when the step number is 2, the destination byte write enable / disable selection circuit 123 receives an input of "1, 0".
  • the destination byte write enable / disable selection circuit 123 uses the exclusive OR circuit 343 to obtain the exclusive OR of the most significant bit of the bank number 342 and the upper bit of the step number. Further, the destination byte write enable / disable selection circuit 123 uses the exclusive OR circuit 344 to obtain the exclusive OR of the second least significant bit of the bank number 342 and the lower bit of the step number. Then, the destination byte write enable / disable selection circuit 123 inputs a value obtained by arranging the output from the exclusive OR circuit 343 and the output from the exclusive OR circuit 344 into a binary number to the determination circuits 345 to 348.
  • the determination circuits 345 to 348 can be realized by combining an AND circuit and an inverter. Then, when 1 is output from any of the determination circuits 345 to 348, the writing to any of the bytes B0 to B3 is enabled as described in the square frame connected to it. Then, the data is written in the enabled bank, and the data is not written in the other banks.
  • FIG. 18 is a diagram for explaining the destination byte writability selection processing at the time of unpacking by the destination byte writability selection circuit according to the first embodiment.
  • the destination byte write enable / disable selection circuit 123 invalidates the write to the bytes B1 to B3 as shown in the table 349 of FIG. 15 regardless of the bank number of the storage destination vector register 111. Further, the destination byte write enable / disable selection circuit 123 validates the write to the byte B0 as shown in the table 349. This is because in the present embodiment, at the time of unpacking, element data is stored in the least significant bit of the 32-bit area in any line of any bank.
  • the byte shuffle circuit 122, the product-sum calculator 112, and the destination byte write enable / disable selection circuit 123 output information corresponding to the bank number and step number of the destination byte in the byte selection table 204 shown in FIG. 13 during packing. It can be performed. Further, the byte shuffle circuit 122, the product-sum calculator 112, and the destination byte write enable / disable selection circuit 123 output information corresponding to the bank number and step number of the destination byte in the byte selection table 205 shown in FIG. 14 during unpacking. It can be performed.
  • the byte shuffle circuit 122 and the destination byte write enable / disable selection circuit 123 correspond to an example of a “storage unit”. The destination byte corresponds to an example of “predetermined position”.
  • the destination line selection circuit 124 receives the input of the information of the destination area from the arithmetic instruction control unit 101. For example, the destination line selection circuit 124 receives input of information indicating the area 24 shown in FIG. 5 from the arithmetic instruction control unit 101 as information on the area to be the destination. Further, the destination line selection circuit 124 receives the input of the step number from the arithmetic instruction control unit 101. Further, the destination line selection circuit 124 holds the bank number of the vector register 111 connected to itself as the bank number of the storage destination vector register 111.
  • the element data is packed in a specific line at the time of packing. Therefore, in the case of the packing processing, the destination line selection circuit 124 sets the line indicated by the destination area designated by the instruction input from the arithmetic instruction control unit 101 as the destination line.
  • the destination line selection circuit 124 acquires the line number according to the destination bank selection table 202 shown in FIG. 19 based on the bank number and step number of the storage destination bank.
  • FIG. 19 is a diagram of an example of a destination line selection table for unpacking processing according to the first embodiment.
  • the destination line selection table 206 represents the information of the destination line that is the storage destination of the element data according to each destination bank for each unpacking process that is repeated four times in this embodiment. For example, when the destination bank is the bank number # 0, the destination line selection circuit 124 determines the line numbers ## 0, ## 1, ## 2, and ## 3 for the step numbers 0 to 3, respectively. Line is selected as the destination line.
  • FIG. 20 is a diagram illustrating an outline of a circuit configuration of the destination line selection circuit according to the first embodiment that determines a destination line at the time of unpacking.
  • the bank number 352 is 3-bit information that represents the bank number of the storage destination bank in binary.
  • the step number 351 is 2-bit information that represents the four step numbers in binary.
  • the destination line selection circuit 124 acquires the bank number 352 of the vector register 111, which is represented by “a, b, c”, to which it connects. For example, the destination line selection circuit 124A acquires “0,0,0” as the bank number 352.
  • the destination line selection circuit 124 receives the input of the step number 351 represented by “u, v” from the arithmetic instruction control unit 101. For example, when the step number 351 is 2, the destination line selection circuit 124 receives the input of "1,0".
  • the destination line selection circuit 124 uses the exclusive OR circuit 353 to obtain the exclusive OR of the second lowest bit of the bank number 352 and the upper bit of the step number 351. Further, the destination line selection circuit 124 uses the exclusive OR circuit 354 to obtain the exclusive OR of the least significant bit of the bank number 352 and the least significant bit of the step number 351. As a result, the destination line selection circuit 124 acquires the destination line number 355.
  • the uppercase alphabet in the destination line number 355 indicates a value obtained by inverting the bit value. For example, when the step number is 2, the destination line selection circuit 124A acquires 1 from the exclusive OR circuit 353 and 0 from the exclusive OR circuit 354. That is, the destination line selection circuit 124 acquires “1,0” as the destination line number 355.
  • the line represented by "1,0" is the line with line number ## 2.
  • the destination line selection circuit 124 adds the destination line number 355 to the lower 2 bits of the line information 356 of the line designated as the destination by the instruction, and generates the destination line information 357. After that, the destination line selection circuit 124 outputs the generated destination line information 357 to the vector register 111. Thereby, the destination line selection circuit 124 can output the information corresponding to the bank number and the step number in the destination line selection table 206 shown in FIG. In this case, the destination line selection circuit 124 can cause the vector register 111 to write the element data to the element register 113 of the line number represented by the lower 2 bits included in the destination line information 357.
  • the destination line selection circuit 124 corresponds to an example of the “second selection unit”.
  • the destination line corresponds to an example of the “second storage position”.
  • FIG. 21 is a diagram illustrating a relationship between a storage position of element data of a transmission source and a storage position of element data of a destination during packing according to the first embodiment.
  • FIG. 21 shows the transmission source and the destination determined in each step by the product-sum calculation unit 100 by the above-described processing.
  • the correspondence 410 represents the relationship between the information indicating the storage position at the transmission source and the information indicating the storage position at the destination when the step number is 0.
  • the correspondence relationship 420 represents the relationship between the information indicating the storage position at the transmission source and the information indicating the storage position at the destination when the step number is 1.
  • the correspondence 430 represents the relationship between the information indicating the storage position at the transmission source and the information indicating the storage position at the destination when the step number is 2.
  • the correspondence 440 represents the relationship between the information indicating the storage position at the transmission source and the information indicating the storage position at the destination when the step number is 3.
  • the designation information 451 is information on the transmission source designated by the instruction from the arithmetic instruction control unit 101.
  • the designation information 452 is information on the destination designated by the instruction from the arithmetic instruction control unit 101.
  • the product-sum calculation unit 100 adds the read line information 411 to the lower 2 bits of the designation information 451 to obtain the line number of the read line, as shown in the correspondence 410.
  • the read line information 411 corresponds to the lower 2 bits of the source bank number 412 that represents the bank number of the source bank in 3 bits using a binary number.
  • the source bank number 412 is the bank number of the source bank.
  • the product-sum calculation unit 100 sets the byte number 413 having a value of “00” as the byte number of the read byte.
  • the product-sum calculation unit 100 sets the storage destination bank number 414 generated by rotating each bit of the transmission source bank number 412 by 2 bits to the right as the transmission destination bank number. Further, the product-sum calculation unit 100 sets the destination byte number 415, which is the lower 2 bits of the source bank number 412, as the byte number of the destination byte.
  • the product-sum calculation unit 100 adds the read line information 421 to the lower 2 bits of the designation information 451 to obtain the line number of the read line.
  • the read line information 421 is a value obtained by inverting the lower bit of the lower 2 bits of the transmission source bank number 422. Further, the product-sum calculation unit 100 sets the byte number 423 having a value of "00" as the byte number of the read byte.
  • the product-sum calculation unit 100 inverts the least significant bit of the source bank number 422 and then rotates each bit by 2 bits to the right to generate a storage destination bank number.
  • the product-sum calculation unit 100 sets the destination byte number 425, which is the lower 2 bits of the source bank number 422, as the byte number of the destination byte.
  • the product-sum calculation unit 100 adds the read line information 431 to the lower 2 bits of the designation information 451 to obtain the line number of the read line.
  • the read line information 431 is a value obtained by inverting the upper bit of the lower two bits of the transmission source bank number 432. Further, the product-sum calculation unit 100 sets the byte number 433 having a value of “00” as the byte number of the read source byte.
  • the product-sum calculation unit 100 inverts the second least significant bit of the transmission source bank number 432, and then rotates each bit by 2 bits to store it into a storage.
  • the destination bank number 434 is the bank number of the storage destination bank.
  • the product-sum calculation unit 100 sets the destination byte number 435, which is the lower 2 bits of the source bank number 432, as the byte number of the destination byte.
  • the product-sum calculation unit 100 adds the read line information 441 to the lower 2 bits of the designation information 451 to obtain the line number of the read line.
  • the read line information 441 is a value obtained by inverting both lower two bits of the transmission source bank number 432. Further, the product-sum calculation unit 100 sets the byte number 443 having a value of “00” as the byte number of the read source byte.
  • the product-sum calculation unit 100 inverts the lower 2 bits of the source bank number 442 and then rotates each bit by 2 bits to the right to generate a storage destination bank number 444. Is the bank number of the storage destination bank. Further, the product-sum calculation unit 100 sets the destination byte number 445 corresponding to the lower 2 bits of the source bank number 442 as the byte number of the destination byte.
  • FIG. 21 is expressed in the form of lines, banks, and bytes as shown in FIG.
  • FIG. 22 is a diagram of a list of source and destination information at the time of packing by the product-sum calculation unit according to the first embodiment.
  • the number on the left side of the drawing represents the number sequentially assigned to the area in which 32 element data before packing are stored. Then, the left side of the arrow represents information on the position of the transmission source. Further, the right side of the arrow represents information on the position of the destination. That is, “line ## p-bank # q-byte (Br)” indicates an area represented by a line number ## p, a bank number #q, and a byte number (Br). The line number ## (dst) is the line number of the destination designated by the instruction. Further, eight sets from the upper end toward the paper surface correspond to the transmission source and the destination in each of the step numbers 0 to 3, respectively.
  • the source bank number 461 does not overlap in each step. That is, the product-sum calculation unit 100 can simultaneously read out eight element data in each step. Then, as shown in FIG. 22, the destination bank number 462 also does not overlap in each step. That is, the product-sum operation unit 100 can store eight element data at the same time in each step. That is, the product-sum calculation unit 100 can efficiently use the eight banks to perform packing processing.
  • the product-sum calculation unit 100 can efficiently perform the packing process by using the positions of the transmission source and the destination determined by the procedure shown in FIG.
  • the source and destination positions shown in FIG. 21 are the source and destination determined according to the read line selection table 201 of FIG. 6, the destination bank selection table 202 of FIG. 8, and the byte selection table 204 of FIG. Match the position of. That is, it is understood that the product-sum calculation unit 100 described above can efficiently perform the packing process by the process of the product-sum calculation unit 100 described above.
  • FIG. 23 is a diagram for explaining a generalized transmission source and destination determination method at the time of packing.
  • Information 471 on the upper side of the drawing in FIG. 23 is information indicating the position of the area of the transmission source.
  • the information 472 is information indicating the position of the destination area.
  • K in FIG. 23 is a power when the number of banks is represented by a power of 2.
  • K 3.
  • N is a logarithmic value whose base is 2 of the magnification of the line size of each bank with respect to the element data size of the transmission source. That is, N is a logarithmic value whose base is 2 of the magnification of the element data before compression with respect to the element data after compression.
  • the bank number of the transmission source bank is represented by a K-bit binary number, and the combination obtained by maintaining or inverting the value of each bit of the area 473 that is the least significant N bits is required.
  • the bank number 474 of the storage-destination bank is obtained by rotating the K-bit value changed to the combination obtained by obtaining the N-bit portion from the lowest order by N bits.
  • the N bits from the beginning of the bank number 474 are a combination obtained by maintaining or inverting the value of each bit of the area 473.
  • the value of the area 475 which is N bits from the most significant of the bank number 474 of the storage destination bank becomes the line number 476 of the read line.
  • the value of the N-bit area 473 of the least significant of the bank number of the transmission source corresponds to the value of the N-bit area 477 of the most significant bit of the destination byte, and further the M-bit area 478 of the most significant bit of the read byte.
  • the N + M bit value 479 to which the value is added becomes the element number in the bank of the destination line to which the element is moved.
  • the product-sum operation unit 100 can efficiently perform the packing process at any compression ratio and the number of banks. It can be carried out.
  • FIG. 24 is a diagram showing a relationship between a storage position of element data of a transmission source and a storage position of element data of a destination during unpacking.
  • FIG. 24 shows the transmission source and the destination determined in each step by the product-sum calculation unit 100 by the above-described processing.
  • the correspondence 510 represents the relationship between the information indicating the storage position at the transmission source and the information indicating the storage position at the destination when the step number is 0.
  • the correspondence relationship 520 represents a relationship between the information indicating the storage position at the transmission source and the information indicating the storage position at the destination when the step number is 1.
  • the correspondence 530 represents the relationship between the information indicating the storage position at the transmission source and the information indicating the storage position at the destination when the step number is 2.
  • the correspondence relationship 540 represents a relationship between the information indicating the storage position at the transmission source and the information indicating the storage position at the destination when the step number is 3.
  • the designation information 551 is information on the transmission source designated by the instruction from the arithmetic instruction control unit 101.
  • the designation information 552 is information on the destination designated by the instruction from the arithmetic instruction control unit 101.
  • the source bank number 511 in the correspondence 510 is the bank number of the source bank. Further, the destination line information 513 added to the lower 2 bits of the designation information 552 becomes the line number of the destination line.
  • the destination line information 513 corresponds to the upper 2 bits of the source bank number 511. Further, the byte number 515 of “00” becomes the byte number of the destination byte.
  • the storage destination bank number 514 generated by rotating each bit of the transmission source bank number 511 by 2 bits becomes the bank number of the storage destination bank. Further, the lower 2 bits of the storage destination bank number 514 correspond to the read byte number 512.
  • the source bank number 521 in the correspondence 520 is the bank number of the source bank. Further, the destination line information 523 added to the lower 2 bits of the designation information 552 becomes the line number of the destination line.
  • the destination line information 523 corresponds to the upper 2 bits of the source bank number 521. Further, the byte number 525 of "00" becomes the byte number of the destination byte.
  • the storage destination bank number 524 generated by inverting the second least significant bit of the transmission source bank number 521 and rotating each bit left 2 bits is stored. It becomes the bank number of the destination bank. Further, the lower 2 bits of the storage destination bank number 524 correspond to the read byte number 522.
  • the source bank number 531 in the correspondence 530 becomes the bank number of the source bank.
  • the destination line information 533 added to the lower 2 bits of the designation information 552 becomes the line number of the destination line.
  • the destination line information 533 corresponds to the upper 2 bits of the source bank number 531. Further, the byte number 535 that is "00" becomes the byte number of the destination byte.
  • the storage destination bank number 534 generated by inverting the most significant bit of the transmission source bank number 531 and rotating each bit to the left by 2 bits is the storage destination bank number 534. It becomes the bank number. Further, the lower 2 bits of the storage destination bank number 534 correspond to the read byte number 532.
  • the transmission source bank number 541 in the correspondence 540 becomes the bank number of the transmission source bank. Further, the destination line information 543 added to the lower 2 bits of the designation information 552 becomes the line number of the destination line. The destination line information 543 corresponds to the upper 2 bits of the source bank number 541. Further, the byte number 545 that is "00" becomes the byte number of the destination byte.
  • the storage destination bank number 544 generated by inverting both the 2 bits from the most significant bit of the transmission source bank number 541 and rotating each bit by 2 bits to the left is stored. It becomes the bank number of the destination bank. Further, the lower 2 bits of the storage destination bank number 544 correspond to the read byte number 542.
  • the product-sum calculation unit 100 can efficiently perform the packing process by using the positions of the transmission source and the destination determined by the procedure shown in FIG.
  • the source and destination positions shown in FIG. 24 are the source and destination positions determined according to the destination bank selection table 203 in FIG. 10, the byte selection table 205 in FIG. 14 and the destination line selection table 206 in FIG. Matches That is, the above-described processing of the product-sum calculation unit 100 enables the product-sum calculation unit 100 to efficiently perform the unpacking process.
  • FIG. 25 is a diagram for explaining a generalized method of determining a transmission source and a destination at the time of unpacking.
  • the information 561 on the upper side of the page in FIG. 25 is information indicating the position of the area of the transmission source.
  • the information 562 is information indicating the position of the destination area.
  • K, N, and M in FIG. 25 are determined by the same method as K, N, and M in FIG. 23, respectively.
  • the bank number of the source bank is represented by a K-bit binary number, and the value of each bit of the area 563, which is N bits from the most significant bit, is maintained or inverted to obtain a combination. The acquisition of this combination is repeated until all combinations are completed.
  • the bank number 564 of the destination bank is obtained by rotating the K-bit value, which has been changed to the combination obtained by obtaining the N-bit portion from the most significant bit, to N bits right.
  • the N least significant bits of the bank number 564 are a combination obtained by maintaining or inverting the value of each bit of the area 563.
  • the value of the area 563 which is N bits from the most significant bank number of the transmission source bank becomes the line number 565 of the destination line.
  • the value of the least significant N-bit area 566 of the bank number 564 of the destination bank corresponds to the value of the most significant N-bit area 567 of the destination byte, and thereafter, the value of the most significant M-bit area 568 of the destination byte.
  • a value 569 of N + M bits added with the value of becomes the element number in the bank of the read line to which the element is moved.
  • the product-sum calculation unit 100 can efficiently perform the unpacking process at any compression ratio and the number of banks. It can be performed.
  • FIG. 26 is a flowchart of packing processing by the processing unit according to the first embodiment.
  • the product-sum calculation unit 100 acquires a packing instruction in a repeating unit from the calculation instruction control unit 101 (step S101). At this time, the product-sum calculation unit 100 receives the initial value of the step number, that is, 0, from the calculation instruction control unit 101.
  • the read line changing circuit 121 acquires the line number of the transmission destination from the bank number and step number of the vector register 111 to which it corresponds. Further, the read line changing circuit 121 acquires information on the line of the storage destination designated by the instruction from the packing instruction. Then, the read line changing circuit 121 adds the acquired line number of the transmission destination to the lowest of the information of the line of the storage destination designated by the instruction (step S102). Then, the read line changing circuit 121 outputs the information of the line added with the line number of the transmission destination to the vector register 111.
  • the vector register 111 reads the read data from the element register 113 corresponding to the line number added to the bottom of the input line information (step S103). The vector register 111 outputs the read read data to the router 125.
  • the router 125 identifies the bank number of the transmission source according to the bank number of each storage destination (step S104).
  • the router 125 transmits the acquired read data to the byte shuffle circuit 122 connected to the product-sum calculator 112 corresponding to the vector register 111 having the bank number of the storage destination whose source is the bank number of the vector register 111 of the read source. Yes (step S105).
  • the byte shuffle circuit 122 determines a read byte corresponding to each destination byte according to the bank number of the element register 113 of the storage destination (step S106). Then, the byte shuffle circuit 122 outputs the read data to the product-sum calculator 112 together with the information of the read byte corresponding to each destination byte.
  • the sum-of-products calculator 112 executes and outputs a calculation that passes through the received read data (step S107).
  • the destination byte write enable / disable selection circuit 123 acquires the read data from the product-sum calculator 112. Next, the destination byte write enable / disable selection circuit 123 determines the destination byte from the storage destination bank number and the step number of the destination bytes, and validates the writing of the destination byte (step S108).
  • the destination byte write availability selection circuit 123 outputs the read data to the vector register 111.
  • the vector register 111 writes the element data stored in the corresponding read byte into the byte in which the writing of the line designated by the instruction is enabled (step S109).
  • the arithmetic instruction control unit 101 determines whether or not the four steps, which are the processing of the repeating unit, are completed (step S110).
  • step S110 If the four steps have not been completed (step S110: No), the arithmetic instruction control unit 101 outputs the step number of the next step to the product-sum calculator 112.
  • the product-sum calculation unit 112 acquires the step number of the next step from the calculation instruction control unit 101 (step S111). Then, the product-sum calculator 112 returns to step S102.
  • step S110 Yes
  • step S112 determines whether or not the packing processing for all the repeating units is completed. If the packing processing in the repeating unit remains (step S112: No), the product-sum calculator 112 returns to step S101.
  • step S112 Yes
  • the packing process is ended.
  • FIG. 27 is a flowchart of the unpacking process performed by the processing unit according to the first embodiment.
  • the sum-of-products calculation unit 100 acquires the unpacking instruction for each repeating unit from the calculation instruction control unit 101 (step S201). At this time, the product-sum calculation unit 100 receives the initial value of the step number, that is, 0, from the calculation instruction control unit 101.
  • the read line changing circuit 121 acquires the information of the transmission source line specified by the instruction from the unpacking instruction. Then, the read line changing circuit 121 outputs the information of the transmission destination line designated by the instruction to the vector register 111.
  • the vector register 111 reads the read data from the element register 113 having the line number according to the input line information (step S202).
  • the vector register 111 outputs the read read data to the router 125.
  • the router 125 identifies the bank number of the transmission source according to the bank number of each storage destination (step S203).
  • the router 125 transmits the acquired read data to the byte shuffle circuit 122 connected to the product-sum calculator 112 corresponding to the vector register 111 having the bank number of the storage destination whose source is the bank number of the vector register 111 of the read source. (Step S204).
  • the byte shuffle circuit 122 determines a read byte corresponding to each destination byte according to the bank number of the element register 113 of the storage destination (step S205). Then, the byte shuffle circuit 122 outputs the read data to the product-sum calculator 112 together with the information of the read byte corresponding to each destination byte.
  • the product-sum calculation unit 112 executes and outputs a calculation that passes through the received read data (step S206).
  • the destination byte write enable / disable selection circuit 123 acquires the read data from the product-sum calculator 112. Next, the destination byte write enable / disable selection circuit 123 enables writing of the least significant byte among the destination bytes (step S207).
  • the destination line selection circuit 124 determines a destination line according to the storage destination bank (step S208).
  • the destination byte write availability selection circuit 123 outputs the read data to the vector register 111.
  • the vector register 111 writes the element data stored in the corresponding read byte into the byte in which the writing of the line determined by the destination line selection circuit 124 is enabled (step S209).
  • the arithmetic instruction control unit 101 determines whether or not the four steps, which are the processing of the repeating unit, are completed (step S210).
  • step S210 If the four steps have not been completed (step S210: No), the arithmetic instruction control unit 101 outputs the step number of the next step to the product-sum arithmetic unit 112.
  • the product-sum calculation unit 112 acquires the step number of the next step from the calculation instruction control unit 101 (step S211). After that, the product-sum calculator 112 returns to step S202.
  • step S210 determines whether or not the unpacking processing for all the repeating units is completed (step S212).
  • step S212 determines whether or not the unpacking processing for all the repeating units is completed.
  • step S212 Yes
  • the unpacking process is ended.
  • FIG. 28 is a diagram showing an example of an instruction for causing the processing unit to execute the packing processing and the unpacking processing according to the present embodiment.
  • the instruction shown in FIG. 28 specifies what kind of packing process and unpacking process is to be performed, which step in the process is to be performed, the line number of the read source line, and the line number of the destination line.
  • Each processing circuit in the product-sum calculation unit 100 acquires the information designated by the instruction shown in FIG. 28 and executes the processing.
  • the processing unit determines the bank number of the storage destination bank from the bank number of the transmission source bank and the step number of the step included in the processing of the repeating unit in the packing processing, Also, the destination byte is determined. Then, the packing is completed by moving the element data stored in each bank to the determined destination byte of the element register of the predetermined line number included in the vector register having the determined bank number.
  • the processing unit determines the bank number of the storage destination bank and the line number of the destination line from the bank number of the transmission source bank and the step number of the step included in the processing of the repeating unit. To do. Then, the unpacking is completed by moving the element data stored in each bank to the determined destination byte of the element register having the line number of the determined destination line included in the vector register having the determined bank number.
  • the processing unit according to the present embodiment can execute efficient packing and unpacking processing by using the existing product-sum calculation circuit.
  • the second embodiment will be described. Also in this embodiment, the information processing apparatus 50 shown in FIG. 1 and the product-sum calculation unit 100 shown in FIG. 2 are used. In the following description, description of the operation of each unit similar to that of the first embodiment may be omitted.
  • FIG. 29 is a diagram illustrating an outline of the packing process according to the second embodiment. In this embodiment, as a repeating unit, two steps are executed as shown in FIG.
  • the read line change circuit 121 determines the read line according to the read line selection table 601 shown in FIG. 30 based on the input step number information and the bank number of the vector register 111 to which the read line change circuit 121 is connected. Get the line number.
  • FIG. 30 is a diagram of an example of a read line selection table for packing processing according to the second embodiment.
  • the read line selection table 601 represents information on a read line as a read source according to each source bank for each packing process that is repeated twice in this embodiment.
  • the read line change circuit 121 uses the line number of the vector register 111 to which it is connected and the step number 0 to obtain the information of the read line that is the read source.
  • the information of this read line matches the information of the read line when the step number of bank number # 0 in the read line selection table 601 is 0. Then, the read line changing circuit 121 inputs the obtained line number to the vector register 111 as a read address.
  • FIG. 31 is a diagram illustrating an outline of the circuit configuration of the read line changing circuit according to the second embodiment.
  • the bank number 612 is 3-bit information in which the bank number of the vector register 111 connected to the read line changing circuit 121 is represented by a binary number.
  • the step number 611 is 1-bit information that represents two step numbers in binary.
  • the read line changing circuit 121 acquires the bank number 612 of the vector register 111 corresponding to itself represented by “a, b, c”. Next, the read line changing circuit 121 receives the input of the step number 611 represented by “v” from the arithmetic instruction control unit 101. For example, when the step number is 1, the read line changing circuit 121 receives "1" as an input.
  • the read line changing circuit 121 uses the exclusive OR circuit 613 to obtain the exclusive OR of the least significant bit of the bank number 612 and the step number 611. As a result, the read line changing circuit 121 acquires the read line number 614.
  • the capital alphabet in the read line number 614 indicates a value obtained by inverting the bit value.
  • the read line change circuit 121 adds the read line number 614 to the least significant bit of the line information 615 of the line to be read specified by the instruction, and generates the read line information 616. After that, the read line changing circuit 121 outputs the generated read line information 616 to the vector register 111.
  • the read line changing circuit 121 can output the line number corresponding to the bank number and the step number in the read line selection table 601 shown in FIG. In this case, the read line changing circuit 121 can cause the vector register 111 to output the read data output from the element register 113 corresponding to the line number represented by the least significant bit included in the read line information 616.
  • the read line changing circuit 121 outputs the information of the transmission source including the input read address to the vector register 111 as it is. As a result, the read line changing circuit 121 can output the read data output from the element register 113 having the line number represented by the read address to the vector register 111.
  • the router 125 receives input of read data from each vector register 111.
  • the router 125 also receives the input of the step number from the arithmetic instruction control unit 101.
  • the router 125 acquires the source bank number according to the destination bank selection table 602 shown in FIG. 32 based on the bank number and step number of the storage destination vector register 111.
  • FIG. 32 is a diagram of an example of a destination bank selection table for packing processing according to the second embodiment.
  • the destination bank selection table 602 represents information on the source bank that is the source corresponding to each storage bank for each packing process that is repeated twice in this embodiment. For example, if the storage destination bank is bank number # 0, the router 125 selects the bank with bank numbers # 0 and # 1 as the source bank in each of the step numbers 0 and 1.
  • FIG. 33 is a diagram illustrating an outline of a circuit configuration that determines a storage destination bank at the time of packing included in the router according to the second embodiment.
  • the bank number 621 is 3-bit information that represents the bank number of the storage destination bank in binary.
  • the step number 622 is 1-bit information that represents two step numbers in binary.
  • the router 125 selects the bank number represented by “a, b, c” as the storage destination.
  • the router 125 rotates the bit of the bank number of the selected storage destination bank left by 1 bit. That is, the router 125 moves the value of the least significant bit and the second least significant bit of the bank number 621 to the upper bit of each one bit, and moves the most significant bit value to the least significant bit.
  • the router 125 acquires the post-tour number 623. For example, when the bank number 621 of the storage destination vector register 111 is “0,1,1”, the router 125 acquires “1,1,0” as the post-tour number 623.
  • the router 125 receives the input of the step number 622 represented by “v” from the arithmetic instruction control unit 101.
  • the router 125 uses the exclusive OR circuit 624 to obtain the exclusive OR of the least significant bit of the post-cycle number 623 and the step number.
  • the router 125 arranges the most significant bit and the second least significant bit of the post-tour number 623 and the output from the exclusive OR circuit 624 to obtain the bank number 625 of the transmission source bank.
  • the capital letters in the bank number 625 are the inverted values of the original values.
  • the router 125 inputs from the vector register 111 having the determined bank number of the transmission source bank to the byte shuffle circuit 122 connected to the product-sum calculator 112 corresponding to the vector register 111 of the selected storage destination bank number. Output the value.
  • FIG. 34 is a diagram illustrating an outline of a circuit configuration that determines a storage destination bank at the time of unpacking included in the router according to the second embodiment.
  • the bank number 626 is 3-bit information in which the bank number of the storage destination bank is represented by a binary number.
  • the step number 627 is 1-bit information that represents two step numbers in binary.
  • the router 125 selects the bank number represented by “a, b, c” as the storage destination. Next, the router 125 rotates the bits of the selected storage destination bank number right by 1 bit. That is, the router 125 moves the value of the most significant bit and the value of the second least significant bit of the bank number 626 to the next lower bit and sets the value of the least significant bit to the most significant bit. As a result, the router 125 acquires the post-patrol number 628. For example, when the bank number 626 of the storage destination vector register 111 is “1,0,1”, the router 125 acquires “1,1,0” as the post-tour number 628.
  • the router 125 receives the input of the step number 627 represented by “v” from the arithmetic instruction control unit 101.
  • the router 125 uses the exclusive OR circuit 629 to obtain the exclusive OR of the most significant bit of the post-cycle number 628 and the step number 627.
  • the router 125 obtains the bank number 630 of the transmission source bank by arranging the output from the exclusive OR circuit 629 and the values of the most significant bit and the second least significant bit of the post-cycle number 628.
  • the capital letters in the bank number 630 are the values obtained by inverting the original values.
  • the router 125 causes the byte shuffle circuit 122 connected to the product-sum calculator 112 corresponding to the vector register 111 of the selected storage destination bank number to read the data input from the vector register 111 of the determined transmission source bank number. Output the data.
  • the byte shuffle circuit 122, the product-sum calculation unit 112, and the destination byte write enable / disable selection circuit 123 use the byte selection table shown in FIG. A destination byte number and a read source byte number according to 603 are acquired.
  • FIG. 35 is a diagram of an example of a byte selection table for packing processing according to the second embodiment.
  • the byte selection table 603 represents information on a destination byte as a write destination and a read byte as a read source according to each storage destination bank for each packing process that is repeated twice in this embodiment.
  • element data whose destination byte is byte B0 or B2 is stored at the position of byte B0 in the read line.
  • the element data whose destination byte is byte B1 or B3 is stored at the position of byte B1 in the read line.
  • the byte number of the destination byte and the byte number of the read byte can be determined by reversing the packing processing.
  • the details of the byte shuffle circuit 122 and the destination byte write enable / disable selection circuit 123 will be described below.
  • FIG. 36 is a diagram for explaining a destination byte determination process at the time of packing by the byte shuffle circuit according to the second embodiment.
  • Byte shuffle circuit 122 sets the read byte to byte number 00 when the destination byte is byte number B0 or B2. Further, the byte shuffle circuit 122 sets the read byte to the byte number 01 when the destination byte is the byte number B1 or B3.
  • FIG. 37 is a diagram for explaining a destination byte determination process at the time of unpacking by the byte shuffle circuit according to the second embodiment.
  • the bank number 632 is 3-bit information that represents the bank number of the storage destination bank in binary.
  • the byte shuffle circuit 122 has the bank number of the vector register 111 corresponding to itself in advance.
  • the bank number of the vector register 111 corresponding to this self is the bank number of the storage destination bank.
  • the element data is written in the least significant byte B0 and the one most significant byte B1 in the line. Therefore, the byte shuffle circuit 122 sets the read bytes when the bytes B0 and B1 are the destination bytes to the byte numbers c0 and c1, as indicated by the correspondence 633.
  • the byte shuffle circuit 122 acquires the least significant bit of the bank number 632 of the vector register 111 of the storage destination and, as indicated by a correspondence 633, the read bytes corresponding to the bytes of the byte numbers B0 and B1 which are the destination bytes. Get the byte number of.
  • the byte shuffle circuit 122 outputs the read data and the information of the destination byte corresponding to each read byte in the read data to the product-sum calculator 112.
  • FIG. 38 is a diagram showing an outline of a circuit configuration for selecting a destination byte at the time of packing included in the destination byte write enable / disable selection circuit according to the second embodiment.
  • the bank number 642 is 3-bit information that represents the bank number of the storage destination bank in binary.
  • the step number 641 is 1-bit information that represents two step numbers in binary.
  • the destination byte write enable / disable selection circuit 123 acquires the bank number 642 represented by “a, b, c” as the storage destination. Next, the destination byte write enable / disable selection circuit 123 receives the input of the step number 641 represented by “v” from the arithmetic instruction control unit 101.
  • the destination byte write enable / disable selection circuit 123 uses the exclusive OR circuit 643 to obtain the exclusive OR of the most significant bit of the bank number 642 and the step number 641. Then, the destination byte write enable / disable selection circuit 123 inputs the output from the exclusive OR circuit 643 to the determination circuits 644 and 645.
  • FIG. 39 is a diagram for explaining the destination byte writability selection processing at the time of unpacking by the destination byte writability selection circuit according to the second embodiment.
  • the destination byte write enable / disable selection circuit 123 invalidates the writing to the bytes B2 and B3 as shown in the table 646 of FIG. 39 regardless of the bank number of the storage destination vector register 111. Further, the destination byte write enable / disable selection circuit 123 validates the write to the bytes B0 and B1 as shown in the table 646. This is because in the present embodiment, at the time of unpacking, element data is stored in bytes B0 and B1 of a 32-bit area in any line of any bank.
  • FIG. 40 is a diagram of an example of a destination line selection table for unpacking processing according to the second embodiment.
  • the destination line selection table 605 represents the information of the destination line that is the storage destination of the element data according to each destination bank for each unpacking process that is repeated twice in this embodiment. For example, when the destination bank is the bank number # 0, the destination line selection circuit 124 selects the lines with the line numbers ## 0 and ## 1 as the destination lines when the step numbers are 0 and 1, respectively. .
  • FIG. 41 is a diagram illustrating the outline of the circuit configuration of the destination line selection circuit according to the second embodiment that determines the destination line during unpacking.
  • the bank number 652 is 3-bit information that represents the bank number of the storage destination bank in binary.
  • the step number 651 is 1-bit information in which two step numbers are represented by a binary number.
  • the destination line selection circuit 124 acquires the bank number 652 of the vector register 111, which is represented by “a, b, c”, to which it connects. Next, the destination line selection circuit 124 receives the input of the step number 651 represented by “v” from the arithmetic instruction control unit 101.
  • the destination line selection circuit 124 uses the exclusive OR circuit 653 to obtain the exclusive OR of the least significant bit of the bank number 652 and the step number 651. As a result, the destination line selection circuit 124 acquires the destination line number 654.
  • the capital letter in the destination line number 654 indicates a value obtained by inverting the bit value.
  • the destination line selection circuit 124 adds the destination line number 654 to the least significant bit of the line information 655 of the line designated as the destination by the instruction, and generates the destination line information 656. After that, the destination line selection circuit 124 outputs the generated destination line information 656 to the vector register 111. As a result, the destination line selection circuit 124 can output information corresponding to the bank number and step number in the destination line selection table 605 shown in FIG. In this case, the destination line selection circuit 124 can cause the vector register 111 to write the element data to the element register 113 of the line number represented by the least significant bit included in the destination line information 656.
  • FIG. 42 is a diagram illustrating a relationship between a storage position of element data of a transmission source and a storage position of element data of a destination during packing according to the second embodiment.
  • FIG. 42 shows the transmission source and the destination determined in each step by the product-sum calculation unit 100 by the above-described processing.
  • the correspondence 660 represents the relationship between the information indicating the storage position at the transmission source and the information indicating the storage position at the destination when the step number is 0.
  • the correspondence 670 represents the relationship between the information indicating the storage position at the transmission source and the information indicating the storage position at the destination when the step number is 1.
  • the designation information 681 is information on the transmission source designated by the instruction from the arithmetic instruction control unit 101.
  • the designation information 682 is information on the destination designated by the instruction from the arithmetic instruction control unit 101.
  • the product-sum operation unit 100 adds the read line information 661 to the least significant bit of the designation information 681 as the line number of the read line, as indicated by the correspondence 660.
  • the read line information 661 corresponds to the least significant bit of the transmission source bank number 662, which represents the bank number of the transmission source bank in 3 bits using a binary number.
  • the source bank number 662 is the bank number of the source bank.
  • the product-sum calculation unit 100 sets the byte number 663 that takes a value of “0” as the byte number of the read byte.
  • the product-sum operation unit 100 sets the storage destination bank number 664 generated by rotating each bit of the transmission source bank number 662 right by 1 bit as the transmission destination bank number. Further, the product-sum calculation unit 100 sets the destination byte number 665, which is the least significant bit of the source bank number 662, as the byte number of the destination byte.
  • the product-sum calculation unit 100 adds the read line information 671 to the least significant bit of the designation information 681 to obtain the line number of the read line.
  • the read line information 671 is a value obtained by inverting the least significant bit of the source bank number 672. Further, the product-sum calculation unit 100 sets the byte number 673 having a value of “0” as the byte number of the read byte.
  • the product-sum calculation unit 100 Inverts the least significant bit of the source bank number 672 and then rotates each bit 1 bit to the right to generate a storage destination bank number. Let 674 be the bank number of the storage destination bank. Further, the product-sum calculation unit 100 sets the destination byte number 675, which is the least significant bit of the source bank number 672, as the byte number of the destination byte.
  • FIG. 43 is a diagram of a list of source and destination information at the time of packing by the product-sum calculation unit according to the second embodiment.
  • the numbers on the left side of the drawing represent serial numbers assigned to the area in which 16 element data before packing are stored. Then, the left side of the arrow represents information on the position of the transmission source. Further, the right side of the arrow represents information on the position of the destination. A group of eight from the upper end toward the paper corresponds to the transmission source and the destination at each step number 0 and 1, respectively.
  • the source bank number 691 does not overlap in each step. That is, the product-sum calculation unit 100 can simultaneously read out eight element data in each step. Then, as shown in FIG. 43, the destination bank number 692 also does not overlap in each step. That is, the product-sum operation unit 100 can store eight element data at the same time in each step. That is, the product-sum calculation unit 100 can efficiently use the eight banks to perform packing processing.
  • the product-sum calculation unit 100 can efficiently perform the packing process by using the positions of the transmission source and the destination determined by the procedure shown in FIG.
  • the positions of the source and the destination shown in FIG. 42 are the source and the destination determined according to the read line selection table 601 of FIG. 30, the destination bank selection table 602 of FIG. 32, and the byte selection table 603 of FIG. Match the position of. That is, it is understood that the product-sum calculation unit 100 described above can efficiently perform the packing process by the process of the product-sum calculation unit 100 described above. The same applies to the unpacking process, and it is understood that the product-sum calculation unit 100 can efficiently perform the unpacking process.
  • the processing unit converts existing 32-bit data into 16-bit data and packs them two by two, and the reverse unpacking processing.
  • the circuit can be used to efficiently perform the processing.

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Abstract

パッキング及びアンパッキングの処理を効率化する演算処理装置及び演算処理装置の制御方法を提供する。ＰＣＩカードは、データ転送を所定数繰り返し行いサイズの異なる２つの記憶領域間で要素データを移動する。ルータ（１２５）は、送信元の一方の記憶領域における前記要素データが格納された第１格納領域の情報及び前記繰り返しの回数を基に、送信先の他方の記憶領域における前記要素データの第２格納領域を決定する。格納部（１２２，１２３）は、前記第２格納領域の情報及び前記繰り返しの回数を基に、前記第１格納領域に格納された要素データを前記第２格納領域の所定位置へ格納する。

Description

演算処理装置及び演算処理装置の制御方法
　本発明は、演算処理装置及び演算処理装置の制御方法に関する。
　昨今重要性を増す深層学習（ディープラーニング：deep　Learning）などで行われる計算においては、演算レイヤーにより巨大な演算データ配列の表現形式の変換が実行される場合が多い。表現形式の変換には、例えば、浮動小数点形式と固定小数点形式との間の変換などがある。さらに、巨大な演算データ配列の表現形式の変換においては、形式のみならず、計算に用いる要素毎のデータサイズも変わることが往々にしてある。そこで、効率的な演算動作のためには、変換後のデータは、変換後のサイズの要素の配列として配置し直されることが望ましい。
　例えば、畳み込みニューラルネットワーク（convolutional　neural　network）の処理において、畳み込み演算（convolution）を行うレイヤーは、演算量が多く、単位時間あたりにできるだけ大量の積和演算をこなしたい。一方で、畳み込み演算を行うレイヤーでは、各演算の精度はそれほど求められない。そのため、畳み込み演算を行うレイヤーが実行する演算においては、演算に用いられる各要素は８ビットや１６ビットなどの低精度の固定小数点であってもよいが、演算自体は高並列な演算であることが望ましい。全結合レイヤーも同様の傾向がある。
　一方で、同じ畳み込みニューラルネットワーク内の計算でも、ｓｏｆｔｍａｘ演算のレイヤーでは、計算量は畳み込み演算レイヤーや全結合レイヤーと比べると相対的にかなり少ないが、扱う数値のダイナミックレンジは大きい。そのため、ｓｏｆｔｍａｘ演算のレイヤーでは、浮動小数点での計算処理が望まれる。浮動小数点数は、固定小数点形式では存在しない指数部をデータ内で表現するため、固定小数点数より要素あたりのサイズが大きくなる傾向がある。
　このように、扱う数値の形式がことなるレイヤー間では、巨大なデータ配列の全要素について、形式とサイズを共に変換することが求められる。
　ここで、例として、ある演算レイヤーで、単精度の浮動小数点数で求められた演算結果の配列を、その次の演算レイヤーでは、８ビットの固定小数点数の配列に変換して処理する場合について説明する。ここでは、単精度の浮動小数点数をＦＰ３２と呼び、８ビットの固定小数点数をＩＮＴ８と呼ぶ。
　演算処理装置は、まず、ＦＰ３２で表現された数を、妥当な小数点位置のＩＮＴ８に変換する。次に、演算処理装置は、４つずつのＩＮＴ８のデータを、連続する３２ビット領域に詰め合わせる処理が行われる。
　この詰め合わせを行うことで、演算処理装置は、以降の演算レイヤーで、３２ビットの処理単位で、４つのデータをまとめて演算器に送ることや転送することができるようになる。すなわち、高い並列度で効率よく演算処理やデータ転送処理を実行できる。このような複数要素を所定の領域に詰め合わせてゆく操作は、パッキング（packing）と呼ばれる場合がある。パッキングは、大量のデータ移動を伴うため、効率的に処理することが望まれる。
　ここで、データを格納するレジスタと呼ばれる記憶領域は、ハードウェアの構成上、同時に制限なくランダムアクセスできるものではないことが一般的である。典型的には、記憶領域は、一般的にバンクと呼ばれる個別にアクセスされるいくつかの領域に分割される。そして、同一バンクでは同時に１個又は数個の読み書きが行われるという制限が存在する。
　ここでは、要素単位での読み出し又は書き込みのいずれかの処理がそれぞれに同時に実行可な８個のバンクにレジスタがインターリーブされた場合を考える。言い換えれば、同時に読み出し又は同時に書き込みアクセスできる８個のバンクに、配列の要素が順番に繰り返し配列された状態である。１つのバンクは、３２ビットのサイズを有する。その場合、パッキング処理を４回分まとめて３２要素を移動する処理を１つの単位で扱うとすると、演算処理は、８バンク全体に対する繰り返し単位となる。
　ここで、先頭のバンクから最後のバンクまでの全バンクの一巡をラインと呼ぶことにする。すなわち、ここでは１つのラインは３２×８ビットとなる。変換前には、３２ビットのデータだったものが８ビットのデータに変換されるので、データサイズは４分の１となる。そして、データサイズが４分の１となったデータを４つ詰め合せる場合、データは３２ビットの領域に格納される。すなわち、変換前の４つのラインから変換先の１つのラインへの移動が、この場合の演算処理の繰り返し単位となる。
　このような８バンク全体で見た繰り返し単位が実現できれば、それを繰返すことで、変換元の長い配列に含まれる要素を変換先に詰め合わせつつ移動することができる。
　逆に、ＩＮＴ８の配列をＦＰ３２の配列に変換する場合は、要素サイズが大きくなるため、要素の形式の変換前に広い領域への移動が行われる。この場合の処理を以下に示す。
　演算処理装置は、ＩＮＴ８の要素を含む配列を、１要素あたり８ビットの配列から１要素あたり３２ビットの配列に展開する。次に、演算処理装置は、４バイトの配列に１要素ずつとなったＩＮＴ８のデータをそれぞれＦＰ３２の表現に変換する。
　ここで、所定の領域に詰まった複数の要素を、要素毎にそれぞれより広い領域に散らせる操作は、アンパッキング（unpacking）と呼ばれる場合がある。アンパッキング処理も、パッキング処理と同様に、大量のデータ移動を伴うため、やはり効率的な処理が望まれる。
　ここでも、要素単位での読み出し又は書き込みのいずれかの処理が同時に実行可な８個のバンクにレジスタがインターリーブされた場合を考える。この場合も、上述したパッキング処理の場合と同じく、３２要素の移動が繰り返し単位となる。ただし、このアンパッキング処理では、要素のデータサイズが大きくなる変換であるので、変換元の１つのラインから変換先の４つのラインへの移動が、この場合の演算処理の繰り返し単位となる。
　ここで、データの移動や詰め合わせを行う命令は、例えば、他用途で使用されるパターンが想定された既存命令を組み合わせることで作成することが考えられる。パターンが想定された既存命令には、例えば、ｓｈｕｆｆｌｅ命令などがある。
　また、演算を並列して行う技術として、レジスタファイルを４つのバンクに分けて、１つのオペランドで４つのレジスタに同時にアクセスさせる従来技術がある。また、パッキング及びアンパッキング処理の技術として、メモリからパッキングされたデータを読み出して、アンパッキング処理を行い、アンパッキングした各データに対するフォーマット変換を並列で実施する従来技術がある。さらに、サイズの小さいレジスタに格納されたデータを読み出して、読み出したデータをサイズの大きいレジスタに複数個格納してＳＩＭＤ演算に用いる従来技術がある。
特開２００２－１４９４００号公報 特表２０１７－５０８２０１号公報 特開２００５－１７４３００号公報
　しかしながら、パターンが想定された既存命令の組み合わせでは、効率的な処理が困難である。例えば、ｓｈｕｆｆｌｅ命令は、要素間の選択は自由にできるものの、並び替え元や再配置先のラインの指定のしかたが固定的であり、パッキング又はアンパッキング処理うちいずれかの用途にしか活用できないおそれがある。また、パターンをうまく定義すれば、ＳＩＭＤ構成要素とするデータを単位とする移動は実現可能と考えられる。しかし、移動の前後で要素サイズが変わる場合、ＳＩＭＤ構成単位よりサイズの小さい演算要素の移動などを行うこととなり、パッキング及びアンパッキングの処理に利用することは困難である。
　また、１つのオペランドで４つに分けたレジスタに同時にアクセスさせる従来技術では、サイズ変更を伴うパッキング及びアンパッキングの処理を高速化することは困難である。また、メモリから読み出したデータをアンパッキングし、アンパッキングした各データに対するフォーマット変換を並列で実施する従来技術でも、移動の前後の要素サイズの変更は考慮されておらず、処理を高速化することは困難である。さらに、小さいレジスタに格納されたデータを大きいレジスタに複数個格納してＳＩＭＤ演算に用いる従来技術であっても、要素のデータサイズが変化する場合は考慮されておらず、パッキング及びアンパッキングの処理を効率化することは困難である。
　開示の技術は、上記に鑑みてなされたものであって、パッキング及びアンパッキングの処理を効率化する演算処理装置及び演算処理装置の制御方法を提供することを目的とする。
　本願の開示する演算処理装置及び演算処理装置の制御方法は、一つの態様において、データ転送を所定数繰り返し行いサイズの異なる２つの記憶領域間で要素データを移動する演算処理装置である。そして、転送部は、送信元の一方の記憶領域における前記要素データが格納された第１格納領域の情報及び前記繰り返しの回数を基に、送信先の他方の記憶領域における前記要素データの第２格納領域を決定する。格納部は、前記第２格納領域の情報及び前記繰り返しの回数を基に、前記第１格納領域に格納された要素データを前記第２格納領域の所定位置へ格納する。
　本願の開示する演算処理装置及び演算処理装置の制御方法の一つの態様によれば、パッキング及びアンパッキングの処理を効率化できるという効果を奏する。
図１は、情報処理装置の全体構成図である。 図２は、積和演算部の詳細な回路図である。 図３は、実施例１に係るパッキング処理の概要を表す図である。 図４は、パッキングの処理において使用される領域を説明するための図である。 図５は、実施例１に係るアンパッキング処理の概要を表す図である。 図６は、実施例１に係るパッキング処理用の読出ライン選択テーブルの一例の図である。 図７は、実施例１に係る読出ライン変更回路の回路構成の概要を表す図である。 図８は、実施例１に係るパッキング処理用の宛先バンク選択テーブルの一例の図である。 図９は、実施例１に係るルータが有するパッキング時の格納先バンクを決定する回路構成の概要を表す図である。 図１０は、アンパッキング処理用の宛先バンク選択テーブルの一例の図である。 図１１は、実施例１に係るルータが有するアンパッキング時の格納先バンクを決定する回路構成の概要を表す図である。 図１２は、格納先バンクに対応する読出元バンクを決定するための定義パターンの一例を表す図である。 図１３は、実施例１に係るパッキング処理用のバイト選択テーブルの一例の図である。 図１４は、アンパッキング処理用のバイト選択テーブルの一例の図である。 図１５は、実施例２に係るバイトシャッフル回路によるパッキング時の宛先バイトの決定処理を説明するための図である。 図１６は、実施例１に係るバイトシャッフル回路によるアンパッキング時の宛先バイトの決定処理を説明するための図である。 図１７は、実施例1に係る宛先バイト書込可否選択回路が有するパッキング時の宛先バイトを選択する回路構成の概要を表す図である。 図１８は、実施例１に係る宛先バイト書込可否選択回路によるアンパッキング時の宛先バイトの選択処理を説明するための図である。 図１９は、実施例１に係るアンパッキング処理用の宛先ライン選択テーブルの一例の図である。 図２０は、実施例1に係る宛先ライン選択回路が有するアンパッキング時の宛先ラインを決定する回路構成の概要を表す図である。 図２１は、実施例１に係るパッキング時の送信元の要素データの格納位置と宛先の要素データの格納位置との関係を表す図である。 図２２は、実施例１に係る積和演算部によるパッキング時の送信元と宛先の情報の一覧の図である。 図２３は、パッキング時の一般化した送信元及び宛先の決定方法を説明するための図である。 図２４は、アンパッキング時の送信元の要素データの格納位置と宛先の要素データの格納位置との関係を表す図である。 図２５は、一般化したアンパッキング時の送信元及び宛先の決定方法を説明するための図である。 図２６は、実施例１に係る処理ユニットによるパッキング処理のフローチャートである。 図２７は、実施例１に係る処理ユニットによるアンパッキング処理のフローチャートである。 図２８は、処理ユニットに本実施例に係るパッキング処理及びアンパッキング処理を実行させる命令の一例を示す図である。 図２９は、実施例２に係るパッキング処理の概要を表す図である。 図３０は、実施例２に係るパッキング処理用の読出ライン選択テーブルの一例の図である。 図３１は、実施例２に係る読出ライン変更回路の回路構成の概要を表す図である。 図３２は、実施例２に係るパッキング処理用の宛先バンク選択テーブルの一例の図である。 図３３は、実施例２に係るルータが有するパッキング時の格納先バンクを決定する回路構成の概要を表す図である。 図３４は、実施例２に係るルータが有するアンパッキング時の格納先バンクを決定する回路構成の概要を表す図である。 図３５は、実施例２に係るパッキング処理用のバイト選択テーブルの一例の図である。 図３６は、実施例２に係るバイトシャッフル回路によるパッキング時の宛先バイトの決定処理を説明するための図である。 図３７は、実施例２に係るバイトシャッフル回路によるアンパッキング時の宛先バイトの決定処理を説明するための図である。 図３８は、実施例２に係る宛先バイト書込可否選択回路が有するパッキング時の宛先バイトを選択する回路構成の概要を表す図である。 図３９は、実施例２に係る宛先バイト書込可否選択回路によるアンパッキング時の宛先バイトの選択処理を説明するための図である。 図４０は、実施例２に係るアンパッキング処理用の宛先ライン選択テーブルの一例の図である。 図４１は、実施例２に係る宛先ライン選択回路が有するアンパッキング時の宛先ラインを決定する回路構成の概要を表す図である。 図４２は、実施例２に係るパッキング時の送信元の要素データの格納位置と宛先の要素データの格納位置との関係を表す図である。 図４３は、実施例２に係る積和演算部によるパッキング時の送信元と宛先の情報の一覧の図である。
　以下に、本願の開示する演算処理装置及び演算処理装置の制御方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する演算処理装置及び演算処理装置の制御方法が限定されるものではない。
　図１は、情報処理装置の全体構成図である。情報処理装置５０は、ＰＣＩ（Peripheral　Component　Interconnect）カード１及びホストコンピュータ２を有する。ＰＣＩカード１とホストコンピュータ２とはＰＣＩバスで接続され、互いにデータの送受信を行う。
　ホストコンピュータ２は、例えば、深層学習を実行する際の全体的な管理を行う。深層学習を実行する場合、ホストコンピュータ２は、ＰＣＩカード１に対して畳み込み演算などの深層学習における所定の演算の実行を指示する。深層学習を実行する際に、ホストコンピュータ２は、要素データのデータサイズの変更を伴うパッキング及びアンパッキングの処理の実行をＰＣＩカード１に対して指示する。例えば、全結合演算を行うレイヤーとｓｏｆｔｍａｘ演算のレイヤーとの間でのデータの授受を行う場合に、ホストコンピュータ２は、要素データのデータサイズの変更を伴うパッキング及びアンパッキングの処理の実行をＰＣＩカード１に指示する。
　ＰＣＩカード１は、ホストコンピュータ２からの指示を受けて演算を実行し、演算結果をホストコンピュータ２に出力する。例えば、ＰＣＩカード１は、深層学習における演算処理を実行する。ＰＣＩカード１は、図１に示すように、複数の処理ユニット１０、全体命令制御部１１、メモリコントローラ１２、メモリ１３及びＰＣＩ制御部１４を有する。このＰＣＩカード１が、「演算処理装置」の一例にあたる。
　ＰＣＩ制御部１４は、演算の実行を指示する演算命令や演算で使用する演算データの入力をホストコンピュータ２から受ける。そして、ＰＣＩ制御部１４は、取得した演算命令や演算データをメモリコントローラ１２へ出力する。
　また、ＰＣＩ制御部１４は、指示された演算に対する演算結果の入力をメモリコントローラ１２から受ける。そして、ＰＣＩ制御部１４は、演算結果をホストコンピュータ２へ出力する。
　メモリコントローラ１２は、演算命令や演算で使用する演算データの入力をＰＣＩ制御部１４から受ける。そして、メモリコントローラ１２は、取得した演算命令及び演算データをメモリ１３へ格納する。
　また、メモリコントローラ１２は、演算を実行する際に用いる演算データのベクタレジスタ１１１への格納の指示を全体命令制御部１１から受ける。そして、メモリコントローラ１２は、指定された演算データを指定された積和演算部１００のベクタレジスタ１１１へ格納する。ここで、メモリコントローラ１２は、直列に並んだ処理ユニット１０のうちの後段の処理ユニット１０に対してデータを送信する場合、積和演算部１００を迂回させてマルチプレクサ１０３へ演算データを出力する。
　また、メモリコントローラ１２は、演算結果の格納指示を全体命令制御部１１から受けると、指定された積和演算部１００のベクタレジスタ１１１から演算結果を取得しメモリ１３へ格納する。さらに、メモリコントローラ１２は、ホストコンピュータ２からＰＣＩ制御部１４を介して指示を受けると、メモリ１３に格納された演算結果を読み出し、ＰＣＩ制御部１４へ出力する。
　全体命令制御部１１は、ホストコンピュータ２から実行が指示された演算の全体の統括管理を行う。全体命令制御部１１は、ホストコンピュータ２からの指示をＰＣＩ制御部１４経由で受け、メモリ１３に格納された全体命令列を次々と読んでは実行する。全体命令には、メモリ１３から演算命令バッファ１０２に演算命令列を転送する命令、メモリ１３から演算データをベクタレジスタ１１１に格納する命令、演算命令バッファ１０２に格納された演算命令列を演算命令制御部１０１に実行開始させる命令、ベクタレジスタ１１１に格納された演算結果をメモリ１３に格納する命令、命令列の実行を終了する命令などがある。全体命令制御部１１は、演算命令列を処理ユニット１０に実行させる。
　演算を処理ユニット１０に実行させる場合、全体命令制御部１１は、演算を実行する際に用いる演算データの送信をメモリコントローラ１２に指示する。また、処理ユニット１０における演算が完了すると、全体命令制御部１１は、演算結果の格納をメモリコントローラ１２に指示する。さらに、実行が指示された演算の全ての処理が完了すると、全体命令制御部１１は、演算完了をメモリコントローラ１２へ通知する。
　全体命令制御部１１は、深層学習を実行する場合、各レイヤー間のデータの授受なども制御する。その場合、全体命令制御部１１は、要素データのデータサイズの変更を伴うパッキング及びアンパッキングの処理の実行を演算命令制御部１０１に対して指示する。その際、全体命令制御部１１は、パッキング及びアンパッキングを行う対象となる配列に格納された要素データの送信をメモリコントローラ１２に指示する。例えば、全結合演算を行うレイヤーとｓｏｆｔｍａｘ演算のレイヤーとの間でのデータの授受を行う場合に、全体命令制御部１１は、要素データのデータサイズの変更を伴うパッキング及びアンパッキングの処理の実行を演算命令制御部１０１に指示する。
　次に、処理ユニット１０について説明する。処理ユニット１０は、図１に示すように１つのＰＣＩカード１に複数搭載される。各処理ユニット１０は、並列及び直列に複数接続される。処理ユニット１０の数は、ある態様においては１２８個である。処理ユニット１０は、積和演算部１００、演算命令制御部１０１、演算命令バッファ１０２及びマルチプレクサ１０３を有する。ただし、図１の処理ユニット１０は、簡略化して記載しており、詳細については後で説明する。
　演算命令制御部１０１は、演算命令の実行処理を管理制御する。演算命令制御部１０１は、個々の演算の実行の指示を全体命令制御部１１から受ける。処理ユニット１０で実行できる命令を、全体命令と対比させて演算命令と呼んでいるが、命令には、積和演算部に演算を行わせる狭義の演算命令のほか、汎用レジスタ（図示しない）の操作命令、分岐命令、繰り返し命令、命令列の実行を停止する命令などが含まれる。
　演算命令制御部１０１は、演算命令バッファ１０２に格納された演算命令を取得する。次に、演算命令制御部１０１は、取得した演算命令で指定された演算データの出力をベクタレジスタ１１１に指示する。また、演算命令制御部１０１は、取得した演算命令にしたがい、演算実行の指示を積和演算器１１２へ出力する。その後、演算命令制御部１０１は、積和演算器１１２内で演算結果を用いた演算をループさせる。また、演算命令制御部１０１は、例えば、要素データのデータサイズの変更を伴うパッキング及びアンパッキングの処理の実行命令を発行する。
　演算命令バッファ１０２は、演算命令列を格納する記憶領域である。演算命令バッファ１０２は、メモリコントローラ１２から入力された演算命令列を指示されたアドレスから入力順に格納する。その後、演算命令制御部１０１からの演算命令の取得要求を受けて、演算命令バッファ１０２は、演算命令制御部１０１に要求されたアドレスの演算命令を出力する。
　積和演算部１００は、ベクタレジスタ１１１及び積和演算器１１２を有する。ただし、積和演算部１００が有するベクタレジスタ１１１は、処理ユニット１０に搭載されたベクタレジスタ全体の一部にあたる。
　ベクタレジスタ１１１は、演算を実行する際に用いる演算データの入力をメモリコントローラ１２から受けて、入力された演算データを格納する。その後、ベクタレジスタ１１１は、演算命令制御部１０１からの指示を受けて、演算で使用する演算データを積和演算器１１２に出力する。また、ベクタレジスタ１１１は、積和演算器１１２の演算結果を取得して格納する。積和演算器１１２による演算のループ処理が完了後、メモリ１３への出力の指示をメモリコントローラ１２から受けると、ベクタレジスタ１１１は、出力を指示された領域に格納された積和演算器１１２の演算結果を、マルチプレクサ１０３へ出力する。
　特に、要素データのデータサイズの変更を伴うパッキング及びアンパッキングの処理の場合、ベクタレジスタ１１１は、パッキング又はアンパッキングを行う要素データ、並びに、パッキング又はアンパッキングの処理後の要素データを格納する。
　積和演算器１１２は、演算命令制御部１０１からの演算実行の指示を受ける。そして、積和演算器１１２は、ベクタレジスタ１１１から入力された演算データを用いて積和演算を実行する。その後、積和演算器１１２は、演算結果をベクタレジスタ１１１へ出力する。命令により累積を指示された場合は、積和演算器１１２は、累積演算結果を演算器内のレジスタ（アキュムレータ）に保持し、後続の累積演算命令で使用する。
　積和累積演算の場合、積和演算器１１２は、全ての演算が完了するまでベクタレジスタ１１１から入力された値に対する積和演算を繰返す。その後、積和累積演算のループ処理が終了すると、積和演算器１１２は、演算結果をベクタレジスタ１１１へ出力し、格納させる。
　次に、図２を参照して、要素データのデータサイズの変更を伴うパッキング及びアンパッキングの処理を行う積和演算部１００の機能の詳細に説明する。図２は、積和演算部の詳細な回路図である。図２では、演算命令制御部１０１から、ベクタレジスタ１１１Ａ、積和演算器１１２Ａ、読出ライン変更回路１２１Ａ、バイトシャッフル回路１２２Ａ、宛先バイト書込可否選択回路１２３Ａ、宛先ライン選択回路１２４Ａ及びルータ１２５へ延びる信号経路を記載した。ただし、実際には、演算命令制御部１０１からの信号経路は、他のベクタレジスタ１１１Ｂ～１１１Ｃ、積和演算器１１２Ｂ～１１２Ｃ、読出ライン変更回路１２１Ｂ～１２１Ｃ、バイトシャッフル回路１２２Ｂ～１２２Ｃへも延びる。また、演算命令制御部１０１からの信号経路は、宛先バイト書込可否選択回路１２３Ｂ～１２３Ｃ及び宛先ライン選択回路１２４Ｂ～１２４Ｃへも延びる。
　積和演算部１００は、図２に示すように、図１に示した積和演算器１１２を複数有する。ここでは、それぞれの積和演算器１１２を、積和演算器１１２Ａ～１１２Ｃと表す。また、積和演算部１００は、バンクと呼ばれる単位に分割されたベクタレジスタ１１１を有する。ここでは、バンク単位に分割された各ベクタレジスタ１１１を、ベクタレジスタ１１１Ａ～１１１Ｃと表す。ベクタレジスタ１１１Ａ～１１１Ｃは、それぞれ積和演算器１１２Ａ～１１２Ｃに１対１で対応する。さらに、積和演算部１００は、各ベクタレジスタ１１１Ａ～１１１Ｃに対応させて、読出ライン変更回路１２１Ａ～１２１Ｃ及び宛先ライン選択回路１２４Ａ～１２４Ｃが配置される。また、各積和演算器１１２Ａ～１１２Ｃに対応させて、バイトシャッフル回路１２２Ａ～１２２Ｃ及び宛先バイト書込可否選択回路１２３Ａ～１２３Ｃが配置される。以下の説明では、それぞれを区別しない場合、要素レジスタ１１３、積和演算器１１２、読出ライン変更回路１２１、バイトシャッフル回路１２２、宛先バイト書込可否選択回路１２３及び宛先ライン選択回路１２４と称する。
　さらに、ベクタレジスタ１１１Ａ～１１１Ｃからバイトシャッフル回路１２２Ａ～１２２Ｃを介して積和演算器１１２Ａ～１１２Ｃへ繋がる経路上に、ルータ１２５が配置される。ルータ１２５は、ベクタレジスタ１１１Ａ～１１１Ｃから出力されたデータを、バイトシャッフル回路１２２Ａ～１２２Ｃのいずれかへ選択的に出力する。ここで、本実施例では、ベクタレジスタ１１１とバイトシャッフル回路１２２とを結ぶ経路上にルータ１２５を配置したが、ベクタレジスタ１１１と積和演算器１１２とを結ぶ他の経路も、ルータ１２５を経由してもよい。
　ベクタレジスタ１１１は、例えばＲＡＭ（Random　Access　Memory）である。ベクタレジスタ１１１は、本実施例では、全部で８つ配置される。ここでは、ベクタレジスタ１１１Ａがバンク番号＃０にあたり、ベクタレジスタ１１１Ｂがバンク番号＃１にあたり、ベクタレジスタ１１１Ｃがバンク番号＃７にあたる場合で説明する。
　さらに、ベクタレジスタ１１１は、複数の要素レジスタ１１３を有する。ベクタレジスタ１１１に含まれる各要素レジスタ１１３は、それぞれ番号が割り当てられたラインと呼ばれる単位と対応する。ここでは、各ラインを表す数値を、ライン番号という。すなわち、各要素レジスタ１１３には、それぞれライン番号が割り当てられる。
　本実施例では、ベクタレジスタ１１１は、演算命令制御部１０１から延びる経路に繋がるポートを４つ有する。演算命令制御部１０１から延びる経路に繋がる４つのポートのうち、３つはリードアドレスが入力されるポートである。そして、リードアドレスが入力される３つのポートのうち１つが、読出ライン変更回路１２１を介して演算命令制御部１０１に繋がる。また、演算命令制御部１０１から延びる経路に繋がる４つのポートのうちの残りの１つのポートは、ライトアドレスが入力されるポートである。
　また、ベクタレジスタ１１１は、各サイクルで演算に用いる複数のオペランドを積和演算器１１２に供給し、また、各サイクルで演算結果をいずれかの要素レジスタ１１３に書き戻すためのリードポート及びライトポートを有する。また、本実施例では、ベクタレジスタは、３つのリードポート及び１つのライトポートを有する。３つのリードポートは、それぞれ、演算命令制御部１０１から延びる経路に繋がる３つのライトアドレスが入力されるポートのいずれかに対応する。本実施例では、読出ライン変更回路１２１に接続するポートと、ルータを経由してバイトシャッフル回路１２２に接続されるポートとが対応する。
　ベクタレジスタ１１１は、演算命令制御部１０１に繋がるポートに入力されたリードアドレスに対応する要素レジスタ１１３に格納された値を、リードアドレスが入力されたポートに対応するリードポートから出力する。具体的には、ベクタレジスタ１１１Ａは、読出ライン変更回路１２１から入力されたリードアドレスに対応する要素レジスタ１１３に格納された値を、ルータ１２５へ出力する。
　ここで、本実施例に係る要素レジスタ１１３は、ライン毎のサイズが３２ビットである。そして、本実施例では、図３に示すように、要素レジスタ１１３のライン毎に格納された３２ビットのデータを８ビットに変換後、要素レジスタ１１３の何れかの１つのラインの中に４つパッキングする処理を例に説明する。図３は、実施例１に係るパッキング処理の概要を表す図である。
　この場合、１つのバンクのラインを埋めるために、４つの送信元の領域のデータが用いられる。そこで、パッキング処理により宛先となるラインを全て埋めるには、送信元の領域として４×８＝３２個の送信元の領域のデータを用いることになる。また、バンク番号＃０～＃７に対応するベクタレジスタ１１１における要素レジスタ１１３は、それぞれ独立してアクセスされるので、１度に８つの書き込み処理又は読込処理が可能である。すなわち、送信元のバンクがそれぞれ異なり、宛先のバンクがそれぞれ異なれば、８つの送信元の領域のデータを一度に宛先の領域へ移すことができる。そこで、この８つの送信元の領域のデータを一度に宛先の領域へ移す処理を１ステップの処理とした場合、１つの宛先のラインをすべて埋めるには、４ステップの処理が行われる。そして、宛先のラインが同一であることから、３２個の送信元の領域の要素データの移動が、パッキング処理の１回の繰り返し単位となる。
　図４は、パッキングの処理において使用される領域を説明するための図である。図４では、紙面に向かって縦方向に分割された各列が各バンク番号＃０～＃７のバンクを表す。そして、紙面に向かって横方向がラインを表す。すなわち、図４における領域２１～２３が、それぞれ繰り返し単位毎の送信元の領域となる。そして、各繰り返し単位における宛先の領域が領域２４～２６となる。すなわち、処理ユニット１０は、領域２１に格納された３２個の要素データを、領域２４に格納する。また、処理ユニット１０は、領域２２に格納された３２個の要素データを、領域２５に格納する。処理ユニット１０は、領域２３に格納された３２個の要素データを、領域２６に格納する。この領域２１～２３及び領域２４～２６のそれぞれが、「２つの記憶領域」の一例にあたる。そして、パッキング処理の場合、領域２１～２３が、「一方の記憶領域」の一例にあたり、領域２４～２６が、「他方の記憶領域」の一例にあたる。逆に、アンパッキング処理の場合、領域２４～２６が、「一方の記憶領域」の一例にあたり、領域２１～２３が、「他方の記憶領域」の一例にあたる。
　また、本実施例では、図５に示すように、１つのラインの８つの要素レジスタ１１３に格納された８ビットのデータを４つのラインの要素レジスタ１１３に振り分けて、３２ビットに拡張するアンパッキング処理を例に説明する。図５は、実施例１に係るアンパッキング処理の概要を表す図である。アンパッキング処理は、パッキング処理を逆転させた処理にあたる。すなわち、アンパッキング処理においても、４ステップの処理が行われる。そして、宛先のラインが同一であることから、１つのラインに格納された３２個の送信元の領域の要素データの移動が、アンパッキング処理の１回の繰り返し単位となる。
　読出ライン変更回路１２１は、ここで説明するパッキング及びアンパッキングの処理以外の処理を行う場合、演算命令制御部１０１から入力されたデータをそのままベクタレジスタ１１１へ出力する。
　一方、パッキング及びアンパッキングの処理の場合、読出ライン変更回路１２１は、宛先決定の指示とともに、ベクタレジスタ１１１における送信元となる領域の情報及びベクタレジスタ１１１における宛先となる領域の情報の入力を受ける。
　パッキング処理の場合、読出ライン変更回路１２１は、例えば、図５における送信元となる領域の情報として領域２１を示す情報の入力を演算命令制御部１０１から受ける。さらに、読出ライン変更回路１２１は、ステップ番号を演算命令制御部１０１から受ける。ここで、本実施例では、１つの繰り返し単位の処理において４つのステップが行われるので、読出ライン変更回路１２１は、ステップ番号として０～３のいずれかの情報の入力を受ける。ここで、ステップ番号が０とは、最初のステップであることを表す。
　パッキング処理の場合、読出ライン変更回路１２１は、入力されたステップ番号の情報と自己が接続されたベクタレジスタ１１１のバンク番号を基に、図６に示す読出ライン選択テーブル２０１に応じた読出ラインのライン番号を取得する。
　図６は、実施例１に係るパッキング処理用の読出ライン選択テーブルの一例の図である。読出ライン選択テーブル２０１は、本実施例において４回繰り返して行われるパッキング処理毎の各送信元バンクに応じた読み出し元とする読出ラインの情報を表す。
　例えば、０回目の繰り返しの場合、読出ライン変更回路１２１は、自己が接続するベクタレジスタ１１１のライン番号及びステップ番号である０を用いて、読み出し元となる読出ラインの情報を求める。この読み出しラインの情報が読出ライン選択テーブル２０１におけるバンク番号＃０のステップ番号が０の場合の読出ラインの情報に一致する。そして、読出ライン変更回路１２１は、求めたライン番号を読み出しアドレスとしてベクタレジスタ１１１に入力する。
　図７を参照して、より具体的に読み出し元の情報の生成を説明する。図７は、実施例１に係る読出ライン変更回路の回路構成の概要を表す図である。バンク番号３０２は、読出ライン変更回路１２１が接続するベクタレジスタ１１１のバンク番号を２進数で表した３ビットの情報である。また、ステップ番号３０１は、４つのステップ番号を２進数で表した２ビットの情報である。
　読出ライン変更回路１２１は、「ａ，ｂ，ｃ」で表される自己に対応するベクタレジスタ１１１のバンク番号３０２を取得する。例えば、読出ライン変更回路１２１Ａは、バンク番号３０２として「０，０，０」を取得する。
　次に、読出ライン変更回路１２１は、「ｕ，ｖ」で表されるステップ番号３０１の入力を演算命令制御部１０１から受ける。例えば、ステップ番号３０１が２の場合、読出ライン変更回路１２１は、「１，０」の入力を受ける。
　次に、読出ライン変更回路１２１は、排他的論理和回路３０３を用いて、バンク番号３０２の最下位から２番目のビットと、ステップ番号３０１の上位ビットとの排他的論理和を求める。また、読出ライン変更回路１２１は、排他的論理和回路３０４を用いて、バンク番号３０２の最下位のビットと、ステップ番号３０１の下位ビットとの排他的論理和を求める。これにより、読出ライン変更回路１２１Ａは、読出ライン番号３０５を取得する。ここで、読出ライン番号３０５における大文字のアルファベットはビットの値を反転させた値を指す。例えば、ステップ番号が２の場合、読出ライン変更回路１２１Ａは、排他的論理和回路３０３から１を取得し、排他的論理和回路３０４から０を取得する。すなわち、読出ライン変更回路１２１Ａは、読出ライン番号３０５として「１，０」を取得する。「１，０」が表すラインは、ライン番号＃＃２のラインにあたる。
　その後、読出ライン変更回路１２１は、命令で指定された読み出し元とするラインのライン情報３０６の下位２ビットに読出ライン番号３０５を付加して、読出ライン情報３０７を生成する。その後、読出ライン変更回路１２１は、生成した読出ライン情報３０７をベクタレジスタ１１１へ出力する。これにより、読出ライン変更回路１２１は、図６で示した読出ライン選択テーブル２０１におけるバンク番号及びステップ番号に対応するライン番号の出力を行うことができる。この場合、読出ライン変更回路１２１は、読出ライン情報３０７に含まれる下位２ビットで表されるライン番号にあたる要素レジスタ１１３から出力される読出データをベクタレジスタ１１１に出力させることができる。ここで、読出データは、要素レジスタ１１３に格納された全ての値、すなわち、４つの要素データを含む。
　また、アンパッキングの処理の場合、読出ライン変更回路１２１は、入力されたリードアドレスを含む送信元の情報をそのまま、ベクタレジスタ１１１へ出力する。これにより、読出ライン変更回路１２１は、リードアドレスで表されるライン番号の要素レジスタ１１３から出力される読出データをベクタレジスタ１１１に出力させることができる。この読出ライン変更回路１２１が、「第１決定部」の一例にあたる。そして、送信元バンクが、「第１格納領域」の一例にあたり、読出ラインが、「第１格納位置」の一例にあたる。
　図２に戻って説明を続ける。ルータ１２５は、読出データの入力を各ベクタレジスタ１１１から受ける。また、ルータ１２５は、ステップ番号の入力を演算命令制御部１０１から受ける。
　パッキング処理の場合、ルータ１２５は、格納先のベクタレジスタ１１１のバンク番号及びステップ番号を基に、図８に示す宛先バンク選択テーブル２０２に応じた送信元のバンク番号を取得する。
　図８は、実施例１に係るパッキング処理用の宛先バンク選択テーブルの一例の図である。宛先バンク選択テーブル２０２は、本実施例において４回繰り返して行われるパッキング処理毎の各格納先のバンクに応じた送信元となる送信元バンクの情報を表す。例えば、格納先バンクがバンク番号＃０であれば、ステップ番号が０～３である場合のそれぞれで、ルータ１２５は、バンク番号＃０、＃１、＃２、＃３のバンクを送信元バンクとして選択する。
　図９を参照して、より具体的に格納先バンクの決定を説明する。図９は、実施例１に係るルータが有するパッキング時の格納先バンクを決定する回路構成の概要を表す図である。バンク番号３１１は、格納先バンクのバンク番号を２進数で表した３ビットの情報である。また、ステップ番号３１２は、４つのステップ番号を２進数で表した２ビットの情報である。
　ルータ１２５は、格納先とする「ａ，ｂ，ｃ」で表されるバンク番号を選択する。次に、ルータ１２５は、選択した格納先バンクのバンク番号のビットを２ビット左ローテートする。２ビットの左ローテートとは、各ビットを上位ビット側に向けて２ビット移動する処理であり、且つ、最上位のビットを超えた移動の場合は最下位のビットに移動して巡回させる処理である。すなわち、ルータ１２５は、バンク番号３１１の最下位のビットの値を最上位のビットに移動し、最上位のビットの値を下から２番目のビットに移動し、下から２番目のビットの値を最下位のビットに移動する。これにより、ルータ１２５は、巡回後番号３１３を取得する。例えば、格納先のベクタレジスタ１１１のバンク番号３１１が「０，１，１」である場合、ルータ１２５は、巡回後番号３１３として「１，０，１」を取得する。
　次に、ルータ１２５は、２進数である「ｕ，ｖ」で表されるステップ番号３１２の入力を演算命令制御部１０１から受ける。例えば、ステップ番号が２の場合、ルータ１２５は、「１，０」の入力を受ける。
　次に、ルータ１２５は、排他的論理和回路３１４を用いて巡回後番号３１３の下から２番目のビットと、ステップ番号の上位のビットの排他的論理和を求める。また、ルータ１２５は、排他的論理和回路３１５を用いて巡回後番号３１３の最下位のビットと、ステップ番号の下位のビットの排他的論理和を求める。そして、ルータ１２５は、巡回後番号３１３の最上位ビット、排他的論理和回路３１４からの出力及び排他的論理和回路３１５からの出力を並べて送信元バンクのバンク番号３１６を取得する。ここで、バンク番号３１６における大文字のアルファベットは元の値を反転させた値である。
　例えば、格納先のベクタレジスタ１１１のバンク番号３１１が「０，１，１」であり、ステップ番号が２の場合について説明する。この場合、ルータ１２５は、排他的論理和回路３１４及び排他的論理和回路３１５から１を取得し、送信元バンクのバンク番号３１６として、「１，１，１」を取得する。バンク番号３１６が「１，１，１」であるとは、バンク番号＃７が送信元バンクであることを表す。これにより、ルータ１２５は、図８で示した宛先バンク選択テーブル２０２における格納先のバンク番号及びステップ番号に対応する送信元となるバンク番号を取得することができる。
　ルータ１２５は、選択した格納先のバンク番号のベクタレジスタ１１１に対応する積和演算器１１２に接続するバイトシャッフル回路１２２に対して、決定した送信元のバンク番号のベクタレジスタ１１１から入力された値を出力する。
　また、アンパッキング処理の場合、ルータ１２５は、格納先のベクタレジスタ１１１のバンク番号及びステップ番号を基に、図１０に示す宛先バンク選択テーブル２０３に応じた宛先バンクのバンク番号を取得する。
　図１０は、アンパッキング処理用の宛先バンク選択テーブルの一例の図である。宛先バンク選択テーブル２０３は、本実施例において４回繰り返して行われるパッキング処理毎の各格納先のバンクに応じた送信元となる送信元バンクの情報を表す。例えば、格納先バンクがバンク番号＃０である場合、ルータ１２５は、ステップ番号が０～３である場合のそれぞれで、バンク番号＃０、＃２、＃４、＃６を送信元バンクのバンク番号として選択する。
　図１１を参照して、より具体的に格納先バンクの決定を説明する。図１１は、実施例１に係るルータが有するアンパッキング時の格納先バンクを決定する回路構成の概要を表す図である。バンク番号３２１は、格納先バンクのバンク番号を２進数で表した３ビットの情報である。また、ステップ番号３２２は、４つのステップ番号を２進数で表した２ビットの情報である。
　ルータ１２５は、格納先とする「ａ，ｂ，ｃ」で表されるバンク番号を選択する。次に、ルータ１２５は、選択した格納先のバンク番号のビットを２ビット右ローテートする。２ビットの右ローテートとは、各ビットを下位ビット側に向けて２ビット移動する処理であり、且つ、最下位のビットを超えた移動の場合は最上位のビットに移動して巡回させる処理である。すなわち、ルータ１２５は、バンク番号３２１の最上位のビットの値を最下位のビットに移動し、最下位のビットの値を下から２番目のビットに移動し、下から２番目のビットの値を最上位のビットに移動する。これにより、ルータ１２５は、巡回後番号３２３を取得する。例えば、格納先のベクタレジスタ１１１のバンク番号３２１が「１，０，１」である場合、ルータ１２５は、巡回後番号３２３として「０，１，１」を取得する。
　次に、ルータ１２５は、２進数である「ｕ，ｖ」で表されるステップ番号３２２の入力を演算命令制御部１０１から受ける。例えば、ステップ番号が２の場合、ルータ１２５は、「１，０」の入力を受ける。
　次に、ルータ１２５は、排他的論理和回路３２４を用いて巡回後番号３２３の最上位のビットと、ステップ番号の上位のビットの排他的論理和を求める。また、ルータ１２５は、排他的論理和回路３２５を用いて巡回後番号３２３の最下位から２番目のビットと、ステップ番号の下位のビットの排他的論理和を求める。そして、ルータ１２５は、排他的論理和回路３２４からの出力、排他的論理和回路３２５からの出力及び巡回後番号３２３の最下位ビットを並べて送信元バンクのバンク番号３２６を取得する。ここで、バンク番号３２６における大文字のアルファベットは元の値を反転させた値である。
　例えば、格納先のベクタレジスタ１１１のバンク番号３１１が「１，０，１」であり、ステップ番号が２の場合について説明する。この場合、ルータ１２５は、排他的論理和回路３２４及び排他的論理和回路３２５から１を取得し、送信元バンクのバンク番号３２６として、「１，１，１」を取得する。バンク番号３２６が「１，１，１」であるとは、バンク番号＃７が送信元バンクであることを表す。これにより、ルータ１２５は、図１０で示した宛先バンク選択テーブル２０３における格納先のバンク番号及びステップ番号に対応する送信元となるバンク番号を取得することができる。
　ルータ１２５は、選択した格納先のバンク番号のベクタレジスタ１１１に対応する積和演算器１１２に接続するバイトシャッフル回路１２２に対して、決定した送信元のバンク番号のベクタレジスタ１１１から入力された読出データを出力する。
　ここで、ルータ１２５による送信元バンクから格納先バンクへの経路選択方法の一例について説明する。ルータ１２５は、例えば、図１２に示す定義パターン２５１を記憶する。図１２は、格納先バンクに対応する読出元バンクを決定するための定義パターンの一例を表す図である。定義パターン２５１は、それぞれのパターン毎に各格納元バンクに対応する読出元バンクが登録される。定義パターン２５１における各読出元バンクの左側の数字は読出元ライン番号のオフセットである。すなわち、＋１の場合は、次のラインに移ることを表す。
　各パターンの機能としては、通常、ローテート及びブロードキャストが存在する。通常は、読出元バンクと格納先バンクが同じとなる場合である。ローテートは、読出元バンクのバンクバンク番号が、各格納先バンクに同じ数を加えたものになる場合である。ブロードキャストは、１つの読出元バンクからのデータが全ての格納先バンクに格納される場合である。
　ルータ１２５は、定義パターン２５１を用いることで、決定した読み出し元バンクと格納先バンクの組み合わせに応じたデータ転送を実現することができる。ただし、定義パターン２５２は一例であり、ルータ１２５は、他のパターンを用いても良いし、また、定義パターンを用いずに転送を行うことも可能である。このルータ１２５が、「転送部」の一例にあたる。また、格納先バンクが、「第２格納領域」の一例にあたる。
　図２に戻って説明を続ける。本実施例では、読み出し元及び書き込み先となる要素レジスタ１１３におけるライン毎の３２ビットの領域は、４つの８ビットとして個別に扱うことができる。この４つの８ビットの領域をそれぞれバイトＢ０～Ｂ３とする。Ｂ０～Ｂ３は、バイト番号を表すが、ここでは各バイト番号を有するバイトを、バイトＢ０～Ｂ３と表す。以下では、バイトシャッフル回路１２２、積和演算器１１２及び宛先バイト書込可否選択回路１２３について説明する。
　バイトシャッフル回路１２２、積和演算器１１２及び宛先バイト書込可否選択回路１２３は、それぞれの処理を組み合わせることで書き込み先の要素レジスタ１１３における書き込む対象とするバイトを決定する。詳細には、読み出し元における要素が格納されたバイトと書き込み先における要素が格納されるバイトとは位置が異なるため、バイトシャッフル回路１２２は、読出データの各読出バイトに格納された要素データに対応する宛先バイトの位置を決定する。また、積和演算器１１２は、ここでは単にデータを通過させる回路である。また、宛先バイト書込可否選択回路１２３は、実際に要素データを書き込む宛先バイトを選択する回路である。
　バイトシャッフル回路１２２は、ベクタレジスタ１１１から出力された読出データの入力をルータ１２５から受ける。また、バイトシャッフル回路１２２及び宛先バイト書込可否選択回路１２３は、ステップ番号の入力を演算命令制御部１０１から受ける。
　パッキングの処理の場合、バイトシャッフル回路１２２、積和演算器１１２及び宛先バイト書込可否選択回路１２３は、格納先のベクタレジスタ１１１のバンク番号及びステップ番号を基に、図１３に示すバイト選択テーブル２０４に応じた宛先バイト番号及び読出元バイト番号を取得する。
　図１３は、実施例１に係るパッキング処理用のバイト選択テーブルの一例の図である。バイト選択テーブル２０４は、本実施例において４回繰り返して行われるパッキングの処理毎の各格納先バンクに応じた書き込み先となる宛先バイト及び読み出し元となる読出バイトの情報を表す。本実施例に係るパッキングの処理では、読出ラインにおいて要素データは全てバイトＢ０の位置に格納されるので、読出バイトとして指定されるのはバイトＢ０である。例えば、格納先バンクがバンク番号＃０でありステップ番号が２の場合、バイトシャッフル回路１２２、積和演算器１１２及び宛先バイト書込可否選択回路１２３は、バイトＢ２を宛先バイトとし、バイトＢ０を読出バイトとする。
　アンパッキング処理の場合、バイトシャッフル回路１２２、積和演算器１１２及び宛先バイト書込可否選択回路１２３は、格納先のベクタレジスタ１１１のバンク番号及びステップ番号を基に、図１４に示すバイト選択テーブル２０５に応じた宛先バイトのバイト番号及び読出バイトのバイト番号を取得する。
　図１４は、アンパッキング処理用のバイト選択テーブルの一例の図である。バイト選択テーブル２０５は、本実施例において４回繰り返して行われるパッキングの処理毎の各格納先バンクに応じた書き込み先となる読出バイト及び読み出し元となる読出バンクの情報を表す。本実施例に係るアンパッキングの処理では、書き込み先の宛先ラインにおいて要素データは全てバイトＢ０の位置に格納されるので、宛先バイトとして指定されるのはバイト番号Ｂ０である。例えば、格納先バンクがバンク番号＃０でありステップ番号が２の場合、バイトシャッフル回路１２２、積和演算器１１２及び宛先バイト書込可否選択回路１２３は、バイト番号Ｂ０を宛先バイトとし、バイト番号Ｂ０を読出バイトとする。
　以下に、バイトシャッフル回路１２２、積和演算器１１２及び宛先バイト書込可否選択回路１２３の詳細について説明する。
　図１５を参照して、パッキング時のバイトシャッフル回路１２２による要素データが格納されるバイトの位置を決定について説明する。図１５は、実施例２に係るバイトシャッフル回路によるパッキング時の宛先バイトの決定処理を説明するための図である。
　バイトシャッフル回路１２２は、格納先のベクタレジスタ１１１のバンク番号に関わらず、宛先バイトがバイト番号Ｂ０～Ｂ３のいずれであっても、図１５のテーブル３３１で示すように読出元バイトを「００」に決定する。ここで、「００」は、バイト番号Ｂ０のバイトを示す。これは、本実施例では、３２ビットのデータが８ビットに圧縮された要素データが、どのバンクのどのラインであってもバイトＢ０に格納されることを理由とする。
　次に、図１６を参照して、アンパッキング時のバイトシャッフル回路１２２による要素データが格納される宛先バイトの位置を決定について説明する。図１６は、実施例１に係るバイトシャッフル回路によるアンパッキング時の宛先バイトの決定処理を説明するための図である。バンク番号３３２は、格納先バンクのバンク番号を２進数で表した３ビットの情報である。
　バイトシャッフル回路１２２は、自己に対応するベクタレジスタ１１１のバンク番号を予め有する。この自己に対応するベクタレジスタ１１１のバンク番号が、格納先バンクのバンク番号である。また、本実施例のアンパッキングの処理では、要素データは、ラインにおける最下位のバイトＢ０に書き込まれる。そこで、バイトシャッフル回路１２２は、バイトＢ０を宛先バイトとする。
　そして、バイトシャッフル回路１２２は、格納先のベクタレジスタ１１１のバンク番号３３２の下位２ビットを取得して、テーブル３３３に示すように、宛先バイトであるバイト番号Ｂ０のバイトに対応する読出バイトのバイト番号とする。
　バイトシャッフル回路１２２は、読出データとともに読出データにおける各読出バイトに対応する宛先バイトの情報を積和演算器１１２へ出力する。
　ここで、図２に戻って、積和演算器１１２について説明する。積和演算器１１２は、読出データ及び読出データにおける各読出バイトに対応する宛先バイトの情報の入力をバイトシャッフル回路１２２から受ける。そして、積和演算器１１２は、入力された情報を素通させる演算を行い、演算結果を宛先バイト書込可否選択回路１２３へ出力する。すなわち、積和演算器１１２は、入力された読出データの情報をそのまま宛先バイト書込可否選択回路１２３へ出力するのと同じ処理を行う。
　次に、宛先バイト書込可否選択回路１２３について説明する。図１７は、実施例1に係る宛先バイト書込可否選択回路が有するパッキング時の宛先バイトを選択する回路構成の概要を表す図である。バンク番号３４２は、格納先バンクのバンク番号を２進数で表した３ビットの情報である。また、ステップ番号３４１は、４つのステップ番号を２進数で表した２ビットの情報である。
　宛先バイト書込可否選択回路１２３は、格納先とする「ａ，ｂ，ｃ」で表されるバンク番号を取得する。次に、宛先バイト書込可否選択回路１２３は、「ｕ，ｖ」で表されるステップ番号３４１の入力を演算命令制御部１０１から受ける。例えば、ステップ番号が２の場合、宛先バイト書込可否選択回路１２３は、「１，０」の入力を受ける。
　次に、宛先バイト書込可否選択回路１２３は、排他的論理和回路３４３を用いてバンク番号３４２の最上位のビットと、ステップ番号の上位のビットの排他的論理和を求める。また、宛先バイト書込可否選択回路１２３は、排他的論理和回路３４４を用いてバンク番号３４２の最下位から２番目のビットと、ステップ番号の下位のビットの排他的論理和を求める。そして、宛先バイト書込可否選択回路１２３は、排他的論理和回路３４３からの出力及び排他的論理和回路３４４からの出力を並べて２進数とした値を判定回路３４５～３４８へ入力する。
　判定回路３４５～３４８は、四角の枠の中に記載された「＝＝ｎ」に応じて、入力された値がｎを表す２進数の場合には１を出力し、それ以外の場合には０を出力する回路である。判定回路３４５～３４８は、ＡＮＤ回路とインバータを組み合わせることで実現可能である。そして、判定回路３４５～３４８のいずれかから１が出力された場合、それに繋がる四角の枠に記載するように、バイトＢ０～Ｂ３のいずれかへの書き込みを有効にする。そして、有効にされたバンクにデータが書き込まれ、他のバンクにはデータが書き込まれない。
　次に、図１８を参照して、アンパッキング時の宛先バイト書込可否選択回路１２３の処理について説明する。図１８は、実施例１に係る宛先バイト書込可否選択回路によるアンパッキング時の宛先バイトの書込可否選択処理を説明するための図である。
　宛先バイト書込可否選択回路１２３は、格納先のベクタレジスタ１１１のバンク番号に関わらず、図１５のテーブル３４９で示すようにバイトＢ１～Ｂ３への書き込みを無効とする。また、宛先バイト書込可否選択回路１２３は、テーブル３４９で示すようにバイトＢ０への書き込みを有効とする。これは、本実施例では、アンパッキング時には、いずれのバンクのどのラインであっても３２ビットの領域の最下位のビットに要素データが格納されることを理由とする。
　以上により、バイトシャッフル回路１２２、積和演算器１１２及び宛先バイト書込可否選択回路１２３は、パッキング時に図１３で示したバイト選択テーブル２０４における宛先バイトのバンク番号及びステップ番号に対応する情報の出力を行うことができる。また、バイトシャッフル回路１２２、積和演算器１１２及び宛先バイト書込可否選択回路１２３は、アンパッキング時に図１４で示したバイト選択テーブル２０５における宛先バイトのバンク番号及びステップ番号に対応する情報の出力を行うことができる。このバイトシャッフル回路１２２及び宛先バイト書込可否選択回路１２３が、「格納部」の一例にあたる。そして、宛先バイトが「所定位置」の一例にあたる。
　図２に戻って説明を続ける。宛先ライン選択回路１２４は、宛先となる領域の情報の入力を演算命令制御部１０１から受ける。例えば、宛先ライン選択回路１２４は、宛先となる領域の情報として図５に示す領域２４を示す情報の入力を演算命令制御部１０１から受ける。また、宛先ライン選択回路１２４は、ステップ番号の入力を演算命令制御部１０１から受ける。また、宛先ライン選択回路１２４は、自己が接続するベクタレジスタ１１１のバンク番号を格納先のベクタレジスタ１１１のバンク番号として保持する。
　ここで、本実施例では、パッキング時には特定のラインに要素データを詰め合わせる。そこで、パッキングの処理の場合、宛先ライン選択回路１２４は、演算命令制御部１０１から入力された命令で指定された宛先となる領域が示すラインを宛先ラインとする。
　これに対して、アンパッキングの処理の場合、宛先ライン選択回路１２４は、格納先バンクのバンク番号及びステップ番号を基に、図１９に示す宛先バンク選択テーブル２０２に応じたライン番号を取得する。
　図１９は、実施例１に係るアンパッキング処理用の宛先ライン選択テーブルの一例の図である。宛先ライン選択テーブル２０６は、本実施例において４回繰り返して行われるアンパッキングの処理毎の各宛先バンクに応じた要素データの格納先となる宛先ラインの情報を表す。例えば、宛先バンクがバンク番号＃０である場合、宛先ライン選択回路１２４は、ステップ番号が０～３である場合のそれぞれで、ライン番号＃＃０、＃＃１、＃＃２、＃＃３のラインを宛先ラインとして選択する。
　次に、より具体的に宛先ライン選択回路１２４による宛先ラインの決定処理について説明する。図２０は、実施例1に係る宛先ライン選択回路が有するアンパッキング時の宛先ラインを決定する回路構成の概要を表す図である。バンク番号３５２は、格納先バンクのバンク番号を２進数で表した３ビットの情報である。また、ステップ番号３５１は、４つのステップ番号を２進数で表した２ビットの情報である。
　宛先ライン選択回路１２４は、「ａ，ｂ，ｃ」で表される自己が接続するベクタレジスタ１１１のバンク番号３５２を取得する。例えば、宛先ライン選択回路１２４Ａは、バンク番号３５２として「０，０，０」を取得する。
　次に、宛先ライン選択回路１２４は、「ｕ，ｖ」で表されるステップ番号３５１の入力を演算命令制御部１０１から受ける。例えば、ステップ番号３５１が２の場合、宛先ライン選択回路１２４は、「１，０」の入力を受ける。
　次に、宛先ライン選択回路１２４は、排他的論理和回路３５３を用いて、バンク番号３５２の下位から２番目のビットと、ステップ番号３５１の上位ビットとの排他的論理和を求める。また、宛先ライン選択回路１２４は、排他的論理和回路３５４を用いて、バンク番号３５２の最下位のビットと、ステップ番号３５１の下位ビットとの排他的論理和を求める。これにより、宛先ライン選択回路１２４は、宛先ライン番号３５５を取得する。ここで、宛先ライン番号３５５における大文字のアルファベットはビットの値を反転させた値を指す。例えば、ステップ番号が２の場合、宛先ライン選択回路１２４Ａは、排他的論理和回路３５３から１を取得し、排他的論理和回路３５４から０を取得する。すなわち、宛先ライン選択回路１２４は、宛先ライン番号３５５として「１，０」を取得する。「１，０」が表すラインは、ライン番号＃＃２のラインである。
　その後、宛先ライン選択回路１２４は、命令で指定された宛先とするラインのライン情報３５６の下位２ビットに宛先ライン番号３５５を付加して、宛先ライン情報３５７を生成する。その後、宛先ライン選択回路１２４は、生成した宛先ライン情報３５７をベクタレジスタ１１１へ出力する。これにより、宛先ライン選択回路１２４は、図１９で示した宛先ライン選択テーブル２０６におけるバンク番号及びステップ番号に対応する情報の出力を行うことができる。この場合、宛先ライン選択回路１２４は、宛先ライン情報３５７に含まれる下位２ビットで表されるライン番号の要素レジスタ１１３への要素データの書き込みをベクタレジスタ１１１に行わせることができる。この宛先ライン選択回路１２４が、「第２選択部」の一例にあたる。そして、宛先ラインが「第２格納位置」の一例にあたる。
　次に、図２１を参照して、４つのステップにおける本実施例に係る積和演算部１００によるパッキング時の送信元の要素データの格納位置と宛先の要素データの格納位置との関係について説明する。図２１は、実施例１に係るパッキング時の送信元の要素データの格納位置と宛先の要素データの格納位置との関係を表す図である。図２１は、上述した処理により積和演算部１００により各ステップにおいて決定される送信元及び宛先を表す。
　図２１において、対応関係４１０は、ステップ番号が０の場合の送信元における格納位置を表す情報及び宛先における格納位置を表す情報との関係を表す。また、対応関係４２０は、ステップ番号が１の場合の送信元における格納位置を表す情報及び宛先における格納位置を表す情報との関係を表す。また、対応関係４３０は、ステップ番号が２の場合の送信元における格納位置を表す情報及び宛先における格納位置を表す情報との関係を表す。また、対応関係４４０は、ステップ番号が３の場合の送信元における格納位置を表す情報及び宛先における格納位置を表す情報との関係を表す。そして、指定情報４５１は、演算命令制御部１０１からの命令で指定された送信元の情報である。また、指定情報４５２は、演算命令制御部１０１からの命令で指定された宛先の情報である。
　ステップ番号が０の場合、対応関係４１０に示すように、積和演算部１００は、指定情報４５１の下位２ビットに、読出ライン情報４１１を付加して、読出ラインのライン番号とする。読出ライン情報４１１は、２進数を用いた３ビットで送信元バンクのバンク番号を表した送信元バンク番号４１２の下位２ビットにあたる。送信元バンク番号４１２は、送信元バンクのバンク番号となる。さらに、積和演算部１００は、「００」の値を取るバイト番号４１３を読出バイトのバイト番号とする。
　そして、ステップ番号が０の場合、積和演算部１００は、送信元バンク番号４１２の各ビットを２ビット右ローテートさせることで生成される格納先バンク番号４１４を送信先のバンク番号とする。さらに、積和演算部１００は、送信元バンク番号４１２の下位２ビットにあたる宛先バイト番号４１５を宛先バイトのバイト番号とする。
　ステップ番号が１の場合、対応関係４２０に示すように、積和演算部１００は、指定情報４５１の下位２ビットに読出ライン情報４２１を付加して、読出ラインのライン番号とする。読出ライン情報４２１は、送信元バンク番号４２２の下位２ビットのうちの下位のビットを反転させた値である。さらに、積和演算部１００は、「００」の値を取るバイト番号４２３を読出バイトのバイト番号とする。
　そして、ステップ番号が１の場合、積和演算部１００は、送信元バンク番号４２２の最下位のビットを反転させたうえで、各ビットを２ビット右ローテートさせることで生成される格納先バンク番号４２４を格納先バンクのバンク番号とする。さらに、積和演算部１００は、送信元バンク番号４２２の下位２ビットにあたる宛先バイト番号４２５を宛先バイトのバイト番号とする。
　ステップ番号が２の場合、対応関係４３０に示すように、積和演算部１００は、指定情報４５１の下位２ビットに読出ライン情報４３１を付加して、読出ラインのライン番号とする。読出ライン情報４３１は、送信元バンク番号４３２の下位２ビットのうちの上位のビットを反転させた値である。さらに、積和演算部１００は、「００」の値を取るバイト番号４３３を読出元バイトのバイト番号とする。
　そして、ステップ番号が２の場合、積和演算部１００は、送信元バンク番号４３２の最下位から２番目のビットを反転させたうえで、各ビットを２ビット右ローテートさせることで生成される格納先バンク番号４３４を格納先バンクのバンク番号とする。さらに、積和演算部１００は、送信元バンク番号４３２の下位２ビットにあたる宛先バイト番号４３５を宛先バイトのバイト番号とする。
　ステップ番号が３の場合、対応関係４４０に示すように、積和演算部１００は、指定情報４５１の下位２ビットに読出ライン情報４４１を付加して、読出ラインのライン番号とする。読出ライン情報４４１は、送信元バンク番号４３２の下位２ビットの両方のビットを反転させた値である。さらに、積和演算部１００は、「００」の値を取るバイト番号４４３を読出元バイトのバイト番号とする。
　そして、ステップ番号が３の場合、積和演算部１００は、送信元バンク番号４４２の下位２ビットを反転させたうえで、各ビットを２ビット右ローテートさせることで生成される格納先バンク番号４４４を格納先バンクのバンク番号とする。さらに、積和演算部１００は、送信元バンク番号４４２の下位２ビットにあたる宛先バイト番号４４５を宛先バイトのバイト番号とする。
　図２１で示した送信元と宛先の情報をライン、バンク及びバイトの形で表すと図２２の様に表される。図２２は、実施例１に係る積和演算部によるパッキング時の送信元と宛先の情報の一覧の図である。
　図２２において、紙面に向かって左端の数字は、パッキング前の３２個の要素データが格納された領域に連番で振った番号を表す。そして、矢印の左側が、送信元の位置の情報を表す。また、矢印の右側が、宛先の位置の情報を表す。すなわち、「ｌｉｎｅ＃＃ｐ－ｂａｎｋ＃ｑ－ｂｙｔｅ（Ｂｒ）」は、ライン番号＃＃ｐ、バンク番号＃ｑ、バイト番号（Ｂｒ）で表される領域を指す。また、ライン番号＃＃（ｄｓｔ）は、命令で指定された宛先のライン番号である。さらに、紙面に向かって上端から８個ずつの組が、それぞれステップ番号が０～３の各ステップにおける送信元と宛先にあたる。
　図２２に示すように、送信元のバンク番号４６１は、各ステップにおいて重複しない。すなわち、積和演算部１００は、各ステップで同時に８つの要素データを読み出すことができる。そして、図２２に示すように宛先のバンク番号４６２も、各ステップにおいて重複しない。すなわち、積和演算部１００は、各ステップで同時に８つの要素データを格納することができる。すなわち、積和演算部１００は、８つのバンクを効率的に使用してパッキングの処理を行うことができる。
　このように、積和演算部１００は、図２１に示した手順で決められた送信元及び宛先の位置を用いることで効率的にパッキングの処理を行うことができる。そして、図２１に示した送信元及び宛先の位置は、図６の読出ライン選択テーブル２０１、図８の宛先バンク選択テーブル２０２、及び、図１３のバイト選択テーブル２０４にしたがって決定した送信元及び宛先の位置に一致する。すなわち、上述した積和演算部１００の処理により、積和演算部１００は、効率的にパッキングの処理を行うことができることが分かる。
　ここで、図２３を参照して、パッキング時の送信元及び宛先の決定を一般化について説明する。図２３は、パッキング時の一般化した送信元及び宛先の決定方法を説明するための図である。
　図２３における紙面に向かって上側の情報４７１は、送信元の領域の位置を表す情報である。また、情報４７２は、宛先の領域の位置を表す情報である。
　まず、図２３におけるＫは、バンクの数を２の冪乗で表した場合の冪数である。例えば、本実施例のように８つのバンクがある場合は、Ｋ＝３である。また、Ｎは、送信元の要素データのサイズに対する各バンクのラインのサイズの倍率の２を底とした対数の値である。すなわち、Ｎは、圧縮後の要素データに対する圧縮前の要素データの倍率の２を底とした対数の値である。例えば、本実施例のように３２ビットの要素データを８ビットに圧縮した場合、圧縮後の要素データに対する圧縮前の要素データの倍率は４倍であるので、Ｎ＝２となる。さらに、Ｍは、送信元の各バンクの１つのラインの中に、含まれる要素データの数の２を底とした対数の値である。本実施例では、送信元の各バンクの１つのラインの中には１つの要素データが含まれるので、Ｍ＝０である。
　そして、送信元バンクのバンク番号をＫビットの２進数で表し、最下位からＮビットである領域４７３の各ビットの値をそのまま維持する又は反転させるかして求められる組み合わせが求められる。そして、最下位からＮビットの部分を求めた組み合わせに変更したＫビットの値をＮビット右ローテートさせることで、格納先バンクのバンク番号４７４が求められる。ここで、バンク番号４７４の先頭からＮビットは、領域４７３の各ビットの値をそのまま維持する又は反転させるかして求められた組み合わせである。そして、格納先バンクのバンク番号４７４の最上位からＮビットである領域４７５の値が、読出ラインのライン番号４７６になる。さらに、送信元バンクのバンク番号の最下位からＮビットの領域４７３の値が宛先バイトの最上位からＮビットの領域４７７の値にあたり、さらにその後に読出バイトの最上位からＭビットの領域４７８の値を付加したＮ＋Ｍビットの値４７９が、要素の移動先の宛先ラインのバンク内での要素番号となる。
　図２３で示す方法で決定した送信元及び宛先を各ステップにおいて選択するように回路を組むことで、任意の圧縮率及びバンクの数において、積和演算部１００は、効率的にパッキングの処理を行うことができる。
　次に、図２４を参照して、４つのステップにおける本実施例に係る積和演算部１００によるアンパッキング時の送信元の要素データの格納位置と宛先の要素データの格納位置との関係について説明する。図２４は、アンパッキング時の送信元の要素データの格納位置と宛先の要素データの格納位置との関係を表す図である。図２４は、上述した処理により積和演算部１００により各ステップにおいて決定される送信元及び宛先を表す。
　図２４において、対応関係５１０は、ステップ番号が０の場合の送信元における格納位置を表す情報及び宛先における格納位置を表す情報との関係を表す。また、対応関係５２０は、ステップ番号が１の場合の送信元における格納位置を表す情報及び宛先における格納位置を表す情報との関係を表す。また、対応関係５３０は、ステップ番号が２の場合の送信元における格納位置を表す情報及び宛先における格納位置を表す情報との関係を表す。また、対応関係５４０は、ステップ番号が３の場合の送信元における格納位置を表す情報及び宛先における格納位置を表す情報との関係を表す。そして、指定情報５５１は、演算命令制御部１０１からの命令で指定された送信元の情報である。また、指定情報５５２は、演算命令制御部１０１からの命令で指定された宛先の情報である。
　ステップ番号が０の場合、対応関係５１０における送信元バンク番号５１１が、送信元バンクのバンク番号となる。また、指定情報５５２の下位２ビットに付加される宛先ライン情報５１３が、宛先ラインのライン番号となる。宛先ライン情報５１３は、送信元バンク番号５１１の上位２ビットにあたる。さらに、「００」であるバイト番号５１５が、宛先バイトのバイト番号となる。
　そして、ステップ番号が０の場合、送信元バンク番号５１１の各ビットを２ビット左ローテートさせることで生成される格納先バンク番号５１４が、格納先バンクのバンク番号となる。さらに、格納先バンク番号５１４の下位２ビットが、読出バイト番号５１２にあたる。
　ステップ場合が１の場合、対応関係５２０における送信元バンク番号５２１が、送信元バンクのバンク番号となる。また、指定情報５５２の下位２ビットに付加される宛先ライン情報５２３が、宛先ラインのライン番号となる。宛先ライン情報５２３は、送信元バンク番号５２１の上位２ビットにあたる。さらに、「００」であるバイト番号５２５が、宛先バイトのバイト番号となる。
　そして、ステップ番号が１の場合、送信元バンク番号５２１の最下位から２番目のビットを反転させたうえで、各ビットを２ビット左ローテートさせることで生成される格納先バンク番号５２４が、格納先バンクのバンク番号となる。さらに、格納先バンク番号５２４の下位２ビットが、読出バイト番号５２２にあたる。
　ステップ場合が２の場合、対応関係５３０における送信元バンク番号５３１が、送信元バンクのバンク番号となる。また、指定情報５５２の下位２ビットに付加される宛先ライン情報５３３が、宛先ラインのライン番号となる。宛先ライン情報５３３は、送信元バンク番号５３１の上位２ビットにあたる。さらに、「００」であるバイト番号５３５が、宛先バイトのバイト番号となる。
　そして、ステップ番号が２の場合、送信元バンク番号５３１の最上位のビットを反転させたうえで、各ビットを２ビット左ローテートさせることで生成される格納先バンク番号５３４が、格納先バンクのバンク番号となる。さらに、格納先バンク番号５３４の下位２ビットが、読出バイト番号５３２にあたる。
　ステップ場合が３の場合、対応関係５４０における送信元バンク番号５４１が、送信元バンクのバンク番号となる。また、指定情報５５２の下位２ビットに付加される宛先ライン情報５４３が、宛先ラインのライン番号となる。宛先ライン情報５４３は、送信元バンク番号５４１の上位２ビットにあたる。さらに、「００」であるバイト番号５４５が、宛先バイトのバイト番号となる。
　そして、ステップ番号が３の場合、送信元バンク番号５４１の最上位から２ビットを両方とも反転させたうえで、各ビットを２ビット左ローテートさせることで生成される格納先バンク番号５４４が、格納先バンクのバンク番号となる。さらに、格納先バンク番号５４４の下位２ビットが、読出バイト番号５４２にあたる。
　積和演算部１００は、図２４に示した手順で決められた送信元及び宛先の位置を用いることで効率的にパッキングの処理を行うことができる。そして、図２４に示した送信元及び宛先の位置は、図１０の宛先バンク選択テーブル２０３、図１４のバイト選択テーブル２０５及び図１９の宛先ライン選択テーブル２０６にしたがって決定した送信元及び宛先の位置に一致する。すなわち、上述した積和演算部１００の処理により、積和演算部１００は、効率的にアンパッキングの処理を行うことができる。
　ここで、図２５を参照して、アンパッキング時の送信元及び宛先の決定を一般化について説明する。図２５は、一般化したアンパッキング時の送信元及び宛先の決定方法を説明するための図である。
　図２５における紙面に向かって上側の情報５６１は、送信元の領域の位置を表す情報である。また、情報５６２は、宛先の領域の位置を表す情報である。
　まず、図２５におけるＫ、Ｎ及びＭはそれぞれ、図２３におけるＫ、Ｎ及びＭと同様の方法で決定される。
　そして、送信元バンクのバンク番号をＫビットの２進数で表し、最上位からＮビットである領域５６３の各ビットの値をそのまま維持する又は反転させるかして組み合わせが求められる。この組み合わせの取得は、全ての組み合わせが完了するまで繰り返し行われる。そして、最上位からＮビットの部分を求めた組み合わせに変更したＫビットの値をＮビット右ローテートさせることで、送信先バンクのバンク番号５６４が求められる。ここで、バンク番号５６４の最下位からＮビットは、領域５６３の各ビットの値をそのまま維持する又は反転させるかして求められた組み合わせである。そして、送信元バンクのバンク番号の最上位からＮビットである領域５６３の値が、宛先ラインのライン番号５６５になる。さらに、送信先バンクのバンク番号５６４の最下位からＮビットの領域５６６の値が宛先バイトの最上位からＮビットの領域５６７の値にあたり、さらにその後に宛先バイトの最上位からＭビットの領域５６８の値を付加したＮ＋Ｍビットの値５６９が、要素の移動先の読出ラインのバンク内での要素番号となる。
　図２５で示す方法で決定した送信元及び宛先を各ステップにおいて選択するように回路を組むことで、任意の圧縮率及びバンクの数において、積和演算部１００は、効率的にアンパッキングの処理を行うことができる。
　次に、図２６を参照して、本実施例に係る処理ユニット１０によるパッキング処理の流れを説明する。図２６は、実施例１に係る処理ユニットによるパッキング処理のフローチャートである。
　積和演算部１００は、繰り返し単位のパッキング命令を演算命令制御部１０１から取得する（ステップＳ１０１）。このとき、積和演算部１００は、ステップ番号の初期値、すなわち０の入力を演算命令制御部１０１から受ける。
　読出ライン変更回路１２１は、自己が対応するベクタレジスタ１１１のバンク番号及びステップ番号から送信先のライン番号を取得する。また、読出ライン変更回路１２１は、パッキング命令から命令で指定された格納先のラインの情報を取得する。そして、読出ライン変更回路１２１は、命令で指定された格納先のラインの情報の最下位に取得した送信先のライン番号を付加する（ステップＳ１０２）。そして、読出ライン変更回路１２１は、送信先のライン番号を付加したラインの情報をベクタレジスタ１１１へ出力する。
　ベクタレジスタ１１１は、入力されたラインの情報の最下位に付加されたライン番号に応じた要素レジスタ１１３から読出データを読み出す（ステップＳ１０３）。ベクタレジスタ１１１は、読み出した読出データをルータ１２５へ出力する。
　ルータ１２５は、各格納先のバンク番号に応じた送信元のバンク番号を特定する（ステップＳ１０４）。
　ルータ１２５は、取得した読出データを、読出元のベクタレジスタ１１１のバンク番号を送信元とする格納先のバンク番号を有するベクタレジスタ１１１に対応する積和演算器１１２に繋がるバイトシャッフル回路１２２へ送信する（ステップＳ１０５）。
　バイトシャッフル回路１２２は、格納先の要素レジスタ１１３のバンク番号に応じた各宛先バイトに対応する読出バイトを決定する（ステップＳ１０６）。そして、バイトシャッフル回路１２２は、各宛先バイトに対応する読出バイトの情報とともに、読出データを積和演算器１１２へ出力する。
　積和演算器１１２は、受信した読出データに素通しする演算を実行して出力する（ステップＳ１０７）。
　宛先バイト書込可否選択回路１２３は、読出データを積和演算器１１２から取得する。次に、宛先バイト書込可否選択回路１２３は、宛先バイトのうち格納先のバンク番号及びステップ番号から宛先バイトを決定し、その宛先バイトの書き込みを有効にする（ステップＳ１０８）。
　次に、宛先バイト書込可否選択回路１２３は、読出データをベクタレジスタ１１１へ出力する。ベクタレジスタ１１１は、命令で指定されたラインの書き込みが有効にされたバイトに、対応する読出バイトに格納された要素データを書き込む（ステップＳ１０９）。
　演算命令制御部１０１は、繰り返し単位の処理である４回のステップが完了したか否かを判定する（ステップＳ１１０）。
　４回のステップが完了していない場合（ステップＳ１１０：否定）、演算命令制御部１０１は、次のステップのステップ番号を積和演算器１１２へ出力する。積和演算器１１２は、次のステップのステップ番号を演算命令制御部１０１から取得する（ステップＳ１１１）。その後、積和演算器１１２は、ステップＳ１０２へ戻る。
　これに対して、４回のステップが完了した場合（ステップＳ１１０：肯定）、演算命令制御部１０１は、全ての繰り返し単位のパッキング処理が完了したか否かを判定する（ステップＳ１１２）。繰り返し単位のパッキング処理が残っている場合（ステップＳ１１２：否定）、積和演算器１１２は、ステップＳ１０１へ戻る。
　これに対して、全ての繰り返し単位のアンパッキング処理が完了した場合（ステップＳ１１２：肯定）、パッキング処理を終了する。
　次に、図２７を参照して、本実施例に係る処理ユニット１０によるアンパッキング処理の流れを説明する。図２７は、実施例１に係る処理ユニットによるアンパッキング処理のフローチャートである。
　積和演算部１００は、繰り返し単位のアンパッキング命令を演算命令制御部１０１から取得する（ステップＳ２０１）。このとき、積和演算部１００は、ステップ番号の初期値、すなわち０の入力を演算命令制御部１０１から受ける。
　読出ライン変更回路１２１は、アンパッキング命令から命令で指定された送信元のラインの情報を取得する。そして、読出ライン変更回路１２１は、命令で指定された送信先のラインの情報をベクタレジスタ１１１へ出力する。
　ベクタレジスタ１１１は、入力されたラインの情報に応じたライン番号を有する要素レジスタ１１３から読出データを読み出す（ステップＳ２０２）。ベクタレジスタ１１１は、読み出した読出データをルータ１２５へ出力する。
　ルータ１２５は、各格納先のバンク番号に応じた送信元のバンク番号を特定する（ステップＳ２０３）。
　ルータ１２５は、取得した読出データを、読出元のベクタレジスタ１１１のバンク番号を送信元とする格納先のバンク番号を有するベクタレジスタ１１１に対応する積和演算器１１２に繋がるバイトシャッフル回路１２２へ送信する（ステップＳ２０４）。
　バイトシャッフル回路１２２は、格納先の要素レジスタ１１３のバンク番号に応じた各宛先バイトに対応する読出バイトを決定する（ステップＳ２０５）。そして、バイトシャッフル回路１２２は、各宛先バイトに対応する読出バイトの情報とともに、読出データを積和演算器１１２へ出力する。
　積和演算器１１２は、受信した読出データに素通しする演算を実行して出力する（ステップＳ２０６）。
　宛先バイト書込可否選択回路１２３は、読出データを積和演算器１１２から取得する。次に、宛先バイト書込可否選択回路１２３は、宛先バイトのうち最下位のバイトの書き込みを有効にする（ステップＳ２０７）。
　宛先ライン選択回路１２４は、格納先のバンクに応じた宛先ラインを決定する（ステップＳ２０８）。
　次に、宛先バイト書込可否選択回路１２３は、読出データをベクタレジスタ１１１へ出力する。ベクタレジスタ１１１は、宛先ライン選択回路１２４により決定されたラインの書き込みが有効にされたバイトに、対応する読出バイトに格納された要素データを書き込む（ステップＳ２０９）。
　演算命令制御部１０１は、繰り返し単位の処理である４回のステップが完了したか否かを判定する（ステップＳ２１０）。
　４回のステップが完了していない場合（ステップＳ２１０：否定）、演算命令制御部１０１は、次のステップのステップ番号を積和演算器１１２へ出力する。積和演算器１１２は、次のステップのステップ番号を演算命令制御部１０１から取得する（ステップＳ２１１）。その後、積和演算器１１２は、ステップＳ２０２へ戻る。
　これに対して、４回のステップが完了した場合（ステップＳ２１０：肯定）、演算命令制御部１０１は、全ての繰り返し単位のアンパッキング処理が完了したか否かを判定する（ステップＳ２１２）。繰り返し単位のアンパッキング処理が残っている場合（ステップＳ２１２：否定）、積和演算器１１２は、ステップＳ２０１へ戻る。
　これに対して、全ての繰り返し単位のパッキング処理が完了した場合（ステップＳ２１２：肯定）、アンパッキング処理を終了する。
　図２８は、処理ユニットに本実施例に係るパッキング処理及びアンパッキング処理を実行させる命令の一例を示す図である。図２８に示す命令は、どのようなパッキング処理及びアンパッキング処理を行うかと、その内のどのステップの処理を行うかと、読出元ラインのライン番号と、宛先ラインのライン番号とを指定する。積和演算部１００における各処理回路は、図２８に示される命令によって指定された情報を取得して処理を実行する。
　以上に説明したように、本実施例に係る処理ユニットは、パッキング処理であれば送信元バンクのバンク番号及び繰り返し単位の処理に含まれるステップのステップ番号から格納先バンクのバンク番号を決定し、且つ、宛先バイトを決定する。そして、決定したバンク番号を有するベクタレジスタに含まれる所定のライン番号の要素レジスタの決定した宛先バイトに各バンクに格納された要素データを移動することでパッキングを完了する。
　また、本実施例に係る処理ユニットは、アンパッキング処理であれば送信元バンクのバンク番号及び繰り返し単位の処理に含まれるステップのステップ番号から格納先バンクのバンク番号及び宛先ラインのライン番号を決定する。そして、決定したバンク番号を有するベクタレジスタに含まれる決定した宛先ラインのライン番号を有する要素レジスタの決定した宛先バイトに各バンクに格納された要素データを移動することでアンパッキングを完了する。
　このように、本実施例に係る処理ユニットは、既存の積和演算の回路を用いて効率的なパッキング及びアンパッキングの処理を実行することができる。
　次に、実施例２について説明する。本実施例においても図１に示す情報処理装置５０及び図２に示す積和演算部１００が用いられる。以下の説明では、実施例１と同様の各部の動作は説明を省略する場合がある。
　本実施例に係る処理ユニット１０は、図２９に示すようにパッキング時には３２ビットのデータを１６ビットに圧縮し、３２ビットの宛先ラインに２つずつ１６ビットのデータを詰め合わせる。図２９は、実施例２に係るパッキング処理の概要を表す図である。本実施例では、図２９に示すように繰り返し単位として、２回のステップが実行される。
　パッキング処理の場合、読出ライン変更回路１２１は、入力されたステップ番号の情報と自己が接続されたベクタレジスタ１１１のバンク番号を基に、図３０に示す読出ライン選択テーブル６０１に応じた読出ラインのライン番号を取得する。
　図３０は、実施例２に係るパッキング処理用の読出ライン選択テーブルの一例の図である。読出ライン選択テーブル６０１は、本実施例において２回繰り返して行われるパッキング処理毎の各送信元バンクに応じた読み出し元とする読出ラインの情報を表す。
　例えば、０回目の繰り返しの場合、読出ライン変更回路１２１は、自己が接続するベクタレジスタ１１１のライン番号及びステップ番号である０を用いて、読み出し元となる読出ラインの情報を求める。この読み出しラインの情報が読出ライン選択テーブル６０１におけるバンク番号＃０のステップ番号が０の場合の読出ラインの情報に一致する。そして、読出ライン変更回路１２１は、求めたライン番号を読み出しアドレスとしてベクタレジスタ１１１に入力する。
　図３１を参照して、より具体的に読み出し元の情報の生成を説明する。図３１は、実施例２に係る読出ライン変更回路の回路構成の概要を表す図である。バンク番号６１２は、読出ライン変更回路１２１が接続するベクタレジスタ１１１のバンク番号を２進数で表した３ビットの情報である。また、ステップ番号６１１は、２つのステップ番号を２進数で表した１ビットの情報である。
　読出ライン変更回路１２１は、「ａ，ｂ，ｃ」で表される自己に対応するベクタレジスタ１１１のバンク番号６１２を取得する。次に、読出ライン変更回路１２１は、「ｖ」で表されるステップ番号６１１の入力を演算命令制御部１０１から受ける。例えば、ステップ番号が１の場合、読出ライン変更回路１２１は、「１」の入力を受ける。
　次に、読出ライン変更回路１２１は、排他的論理和回路６１３を用いて、バンク番号６１２の最下位のビットと、ステップ番号６１１との排他的論理和を求める。これにより、読出ライン変更回路１２１は、読出ライン番号６１４を取得する。ここで、読出ライン番号６１４における大文字のアルファベットはビットの値を反転させた値を指す。
　その後、読出ライン変更回路１２１は、命令で指定された読み出し元とするラインのライン情報６１５の最下位のビットに読出ライン番号６１４を付加して、読出ライン情報６１６を生成する。その後、読出ライン変更回路１２１は、生成した読出ライン情報６１６をベクタレジスタ１１１へ出力する。これにより、読出ライン変更回路１２１は、図３０で示した読出ライン選択テーブル６０１におけるバンク番号及びステップ番号に対応するライン番号の出力を行うことができる。この場合、読出ライン変更回路１２１は、読出ライン情報６１６に含まれる最下位ビットで表されるライン番号にあたる要素レジスタ１１３から出力される読出データをベクタレジスタ１１１に出力させることができる。
　また、アンパッキングの処理の場合、読出ライン変更回路１２１は、入力されたリードアドレスを含む送信元の情報をそのまま、ベクタレジスタ１１１へ出力する。これにより、読出ライン変更回路１２１は、リードアドレスで表されるライン番号の要素レジスタ１１３から出力される読出データをベクタレジスタ１１１に出力させることができる。
　ルータ１２５は、読出データの入力を各ベクタレジスタ１１１から受ける。また、ルータ１２５は、ステップ番号の入力を演算命令制御部１０１から受ける。
　パッキング処理の場合、ルータ１２５は、格納先のベクタレジスタ１１１のバンク番号及びステップ番号を基に、図３２に示す宛先バンク選択テーブル６０２に応じた送信元のバンク番号を取得する。
　図３２は、実施例２に係るパッキング処理用の宛先バンク選択テーブルの一例の図である。宛先バンク選択テーブル６０２は、本実施例において２回繰り返して行われるパッキング処理毎の各格納先のバンクに応じた送信元となる送信元バンクの情報を表す。例えば、格納先バンクがバンク番号＃０であれば、ステップ番号が０、１である場合のそれぞれで、ルータ１２５は、バンク番号＃０、＃１のバンクを送信元バンクとして選択する。
　図３３を参照して、より具体的に格納先バンクの決定を説明する。図３３は、実施例２に係るルータが有するパッキング時の格納先バンクを決定する回路構成の概要を表す図である。バンク番号６２１は、格納先バンクのバンク番号を２進数で表した３ビットの情報である。また、ステップ番号６２２は、２つのステップ番号を２進数で表した１ビットの情報である。
　ルータ１２５は、格納先とする「ａ，ｂ，ｃ」で表されるバンク番号を選択する。次に、ルータ１２５は、選択した格納先バンクのバンク番号のビットを１ビット左ローテートする。すなわち、ルータ１２５は、バンク番号６２１の最下位及び最下位から２番目のビットの値を１ビットずつの上位のビットに移動し、最上位のビットの値を最下位のビットに移動する。これにより、ルータ１２５は、巡回後番号６２３を取得する。例えば、格納先のベクタレジスタ１１１のバンク番号６２１が「０，１，１」である場合、ルータ１２５は、巡回後番号６２３として「１，１，０」を取得する。
　次に、ルータ１２５は、「ｖ」で表されるステップ番号６２２の入力を演算命令制御部１０１から受ける。次に、ルータ１２５は、排他的論理和回路６２４を用いて巡回後番号６２３の最下位のビットとステップ番号との排他的論理和を求める。そして、ルータ１２５は、巡回後番号６２３の最上位ビット及び最下位から２番目のビット、並びに、排他的論理和回路６２４からの出力を並べて送信元バンクのバンク番号６２５を取得する。ここで、バンク番号６２５における大文字のアルファベットは元の値を反転させた値である。
　ルータ１２５は、選択した格納先のバンク番号のベクタレジスタ１１１に対応する積和演算器１１２に接続するバイトシャッフル回路１２２に対して、決定した送信元バンクのバンク番号を有するベクタレジスタ１１１から入力された値を出力する。
　また、アンパッキング処理の場合、図３４に示す回路により格納先バンクを決定する。図３４は、実施例２に係るルータが有するアンパッキング時の格納先バンクを決定する回路構成の概要を表す図である。バンク番号６２６は、格納先バンクのバンク番号を２進数で表した３ビットの情報である。また、ステップ番号６２７は、２つのステップ番号を２進数で表した１ビットの情報である。
　ルータ１２５は、格納先とする「ａ，ｂ，ｃ」で表されるバンク番号を選択する。次に、ルータ１２５は、選択した格納先のバンク番号のビットを１ビット右ローテートする。すなわち、ルータ１２５は、バンク番号６２６の最上位のビット及び最下位から２番目のビットの値をそれぞれ１つ下位のビットに移動し、最下位のビットの値を最上位のビットにする。これにより、ルータ１２５は、巡回後番号６２８を取得する。例えば、格納先のベクタレジスタ１１１のバンク番号６２６が「１，０，１」である場合、ルータ１２５は、巡回後番号６２８として「１，１，０」を取得する。
　次に、ルータ１２５は、「ｖ」で表されるステップ番号６２７の入力を演算命令制御部１０１から受ける。次に、ルータ１２５は、排他的論理和回路６２９を用いて巡回後番号６２８の最上位のビットと、ステップ番号６２７との排他的論理和を求める。そして、ルータ１２５は、排他的論理和回路６２９からの出力、並びに、巡回後番号６２８の最上位ビット及び最下位から２番目のビットの値を並べて送信元バンクのバンク番号６３０を取得する。ここで、バンク番号６３０における大文字のアルファベットは元の値を反転させた値である。
　ルータ１２５は、選択した格納先のバンク番号のベクタレジスタ１１１に対応する積和演算器１１２に接続するバイトシャッフル回路１２２に対して、決定した送信元のバンク番号のベクタレジスタ１１１から入力された読出データを出力する。
　バイトシャッフル回路１２２、積和演算器１１２及び宛先バイト書込可否選択回路１２３は、パッキングの処理の場合、格納先のベクタレジスタ１１１のバンク番号及びステップ番号を基に、図３５に示すバイト選択テーブル６０３に応じた宛先バイト番号及び読出元バイト番号を取得する。
　図３５は、実施例２に係るパッキング処理用のバイト選択テーブルの一例の図である。バイト選択テーブル６０３は、本実施例において２回繰り返して行われるパッキングの処理毎の各格納先バンクに応じた書き込み先となる宛先バイト及び読み出し元となる読出バイトの情報を表す。本実施例に係るパッキングの処理では、宛先バイトがバイトＢ０又はＢ２の要素データは、読出ラインにおけるバイトＢ０の位置に格納される。また、宛先バイトがバイトＢ１又はＢ３の要素データは、読出ラインにおけるバイトＢ１の位置に格納される。
　アンパッキング処理の場合、パッキング処理を逆向きにすることで、宛先バイトのバイト番号及び読出バイトのバイト番号が決定できる。以下に、バイトシャッフル回路１２２及び宛先バイト書込可否選択回路１２３の詳細について説明する。
　図３６を参照して、パッキング時のバイトシャッフル回路１２２による要素データが格納されるバイトの位置を決定について説明する。図３６は、実施例２に係るバイトシャッフル回路によるパッキング時の宛先バイトの決定処理を説明するための図である。
　バイトシャッフル回路１２２は、宛先バイトがバイト番号Ｂ０又はＢ２の場合、読出バイトをバイト番号００とする。また、バイトシャッフル回路１２２は、宛先バイトがバイト番号Ｂ１又はＢ３の場合、読出バイトをバイト番号０１とする。
　次に、図３７を参照して、アンパッキング時のバイトシャッフル回路１２２による要素データが格納される宛先バイトの位置を決定について説明する。図３７は、実施例２に係るバイトシャッフル回路によるアンパッキング時の宛先バイトの決定処理を説明するための図である。バンク番号６３２は、格納先バンクのバンク番号を２進数で表した３ビットの情報である。
　バイトシャッフル回路１２２は、自己に対応するベクタレジスタ１１１のバンク番号を予め有する。この自己に対応するベクタレジスタ１１１のバンク番号が、格納先バンクのバンク番号である。また、本実施例のアンパッキングの処理では、要素データは、ラインにおける最下位のバイトＢ０及び１つ上位のバイトＢ１に書き込まれる。そこで、バイトシャッフル回路１２２は、対応６３３に示すように、バイトＢ０及びＢ１が宛先バイトの場合の読出バイトをバイト番号ｃ０及びｃ１とする。
　そして、バイトシャッフル回路１２２は、格納先のベクタレジスタ１１１のバンク番号６３２の最下位ビットを取得して、対応６３３に示すように、宛先バイトであるバイト番号Ｂ０及びＢ１のバイトに対応する読出バイトのバイト番号を取得する。
　バイトシャッフル回路１２２は、読出データとともに読出データにおける各読出バイトに対応する宛先バイトの情報を積和演算器１１２へ出力する。
　図３８は、実施例２に係る宛先バイト書込可否選択回路が有するパッキング時の宛先バイトを選択する回路構成の概要を表す図である。バンク番号６４２は、格納先バンクのバンク番号を２進数で表した３ビットの情報である。また、ステップ番号６４１は、２つのステップ番号を２進数で表した１ビットの情報である。
　宛先バイト書込可否選択回路１２３は、格納先とする「ａ，ｂ，ｃ」で表されるバンク番号６４２を取得する。次に、宛先バイト書込可否選択回路１２３は、「ｖ」で表されるステップ番号６４１の入力を演算命令制御部１０１から受ける。
　次に、宛先バイト書込可否選択回路１２３は、排他的論理和回路６４３を用いてバンク番号６４２の最上位のビットとステップ番号６４１との排他的論理和を求める。そして、宛先バイト書込可否選択回路１２３は、排他的論理和回路６４３からの出力を判定回路６４４及び６４５へ入力する。
　判定回路６４４及び６４５は、四角の枠の中に記載された「＝＝ｎ」に応じて、入力された値がｎを表す２進数の場合には１を出力し、それ以外の場合には０を出力する回路である。そして、判定回路６４５から１が出力された場合、バイト番号Ｂ０及びＢ１への書き込みを有効にする。判定回路６４４から１が出力された場合、バイト番号Ｂ２及びＢ３への書き込みを有効にする。そして、有効にされたバンクにデータが書き込まれ、他のバンクにはデータが書き込まれない。
　次に、図３９を参照して、アンパッキング時の宛先バイト書込可否選択回路１２３の処理について説明する。図３９は、実施例２に係る宛先バイト書込可否選択回路によるアンパッキング時の宛先バイトの書込可否選択処理を説明するための図である。
　宛先バイト書込可否選択回路１２３は、格納先のベクタレジスタ１１１のバンク番号に関わらず、図３９のテーブル６４６で示すようにバイトＢ２及びＢ３への書き込みを無効とする。また、宛先バイト書込可否選択回路１２３は、テーブル６４６で示すようにバイトＢ０及びＢ１への書き込みを有効とする。これは、本実施例では、アンパッキング時には、いずれのバンクのどのラインであっても３２ビットの領域のバイトＢ０及びＢ１に要素データが格納されることを理由とする。
　図４０は、実施例２に係るアンパッキング処理用の宛先ライン選択テーブルの一例の図である。宛先ライン選択テーブル６０５は、本実施例において２回繰り返して行われるアンパッキングの処理毎の各宛先バンクに応じた要素データの格納先となる宛先ラインの情報を表す。例えば、宛先バンクがバンク番号＃０である場合、宛先ライン選択回路１２４は、ステップ番号が０及び１である場合のそれぞれで、ライン番号＃＃０、＃＃１のラインを宛先ラインとして選択する。
　次に、より具体的に宛先ライン選択回路１２４による宛先ラインの決定処理について説明する。図４１は、実施例２に係る宛先ライン選択回路が有するアンパッキング時の宛先ラインを決定する回路構成の概要を表す図である。バンク番号６５２は、格納先バンクのバンク番号を２進数で表した３ビットの情報である。また、ステップ番号６５１は、２つのステップ番号を２進数で表した１ビットの情報である。
　宛先ライン選択回路１２４は、「ａ，ｂ，ｃ」で表される自己が接続するベクタレジスタ１１１のバンク番号６５２を取得する。次に、宛先ライン選択回路１２４は、「ｖ」で表されるステップ番号６５１の入力を演算命令制御部１０１から受ける。
　次に、宛先ライン選択回路１２４は、排他的論理和回路６５３を用いて、バンク番号６５２の最下位のビットとステップ番号６５１との排他的論理和を求める。これにより、宛先ライン選択回路１２４は、宛先ライン番号６５４を取得する。ここで、宛先ライン番号６５４における大文字のアルファベットはビットの値を反転させた値を指す。
　その後、宛先ライン選択回路１２４は、命令で指定された宛先とするラインのライン情報６５５の最下位ビットに宛先ライン番号６５４を付加して、宛先ライン情報６５６を生成する。その後、宛先ライン選択回路１２４は、生成した宛先ライン情報６５６をベクタレジスタ１１１へ出力する。これにより、宛先ライン選択回路１２４は、図４０で示した宛先ライン選択テーブル６０５におけるバンク番号及びステップ番号に対応する情報の出力を行うことができる。この場合、宛先ライン選択回路１２４は、宛先ライン情報６５６に含まれる最下位ビットで表されるライン番号の要素レジスタ１１３への要素データの書き込みをベクタレジスタ１１１に行わせることができる。
　次に、図４２を参照して、２つのステップにおける本実施例に係る積和演算部１００によるパッキング時の送信元の要素データの格納位置と宛先の要素データの格納位置との関係について説明する。図４２は、実施例２に係るパッキング時の送信元の要素データの格納位置と宛先の要素データの格納位置との関係を表す図である。図４２は、上述した処理により積和演算部１００により各ステップにおいて決定される送信元及び宛先を表す。
　図４２において、対応関係６６０は、ステップ番号が０の場合の送信元における格納位置を表す情報及び宛先における格納位置を表す情報との関係を表す。また、対応関係６７０は、ステップ番号が１の場合の送信元における格納位置を表す情報及び宛先における格納位置を表す情報との関係を表す。そして、指定情報６８１は、演算命令制御部１０１からの命令で指定された送信元の情報である。また、指定情報６８２は、演算命令制御部１０１からの命令で指定された宛先の情報である。
　ステップ番号が０の場合、対応関係６６０に示すように、積和演算部１００は、指定情報６８１の最下位ビットに、読出ライン情報６６１を付加して、読出ラインのライン番号とする。読出ライン情報６６１は、２進数を用いた３ビットで送信元バンクのバンク番号を表した送信元バンク番号６６２の最下位ビットにあたる。送信元バンク番号６６２は、送信元バンクのバンク番号となる。さらに、積和演算部１００は、「０」の値を取るバイト番号６６３を読出バイトのバイト番号とする。
　そして、ステップ番号が０の場合、積和演算部１００は、送信元バンク番号６６２の各ビットを１ビット右ローテートさせることで生成される格納先バンク番号６６４を送信先のバンク番号とする。さらに、積和演算部１００は、送信元バンク番号６６２の最下位ビットにあたる宛先バイト番号６６５を宛先バイトのバイト番号とする。
　ステップ番号が１の場合、対応関係６７０に示すように、積和演算部１００は、指定情報６８１の最下位ビットに読出ライン情報６７１を付加して、読出ラインのライン番号とする。読出ライン情報６７１は、送信元バンク番号６７２の最下位ビットを反転させた値である。さらに、積和演算部１００は、「０」の値を取るバイト番号６７３を読出バイトのバイト番号とする。
　そして、ステップ番号が１の場合、積和演算部１００は、送信元バンク番号６７２の最下位のビットを反転させたうえで、各ビットを１ビット右ローテートさせることで生成される格納先バンク番号６７４を格納先バンクのバンク番号とする。さらに、積和演算部１００は、送信元バンク番号６７２の最下位ビットにあたる宛先バイト番号６７５を宛先バイトのバイト番号とする。
　図４２で示した送信元と宛先の情報をライン、バンク及びバイトの形で表すと図４３の様に表される。図４３は、実施例２に係る積和演算部によるパッキング時の送信元と宛先の情報の一覧の図である。
　図４３において、紙面に向かって左端の数字は、パッキング前の１６個の要素データが格納された領域に連番で振った番号を表す。そして、矢印の左側が、送信元の位置の情報を表す。また、矢印の右側が、宛先の位置の情報を表す。紙面に向かって上端から８個ずつの組が、それぞれステップ番号が０及び１の各ステップにおける送信元と宛先にあたる。
　図４３に示すように、送信元のバンク番号６９１は、各ステップにおいて重複しない。すなわち、積和演算部１００は、各ステップで同時に８つの要素データを読み出すことができる。そして、図４３に示すように宛先のバンク番号６９２も、各ステップにおいて重複しない。すなわち、積和演算部１００は、各ステップで同時に８つの要素データを格納することができる。すなわち、積和演算部１００は、８つのバンクを効率的に使用してパッキングの処理を行うことができる。
　このように、積和演算部１００は、図４２に示した手順で決められた送信元及び宛先の位置を用いることで効率的にパッキングの処理を行うことができる。そして、図４２に示した送信元及び宛先の位置は、図３０の読出ライン選択テーブル６０１、図３２の宛先バンク選択テーブル６０２、及び、図３５のバイト選択テーブル６０３にしたがって決定した送信元及び宛先の位置に一致する。すなわち、上述した積和演算部１００の処理により、積和演算部１００は、効率的にパッキングの処理を行うことができることが分かる。また、アンパッキング処理についても同様であり、積和演算部１００は、効率的にアンパッキングの処理を行うことができることが分かる。
　以上に説明したように、本実施例に係る処理ユニットは、３２ビットのデータを１６ビットのデータに変換して２つずつ詰め合せるパッキング処理やその逆のアンパッキング処理について、既存の積和演算の回路を用いて効率的に処理を行うことができる。
　１　ＰＣＩカード
　２　ホストコンピュータ
　１０　処理ユニット
　１１　全体命令制御部
　１２　メモリコントローラ
　１３　メモリ
　１４　ＰＣＩ制御部
　５０　情報処理装置
　１００　積和演算部
　１０１　演算命令制御部
　１０２　演算命令バッファ
　１０３　マルチプレクサ
　１１１，１１１Ａ～１１１Ｃ　ベクタレジスタ
　１１２，１１２Ａ～１１２Ｃ　積和演算器
　１２１，１２１Ａ～１２１Ｃ　読出ライン変更回路
　１２２，１２２Ａ～１２２Ｃ　バイトシャッフル回路
　１２３，１２３Ａ～１２３Ｃ　宛先バイト書込可否選択回路
　１２４，１２４Ａ～１２４Ｃ　宛先ライン選択回路
　１２５　ルータ

Claims (6)

  1. 　データ転送を所定数繰り返し行いサイズの異なる２つの記憶領域間で要素データを移動する演算処理装置であって、
    　送信元の一方の記憶領域における前記要素データが格納された第１格納領域の情報及び前記繰り返しの回数を基に、送信先の他方の記憶領域における前記要素データの第２格納領域を決定する転送部と、
    　前記第２格納領域の情報及び前記繰り返しの回数を基に、前記第１格納領域に格納された要素データを前記第２格納領域の所定位置へ格納する格納部と
    　を備えたことを特徴とする演算処理装置。
  2. 　送信元の一方の記憶領域における前記要素データが格納された第１格納領域の情報及び前記繰り返しの回数を基に、前記第１格納領域における前記要素データの第１格納位置を決定する第１決定部をさらに備え、
    　前記格納部は、前記第２格納領域の情報及び前記繰り返しの回数を基に、前記第１格納領域の前記第１格納位置に格納された要素データを前記第２格納領域の前記所定位置へ格納する
    　を備えたことを特徴とする請求項１に記載の演算処理装置。
  3. 　前記２つの記憶領域は行方向にバンク単位で分割され列方向に複数の格納領域を含むライン単位で分割されるレジスタの一部であって、
    　前記第１決定部は、前記一方の記憶領域における送信元のバンクの情報から送信元のラインを決定し、
    　前記転送部は、前記他方の記憶領域における送信先のバンクの情報から前記送信元のバンクを決定し、決定した前記送信元のバンクの前記第１決定部により決定された前記送信元のラインから取得した前記要素データを含む読出データを前記送信先のバンクに送信し、
    　前記格納部は、前記送信先のバンクの情報から送信元の格納領域及び送信先の格納領域を決定し、前記転送部から送信された前記読出データにおける前記送信先の格納領域から前記要素データを取得して、前記送信先のバンクの所定ラインにおける決定した前記送信先の格納領域に格納する
    　ことを特徴とする請求項２に記載の演算処理装置。
  4. 　前記第２格納領域の情報及び前記繰り返しの回数を基に、前記第２格納領域における前記要素データを格納する第２格納位置を決定する第２決定部をさらに備え、
    　前記格納部は、前記第２格納領域の情報及び前記繰り返しの回数を基に、前記第１格納領域に格納された要素データを前記第２格納領域の前記第２格納位置における前記所定位置へ格納する
    　ことを特徴とする請求項１に記載の演算処理装置。
  5. 　前記２つの記憶領域は行方向にバンク単位で分割され列方向に複数の格納領域を含むライン単位で分割されるレジスタの一部であって、
    　転送部は、前記他方の記憶領域における送信先のバンクの情報から送信元のバンクを決定し、決定した前記送信元のバンクの所定ラインから取得した読出データを前記送信先のバンクに送信し、
    　前記第２決定部は、前記送信先のバンクから送信先のラインを決定し、
    　前記格納部は、前記送信先のバンクの情報から送信元の格納領域及び送信先の格納領域を決定し、前記転送部から送信された前記読出データにおける前記送信先の格納領域から前記要素データを取得して、前記送信先のバンクの前記第２決定部により決定された前記送信先のラインにおける決定した前記送信先の格納領域に格納する、
    　ことを特徴とする請求項４に記載の演算処理装置。
  6. 　データ転送を所定数繰り返し行いサイズの異なる２つの記憶領域間で要素データを移動する演算処理装置の制御方法であって、
    　送信元の一方の記憶領域における前記要素データが格納された第１格納領域の情報及び前記繰り返しの回数を基に、送信先の他方の記憶領域における前記要素データの第２格納領域を決定し、
    　前記第２格納領域の情報及び前記繰り返しの回数を基に、前記第１格納領域に格納された要素データを前記第２格納領域の所定位置へ格納する
    　ことを特徴とする演算処理装置の制御方法。
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