CN220208247U - 除法运算电路 - Google Patents

Abstract

本实用新型提供了一种除法运算电路，包括：第一被除数选择器、第二被除数选择器、商寄存器、余数寄存器和除法器电路；除法器电路包括第一、第二输入端口，第一、第二输出端口，第一输入端口获取被除数的低16比特，第二输入端口获取被除数的高4比特，第一输出端口输出16比特商、第二输出端口输出4比特余数；除法器电路的第一输出端口耦合商寄存器、第二输出端口耦合余数寄存器；第一被除数选择器的输入耦合32比特被除数、输出耦合除法器电路的第一输入端口；第二被除数选择器的输入耦合余数寄存器以及0值、输出耦合除法器电路的第二输入端口。本实用新型可减少除法器电路占用的芯片面积，降低电路的复杂性。

Description

除法运算电路

技术领域

本实用新型涉及电路设计技术领域，尤其涉及一种除法运算电路。

背景技术

在集成电路的设计中，对某些运算逻辑，会用到除法器，除法器作为实现除法运算的逻辑电路，可以计算被除数除以除数所对应的商和余数。

在某些场景下需要使用除数固定为15的除法器电路，如在控制部件采用In-Line误差校正码(Error Correcting Code，ECC)技术，在计算内存地址时，需要除数固定为15。现有技术的除法器性能不够，需要优化速度、面积与功耗。

实用新型内容

由于针对需要使用除数固定为15的除法器电路的场景，现有技术的除法器性能不够，本实用新型实施例提供了一种克服上述问题或者至少部分地解决上述问题的除法运算电路。

第一方面，本实用新型实施例提供一种除法运算电路，用于计算32比特被除数除以15的除法运算，包括：第一被除数选择器、第二被除数选择器、商寄存器、余数寄存器以及除法器电路；

所述除法器电路，包括第一输入端口与第二输入端口，第一输出端口与第二输出端口，其中所述第一输入端口获取的16比特数据作为所述除法器电路的被除数的低16比特，所述第二输入端口获取的4比特数据作为所述除法器电路的被除数的高4比特，所述第一输出端口输出所述除法器电路对其被除数与除数进行除法运算得到的16比特商，所述第二输出端口输出所述除法器电路对其被除数与除数进行除法运算得到的4比特余数；

所述除法器电路的第一输出端口耦合所述商寄存器；

所述除法器电路的第二输出端口耦合所述余数寄存器；

所述第一被除数选择器的输入耦合所述32比特被除数，所述第一被除数选择器的输出耦合所述除法器电路的第一输入端口；

所述第二被除数选择器的输入耦合所述余数寄存器以及0值，所述第二被除数选择器的输出耦合所述除法器电路的第二输入端口。

可选地，所述第一被除数选择器选择输出所述32比特被除数的高16比特或低16比特；

所述第二被除数选择器选择输出0值或来自所述余数寄存器的数据。

可选地，所述第一被除数选择器在第一时钟周期选择输出所述32比特被除数的高16比特，在第二时钟周期选择输出所述32比特被除数的低16比特；

所述第二被除数选择器在第一时钟周期选择输出0值，在第二时钟周期选择输出来自所述余数寄存器的数据。

可选地，所述商寄存器为32比特寄存器，所述余数寄存器为4比特寄存器；

所述第一输出端口在第一时钟周期输出的16比特商被存储在所述商寄存器的高16位；所述第一输出端口在第二时钟周期输出的16比特商被存储在所述商寄存器的低16位；

所述第二输出端口在第一时钟周期输出的4比特余数被存储在所述余数寄存器；所述第二输出端口在第二时钟周期输出的4比特余数被存储在所述余数寄存器。

可选地，所述商寄存器存储的数据作为所述除法运算电路计算所述32比特被除数除以15的除法运算的32比特商；

所述余数寄存器存储的数据作为所述除法运算电路计算所述32比特被除数除以15的除法运算的4比特余数。

可选地，所述除法器电路包括级联的四个子除法器，所述四个子除法器包括第一子除法器、第二子除法器、第三子除法器和第四子除法器；

每个子除法器用于计算8比特被除数除以15的除法运算；

每个子除法器包括第一子输入端口与第二子输入端口，第一子输出端口与第二子输出端口；其中

第一子输入端口接收所述8比特被除数的高四位；

第二子输入端口接收所述8比特被除数的低四位；

第一子输出端口输出所述8比特被除数除以15的除法运算的4比特商；

第二子输出端口输出所述8比特被除数除以15的除法运算的4比特余数；

所述第一子除法器的第一子输入端口耦合所述除法器电路的第二输入端口；

对于级联的两个子除法器，前级子除法器的第二子输出端口耦合后级子除法器的第一子输入端口；

所述第一子除法器的第二子输入端口，耦合所述除法器电路的第一输入端口的最高4比特；

所述第二子除法器的第二子输入端口，耦合所述除法器电路的第一输入端口的第11到第8比特；

所述第三子除法器的第二子输入端口，耦合所述除法器电路的第一输入端口的第7到第4比特；

所述第四子除法器的第二子输入端口，耦合所述除法器电路的第一输入端口的最低4比特。

可选地，所述第四子除法器的第二子输出端口，耦合所述除法器电路的第二输出端口；

所述第一子除法器的第一子输出端口，耦合所述除法器电路的第一输出端口的最高4比特；

所述第二子除法器的第一子输出端口，耦合所述除法器电路的第一输出端口的第11到第8比特；

所述第三子除法器的第一子输出端口，耦合所述除法器电路的第一输出端口的第7到第4比特；

所述第四子除法器的第一子输出端口，耦合所述除法器电路的第一输出端口的最低4比特。

可选地，所述四个子除法器中的每个子除法器包括第一选择器、第二选择器以及第一加法器；

每个子除法器的所述第一加法器的输入耦合对应的子除法器的第一子输入端口与第二子输入端口，所述第一加法器输出的5比特数表征第一子输入端口的4比特数与第二子输入端口的4比特数的和；

每个子除法器的所述第一选择器和所述第二选择器均为四选一选择器；

每个子除法器的所述第一选择器的第一输入端耦合对应的子除法器的第一子输入端口，每个子除法器的所述第一选择器的第二输入端至第四输入端都耦合对应的子除法器的第一子输入端口对应的4比特数加1的和；

每个子除法器的所述第一选择器的输出端耦合对应的子除法器的第一子输出端口；

每个子除法器的所述第二选择器的第一输入端耦合对应的子除法器的第一加法器输出的低4比特，每个子除法器的所述第二选择器的第三输入端耦合对应的子除法器的第一加法器输出的低4比特加1的和，每个子除法器的所述第二选择器的第二输入端与第四输入端都耦合0值；

每个子除法器的所述第二选择器的输出端耦合对应的子除法器的第二子输出端口。

可选地，每个子除法器还包括第二加法器、第三加法器以及四输入与门；

所述第二加法器的输入耦合对应的子除法器第一子输入端口以及1值，所述第二加法器的输出耦合对应的子除法器的所述第一选择器的第二输入端至第四输入端，所述第二加法器输出所述第一子输入端口对应的4比特数与1的和；

所述第三加法器的输入耦合对应的第一加法器输出的低4比特数与1值，所述第三加法器的输出耦合对应的子除法器的所述第二选择器的第三输入端，所述第三加法器输出所述第一加法器的低4比特数与1的和；

所述四输入与门的输入耦合对应的第一加法器输出的低4比特位，所述四输入与门输出所述第一加法器的低4比特由高位至低位的逻辑与运算结果。

第二方面，本实用新型实施例还提供一种除法运算电路，用于计算32比特被除数除以15的除法运算，包括：控制电路和除法器电路；

所述控制电路，在第一个时钟周期，将所述32比特被除数中高16比特的第一被除数和4比特的预设余数输出至所述除法器电路；

所述除法器电路，用于基于所述第一被除数、所述预设余数和目标除数确定第一商数和第一余数，并输出至所述控制电路，所述目标除数为15；

所述控制电路，用于在第二个时钟周期，将所述32比特被除数中低16比特的第二被除数和所述第一余数输出至所述除法器电路；

所述除法器电路，用于基于所述第二被除数、所述第一余数和所述目标除数确定第二商数和第二余数，并输出至所述控制电路；

所述控制电路，用于基于所述第一商数和所述第二商数确定所述32比特被除数除以所述目标除数的目标商数，基于所述第二余数确定所述32比特被除数除以所述目标除数的目标余数。

本实用新型技术方案，在两个时钟周期内完成32比特被除数除以15的除法运算，在每个时钟周期，根据32比特被除数中高16比特或低16比特数据和获取的4比特数据(上一次除法运算结果中4比特余数或者4比特0)确定除法器电路做除法运算的被除数，基于除法器电路对确定的被除数和15进行除法运算，输出商和余数，实现利用同一电路结构、采用分步处理的方式进行两次除法运算，可以减少除法器电路占用的芯片面积，降低电路的复杂性。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。

图1表示本实用新型实施例提供的除法运算电路的示意图之一；

图2表示本实用新型实施例提供的除法器电路的示意图；

图3表示本实用新型实施例提供的子除法器的示意图之一；

图4表示本实用新型实施例提供的第一选择器的示意图；

图5表示本实用新型实施例提供的第二选择器的示意图；

图6表示本实用新型实施例提供的子除法器的示意图之二；

图7表示本实用新型实施例提供的除法运算电路的示意图之二。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本实用新型的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。

在本实用新型的各种实施例中，应理解，下述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本实用新型实施例的实施过程构成任何限定。

本实用新型实施例提供一种除法运算电路，用于计算32比特被除数除以15的除法运算，参见图1所示，该除法运算电路包括：第一被除数选择器11、第二被除数选择器12、商寄存器13、余数寄存器14以及除法器电路15；

所述除法器电路15，包括第一输入端口151与第二输入端口152，第一输出端口153与第二输出端口154，其中所述第一输入端口151获取的16比特数据作为所述除法器电路15的被除数的低16比特，所述第二输入端口152获取的4比特数据作为所述除法器电路15的被除数的高4比特，所述第一输出端口153输出所述除法器电路15对其被除数与除数进行除法运算得到的16比特商，所述第二输出端口154输出所述除法器电路15对其被除数与除数进行除法运算得到的4比特余数；

所述除法器电路15的第一输出端口153耦合所述商寄存器13；

所述除法器电路15的第二输出端口154耦合所述余数寄存器14；

所述第一被除数选择器11的输入耦合所述32比特被除数，所述第一被除数选择器11的输出耦合所述除法器电路15的第一输入端口151；

所述第二被除数选择器12的输入耦合所述余数寄存器14以及0值，所述第二被除数选择器12的输出耦合所述除法器电路15的第二输入端口152。

由于本实用新型实施例中被除数为32比特，而第一被除数选择器11每次选择输出给除法器电路15做除法运算的数据为32比特被除数中的16比特，故对于32比特被除数，第一被除数选择器11需要分两次输出给除法器电路15做除法计算。第一被除数选择器11每次会从32比特被除数中选择16比特数据，并通过其输出将选择的16比特数据耦合至除法器电路15的第一输入端口151。

另外，除法器电路15在做除法运算时，除了通过第一输入端口151获取第一被除数选择器11从32比特被除数中选择出的16比特数据之外，还需要通过第二输入端口152获取4比特数据。作为举例，第二被除数选择器12会获取余数寄存器14中存储的余数(4比特)或者获取4比特0值(如0000)，第二被除数选择器12的输出耦合除法器电路15的第二输入端口152，在获取余数寄存器14中存储的余数或者0值之后，将其输出至第二输入端口152。除法器电路15将从第一输入端口151获取的16比特数据以及第二输入端口152获取的4比特数据作为其做除法运算的被除数，即除法器电路15做除法运算的被除数为20比特[19:0]。

针对除法器电路15而言，第一输入端口151每次从第一被除数选择器11获取的16比特数据作为除法器电路15的被除数的低16比特[15:0]，第二输入端口152获取的4比特数据作为除法器电路15的被除数的高4比特[19:16]。除法器电路15对20比特被除数和除数15进行除法运算，通过第一输出端口153输出20比特被除数与除数15进行除法运算得到的16比特商，通过第二输出端口154输出20比特被除数与除数15进行除法运算得到的4比特余数。由于第一输出端口153耦合商寄存器13，通过第一输出端口153输出的16比特商可存储至商寄存器13；由于第二输出端口154耦合余数寄存器14，通过第二输出端口154输出的4比特余数可存储至余数寄存器14。

上述实施方案，在两个时钟周期内完成32比特被除数除以15的除法运算，在每个时钟周期，根据32比特被除数中高16比特或低16比特数据和获取的4比特数据(上一次除法运算结果中4比特余数或者4比特0)确定除法器电路做除法运算的被除数，基于除法器电路对确定的被除数和15进行除法运算，输出商和余数，实现利用同一电路结构、采用分步处理的方式进行两次除法运算，可以减少除法器电路占用的芯片面积，降低电路的复杂性。

作为一可选实施例，参见图1所示，第一被除数选择器11可以选择向第一输入端口151输入32比特被除数的高16比特或低16比特，即，第一被除数选择器11在进行数据选择时，可以选择高16比特数据或者低16比特数据。当第一被除数选择器11选择向第一输入端口151输入32比特被除数的低16比特时，第二被除数选择器12选择向第二输入端口152输入余数寄存器14中的4比特数据；当第一被除数选择器11选择向第一输入端口151输入32比特被除数的高16比特时，第二被除数选择器12选择向第二输入端口152输入4比特0值。

在一可选实施例中，32比特被除数采用分步方式进行运算时，在一个时钟周期完成32比特被除数中16比特的除法运算。故对于32比特被数据的除法运算，对应于两个时钟周期。例如，32比特被除数的高16比特数据对应于第一时钟周期、32比特被除数的低16比特数据对应于第二时钟周期。继续参见图1所示，在第一时钟周期，第一被除数选择器11在32比特被除数中选择高16比特数据，输出32比特被除数的高16比特至第一输入端口151，第二被除数选择器12选择0值，输出0值至第二输入端口152，除法器电路15将获取的4比特0值作为第一时钟周期对应的被除数的高4比特数据，将获取的32比特被除数中高16比特数据作为第一时钟周期对应的被除数的低16比特数据，以实现在第一时钟周期完成由4比特0值以及32比特被除数中高16比特数据组成的被除数除以15的除法运算。

在第二时钟周期，第一被除数选择器11在32比特被除数中选择低16比特数据，输出32比特被除数的低16比特至第一输入端口151，第二被除数选择器12选择余数寄存器14中的数据，输出至第二输入端口152，除法器电路15将第一输入端口151获取的16比特数据作为除法器电路15的被除数的低16比特，将第二输入端口152获取的4比特数据作为除法器电路15的被除数的高4比特。其中，在第二时钟周期获取的余数寄存器14中存储的数据为第一时钟周期进行除法运算所计算出的4比特余数。应理解，第一被除数选择器11以及第二被除数选择器12还耦合时钟信号，基于时钟信号确定第一时钟周期和第二时钟周期。

作为举例，除法运算电路还包括被除数寄存器(图1未标注)，第一被除数选择器11与被除数寄存器耦合。外部向除法运算电路输入32比特被除数，除法运算电路将32比特被除数存储在被除数寄存器中，第一被除数选择器11基于时钟信号在第一时钟周期从被除数寄存器中选择出32比特的高16比特数据输出到除法器电路15的第一输入端口151，在第二时钟周期从被除数寄存器中选择出32比特的低16比特数据输出到除法器电路15的第一输入端口151。

在第一时钟周期完成4比特0值和32比特被除数中高16比特数据组成的被除数和除数15的除法运算，获取32比特被除数中高16比特数据除以15所对应的商和余数；在第二时钟周期完成第一时钟周期对应的4比特余数与32比特被除数中低16比特组成的被除数和除数15的除法运算，获取32比特被除数中低16比特数据除以15所对应的商和余数，进而获取高16比特数据、低16比特数据分别对应的商和余数。作为举例，商寄存器13为32比特寄存器，余数寄存器14为4比特寄存器；所述第一输出端口153在第一时钟周期输出的16比特商被存储在所述商寄存器13的高16位[31:16]；所述第一输出端口153在第二时钟周期输出的16比特商被存储在所述商寄存器13的低16位[15:0]；所述第二输出端口154在第一时钟周期输出的4比特余数被存储在所述余数寄存器14；所述第二输出端口154在第二时钟周期输出的4比特余数也被存储在所述余数寄存器14。

由于余数寄存器14为4比特寄存器，在第二时钟周期、第二输出端口154输出4比特余数至余数寄存器14后，会覆盖余数寄存器14存储的第一时钟周期对应的4比特余数。

由于商寄存器13可以存储第一输出端口153在第一时钟周期和第二时钟周期分别输出的16比特商，且第一时钟周期对应的16比特商存储于商寄存器13的高16位、第二时钟周期对应的16比特商存储于商寄存器13的低16位，则商寄存器13可以将第一输出端口153在第一时钟周期输出的16比特商、第一输出端口153在第二时钟周期输出的16比特商进行拼接，得到目标商数，目标商数即为32比特被除数除以15对应的商数。

相应的，由于余数寄存器14可以存储第二输出端口154在第一时钟周期和第二时钟周期分别输出的4比特余数，第一时钟周期对应的4比特余数会参与第二时钟周期的除法运算，因此第二时钟周期对应的4比特余数会覆盖第一时钟周期对应的4比特余数，余数寄存器14可以直接将第二时钟周期对应的4比特余数确定为目标余数，目标余数即为32比特被除数除以15对应的余数。

从另一角度来说，所述商寄存器13存储的数据作为所述除法运算电路计算所述32比特被除数除以15的除法运算对应的32比特商；所述余数寄存器14存储的数据作为所述除法运算电路计算所述32比特被除数除以15的除法运算对应的4比特余数。

下面对除法器电路的电路结构进行介绍，参见图2所示，所述除法器电路15包括级联的四个子除法器，所述四个子除法器包括第一子除法器155、第二子除法器156、第三子除法器157和第四子除法器158；

针对每个子除法器而言，其包括第一子输入端口、第二子输入端口、第一子输出端口以及第二子输出端口。每个子除法器用于计算8比特被除数除以15的除法运算，每个子除法器对应的8比特被除数由两部分组成，子除法器的第一子输入端口接收8比特被除数的高四位、第二子输入端口接收8比特被除数的低四位。子除法器的第一子输出端口输出4比特商、第二子输出端口输出4比特余数，这里的4比特商为8比特被除数除以15对应的商，相应的，4比特余数为8比特被除数除以15对应的余数。

参见图1和图2所示，除法器电路15在对第一被除数选择器11每次输入的16比特数据做除法运算时，通过四个子除法器分四次来完成，每个子除法器用于对第一被除数选择器11输入的16比特数据中4比特数据做除法运算。

针对第一子除法器155而言，第一子除法器155的第一子输入端口耦合除法器电路15的第二输入端口152，由于除法器电路15的第二输入端口152耦合第二被除数选择器12的输出，在第一时钟周期第二被除数选择器12输出4比特0值、在第二时钟周期第二被除数选择器12输出余数寄存器14中存储的4比特余数，因此第一子除法器155的第一子输入端口在第一时钟周期获取4比特0值，在第二时钟周期获取余数寄存器14中存储的4比特余数。

第一子除法器155的第二子输入端口耦合除法器电路15的第一输入端口151的最高4比特，即第一子除法器155的第二子输入端口输入的数据为除法器电路15从第一被除数选择器11获取的16比特数据中[15:12]，由于除法器电路15的第一输入端口151耦合第一被除数选择器11的输出，在第一时钟周期第一被除数选择器11输出高16比特数据、在第二时钟周期第一被除数选择器11输出低16比特数据，因此，第一子除法器155的第二子输入端口在第一时钟周期获取高16比特数据的最高4比特、在第二时钟周期获取低16比特数据的最高4比特。

第一子除法器155的第一子输出端口输出8比特被除数除以15的除法运算的4比特商、第二子输出端口输出8比特被除数除以15的除法运算的4比特余数。

除法器电路15通过四个子除法器分四次来完成对于32比特中16比特数据除以15的运算，每个子除法器在对16比特中4比特数据做除法运算时，上一次4比特数据除以15的余数需要用到下一次4比特数据除以15的运算过程中。针对4个子除法器中形成级联关系的两个子除法器而言，前级子除法器的第二子输出端口耦合后级子除法器的第一子输入端口，即，前级子除法器输出的4比特余数作为后级子除法器对应的8比特被除数的高四位。例如，第一子除法器155输出的4比特余数为第二子除法器156对应的8比特被除数的高四位，第二子除法器156输出的4比特余数为第三子除法器157对应的8比特被除数的高四位，第三子除法器157输出的4比特余数为第四子除法器158对应的8比特被除数的高四位。

针对第二子除法器156而言，第二子除法器156的第一子输入端口耦合第一子除法器155的第二子输出端口，第二子除法器156的第二子输入端口耦合除法器电路15的第一输入端口151获取的16比特数据中的第11到第8比特，第二子除法器156的第一子输出端口输出8比特被除数除以15的除法运算的4比特商、第二子输出端口输出8比特被除数除以15的除法运算的4比特余数。

针对第三子除法器157而言，第三子除法器157的第一子输入端口耦合第二子除法器156的第二子输出端口，第三子除法器157的第二子输入端口耦合除法器电路15的第一输入端口151获取的16比特数据中的第7到第4比特，第三子除法器157的第一子输出端口输出8比特被除数除以15的除法运算的4比特商、第二子输出端口输出8比特被除数除以15的除法运算的4比特余数。

针对第四子除法器158而言，第四子除法器158的第一子输入端口耦合第三子除法器157的第二子输出端口，第四子除法器158的第二子输入端口耦合除法器电路15的第一输入端口151获取的16比特数据中的最低4比特，第四子除法器158的第一子输出端口输出8比特被除数除以15的除法运算的4比特商、第二子输出端口输出8比特被除数除以15的除法运算的4比特余数。

在第一时钟周期，第一被除数选择器11将32比特被除数中的第31至16比特(16比特数据)耦合至除法器电路15，即在第一时钟周期，除法器电路15从第一被除数选择器11获取16比特数据[15:0]。下面对四个子除法器配合工作的过程进行介绍。在第一时钟周期，第一子除法器155的第一子输入端口获取第二被除数选择器12输出的4比特0值、第一子除法器155的第二子输入端口耦合除法器电路15获取的16比特数据中的4比特数据[15:12](对应于32比特被除数中的第31至28比特)，通过运算，第一子除法器155的第一子输出端口输出4比特商、第一子除法器155的第二子输出端口输出4比特余数。第二子除法器156的第一子输入端口获取第一子除法器155输出的4比特余数、第二子除法器156的第二子输入端口耦合除法器电路15获取的16比特数据中的4比特数据[11:8](对应于32比特被除数中的第27至24比特)，通过运算，第二子除法器156的第一子输出端口输出4比特商、第二子除法器156的第二子输出端口输出4比特余数。第三子除法器157的第一子输入端口获取第二子除法器156输出的4比特余数、第三子除法器157的第二子输入端口耦合除法器电路15获取的16比特数据中的4比特数据[7:4](对应于32比特被除数中的第23至20比特)，通过运算，第三子除法器157的第一子输出端口输出4比特商、第三子除法器157的第二子输出端口输出4比特余数。第四子除法器158的第一子输入端口获取第三子除法器157输出的4比特余数、第四子除法器158的第二子输入端口耦合除法器电路15获取的16比特数据中的4比特数据[3:0](对应于32比特被除数中的第19至16比特)，通过运算，第四子除法器158的第一子输出端口输出4比特商、第四子除法器158的第二子输出端口输出4比特余数。

在第二时钟周期，第一被除数选择器11将32比特被除数中的第15至0比特(16比特数据)耦合至除法器电路15，即在第二时钟周期，除法器电路15从第一被除数选择器11也获取16比特数据[15:0]。在第二时钟周期，第一子除法器155的第一子输入端口获取第二被除数选择器12输出的余数寄存器14中存储的余数、第一子除法器155的第二子输入端口耦合除法器电路15获取的16比特数据中的4比特数据[15:12](对应于32比特被除数中的第15至12比特)，通过运算，第一子除法器155的第一子输出端口输出4比特商、第一子除法器155的第二子输出端口输出4比特余数。第二子除法器156的第一子输入端口获取第一子除法器155输出的4比特余数、第二子除法器156的第二子输入端口耦合除法器电路15获取的16比特数据中的4比特数据[11:8](对应于32比特被除数中的第11至8比特)，通过运算，第二子除法器156的第一子输出端口输出4比特商、第二子除法器156的第二子输出端口输出4比特余数。第三子除法器157的第一子输入端口获取第二子除法器156输出的4比特余数、第三子除法器157的第二子输入端口耦合除法器电路15获取的16比特数据中的4比特数据[7:4](对应于32比特被除数中的第7至4比特)，通过运算，第三子除法器157的第一子输出端口输出4比特商、第三子除法器157的第二子输出端口输出4比特余数。第四子除法器158的第一子输入端口获取第三子除法器157输出的4比特余数、第四子除法器158的第二子输入端口耦合除法器电路15获取的16比特数据中的4比特数据[3:0](对应于32比特被除数中的第3至0比特)，通过运算，第四子除法器158的第一子输出端口输出4比特商、第四子除法器158的第二子输出端口输出4比特余数。

上述实施方案，通过形成子除法器之间的级联关系、将16比特数据分配至4个子除法器，可以在第一子除法器获取第二被除数选择器提供的4比特数据之后，第一子除法器进行除法运算将得到的余数传输至第二子除法器，第二子除法器基于获取的余数和16比特数据中的4比特数据进行除法运算、将得到的余数传输至第三子除法器，第三子除法器基于获取的余数和16比特数据中的4比特数据进行除法运算、将得到的余数传输至第四子除法器，第四子除法器基于获取的余数和16比特数据中的4比特数据进行除法运算、得到商和余数，以通过4个子除法器的配合，完成16比特被除数除以15的除法运算。

下面对子除法器的输出进行介绍，针对第一子除法器155而言，第一子除法器155的第一子输出端口耦合除法器电路15的第一输出端口153的最高4比特(第15比特至第12比特)、第一子除法器155的第二子输出端口耦合第二子除法器156的第一子输入端口。针对第二子除法器156而言，第二子除法器156的第一子输出端口耦合除法器电路15的第一输出端口153的第11到第8比特、第二子除法器156的第二子输出端口耦合第三子除法器157的第一子输入端口。针对第三子除法器157而言，第三子除法器157的第一子输出端口耦合除法器电路15的第一输出端口153的第7到第4比特、第三子除法器157的第二子输出端口耦合第四子除法器158的第一子输入端口。针对第四子除法器158而言，第四子除法器158的第一子输出端口耦合除法器电路15的第一输出端口153的最低4比特、第四子除法器158的第二子输出端口耦合除法器电路15的第二输出端口154。由四个子除法器的第一子输出端口分别对应的4比特数据组成除法器电路15的第一输出端口153对应的16比特商，例如，可以将四个子除法器的第一子输出端口分别对应的4比特数据进行拼接，得到除法器电路15的第一输出端口153对应的16比特商。由于第四子除法器158的第二子输出端口耦合除法器电路15的第二输出端口154，将第四子除法器158的第二子输出端口输出的4比特余数作为除法器电路15对应的余数。

作为一可选实施例，所述四个子除法器中的每个子除法器是查找表电路。针对每个子除法器而言，子除法器为查找表电路，查找表电路可以包括存储器和查找电路，存储器存储各种不同被除数与除数15相除对应的商数和余数，查找电路基于8比特被除数和除数15在存储器中查找匹配的商数和余数。

作为一可选实施例，参见图3所示，针对每个子除法器而言，子除法器可以包括第一加法器103、用于选择商的第一选择器101以及用于选择余数的第二选择器102。

第一加法器103的两个输入端分别耦合子除法器的第一子输入端口与第二子输入端口，由于子除法器的第一子输入端口与第二子输入端口均耦合4比特数，第一加法器103的输出端输出的5比特数为第一子输入端口的4比特数与第二子输入端口的4比特数的和，例如，子除法器的第一子输入端口输入4比特数据0001、第二子输入端口输入4比特数据1111，则第一加法器103的输出端输出的5比特数据为10000。

第一选择器101以及第二选择器102均为四选一选择器。针对第一选择器101而言，第一选择器101的第一输入端耦合子除法器的第一子输入端口，可获取第一子输入端口对应的4比特数据，第一选择器101的第二输入端、第三输入端以及第四输入端耦合第一子输入端口对应的4比特数加1的和；第一选择器101的输出端耦合子除法器的第一子输出端口，以通过第一选择器101确定子除法器对应的商。

针对第二选择器102而言，第二选择器102的第一输入端耦合第一加法器103输出的低4比特，第二选择器102的第三输入端耦合第一加法器103输出的低4比特加1的和，第二选择器102的第二输入端以及第四输入端均耦合0值；第二选择器102的输出端耦合子除法器的第二子输出端口，以通过第二选择器102确定子除法器对应的余数。

下面对第一选择器101和第二选择器102进行介绍，参见图3、图4和图5，针对第一选择器101以及第二选择器102而言，均包括选择端，选择端都耦合输入2比特数据，该2比特数据中高比特数据为其所属子除法器的第一加法器103输出的最高位，低比特数据为其所属子除法器的第一加法器103输出的低4比特位与的结果，例如，第一加法器103输出的5比特数据为add[4:0]，则2比特数据中高比特数据为add[4]，低比特数据为add[3]&add[2]&add[1]&add[0]的结果。

针对第一选择器101，每个输入端口预设有对应的2比特数值，例如，第一输入端对应00，第二输入端对应01，第三输入端对应10，第四输入端对应11，第一选择器101获取选择端输入的2比特之后，选择选择端输入的2比特数据对应输入端口输入的数据作为第一选择器101输出的商；针对第二选择器102，与第一选择器101类似，选择端输入的2比特数据对应的输入端输入的数据作为第二选择器102输出的余数。

例如，选择端输入的2比特数为11，第一选择器101与第二选择器102的第四输入端与其对应，则第一选择器101输出的商为第四输入端对应的数据(第一子输入端口对应的4比特数加1的和)；第二选择器102输出的余数为第四输入端对应的数据0。

作为一可选实施例，针对每个子除法器而言，参见图6所示，每个子除法器还可以包括第二加法器104、第三加法器105以及四输入与门106；

针对第二加法器104，第二加法器104的输入耦合子除法器第一子输入端口以及1值，用于对第一子输入端口对应的4比特数据以及1值进行相加，输出第一子输入端口对应的4比特数与1的和；第二加法器104的输出端耦合第一选择器101的第二输入端至第四输入端，实现将第一子输入端口对应的4比特数与1的和传输至第一选择器101的第二输入端、第三输入端以及第四输入端。

针对第三加法器105，第三加法器105的输入耦合第一加法器103输出的低4比特数与1值，用于对第一加法器103输出的低4比特数以及1值进行相加，输出第一加法器103的低4比特数与1的和；第三加法器105的输出端耦合第二选择器102的第三输入端，实现将第一加法器103的低4比特数与1的和传输至第二选择器102的第三输入端。

针对四输入与门106，四输入与门106的输入耦合第一加法器103输出的低4比特位，用于对第一加法器103输出的低4比特位进行逻辑与运算，且在进行逻辑与运算时，按照由高位至低位的顺序进行逻辑与运算，以输出逻辑与运算结果，以基于5比特数据的最高位和逻辑与运算结果确定2比特数据。

下面从时钟周期的角度、对运算情况进行介绍，参见图1和图2所示，在一个时钟周期内，所述除法器电路15，根据从其所述第一输入端口151与所述第二输入端口152输入的20比特被除数，在所述第一输出端口153输出所述20比特被除数除以15得到的16比特商、在所述第二输出端口154输出所述20比特被除数除以15得到的4比特余数。

针对每一个时钟周期，除法器电路15在进行运算时，第一输入端口151获取16比特数据、第二输入端口152获取4比特数据，第一输入端口151对应的16比特数据和第二输入端口152对应的4比特数据拼接形成20比特被除数。除法器电路15基于20比特被除数、除数15进行除法运算，通过第一输出端口153输出20比特被除数除以15得到的16比特商、通过第二输出端口154输出20比特被除数除以15得到的4比特余数。

由于在两个时钟周期分别输出16比特商和4比特余数，且第一时钟周期输出的4比特数据用于第二时钟周期的运算，因此，可以将两个时钟周期输出的16比特商进行拼接获取32比特商、基于第二时钟周期输出的余数获取目标余数，以获取32比特被除数除以15对应的商数和余数。

本实用新型实施例还提供一种除法运算电路，用于计算32比特被除数除以15的除法运算，参见图7所示，包括：控制电路16和除法器电路15；

所述控制电路16，在第一个时钟周期，将所述32比特被除数中高16比特的第一被除数和4比特的预设余数输出至所述除法器电路15；

所述除法器电路15，用于基于所述第一被除数、所述预设余数和目标除数确定第一商数和第一余数，并输出至所述控制电路16，所述目标除数为15；

所述控制电路16，用于在第二个时钟周期，将所述32比特被除数中低16比特的第二被除数和所述第一余数输出至所述除法器电路15；

所述除法器电路15，用于基于所述第二被除数、所述第一余数和所述目标除数确定第二商数和第二余数，并输出至所述控制电路16；

所述控制电路16，用于基于所述第一商数和所述第二商数确定所述32比特被除数除以所述目标除数的目标商数，基于所述第二余数确定所述32比特被除数除以所述目标除数的目标余数。

除法运算电路可以包括控制电路16和除法器电路15两部分，其中，控制电路16可以获取时钟信号以及32比特被除数，在基于时钟信号确定进入第一时钟周期的情况下，在32比特被除数中选择高16比特数据作为第一被除数，并获取4比特的预设余数，这里的预设余数为0值，将第一被除数以及0值输入至除法器电路15。除法器电路15基于第一被除数和0值进行拼接，得到除法器电路15对应的20比特被除数，并基于20比特被除数与目标除数15进行除法运算，得到16比特的第一商数和4比特的第一余数，将计算获取的第一商数和第一余数输出至控制电路16。

控制电路16在基于时钟信号确定进入第二时钟周期后，在32比特被除数中选择低16比特数据作为第二被除数，并获取4比特的第一余数，将第二被除数以及第一余数输入至除法器电路15。除法器电路15基于第二被除数和第一余数进行拼接，得到除法器电路15对应的20比特被除数，并基于20比特被除数与目标除数15进行除法运算，得到16比特的第二商数和4比特的第二余数，将计算获取的第二商数和第二余数输出至控制电路16。

控制电路16可基于16比特第一商数和16比特第二商数进行拼接得到32比特目标商数、基于4比特第二余数确定目标余数，实现获取32比特被除数除以目标除数对应的目标商数和目标余数。

上述实施方案，在第一时钟周期，控制电路提供16比特第一被除数和4比特预设余数，除法器电路基于16比特第一被除数和4比特预设余数确定20比特被除数，通过进行除法运算获取第一商数和第一余数，并存储至控制电路；在第二时钟周期，控制电路提供16比特第二被除数和4比特第一余数，除法器电路基于16比特第二被除数和4比特第一余数确定20比特被除数，通过进行除法运算获取第二商数和第二余数，并存储至控制电路，控制电路基于第一商数和第二商数确定目标商数、基于第二余数确定目标余数，实现利用同一电路结构、采用分步处理的方式进行两次除法运算获取32比特被除数除以15的目标商数和目标余数，可以减少除法器电路占用的芯片面积，降低电路的复杂性。

应理解，本实用新型所提供的实施例中所涉及的所有器件实现相应的功能均是由硬件电路提供的功能，不是依赖于软件或者计算机程序实现的。例如第一被除数选择器11以及第二被除数选择器12其作为选择器，选择器选择要输出的数据功能是由硬件电路来实现的，无需计算机程序实现，甚至选择器由于其没有处理器，都无法运行计算程序。同理，商寄存器13以及余数寄存器14作为寄存器，存储数据是寄存器基本功能，由硬件电路来实现的，无需计算机程序实现。除法器电路15、第一子除法器155、第二子除法器156、第三子除法器157以及第四子除法器158等器件可设置其内部各硬件电路连接关系，这种连接关系体现了其彼此传递数据的关系，从而各硬件电路，按照自己固定的功能操作实现相应的功能，无需计算机程序实现。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (10)

1.一种除法运算电路，用于计算32比特被除数除以15的除法运算，其特征在于，包括：第一被除数选择器、第二被除数选择器、商寄存器、余数寄存器以及除法器电路；

所述除法器电路，包括第一输入端口与第二输入端口，第一输出端口与第二输出端口，其中所述第一输入端口获取的16比特数据作为所述除法器电路的被除数的低16比特，所述第二输入端口获取的4比特数据作为所述除法器电路的被除数的高4比特，所述第一输出端口输出所述除法器电路对其被除数与除数进行除法运算得到的16比特商，所述第二输出端口输出所述除法器电路对其被除数与除数进行除法运算得到的4比特余数；

所述除法器电路的第一输出端口耦合所述商寄存器；

所述除法器电路的第二输出端口耦合所述余数寄存器；

所述第一被除数选择器的输入耦合所述32比特被除数，所述第一被除数选择器的输出耦合所述除法器电路的第一输入端口；

所述第二被除数选择器的输入耦合所述余数寄存器以及0值，所述第二被除数选择器的输出耦合所述除法器电路的第二输入端口。

2.根据权利要求1所述的除法运算电路，其特征在于，所述第一被除数选择器选择输出所述32比特被除数的高16比特或低16比特；

所述第二被除数选择器选择输出0值或来自所述余数寄存器的数据。

3.根据权利要求1或2所述的除法运算电路，其特征在于，所述第一被除数选择器在第一时钟周期选择输出所述32比特被除数的高16比特，在第二时钟周期选择输出所述32比特被除数的低16比特；

所述第二被除数选择器在第一时钟周期选择输出0值，在第二时钟周期选择输出来自所述余数寄存器的数据。

4.根据权利要求3所述的除法运算电路，其特征在于，所述商寄存器为32比特寄存器，所述余数寄存器为4比特寄存器；

所述第一输出端口在第一时钟周期输出的16比特商被存储在所述商寄存器的高16位；所述第一输出端口在第二时钟周期输出的16比特商被存储在所述商寄存器的低16位；

所述第二输出端口在第一时钟周期输出的4比特余数被存储在所述余数寄存器；所述第二输出端口在第二时钟周期输出的4比特余数被存储在所述余数寄存器。

5.根据权利要求1或2所述的除法运算电路，其特征在于，所述商寄存器存储的数据作为所述除法运算电路计算所述32比特被除数除以15的除法运算的32比特商；

所述余数寄存器存储的数据作为所述除法运算电路计算所述32比特被除数除以15的除法运算的4比特余数。

6.根据权利要求1或2所述的除法运算电路，其特征在于，所述除法器电路包括级联的四个子除法器，所述四个子除法器包括第一子除法器、第二子除法器、第三子除法器和第四子除法器；

每个子除法器用于计算8比特被除数除以15的除法运算；

每个子除法器包括第一子输入端口与第二子输入端口，第一子输出端口与第二子输出端口；其中

第一子输入端口接收所述8比特被除数的高四位；

第二子输入端口接收所述8比特被除数的低四位；

第一子输出端口输出所述8比特被除数除以15的除法运算的4比特商；

第二子输出端口输出所述8比特被除数除以15的除法运算的4比特余数；

所述第一子除法器的第一子输入端口耦合所述除法器电路的第二输入端口；

对于级联的两个子除法器，前级子除法器的第二子输出端口耦合后级子除法器的第一子输入端口；

所述第一子除法器的第二子输入端口，耦合所述除法器电路的第一输入端口的最高4比特；

所述第二子除法器的第二子输入端口，耦合所述除法器电路的第一输入端口的第11到第8比特；

所述第三子除法器的第二子输入端口，耦合所述除法器电路的第一输入端口的第7到第4比特；

所述第四子除法器的第二子输入端口，耦合所述除法器电路的第一输入端口的最低4比特。

7.根据权利要求6所述的除法运算电路，其特征在于，

所述第四子除法器的第二子输出端口，耦合所述除法器电路的第二输出端口；

所述第一子除法器的第一子输出端口，耦合所述除法器电路的第一输出端口的最高4比特；

所述第二子除法器的第一子输出端口，耦合所述除法器电路的第一输出端口的第11到第8比特；

所述第三子除法器的第一子输出端口，耦合所述除法器电路的第一输出端口的第7到第4比特；

所述第四子除法器的第一子输出端口，耦合所述除法器电路的第一输出端口的最低4比特。

8.根据权利要求7所述的除法运算电路，其特征在于，所述四个子除法器中的每个子除法器包括第一选择器、第二选择器以及第一加法器；

每个子除法器的所述第一加法器的输入耦合对应的子除法器的第一子输入端口与第二子输入端口，所述第一加法器输出的5比特数表征第一子输入端口的4比特数与第二子输入端口的4比特数的和；

每个子除法器的所述第一选择器和所述第二选择器均为四选一选择器；

每个子除法器的所述第一选择器的第一输入端耦合对应的子除法器的第一子输入端口，每个子除法器的所述第一选择器的第二输入端至第四输入端都耦合对应的子除法器的第一子输入端口对应的4比特数加1的和；

每个子除法器的所述第一选择器的输出端耦合对应的子除法器的第一子输出端口；

每个子除法器的所述第二选择器的第一输入端耦合对应的子除法器的第一加法器输出的低4比特，每个子除法器的所述第二选择器的第三输入端耦合对应的子除法器的第一加法器输出的低4比特加1的和，每个子除法器的所述第二选择器的第二输入端与第四输入端都耦合0值；

每个子除法器的所述第二选择器的输出端耦合对应的子除法器的第二子输出端口。

9.根据权利要求8所述的除法运算电路，其特征在于，每个子除法器还包括第二加法器、第三加法器以及四输入与门；

所述第二加法器的输入耦合对应的子除法器第一子输入端口以及1值，所述第二加法器的输出耦合对应的子除法器的所述第一选择器的第二输入端至第四输入端，所述第二加法器输出所述第一子输入端口对应的4比特数与1的和；

所述第三加法器的输入耦合对应的第一加法器输出的低4比特数与1值，所述第三加法器的输出耦合对应的子除法器的所述第二选择器的第三输入端，所述第三加法器输出所述第一加法器的低4比特数与1的和；

所述四输入与门的输入耦合对应的第一加法器输出的低4比特位，所述四输入与门输出所述第一加法器的低4比特由高位至低位的逻辑与运算结果。

10.一种除法运算电路，用于计算32比特被除数除以15的除法运算，其特征在于，包括：控制电路和除法器电路；

所述控制电路，在第一个时钟周期，将所述32比特被除数中高16比特的第一被除数和4比特的预设余数输出至所述除法器电路；

所述除法器电路，用于基于所述第一被除数、所述预设余数和目标除数确定第一商数和第一余数，并输出至所述控制电路，所述目标除数为15；

所述控制电路，用于在第二个时钟周期，将所述32比特被除数中低16比特的第二被除数和所述第一余数输出至所述除法器电路；

所述除法器电路，用于基于所述第二被除数、所述第一余数和所述目标除数确定第二商数和第二余数，并输出至所述控制电路；

所述控制电路，用于基于所述第一商数和所述第二商数确定所述32比特被除数除以所述目标除数的目标商数，基于所述第二余数确定所述32比特被除数除以所述目标除数的目标余数。