JP3471577B2 - ビット連続数検出装置 - Google Patents
ビット連続数検出装置Info
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- JP3471577B2 JP3471577B2 JP22538597A JP22538597A JP3471577B2 JP 3471577 B2 JP3471577 B2 JP 3471577B2 JP 22538597 A JP22538597 A JP 22538597A JP 22538597 A JP22538597 A JP 22538597A JP 3471577 B2 JP3471577 B2 JP 3471577B2
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Description
【０００１】
【発明の属する技術分野】本発明はビット連続数検出装
置に関し、特にディジタル計算機において、浮動小数点
計算を行なう際の正規化のためのシフトビット数を求め
るビット連続数検出装置に関するものである。
置に関し、特にディジタル計算機において、浮動小数点
計算を行なう際の正規化のためのシフトビット数を求め
るビット連続数検出装置に関するものである。
【０００２】
【従来の技術】ディジタル計算機における数値計算にあ
たっては、その数値の表現形式として小数点を常に定め
られた位置とする固定小数点形式を用いる固定小数点法
と、実数を指数部、及び仮数部に分けて扱うことで、小
数点の位置が変動し得る浮動小数点形式を用いる浮動小
数点法とが用いられる。固定小数点法は、計算の対象と
なる数値の範囲が狭い場合には、単純なプログラミング
において演算処理を迅速に行い得るものであるが、大き
な数や小さな数を扱い、計算対象となる数値の範囲が広
範囲にわたり、なおかつ精度を維持しようとする場合に
は、プログラミングの複雑化や、演算処理に用いられる
メモリの量の増大が顕著となるといったデメリットが生
じる。これに対して浮動小数点法による場合には、符
号、指数、及び仮数の演算処理を行うため処理自体は複
雑であり、処理負担が大きいが、広範囲の数値によく対
応して、同様に処理し得るものである。
たっては、その数値の表現形式として小数点を常に定め
られた位置とする固定小数点形式を用いる固定小数点法
と、実数を指数部、及び仮数部に分けて扱うことで、小
数点の位置が変動し得る浮動小数点形式を用いる浮動小
数点法とが用いられる。固定小数点法は、計算の対象と
なる数値の範囲が狭い場合には、単純なプログラミング
において演算処理を迅速に行い得るものであるが、大き
な数や小さな数を扱い、計算対象となる数値の範囲が広
範囲にわたり、なおかつ精度を維持しようとする場合に
は、プログラミングの複雑化や、演算処理に用いられる
メモリの量の増大が顕著となるといったデメリットが生
じる。これに対して浮動小数点法による場合には、符
号、指数、及び仮数の演算処理を行うため処理自体は複
雑であり、処理負担が大きいが、広範囲の数値によく対
応して、同様に処理し得るものである。
【０００３】ディジタル計算機において、浮動小数点法
を用いた数値計算を行なう場合に、計算対象となる数値
のビット列において、複数ビットにわたって同じ値が連
続している場合には、該連続しているビット数だけビッ
ト列をシフトしてやることによって、計算精度を低下さ
せることなく、作業領域として用いるメモリの量を低減
し、装置資源の活用に貢献することが可能となる。特に
仮数部に対するこのような処理を正規化と呼ぶ。
を用いた数値計算を行なう場合に、計算対象となる数値
のビット列において、複数ビットにわたって同じ値が連
続している場合には、該連続しているビット数だけビッ
ト列をシフトしてやることによって、計算精度を低下さ
せることなく、作業領域として用いるメモリの量を低減
し、装置資源の活用に貢献することが可能となる。特に
仮数部に対するこのような処理を正規化と呼ぶ。
【０００４】すなわち、ディジタル計算機における計算
処理の途中において、仮の計算結果の仮数部における符
号でない最上位ビットが、小数点に隣接した位置に存在
しない場合、当該符号でない最上位ビットが小数点に隣
接した位置に来るように仮数部をシフトし、シフトした
数だけ指数部を調整（通常は減算処理による）して最終
の計算結果とすることが正規化の処理である。
処理の途中において、仮の計算結果の仮数部における符
号でない最上位ビットが、小数点に隣接した位置に存在
しない場合、当該符号でない最上位ビットが小数点に隣
接した位置に来るように仮数部をシフトし、シフトした
数だけ指数部を調整（通常は減算処理による）して最終
の計算結果とすることが正規化の処理である。
【０００５】この処理を行なうためには、仮の計算結果
の仮数部を調べて、上記の符号でない最上位ビットが、
小数点に隣接した位置からどれだけ離れた位置にあるか
を求めなければならない。この隔たりを示すビット数
を、正規化のためのシフトビット数と呼ぶ。シフトビッ
ト数は、最上位の符号ビットの後に、符号ビットと等し
いビットがいくつ続いているかを調べることで得られ
る。この場合には最上位ビットが符号ビットであるが、
より一般化した処理として、最上位ビットが符号ビット
であるか否かに関わらず、n bit の入力に対して、その
最上位ビットから途切れずに続いていくつのビットが当
該最上位ビットと等しいかを求めるビット連続数検出処
理が考えられ、このような一般的なビット連続数検出に
よって、浮動小数点法に必要なシフトビット数が求めら
れる。
の仮数部を調べて、上記の符号でない最上位ビットが、
小数点に隣接した位置からどれだけ離れた位置にあるか
を求めなければならない。この隔たりを示すビット数
を、正規化のためのシフトビット数と呼ぶ。シフトビッ
ト数は、最上位の符号ビットの後に、符号ビットと等し
いビットがいくつ続いているかを調べることで得られ
る。この場合には最上位ビットが符号ビットであるが、
より一般化した処理として、最上位ビットが符号ビット
であるか否かに関わらず、n bit の入力に対して、その
最上位ビットから途切れずに続いていくつのビットが当
該最上位ビットと等しいかを求めるビット連続数検出処
理が考えられ、このような一般的なビット連続数検出に
よって、浮動小数点法に必要なシフトビット数が求めら
れる。
【０００６】従来の技術によるディジタル計算機におい
ては、このビット連続数の検出処理を大別して「Ａ．ソ
フトウェアによる検出処理」「Ｂ．専用回路を用いる検
出処理」によって行っていた。以下にこれらの方法によ
る、従来の技術によるディジタル計算機におけるビット
連続数検出処理について説明する。
ては、このビット連続数の検出処理を大別して「Ａ．ソ
フトウェアによる検出処理」「Ｂ．専用回路を用いる検
出処理」によって行っていた。以下にこれらの方法によ
る、従来の技術によるディジタル計算機におけるビット
連続数検出処理について説明する。
【０００７】Ａ．ソフトウェアによる検出処理
従来の技術によるビット連続数検出処理の第１の例は、
浮動小数点処理のための専用回路をもたないディジタル
計算機において、１ビットずつのビットシフトを伴う判
定処理によって、符号ビットと異なるビットが現れるま
でソフトウェア的に計数を行なうものである。
浮動小数点処理のための専用回路をもたないディジタル
計算機において、１ビットずつのビットシフトを伴う判
定処理によって、符号ビットと異なるビットが現れるま
でソフトウェア的に計数を行なうものである。
【０００８】図１６はこのような処理を行うディジタル
計算機における、ビット連続数検出処理の処理手順の一
例を示すフローチャート図である。以下、従来の技術に
よるビット連続数検出処理の第１の例について、図１６
に従って説明する。
計算機における、ビット連続数検出処理の処理手順の一
例を示すフローチャート図である。以下、従来の技術に
よるビット連続数検出処理の第１の例について、図１６
に従って説明する。
【０００９】ｎビットのビット列が入力されると、処理
が開始され、まず図１６のフローのステップ１におい
て、計数結果を示す計数値（COUNT ）が、値「０」にリ
セットされる。次にステップ２において入力されたビッ
ト列の最上位ビットの値が取得される。そしてステップ
３では、最上位ビットに隣接するビットが比較対象とし
て設定される。
が開始され、まず図１６のフローのステップ１におい
て、計数結果を示す計数値（COUNT ）が、値「０」にリ
セットされる。次にステップ２において入力されたビッ
ト列の最上位ビットの値が取得される。そしてステップ
３では、最上位ビットに隣接するビットが比較対象とし
て設定される。
【００１０】ステップ４では、比較対象のビットの値が
最上位ビットの値と比較され、同じであればステップ５
が、異なっていればステップ８が実行される。ここで同
じであった場合には、ステップ５において計数値が
「１」だけ増加される。次のステップ６では、比較対象
であるビットが最終ビットであるか否かが判定され、最
終ビットでない場合には、ステップ７において比較対象
とするビットを１ビットだけシフトした上でステップ４
に戻り、ステップ４の判定が実行される。
最上位ビットの値と比較され、同じであればステップ５
が、異なっていればステップ８が実行される。ここで同
じであった場合には、ステップ５において計数値が
「１」だけ増加される。次のステップ６では、比較対象
であるビットが最終ビットであるか否かが判定され、最
終ビットでない場合には、ステップ７において比較対象
とするビットを１ビットだけシフトした上でステップ４
に戻り、ステップ４の判定が実行される。
【００１１】ステップ４からステップ７のループは、ス
テップ４の判定において「異なる」と判定されるか、あ
るいはステップ６の判定において「最終ビットである」
と判定されるかのいずれかに至るまで繰り返される。以
上のように、１ビットずつシフトを行いながら最上位ビ
ットとの比較が行われ、値が異なるビット、又は最終ビ
ットに至った場合にステップ８が実行され、計数値が出
力されて、処理は終了する。
テップ４の判定において「異なる」と判定されるか、あ
るいはステップ６の判定において「最終ビットである」
と判定されるかのいずれかに至るまで繰り返される。以
上のように、１ビットずつシフトを行いながら最上位ビ
ットとの比較が行われ、値が異なるビット、又は最終ビ
ットに至った場合にステップ８が実行され、計数値が出
力されて、処理は終了する。
【００１２】Ｂ．専用回路を用いる検出処理
従来の技術によるディジタル計算機におけるビット連続
数検出処理の第２、及び第３の例は、浮動小数点処理の
ための専用回路をもつ計算機において、正規化のための
シフトビット数の計算を該専用回路によって生成するも
のである。専用回路としては、組合せ論理回路が用いら
れる。専用回路を用いた処理においては、計算機におけ
る演算処理の１単位に相当する単位時間である１マシン
サイクル内で、シフトビット数の計算を完了することが
可能である。第２、及び第３の例のいずれについても、
符号ビット（最上位ビット）を選択信号として、データ
ビットの値とそのビットごとの反転した値のどちらかを
選ぶ選択器と、組合せ論理回路であって、複数の入力値
に対して優先順位を付した論理演算処理を行うプライオ
リティエンコーダとから構成される。
数検出処理の第２、及び第３の例は、浮動小数点処理の
ための専用回路をもつ計算機において、正規化のための
シフトビット数の計算を該専用回路によって生成するも
のである。専用回路としては、組合せ論理回路が用いら
れる。専用回路を用いた処理においては、計算機におけ
る演算処理の１単位に相当する単位時間である１マシン
サイクル内で、シフトビット数の計算を完了することが
可能である。第２、及び第３の例のいずれについても、
符号ビット（最上位ビット）を選択信号として、データ
ビットの値とそのビットごとの反転した値のどちらかを
選ぶ選択器と、組合せ論理回路であって、複数の入力値
に対して優先順位を付した論理演算処理を行うプライオ
リティエンコーダとから構成される。
【００１３】Ｂ−１．ビット方向に情報を伝搬する専用
回路 図１７、及び図１８は従来の技術の第２の例による、正
規化のためのシフトビット数の計算を行なう回路の構成
を示す図であり、３２ビットの入力に対してビット連続
数検出処理を行うものである。図示するように、回路
は、選択器６０２と、論理積回路、論理和回路、及び論
理反転回路から構成されるプライオリティエンコーダと
からなっている。
回路 図１７、及び図１８は従来の技術の第２の例による、正
規化のためのシフトビット数の計算を行なう回路の構成
を示す図であり、３２ビットの入力に対してビット連続
数検出処理を行うものである。図示するように、回路
は、選択器６０２と、論理積回路、論理和回路、及び論
理反転回路から構成されるプライオリティエンコーダと
からなっている。
【００１４】このように構成される従来の技術の第２の
例による回路の、ビット連続数検出処理の動作を以下に
説明する。３２ビットの入力が回路に入力されると、そ
の最上位ビットbit 0 が選択器６０２に入力される。
又、以下のビットbit 1 〜bit31について、当該ビット
と、当該ビットが反転回路６０１によって反転された信
号とがともに選択器６０２に入力される。選択器６０２
は、入力された最上位ビットbit 0 の値に基づいて、以
下のビットbit 1 〜bit 31のそれぞれについて、当該ビ
ットの値、又は反転回路６０１によって反転された値の
いずれかを選択して、これをプライオリティエンコーダ
に入力する。
例による回路の、ビット連続数検出処理の動作を以下に
説明する。３２ビットの入力が回路に入力されると、そ
の最上位ビットbit 0 が選択器６０２に入力される。
又、以下のビットbit 1 〜bit31について、当該ビット
と、当該ビットが反転回路６０１によって反転された信
号とがともに選択器６０２に入力される。選択器６０２
は、入力された最上位ビットbit 0 の値に基づいて、以
下のビットbit 1 〜bit 31のそれぞれについて、当該ビ
ットの値、又は反転回路６０１によって反転された値の
いずれかを選択して、これをプライオリティエンコーダ
に入力する。
【００１５】これ以降、特に断らない限り、２進数表記
については、'0','010' のように、又、１０進数表記に
ついては「２」「８」のように表わすものとする。一般
にプライオリティエンコーダは、優先順位を付されたＮ
ビットの２進数入力データに対して、ビットの値が'0'
、又は'1' となる、最も優先順位の高いビット番号に
対応する２進数を出力するものである。例えば、４ビッ
トの入力に対して、ビットの値が'1' となるビット番号
について０→３の優先順位を有する処理を実行するプラ
イオリティエンコーダであれば、４ビットの入力 bit
0,bit 1,bit 2,bit3 について、以下のような出力をす
ることになる。
については、'0','010' のように、又、１０進数表記に
ついては「２」「８」のように表わすものとする。一般
にプライオリティエンコーダは、優先順位を付されたＮ
ビットの２進数入力データに対して、ビットの値が'0'
、又は'1' となる、最も優先順位の高いビット番号に
対応する２進数を出力するものである。例えば、４ビッ
トの入力に対して、ビットの値が'1' となるビット番号
について０→３の優先順位を有する処理を実行するプラ
イオリティエンコーダであれば、４ビットの入力 bit
0,bit 1,bit 2,bit3 について、以下のような出力をす
ることになる。
【００１６】bit 0 が'1' である場合には、bit 1 〜bi
t 3 の値にかかわらず、「０」を示す「'0','0','0' ］
を出力する。 bit 0 ,bit 1 が '0','1' である場合に
は、bit 2 、及びbit 3 の値にかかわらず、「１」を示
す「'0','0','1' ］を出力する。同様に、 bit 0 ,bit
1 ,bit 2 が '0','0','1' である場合には、bit 3の
値にかかわらず、「２」を示す '0','1','0' を、又、
bit 0 ,bit 1 ,bit 2,bit 3 が '0','0','0','1' で
ある場合には、「３」を示す '0','1','1' を出力す
る。そして、bit 0 〜bit 3 がいずれも１でない場合、
すなわち '0','0','0','0' であった場合には、「４」
を示す '1','0','0' が出力されることとなる。このよ
うにプライオリティエンコーダの出力は、入力された４
ビットについて、最上位ビットbit 0 から値'0' が連続
するビット数を示すものとなる。そして、論理反転回路
を組み合わせることによって、値'0' 、又は値'1' が連
続するビット数を求め得る回路を構成することができ
る。
t 3 の値にかかわらず、「０」を示す「'0','0','0' ］
を出力する。 bit 0 ,bit 1 が '0','1' である場合に
は、bit 2 、及びbit 3 の値にかかわらず、「１」を示
す「'0','0','1' ］を出力する。同様に、 bit 0 ,bit
1 ,bit 2 が '0','0','1' である場合には、bit 3の
値にかかわらず、「２」を示す '0','1','0' を、又、
bit 0 ,bit 1 ,bit 2,bit 3 が '0','0','0','1' で
ある場合には、「３」を示す '0','1','1' を出力す
る。そして、bit 0 〜bit 3 がいずれも１でない場合、
すなわち '0','0','0','0' であった場合には、「４」
を示す '1','0','0' が出力されることとなる。このよ
うにプライオリティエンコーダの出力は、入力された４
ビットについて、最上位ビットbit 0 から値'0' が連続
するビット数を示すものとなる。そして、論理反転回路
を組み合わせることによって、値'0' 、又は値'1' が連
続するビット数を求め得る回路を構成することができ
る。
【００１７】従来の技術の第２の例による回路では、図
１７〜１８に示すように、各ビットの値と、当該値を反
転回路によって反転させた値とを論理積回路に入力し、
論理積回路の出力を論理和回路によって処理すること
で、ビット方向に情報を伝搬させて、連続数を検出する
プライオリティエンコーダを実現させている。すなわ
ち、上位ビットから下位ビットにという方向で、各論理
回路の処理結果を伝達していくこととなる。これによっ
て図１７〜１８に示す回路からは、ビット連続数が０〜
３２のいずれかであることを示す４ビットの出力が得ら
れ、ディジタル計算機はこの出力を正規化処理に用いる
ことができる。
１７〜１８に示すように、各ビットの値と、当該値を反
転回路によって反転させた値とを論理積回路に入力し、
論理積回路の出力を論理和回路によって処理すること
で、ビット方向に情報を伝搬させて、連続数を検出する
プライオリティエンコーダを実現させている。すなわ
ち、上位ビットから下位ビットにという方向で、各論理
回路の処理結果を伝達していくこととなる。これによっ
て図１７〜１８に示す回路からは、ビット連続数が０〜
３２のいずれかであることを示す４ビットの出力が得ら
れ、ディジタル計算機はこの出力を正規化処理に用いる
ことができる。
【００１８】Ｂ−２．並列プレフィックス演算による専
用回路 図１９、及び図２０は従来の技術の第３の例による、正
規化のためのシフトビット数の計算を行なう回路の構成
を示す図であり、３２ビットの入力に対してビット連続
数検出処理を行うものである。図示するように、回路
は、選択器８０２と、論理和回路、排他的論理和回路、
及び反転回路から構成されるプライオリティエンコーダ
とからなっている。
用回路 図１９、及び図２０は従来の技術の第３の例による、正
規化のためのシフトビット数の計算を行なう回路の構成
を示す図であり、３２ビットの入力に対してビット連続
数検出処理を行うものである。図示するように、回路
は、選択器８０２と、論理和回路、排他的論理和回路、
及び反転回路から構成されるプライオリティエンコーダ
とからなっている。
【００１９】このように構成される従来の技術の第３の
例による回路の、ビット連続数検出における動作を以下
に説明する。回路に入力された３２ビットの入力は、反
転回路８０１と、選択器８０２とによって、Ｂ−１と同
様に処理されて、プライオリティーエンコーダに出力さ
れる。プライオリティエンコーダは、各ビットの値を２
値入力論理和回路に入力し、論理和を取得する演算処理
を行い、演算結果が組み合わせられることで、Ｂ−１と
同様に、０〜３２のいずれかであることを示す４ビット
の出力が得られる。そして、ディジタル計算機はこの出
力をビット連続数、すなわちビットシフト数として正規
化処理に用いることができる。
例による回路の、ビット連続数検出における動作を以下
に説明する。回路に入力された３２ビットの入力は、反
転回路８０１と、選択器８０２とによって、Ｂ−１と同
様に処理されて、プライオリティーエンコーダに出力さ
れる。プライオリティエンコーダは、各ビットの値を２
値入力論理和回路に入力し、論理和を取得する演算処理
を行い、演算結果が組み合わせられることで、Ｂ−１と
同様に、０〜３２のいずれかであることを示す４ビット
の出力が得られる。そして、ディジタル計算機はこの出
力をビット連続数、すなわちビットシフト数として正規
化処理に用いることができる。
【００２０】
【発明が解決しようとする課題】従来の技術に示した
「Ａ．ソフトウェアによる方法」では、特に演算処理の
ためのハードウェアを追加することなく、汎用のディジ
タル計算機において処理が可能であるが、演算処理その
ものは、Ｂ．の専用回路を用いる場合よりは一般的に遅
いものとなる。すなわち、ディジタル計算機の計算の１
サイクルごとに、各ビットの判定処理とビットシフト処
理を行うこととなるので、１つの入力に対する検出処理
のために必要とするサイクル数については、最悪の場合
入力ビット数nに等しく、平均的にあまり少ないサイク
ル数とすることができないので、全体として処理効率が
良くなく、処理時間が長くなってしまうという問題があ
る。
「Ａ．ソフトウェアによる方法」では、特に演算処理の
ためのハードウェアを追加することなく、汎用のディジ
タル計算機において処理が可能であるが、演算処理その
ものは、Ｂ．の専用回路を用いる場合よりは一般的に遅
いものとなる。すなわち、ディジタル計算機の計算の１
サイクルごとに、各ビットの判定処理とビットシフト処
理を行うこととなるので、１つの入力に対する検出処理
のために必要とするサイクル数については、最悪の場合
入力ビット数nに等しく、平均的にあまり少ないサイク
ル数とすることができないので、全体として処理効率が
良くなく、処理時間が長くなってしまうという問題があ
る。
【００２１】また、「Ｂ．専用回路を用いる方法」で
は、Ｂ−１、及びＢ−２のいずれの例においても、等し
く１サイクルで３２ビットの入力を処理することがで
き、Ａの例に比較して、一般に演算処理を迅速に行い得
ることとなる。
は、Ｂ−１、及びＢ−２のいずれの例においても、等し
く１サイクルで３２ビットの入力を処理することがで
き、Ａの例に比較して、一般に演算処理を迅速に行い得
ることとなる。
【００２２】しかし、Ｂ−１に示す例では、プライオリ
ティエンコーダ自体の処理において、ビット方向への情
報の伝搬があるために、かかる伝搬が長い場合の遅延が
大きなものとなり、１サイクルに要する時間を短縮する
ことが容易でなく、従って処理速度の向上を図ることが
困難となるという問題点を有している。
ティエンコーダ自体の処理において、ビット方向への情
報の伝搬があるために、かかる伝搬が長い場合の遅延が
大きなものとなり、１サイクルに要する時間を短縮する
ことが容易でなく、従って処理速度の向上を図ることが
困難となるという問題点を有している。
【００２３】これに対して、Ｂ−２に示す例では、並列
プレフィックス演算を行うことから情報の伝搬が短くて
すみ、Ｂ−１より処理の迅速化を図ることができる。具
体的には、Ｂ−１の場合に、最長遅延の論理ゲート段数
はほぼｎに比例することとなるのに対して、Ｂ−２では
最長遅延の論理ゲート段数をほぼlog n （ただし対数の
底は２）に比例するものに抑えることができる。他の要
因が同等であれば、段数が多くなると１サイクルあたり
の時間が大きくなるため、段数を抑えることは１サイク
ルあたりの時間の短縮により、処理の迅速化につながる
ものとなる。
プレフィックス演算を行うことから情報の伝搬が短くて
すみ、Ｂ−１より処理の迅速化を図ることができる。具
体的には、Ｂ−１の場合に、最長遅延の論理ゲート段数
はほぼｎに比例することとなるのに対して、Ｂ−２では
最長遅延の論理ゲート段数をほぼlog n （ただし対数の
底は２）に比例するものに抑えることができる。他の要
因が同等であれば、段数が多くなると１サイクルあたり
の時間が大きくなるため、段数を抑えることは１サイク
ルあたりの時間の短縮により、処理の迅速化につながる
ものとなる。
【００２４】しかし、専ら論理和回路の組合せ演算によ
るため、必要とする論理回路の数が多くなり、回路規模
の増大を招くこととなるという問題点がある。すなわ
ち、Ｂ−１の回路数がほぼｎに比例するものとなるのに
対し、Ｂ−２ではほぼ( n logn ) （対数は上記と同
様）に比例するものとなり、回路数が増加することとな
る。また、Ｂ−２においては、一部のゲートのファンア
ウト数がｎにほぼ比例して大きくなることも、回路設計
上の問題点となり、必ずしも遅延時間を段数に比例して
減らすことを期待できない事態につながる。
るため、必要とする論理回路の数が多くなり、回路規模
の増大を招くこととなるという問題点がある。すなわ
ち、Ｂ−１の回路数がほぼｎに比例するものとなるのに
対し、Ｂ−２ではほぼ( n logn ) （対数は上記と同
様）に比例するものとなり、回路数が増加することとな
る。また、Ｂ−２においては、一部のゲートのファンア
ウト数がｎにほぼ比例して大きくなることも、回路設計
上の問題点となり、必ずしも遅延時間を段数に比例して
減らすことを期待できない事態につながる。
【００２５】本発明は、かかる事情に鑑みてなされたも
のであり、従来技術によるビット連続数検出処理の第１
の例（Ａ）よりも少ないサイクル数で処理が可能であ
り、第２の例（Ｂ−１）よりも、１サイクルに要する時
間の短縮を図ることができ、かつ、第３の例（Ｂ−２）
よりも回路規模を小型化することが可能な、すなわち、
処理の迅速化と回路規模の小型化とを両立することので
きるビット連続数検出装置を提供することを目的とす
る。
のであり、従来技術によるビット連続数検出処理の第１
の例（Ａ）よりも少ないサイクル数で処理が可能であ
り、第２の例（Ｂ−１）よりも、１サイクルに要する時
間の短縮を図ることができ、かつ、第３の例（Ｂ−２）
よりも回路規模を小型化することが可能な、すなわち、
処理の迅速化と回路規模の小型化とを両立することので
きるビット連続数検出装置を提供することを目的とす
る。
【００２６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の請求項１にかかるビット連続数検出装置
は、ｎ個の１ビットデータから構成されるｎビットの２
進数を入力データとして、上記入力データの最上位の１
ビットデータを最上位データとし、上記最上位データの
値を最上位値とし、当該最上位データに後続する、上記
最上位値と同じ値を有する１ビットデータの連続数を、
ビット連続数として検出するビット連続数検出装置にお
いて、単位ビット数ｍ、及び単位数ｋを、ｍ×ｋ＝ｎを
満足する整数として、上記ｎビットの入力データを構成
するｋ個のｍビット単位入力データのうち一の単位入力
データに対して、上記一の単位入力データの最上位の１
ビットデータを単位最上位データとし、上記単位最上位
データの値を単位最上位値とし、当該単位最上位データ
に後続する、上記単位最上位値と同じ値を有する１ビッ
トデータの連続数を、単位ビット連続数として検出する
単位ビット連続数検出手段と、上記単位ビット連続数検
出手段への単位入力データの入力と、上記単位ビット連
続数検出手段が検出した単位ビット連続数の処理とを制
御し、当該ビット連続数の出力であるビット連続数を生
成する検出処理制御手段とを備えたものである。
め、本発明の請求項１にかかるビット連続数検出装置
は、ｎ個の１ビットデータから構成されるｎビットの２
進数を入力データとして、上記入力データの最上位の１
ビットデータを最上位データとし、上記最上位データの
値を最上位値とし、当該最上位データに後続する、上記
最上位値と同じ値を有する１ビットデータの連続数を、
ビット連続数として検出するビット連続数検出装置にお
いて、単位ビット数ｍ、及び単位数ｋを、ｍ×ｋ＝ｎを
満足する整数として、上記ｎビットの入力データを構成
するｋ個のｍビット単位入力データのうち一の単位入力
データに対して、上記一の単位入力データの最上位の１
ビットデータを単位最上位データとし、上記単位最上位
データの値を単位最上位値とし、当該単位最上位データ
に後続する、上記単位最上位値と同じ値を有する１ビッ
トデータの連続数を、単位ビット連続数として検出する
単位ビット連続数検出手段と、上記単位ビット連続数検
出手段への単位入力データの入力と、上記単位ビット連
続数検出手段が検出した単位ビット連続数の処理とを制
御し、当該ビット連続数の出力であるビット連続数を生
成する検出処理制御手段とを備えたものである。
【００２７】また、請求項２にかかるビット連続数検出
装置は、請求項１の装置において、上記検出処理制御手
段は、カウント値を保持し、外部より入力したカウント
信号に対応して上記保持するカウント値を増加させるカ
ウント動作を実行し、後述する停止要求を入力されたと
き、上記カウント動作を停止するカウント手段と、上記
ｎビットの入力データを構成するｋ個のｍビット単位入
力データのうちから、上記カウント値に基づいて、１個
のｍビット単位入力データを選択して上記単位ビット連
続数検出手段に出力する第１の選択手段と、上記入力ｎ
ビットデータより、上記カウント値に基づいて、１個の
１ビットデータを判定データとして選択する第２の選択
手段と、上記ｎビットの入力データの最上位値と、上記
第２の選択手段が選択した判定データの値とを比較し
て、一致しないときに上記カウント手段に対して停止要
求を出力する第１の判定手段と、上記単位入力データを
構成するｍ個の１ビットデータの値がすべて同じであっ
たか否かを調べ、すべて同じでなかったときに上記カウ
ント手段に対して停止要求を出力する第２の判定手段
と、上記カウント値と、上記単位ビット連続数検出手段
が検出した上記単位ビット連続数とを用いて、当該ビッ
ト連続数検出装置の装置出力であるビット連続数を生成
する合算手段とを備えたものである。
装置は、請求項１の装置において、上記検出処理制御手
段は、カウント値を保持し、外部より入力したカウント
信号に対応して上記保持するカウント値を増加させるカ
ウント動作を実行し、後述する停止要求を入力されたと
き、上記カウント動作を停止するカウント手段と、上記
ｎビットの入力データを構成するｋ個のｍビット単位入
力データのうちから、上記カウント値に基づいて、１個
のｍビット単位入力データを選択して上記単位ビット連
続数検出手段に出力する第１の選択手段と、上記入力ｎ
ビットデータより、上記カウント値に基づいて、１個の
１ビットデータを判定データとして選択する第２の選択
手段と、上記ｎビットの入力データの最上位値と、上記
第２の選択手段が選択した判定データの値とを比較し
て、一致しないときに上記カウント手段に対して停止要
求を出力する第１の判定手段と、上記単位入力データを
構成するｍ個の１ビットデータの値がすべて同じであっ
たか否かを調べ、すべて同じでなかったときに上記カウ
ント手段に対して停止要求を出力する第２の判定手段
と、上記カウント値と、上記単位ビット連続数検出手段
が検出した上記単位ビット連続数とを用いて、当該ビッ
ト連続数検出装置の装置出力であるビット連続数を生成
する合算手段とを備えたものである。
【００２８】また、請求項３にかかるビット連続数検出
装置は、請求項２の装置において、上記カウント手段
は、上記カウント動作を停止した場合に、当該ビット連
続数検出装置の外部に対してカウント停止信号を出力す
るものである。
装置は、請求項２の装置において、上記カウント手段
は、上記カウント動作を停止した場合に、当該ビット連
続数検出装置の外部に対してカウント停止信号を出力す
るものである。
【００２９】また、請求項４にかかるビット連続数検出
装置は、請求項１の装置において、上記検出処理制御手
段は、カウント値を保持し、外部より入力したカウント
信号に対応して上記保持するカウント値を増加させるカ
ウント動作を実行するカウント手段と、上記ｎビットの
入力データの最上位値と、上記ｍビットの単位入力デー
タの単位最上位値とを比較して、一致するか否かを示す
第１の比較信号を出力する第１の判定手段と、上記単位
入力データを構成するｍ個の１ビットデータの値がすべ
て同じであったか否かを調べ、すべて同じか否かを示す
第２の比較信号を出力する第２の判定手段と、上記第２
の比較信号を記憶し、上記カウント値に対応して、上記
第２の比較信号に基づく記憶比較信号を出力する比較信
号記憶手段と、上記カウント値と、上記第１の比較信号
と、上記記憶比較信号とに基づいて、判定信号を出力す
る第３の判定手段と、上記判定信号の値に対応して、上
記単位ビット連続数検出手段に入力する単位入力データ
を選択する選択手段と、上記判定信号と、上記単位ビッ
ト連続数とを用いて、当該ビット連続数検出装置の装置
出力であるビット連続数を生成する合算手段とを備えた
ものである。
装置は、請求項１の装置において、上記検出処理制御手
段は、カウント値を保持し、外部より入力したカウント
信号に対応して上記保持するカウント値を増加させるカ
ウント動作を実行するカウント手段と、上記ｎビットの
入力データの最上位値と、上記ｍビットの単位入力デー
タの単位最上位値とを比較して、一致するか否かを示す
第１の比較信号を出力する第１の判定手段と、上記単位
入力データを構成するｍ個の１ビットデータの値がすべ
て同じであったか否かを調べ、すべて同じか否かを示す
第２の比較信号を出力する第２の判定手段と、上記第２
の比較信号を記憶し、上記カウント値に対応して、上記
第２の比較信号に基づく記憶比較信号を出力する比較信
号記憶手段と、上記カウント値と、上記第１の比較信号
と、上記記憶比較信号とに基づいて、判定信号を出力す
る第３の判定手段と、上記判定信号の値に対応して、上
記単位ビット連続数検出手段に入力する単位入力データ
を選択する選択手段と、上記判定信号と、上記単位ビッ
ト連続数とを用いて、当該ビット連続数検出装置の装置
出力であるビット連続数を生成する合算手段とを備えた
ものである。
【００３０】また、請求項５にかかるビット連続数検出
装置は、請求項１の装置において、ｋ個の上記単位ビッ
ト連続数検出手段を備え、上記検出処理制御手段は、上
記ｎビットの入力データの最上位値と、上記ｍビットの
単位入力データの単位最上位値とを比較して、一致する
か否かを示す第１の比較信号を出力する第１の判定手段
と、上記単位入力データを構成するｍ個の１ビットデー
タの値が、すべて同じであったか否かを調べ、すべて同
じか否かを示す第２の比較信号を出力する第２の判定手
段と、上記第１の比較信号と、上記第２の比較信号とに
基づいて、判定信号を出力する第３の判定手段と、上記
判定信号の値に対応して、上記ｋ個の単位ビット連続数
検出手段より出力されるｋ個の単位ビット連続数から一
の単位ビット連続数を選択するビット連続数選択手段
と、上記判定信号と、上記ビット連続数選択手段が選択
した単位ビット連続数とを用いて、当該ビット連続数検
出装置の装置出力であるビット連続数を生成する合算手
段とを備えたものである。
装置は、請求項１の装置において、ｋ個の上記単位ビッ
ト連続数検出手段を備え、上記検出処理制御手段は、上
記ｎビットの入力データの最上位値と、上記ｍビットの
単位入力データの単位最上位値とを比較して、一致する
か否かを示す第１の比較信号を出力する第１の判定手段
と、上記単位入力データを構成するｍ個の１ビットデー
タの値が、すべて同じであったか否かを調べ、すべて同
じか否かを示す第２の比較信号を出力する第２の判定手
段と、上記第１の比較信号と、上記第２の比較信号とに
基づいて、判定信号を出力する第３の判定手段と、上記
判定信号の値に対応して、上記ｋ個の単位ビット連続数
検出手段より出力されるｋ個の単位ビット連続数から一
の単位ビット連続数を選択するビット連続数選択手段
と、上記判定信号と、上記ビット連続数選択手段が選択
した単位ビット連続数とを用いて、当該ビット連続数検
出装置の装置出力であるビット連続数を生成する合算手
段とを備えたものである。
【００３１】また、請求項６にかかるビット連続数検出
装置は、請求項１ないし５のいずれかの装置において、
上記単位ビット数ｍが２のべき乗であるものである。
装置は、請求項１ないし５のいずれかの装置において、
上記単位ビット数ｍが２のべき乗であるものである。
【００３２】また、請求項７にかかるビット連続数検出
装置は、請求項１ないし６のいずれかの装置において、
上記単位数ｋが２であるものである。
装置は、請求項１ないし６のいずれかの装置において、
上記単位数ｋが２であるものである。
【００３３】また、請求項８にかかるビット連続数検出
装置は、請求項７にの装置において、上記入力ビット数
ｎが３２であり、上記単位ビット数ｍが１６であるもの
である。
装置は、請求項７にの装置において、上記入力ビット数
ｎが３２であり、上記単位ビット数ｍが１６であるもの
である。
【００３４】また、請求項９にかかるビット連続数検出
装置は、請求項１ないし８のいずれかの装置において、
ｎ’個の１ビットデータから構成されるｎ’ビットの２
進数を入力データとして、上記ｎ’ビット入力データを
ｎビットデータに変換する入力データ変換手段をさらに
備えたものである。
装置は、請求項１ないし８のいずれかの装置において、
ｎ’個の１ビットデータから構成されるｎ’ビットの２
進数を入力データとして、上記ｎ’ビット入力データを
ｎビットデータに変換する入力データ変換手段をさらに
備えたものである。
【００３５】また、請求項１０にかかるビット連続数検
出装置は、請求項９の装置において、上記入力データ変
換手段は、ｎ’＜ｎの関係を満たすｎ’ビットデータを
変換対象データとして入力し、上記変換対象データを構
成するｎ’個の１ビットデータのいずれかの値を変換対
象値とし、上記変換対象データの下位に上記変換対象値
を論理反転させた値を有する１ビットのデータを付加
し、上記付加した１ビットのデータの下位に任意の値を
有するデータを付加して、ｎビットデータを生成するデ
ータ拡張手段であるものである。
出装置は、請求項９の装置において、上記入力データ変
換手段は、ｎ’＜ｎの関係を満たすｎ’ビットデータを
変換対象データとして入力し、上記変換対象データを構
成するｎ’個の１ビットデータのいずれかの値を変換対
象値とし、上記変換対象データの下位に上記変換対象値
を論理反転させた値を有する１ビットのデータを付加
し、上記付加した１ビットのデータの下位に任意の値を
有するデータを付加して、ｎビットデータを生成するデ
ータ拡張手段であるものである。
【００３６】
実施の形態１．本発明の実施の形態１によるビット連続
数検出装置は、ｎビットの入力を、ｋ個のｍビットのデ
ータに分割して検出処理をし、ｎビットのデータについ
てのビット連続数を効率的に検出するものである。
数検出装置は、ｎビットの入力を、ｋ個のｍビットのデ
ータに分割して検出処理をし、ｎビットのデータについ
てのビット連続数を効率的に検出するものである。
【００３７】図１は本発明の実施の形態１によるビット
連続数検出装置の構成を示すブロック図である。図１に
示すように、本実施の形態１によるビット連続数検出装
置は、第１の選択手段１、第２の選択手段２、８ビット
入力ビット連続数検出手段３、カウント手段４、第１の
接続手段５、第１の判定手段６、第２の判定手段７、及
び合算手段９から構成されている。本実施の形態１にお
いては、入力されるデータを３２ビットデータ（ｎ＝３
２）とし、単位ビット数８ビット（ｍ＝８）、単位数４
（ｋ＝４）であるものとする。
連続数検出装置の構成を示すブロック図である。図１に
示すように、本実施の形態１によるビット連続数検出装
置は、第１の選択手段１、第２の選択手段２、８ビット
入力ビット連続数検出手段３、カウント手段４、第１の
接続手段５、第１の判定手段６、第２の判定手段７、及
び合算手段９から構成されている。本実施の形態１にお
いては、入力されるデータを３２ビットデータ（ｎ＝３
２）とし、単位ビット数８ビット（ｍ＝８）、単位数４
（ｋ＝４）であるものとする。
【００３８】第１の選択手段１は、第１の接続手段５を
介してカウント手段４より入力されるカウント値に対応
して、入力された３２（ｎ）ビットのデータに対して選
択処理を行い、８（ｍ）ビットのデータを単位入力デー
タとして出力する。第２の選択手段２は、やはり第１の
接続手段５を介してカウント手段４より入力されるカウ
ント値に対応して、入力された３２ビットのデータに対
して選択処理を行い、１ビットのデータを判定データと
して出力する。この判定データとしては、単位入力デー
タごとの最上位１ビットである単位最上位データが選択
される。８ビット入力ビット連続数検出手段３は、入力
された８ビットの単位入力データに対してビット連続数
検出処理を行い、連続するビットの数である単位ビット
連続数を取得する。カウント手段４は、カウント信号に
対応してカウント値を増加させるカウント動作を行う。
カウント信号としては、例えば、後述のように外部より
入力されるクロック信号を用いることができる。カウン
ト動作は、外部より入力される処理要求により開始さ
れ、停止要求として扱う比較信号（「不一致」を示すも
の）が入力されるときまで続行される。接続手段５は、
カウント手段４より出力されるカウント値を第１、及び
第２の選択手段１、２に入力する。第１の判定手段６
は、２入力排他的論理和回路であって、第２の選択手段
２が選択した判定データと、入力３２ビットデータの最
上位ビットデータである最上位データとの比較判定処理
を行い、その結果によって、「一致」又は「不一致」を
示す第１の比較信号を生成する。第２の判定手段７は、
８ビット入力ビット連続数検出手段３の検出処理の対象
である単位入力データの、８ビットの値が全て一致して
いたか否かを示す第２の比較信号を生成する。停止要求
８は、第１、及び第２の比較信号のいずれかが「不一
致」を示す場合に、該信号が停止要求としてカウント手
段４に入力されることを示している。合算手段９は、連
接による接続であって、カウント手段４から入力される
カウント値と、８ビット入力ビット連続数検出手段３か
ら入力される単位ビット連続数とを用いて、本実施の形
態１によるビット連続数検出装置の出力となるビット連
続数を生成する。
介してカウント手段４より入力されるカウント値に対応
して、入力された３２（ｎ）ビットのデータに対して選
択処理を行い、８（ｍ）ビットのデータを単位入力デー
タとして出力する。第２の選択手段２は、やはり第１の
接続手段５を介してカウント手段４より入力されるカウ
ント値に対応して、入力された３２ビットのデータに対
して選択処理を行い、１ビットのデータを判定データと
して出力する。この判定データとしては、単位入力デー
タごとの最上位１ビットである単位最上位データが選択
される。８ビット入力ビット連続数検出手段３は、入力
された８ビットの単位入力データに対してビット連続数
検出処理を行い、連続するビットの数である単位ビット
連続数を取得する。カウント手段４は、カウント信号に
対応してカウント値を増加させるカウント動作を行う。
カウント信号としては、例えば、後述のように外部より
入力されるクロック信号を用いることができる。カウン
ト動作は、外部より入力される処理要求により開始さ
れ、停止要求として扱う比較信号（「不一致」を示すも
の）が入力されるときまで続行される。接続手段５は、
カウント手段４より出力されるカウント値を第１、及び
第２の選択手段１、２に入力する。第１の判定手段６
は、２入力排他的論理和回路であって、第２の選択手段
２が選択した判定データと、入力３２ビットデータの最
上位ビットデータである最上位データとの比較判定処理
を行い、その結果によって、「一致」又は「不一致」を
示す第１の比較信号を生成する。第２の判定手段７は、
８ビット入力ビット連続数検出手段３の検出処理の対象
である単位入力データの、８ビットの値が全て一致して
いたか否かを示す第２の比較信号を生成する。停止要求
８は、第１、及び第２の比較信号のいずれかが「不一
致」を示す場合に、該信号が停止要求としてカウント手
段４に入力されることを示している。合算手段９は、連
接による接続であって、カウント手段４から入力される
カウント値と、８ビット入力ビット連続数検出手段３か
ら入力される単位ビット連続数とを用いて、本実施の形
態１によるビット連続数検出装置の出力となるビット連
続数を生成する。
【００３９】図２は、本実施の形態１によるビット連続
数検出装置を用いる浮動小数点演算装置の構成を示すブ
ロック図であり、当該検出装置の機能を説明するための
ものである。また、図３は、(a) が第１の選択手段１
の、(b) が第２の選択手段２の機能を説明するための
図、図４は８ビット入力ビット連続数検出手段３、及び
第２の判定手段７の構成を示す図、図５はカウント手段
４の構成を示す図、図６はカウント手段４の状態遷移を
示す図、図７〜１０は本実施の形態１によるビット連続
数検出装置の動作を説明するための、各信号の波形変化
図である。
数検出装置を用いる浮動小数点演算装置の構成を示すブ
ロック図であり、当該検出装置の機能を説明するための
ものである。また、図３は、(a) が第１の選択手段１
の、(b) が第２の選択手段２の機能を説明するための
図、図４は８ビット入力ビット連続数検出手段３、及び
第２の判定手段７の構成を示す図、図５はカウント手段
４の構成を示す図、図６はカウント手段４の状態遷移を
示す図、図７〜１０は本実施の形態１によるビット連続
数検出装置の動作を説明するための、各信号の波形変化
図である。
【００４０】このように構成される、本実施の形態１に
よるビット連続数検出装置の、３２ビット入力データに
対するビット連続数検出処理における動作を、以下に図
１〜１０を用いて説明する。
よるビット連続数検出装置の、３２ビット入力データに
対するビット連続数検出処理における動作を、以下に図
１〜１０を用いて説明する。
【００４１】まず、本実施の形態１によるビット連続数
検出装置の機能を説明するために、図２を用いて、本装
置を用いる浮動小数点演算装置の計算処理の際の動作を
説明する。図２に示すように、ディジタル計算機である
浮動小数点演算装置１２０は、演算処理制御装置１２１
と、メモリ１２２と、ビット連続数検出装置１２３とか
ら構成されている。
検出装置の機能を説明するために、図２を用いて、本装
置を用いる浮動小数点演算装置の計算処理の際の動作を
説明する。図２に示すように、ディジタル計算機である
浮動小数点演算装置１２０は、演算処理制御装置１２１
と、メモリ１２２と、ビット連続数検出装置１２３とか
ら構成されている。
【００４２】演算処理制御装置１２１は、外部とのデー
タ入出力と、浮動小数点演算処理との制御を行う。メモ
リ１２２は、データを一時蓄積する機能をもち、演算処
理制御装置１２１による計算作業用に用いられる。ビッ
ト連続数検出装置１２３は、図１に示す構成の、本実施
の形態１による装置であり、入力された３２（ｎ）ビッ
トデータに対して、その最上位ビットである最上位デー
タの値を最上位値とし、最上位値と同じ値のビットが、
最上位データ以下に何ビット連続しているかを検出し、
これをビット連続数として出力する。
タ入出力と、浮動小数点演算処理との制御を行う。メモ
リ１２２は、データを一時蓄積する機能をもち、演算処
理制御装置１２１による計算作業用に用いられる。ビッ
ト連続数検出装置１２３は、図１に示す構成の、本実施
の形態１による装置であり、入力された３２（ｎ）ビッ
トデータに対して、その最上位ビットである最上位デー
タの値を最上位値とし、最上位値と同じ値のビットが、
最上位データ以下に何ビット連続しているかを検出し、
これをビット連続数として出力する。
【００４３】浮動小数点演算装置１２０の動作は以下の
ようになる。計算対象のデータが入力されると、演算処
理制御装置１２１は、メモリ１２２を作業領域として用
いて演算処理を行う。該演算処理の途中において浮動小
数点形式で表現されるデータに対して正規化を行う際に
は、演算処理制御装置１２１は、演算処理途中の仮計算
結果であるデータをメモリ１２２に一時蓄積する。そし
て、演算処理制御装置１２１は、処理対象である３２
（ｎ）ビットデータと、処理要求を示す信号とを、ビッ
ト連続数検出装置１２３に出力する。また、演算処理制
御装置１２１からは、当該浮動小数点演算装置１２０に
おいて演算処理に用いられるクロック信号がビット連続
数検出装置１２３に入力され、前述のカウント信号とし
て用いられることとなる。
ようになる。計算対象のデータが入力されると、演算処
理制御装置１２１は、メモリ１２２を作業領域として用
いて演算処理を行う。該演算処理の途中において浮動小
数点形式で表現されるデータに対して正規化を行う際に
は、演算処理制御装置１２１は、演算処理途中の仮計算
結果であるデータをメモリ１２２に一時蓄積する。そし
て、演算処理制御装置１２１は、処理対象である３２
（ｎ）ビットデータと、処理要求を示す信号とを、ビッ
ト連続数検出装置１２３に出力する。また、演算処理制
御装置１２１からは、当該浮動小数点演算装置１２０に
おいて演算処理に用いられるクロック信号がビット連続
数検出装置１２３に入力され、前述のカウント信号とし
て用いられることとなる。
【００４４】ビット連続数検出装置１２３は、処理要求
と、３２（ｎ）ビット入力データとを入力されると、上
記のクロック信号をカウント信号として用いて、ビット
連続数検出処理を行い、その結果をビット連続数とし
て、演算処理制御装置１２１に出力する。演算処理制御
装置は、このビット連続数を用いて、メモリ１２２に一
時蓄積した仮計算結果に対して正規化処理を行い、計算
処理を続行する。
と、３２（ｎ）ビット入力データとを入力されると、上
記のクロック信号をカウント信号として用いて、ビット
連続数検出処理を行い、その結果をビット連続数とし
て、演算処理制御装置１２１に出力する。演算処理制御
装置は、このビット連続数を用いて、メモリ１２２に一
時蓄積した仮計算結果に対して正規化処理を行い、計算
処理を続行する。
【００４５】このように、ビット連続数検出装置１２３
を用いて正規化処理を行うことで、浮動小数点演算装置
１２０は、精度を低下させることなくメモリ１２２の使
用量を低減した計算処理を実行する。浮動小数点演算装
置１２０において、複数の計算処理が並列的に実行され
ている場合などには、演算処理制御装置１２１の制御に
より、複数の仮計算結果が処理順番を付されてメモリ１
２２で待機状態におかれ、演算処理制御装置１２１によ
り次々とビット連続数検出装置１２３に入力されて処理
されるものとすることができる。
を用いて正規化処理を行うことで、浮動小数点演算装置
１２０は、精度を低下させることなくメモリ１２２の使
用量を低減した計算処理を実行する。浮動小数点演算装
置１２０において、複数の計算処理が並列的に実行され
ている場合などには、演算処理制御装置１２１の制御に
より、複数の仮計算結果が処理順番を付されてメモリ１
２２で待機状態におかれ、演算処理制御装置１２１によ
り次々とビット連続数検出装置１２３に入力されて処理
されるものとすることができる。
【００４６】次に、ビット連続数検出装置１２３（図
２）による、ビット連続数の検出処理を、図１を用いて
説明する。まず、当該ビット連続数検出装置に３２ビッ
トの入力データが入力されると、該３２ビットデータが
第１の選択手段１、及び第２の選択手段２に入力される
とともに、その最上位データ（ＭＳＢ）が、第１の判定
手段６に入力される。また、処理要求を示す信号と、カ
ウント信号として用いられるクロック信号とが、当該ビ
ット連続数検出装置のカウント手段４に入力される。処
理要求を示す信号として、「要求あり」が入力されるこ
とによって、カウント手段４のカウント動作が開始す
る。処理要求を示す信号は、値が'0' であれば「要求な
し」を、'1' であれば「要求あり」を示すものである。
２）による、ビット連続数の検出処理を、図１を用いて
説明する。まず、当該ビット連続数検出装置に３２ビッ
トの入力データが入力されると、該３２ビットデータが
第１の選択手段１、及び第２の選択手段２に入力される
とともに、その最上位データ（ＭＳＢ）が、第１の判定
手段６に入力される。また、処理要求を示す信号と、カ
ウント信号として用いられるクロック信号とが、当該ビ
ット連続数検出装置のカウント手段４に入力される。処
理要求を示す信号として、「要求あり」が入力されるこ
とによって、カウント手段４のカウント動作が開始す
る。処理要求を示す信号は、値が'0' であれば「要求な
し」を、'1' であれば「要求あり」を示すものである。
【００４７】ここで、３２ビットデータの処理を１回行
なう場合、以下の手順で入力信号が与えられるものとす
る。ディジタル計算機における、演算処理の１単位とな
る期間を１サイクルとする。まず、処理の開始後１サイ
クルの間は、処理要求を示す信号として値'1' が入力さ
れる。説明のため、このサイクルを第０サイクル、続く
４サイクルを第１〜第４サイクルと呼ぶ。第１〜第３サ
イクルの間、処理要求を示す信号の値として'0' が入力
される。あるデータの処理における第４サイクルと、次
いで処理される別のデータの処理における第０サイクル
とは重複したサイクルとなることが可能であり、この場
合には第４サイクルでは処理要求の値は'1' が入力され
ることとなる。又、第１〜第４サイクルの間、処理対象
である３２ビットデータは変化することなく入力され
る。
なう場合、以下の手順で入力信号が与えられるものとす
る。ディジタル計算機における、演算処理の１単位とな
る期間を１サイクルとする。まず、処理の開始後１サイ
クルの間は、処理要求を示す信号として値'1' が入力さ
れる。説明のため、このサイクルを第０サイクル、続く
４サイクルを第１〜第４サイクルと呼ぶ。第１〜第３サ
イクルの間、処理要求を示す信号の値として'0' が入力
される。あるデータの処理における第４サイクルと、次
いで処理される別のデータの処理における第０サイクル
とは重複したサイクルとなることが可能であり、この場
合には第４サイクルでは処理要求の値は'1' が入力され
ることとなる。又、第１〜第４サイクルの間、処理対象
である３２ビットデータは変化することなく入力され
る。
【００４８】図５はカウント手段４の構成を示す図であ
る。図示するようにカウント手段４は、Ｄタイプフリッ
プフロップ(D-FF)１０１〜１０３、２入力排他的論理和
回路１１１、論理反転回路１１２〜１１３、２入力１ビ
ット選択器１３１〜１３２、２入力論理積回路１４１〜
１４４、及び４入力論理和回路１５１から構成されてい
る。
る。図示するようにカウント手段４は、Ｄタイプフリッ
プフロップ(D-FF)１０１〜１０３、２入力排他的論理和
回路１１１、論理反転回路１１２〜１１３、２入力１ビ
ット選択器１３１〜１３２、２入力論理積回路１４１〜
１４４、及び４入力論理和回路１５１から構成されてい
る。
【００４９】また、図６は上記の構成を有するカウント
手段４の状態遷移を示す図である。同図(a) は入力され
る処理要求信号の値が'1' であるときの、また同図(b)
は入力される処理要求信号の値が'0' であるときの状態
遷移を示している。状態は図５の D-FF １０１〜１０３
の値で定められ、１０１〜１０３のそれぞれが'0' 又
は'1' の１ビットの値を持つことから、これらの組合せ
によって８状態があることになる。３者のうち、 D-FF
１０１、及び１０２の有する計２ビットの値をカウント
値とする。カウント値は'00'、'01'、'10'、及び'11'の
４つの値（「０」〜「３」に相当）をとることができ
る。又、 D-FF １０３の有する値を動作状態を表わす動
作値とする。動作値は'0' で表わされる「動作」状態
と、'1' で表わされる「停止」状態とをとることができ
る。カウント値と動作値との組合せによって記述される
上記８種類の状態が、図６(a) 、及び(b) に示すものと
なる。
手段４の状態遷移を示す図である。同図(a) は入力され
る処理要求信号の値が'1' であるときの、また同図(b)
は入力される処理要求信号の値が'0' であるときの状態
遷移を示している。状態は図５の D-FF １０１〜１０３
の値で定められ、１０１〜１０３のそれぞれが'0' 又
は'1' の１ビットの値を持つことから、これらの組合せ
によって８状態があることになる。３者のうち、 D-FF
１０１、及び１０２の有する計２ビットの値をカウント
値とする。カウント値は'00'、'01'、'10'、及び'11'の
４つの値（「０」〜「３」に相当）をとることができ
る。又、 D-FF １０３の有する値を動作状態を表わす動
作値とする。動作値は'0' で表わされる「動作」状態
と、'1' で表わされる「停止」状態とをとることができ
る。カウント値と動作値との組合せによって記述される
上記８種類の状態が、図６(a) 、及び(b) に示すものと
なる。
【００５０】処理要求信号の値'1' が入力される第０サ
イクルにおいては、図６(a) に示すように、いずれの状
態からも、カウント値'00'で動作値「動作」の状態に遷
移することとなり、これはカウント動作のためのリセッ
ト動作が実行されることに相当する。続く第１〜第３サ
イクルにおいて、処理要求信号の値'0' が入力される場
合の状態遷移は同図(b) に示すものとなる。後述する停
止要求がない場合には、カウント手段４の状態は、カウ
ント信号（クロック）を入力されるごとに、動作値が
「動作」のままカウント値が'00'→'01'→'10'→'11'
（「０」→「１」→「２」→「３」）と遷移し、このこ
とによってカウント動作におけるインクリメントが実行
される。又、いずれかの状態において停止要求が入力さ
れた場合には、カウント値を変更せずに、動作値が「動
作」→「停止」に遷移することでカウント動作が停止さ
れる。このようにしてカウント手段４は、値'1' の処理
要求を入力されたときから、停止要求を入力されたとき
まで、カウント信号に対応してカウント値を増加させる
（インクリメント）カウント動作を行う。停止要求が入
力された後、又はカウント値が'11'になった後は、カウ
ント値を保ったまま「停止」状態を維持し、次に処理要
求（「要求あり」を示すもの）が入力されるまでそのま
まの状態となる。
イクルにおいては、図６(a) に示すように、いずれの状
態からも、カウント値'00'で動作値「動作」の状態に遷
移することとなり、これはカウント動作のためのリセッ
ト動作が実行されることに相当する。続く第１〜第３サ
イクルにおいて、処理要求信号の値'0' が入力される場
合の状態遷移は同図(b) に示すものとなる。後述する停
止要求がない場合には、カウント手段４の状態は、カウ
ント信号（クロック）を入力されるごとに、動作値が
「動作」のままカウント値が'00'→'01'→'10'→'11'
（「０」→「１」→「２」→「３」）と遷移し、このこ
とによってカウント動作におけるインクリメントが実行
される。又、いずれかの状態において停止要求が入力さ
れた場合には、カウント値を変更せずに、動作値が「動
作」→「停止」に遷移することでカウント動作が停止さ
れる。このようにしてカウント手段４は、値'1' の処理
要求を入力されたときから、停止要求を入力されたとき
まで、カウント信号に対応してカウント値を増加させる
（インクリメント）カウント動作を行う。停止要求が入
力された後、又はカウント値が'11'になった後は、カウ
ント値を保ったまま「停止」状態を維持し、次に処理要
求（「要求あり」を示すもの）が入力されるまでそのま
まの状態となる。
【００５１】そして、カウント信号ごとに、カウント手
段４からは、「０」〜「３」を示すカウント値が出力さ
れる。カウント値は合算手段９の入力側に出力されると
ともに、接続手段５を介して第１の選択手段１、及び第
２の選択手段２に出力される。これにより、第１、及び
第２の選択手段１、及び２には、同じカウント値が入力
され、双方が同じカウント値を用いて処理を行うことと
なる。
段４からは、「０」〜「３」を示すカウント値が出力さ
れる。カウント値は合算手段９の入力側に出力されると
ともに、接続手段５を介して第１の選択手段１、及び第
２の選択手段２に出力される。これにより、第１、及び
第２の選択手段１、及び２には、同じカウント値が入力
され、双方が同じカウント値を用いて処理を行うことと
なる。
【００５２】図３(a) は第１の選択手段１の動作を説明
するための図である。図示するように３２ビットの入力
データが第１の選択手段１に入力されると、第１の選択
手段１の内部において、上位から８ビットずつの４つの
単位入力データ(0) 〜(3) に分割される。そして単位入
力データ(0) 〜(3) は、４入力（各８ビット）セレクタ
１０に出力される。４入力セレクタ１０は、カウント信
号「０」〜「３」を入力されると、入力されたカウント
信号に対応する単位入力データ(0) 〜(3) のいずれか
を、８ビット入力ビット連続数検出手段３に出力する。
するための図である。図示するように３２ビットの入力
データが第１の選択手段１に入力されると、第１の選択
手段１の内部において、上位から８ビットずつの４つの
単位入力データ(0) 〜(3) に分割される。そして単位入
力データ(0) 〜(3) は、４入力（各８ビット）セレクタ
１０に出力される。４入力セレクタ１０は、カウント信
号「０」〜「３」を入力されると、入力されたカウント
信号に対応する単位入力データ(0) 〜(3) のいずれか
を、８ビット入力ビット連続数検出手段３に出力する。
【００５３】同図(b) は第２の選択手段２の動作を説明
するための図である。図示するように３２ビットの入力
データが第２の選択手段２に入力されると、第２の選択
手段２は、入力データから、単位入力データごとの最上
位ビットである単位最上位データbit 8 、bit 16、及び
bit 24を抽出し、これらをデータ(0) 〜(2) として４入
力（各１ビット）セレクタ１１に出力する。又、値'0'
もデータ(3) としてセレクタ１１に出力される。４入力
セレクタ１１は、カウント信号「０」〜「３」を入力さ
れると、入力されたカウント信号に対応するデータ(0)
〜(3) のいずれかを、判定データとして第１の判定手段
６に出力する。
するための図である。図示するように３２ビットの入力
データが第２の選択手段２に入力されると、第２の選択
手段２は、入力データから、単位入力データごとの最上
位ビットである単位最上位データbit 8 、bit 16、及び
bit 24を抽出し、これらをデータ(0) 〜(2) として４入
力（各１ビット）セレクタ１１に出力する。又、値'0'
もデータ(3) としてセレクタ１１に出力される。４入力
セレクタ１１は、カウント信号「０」〜「３」を入力さ
れると、入力されたカウント信号に対応するデータ(0)
〜(3) のいずれかを、判定データとして第１の判定手段
６に出力する。
【００５４】従って、第０〜第１サイクルにおける、カ
ウント手段４によるカウント値の出力、及び該カウント
値出力に続く本実施の形態１によるビット連続数検出装
置の動作は以下のようになる。
ウント手段４によるカウント値の出力、及び該カウント
値出力に続く本実施の形態１によるビット連続数検出装
置の動作は以下のようになる。
【００５５】第０サイクルにおいては、図６(a) に示す
ように、カウント手段４でカウント値を「０」、動作値
を「動作」とする状態遷移がなされることでリセット動
作が行われ、以降のカウント動作が可能となる。
ように、カウント手段４でカウント値を「０」、動作値
を「動作」とする状態遷移がなされることでリセット動
作が行われ、以降のカウント動作が可能となる。
【００５６】続く第１サイクルでは、カウント手段４か
ら「０」を示すカウント値'00'が出力され、第１の選択
手段１においては、図３(a) のセレクタ１０がカウント
値「０」に対応して入力された３２ビットのうちから単
位入力データ(0) であるbit0 〜bit 7 を選択する。そ
して、第２の選択手段２では、図３(b) のセレクタ１１
でカウント値「０」に対応する(0) のbit 8 が判定デー
タとして選択される。この結果、入力された３２ビット
データのうち最初の８ビットが、第１の選択手段１か
ら、８ビット入力ビット連続数検出手段３に単位入力デ
ータとして入力され、単位ビット連続数検出の対象とさ
れることとなる。
ら「０」を示すカウント値'00'が出力され、第１の選択
手段１においては、図３(a) のセレクタ１０がカウント
値「０」に対応して入力された３２ビットのうちから単
位入力データ(0) であるbit0 〜bit 7 を選択する。そ
して、第２の選択手段２では、図３(b) のセレクタ１１
でカウント値「０」に対応する(0) のbit 8 が判定デー
タとして選択される。この結果、入力された３２ビット
データのうち最初の８ビットが、第１の選択手段１か
ら、８ビット入力ビット連続数検出手段３に単位入力デ
ータとして入力され、単位ビット連続数検出の対象とさ
れることとなる。
【００５７】また、第２の選択手段２から第１の判定手
段６に対して、上記のようにbit 8が、選択された判定
データとして出力される。第１の判定手段６では、最上
位データ（ＭＳＢ）の値である最上位値と、判定データ
であるbit 8 の値とに対して、排他的論理和演算を行
い、「一致」又は「不一致」を示す信号を、第１の比較
信号としてカウント手段４に対して出力する。bit 8 の
値が最上位値と異なった場合には、「不一致」を示す信
号が出力されることとなる。
段６に対して、上記のようにbit 8が、選択された判定
データとして出力される。第１の判定手段６では、最上
位データ（ＭＳＢ）の値である最上位値と、判定データ
であるbit 8 の値とに対して、排他的論理和演算を行
い、「一致」又は「不一致」を示す信号を、第１の比較
信号としてカウント手段４に対して出力する。bit 8 の
値が最上位値と異なった場合には、「不一致」を示す信
号が出力されることとなる。
【００５８】図４は、上述のように最初の８ビットを入
力される８ビット入力ビット連続数検出手段３と、８ビ
ット入力ビット連続数検出手段３の取得した単位ビット
連続数に応じて、第２の比較信号を出力する第２の判定
手段７とを、併せて実現する回路構成を示す図である。
図４において、２１〜４２は２入力論理積回路、５１〜
５９は論理反転回路、６１〜６７は２入力論理和回路、
７１は３入力論理和回路、８１は４入力論理和回路であ
る。
力される８ビット入力ビット連続数検出手段３と、８ビ
ット入力ビット連続数検出手段３の取得した単位ビット
連続数に応じて、第２の比較信号を出力する第２の判定
手段７とを、併せて実現する回路構成を示す図である。
図４において、２１〜４２は２入力論理積回路、５１〜
５９は論理反転回路、６１〜６７は２入力論理和回路、
７１は３入力論理和回路、８１は４入力論理和回路であ
る。
【００５９】同図において、最初の８ビットのデータで
ある、 0 (bit 0)〜 7 (bit 7)が単位入力データとして
入力されると、そのうち最上位の１ビットのデータであ
る単位最上位データ 0 は論理積回路２１と反転回路５
１とに入力される。同様に、単位最上位データに続くデ
ータ 1 は論理積回路２１と反転回路５２とに入力され
る。論理積回路２１は入力されたデータ 0 とデータ 1
とに対しての論理積演算を行い、その結果を論理積回
路２２と、論理積回路３６とに出力する。反転回路５１
と５２とは、それぞれデータ 0 とデータ 1 とから得
られる反転データ 0 'とデータ 1 'とを論理積回路２８
に出力する。論理積回路２８は入力されたデータ 0 'と
データ 1 'とに対しての論理積演算を行い、その結果を
論理積回路２９と、論理積回路３５とに出力する。論理
積回路３５は、入力されたデータ2 と論理積回路２８
の出力とに対して論理積演算を行い、その結果を論理和
回路６１に出力する。
ある、 0 (bit 0)〜 7 (bit 7)が単位入力データとして
入力されると、そのうち最上位の１ビットのデータであ
る単位最上位データ 0 は論理積回路２１と反転回路５
１とに入力される。同様に、単位最上位データに続くデ
ータ 1 は論理積回路２１と反転回路５２とに入力され
る。論理積回路２１は入力されたデータ 0 とデータ 1
とに対しての論理積演算を行い、その結果を論理積回
路２２と、論理積回路３６とに出力する。反転回路５１
と５２とは、それぞれデータ 0 とデータ 1 とから得
られる反転データ 0 'とデータ 1 'とを論理積回路２８
に出力する。論理積回路２８は入力されたデータ 0 'と
データ 1 'とに対しての論理積演算を行い、その結果を
論理積回路２９と、論理積回路３５とに出力する。論理
積回路３５は、入力されたデータ2 と論理積回路２８
の出力とに対して論理積演算を行い、その結果を論理和
回路６１に出力する。
【００６０】このように、論理積回路２１〜２７では入
力された１ビットデータごとの論理積演算が行われ、論
理積回路２８〜３４では、入力された１ビットデータの
反転データに対する論理積演算が行われ、演算結果が上
位ビット→下位ビット方向に伝達されるとともに、論理
積回路２５〜４２と、論理和回路６１〜６７に入力され
てそれぞれ演算処理される。
力された１ビットデータごとの論理積演算が行われ、論
理積回路２８〜３４では、入力された１ビットデータの
反転データに対する論理積演算が行われ、演算結果が上
位ビット→下位ビット方向に伝達されるとともに、論理
積回路２５〜４２と、論理和回路６１〜６７に入力され
てそれぞれ演算処理される。
【００６１】このように、図４の回路構成により、プラ
イオリティエンコーダと同様の処理がなされることとな
り、論理和回路６４、７１、８１の出力結果に基づい
て、単位入力データについて、その単位最上位データの
値である単位最上位値と同じ値のビットが幾つ連続して
いるかを示す出力値 OUT1 が、８ビット入力ビット連続
数検出手段３の出力する単位ビット連続数となる。この
出力値 OUT1 は「０」〜「７」のいずれかを示す３ビッ
トの値であり、図１においては合算手段９に出力され
る。合算手段９は入力されたカウント値と単位ビット連
続数とを用いて、ビット連続数を生成して、当該ビット
連続数検出装置の出力とする。
イオリティエンコーダと同様の処理がなされることとな
り、論理和回路６４、７１、８１の出力結果に基づい
て、単位入力データについて、その単位最上位データの
値である単位最上位値と同じ値のビットが幾つ連続して
いるかを示す出力値 OUT1 が、８ビット入力ビット連続
数検出手段３の出力する単位ビット連続数となる。この
出力値 OUT1 は「０」〜「７」のいずれかを示す３ビッ
トの値であり、図１においては合算手段９に出力され
る。合算手段９は入力されたカウント値と単位ビット連
続数とを用いて、ビット連続数を生成して、当該ビット
連続数検出装置の出力とする。
【００６２】一方、図４において、論理和回路６７の出
力は、反転回路５９によって反転信号とされ、得られた
出力値 OUT2 は第２の判定手段７の出力となる。すなわ
ち、入力された８ビットのデータの全てが同じ値であっ
た場合、論理和回路６７の出力は'1' となり、反転回路
５９によって反転された出力'0' は「一致」を示す信号
となる。これに対して、８ビットデータの全てが同じ値
でなかった場合は、論理和回路６７の出力は'0' とな
り、反転回路５９によって反転された出力'1' は「不一
致」を示す信号となる。
力は、反転回路５９によって反転信号とされ、得られた
出力値 OUT2 は第２の判定手段７の出力となる。すなわ
ち、入力された８ビットのデータの全てが同じ値であっ
た場合、論理和回路６７の出力は'1' となり、反転回路
５９によって反転された出力'0' は「一致」を示す信号
となる。これに対して、８ビットデータの全てが同じ値
でなかった場合は、論理和回路６７の出力は'0' とな
り、反転回路５９によって反転された出力'1' は「不一
致」を示す信号となる。
【００６３】図１において、第１の判定手段６、又は第
２の判定手段７のいずれかから、「不一致」を示す比較
信号が出力されたとき、当該「不一致」の信号は、カウ
ント手段４に対して「停止要求」８として入力され、カ
ウント手段４はカウント動作を停止する。従って、カウ
ント手段４のカウント動作は、第１の選択手段１によっ
て単位ビット連続数検出の処理対象とされた単位入力デ
ータの８ビットについて値の一致しないものがあった
か、あるいは当該単位入力データに続く１ビットのデー
タが最上位値（ＭＳＢの値）と一致しなかったかの、い
ずれかの場合に停止することとなる。
２の判定手段７のいずれかから、「不一致」を示す比較
信号が出力されたとき、当該「不一致」の信号は、カウ
ント手段４に対して「停止要求」８として入力され、カ
ウント手段４はカウント動作を停止する。従って、カウ
ント手段４のカウント動作は、第１の選択手段１によっ
て単位ビット連続数検出の処理対象とされた単位入力デ
ータの８ビットについて値の一致しないものがあった
か、あるいは当該単位入力データに続く１ビットのデー
タが最上位値（ＭＳＢの値）と一致しなかったかの、い
ずれかの場合に停止することとなる。
【００６４】カウント手段４に停止要求が入力され、カ
ウント動作が停止したときには、図５に示すように論理
和回路１５１からカウントの停止信号が出力され、図１
に示すように、この停止信号が本実施の形態１によるビ
ット連続数検出装置の出力として出力される。そして、
図２において、この停止信号が演算処理制御装置１２１
に入力されることによって、演算処理制御装置１２１の
制御により、浮動小数点演算装置１２０は計算処理を続
行することとなる。
ウント動作が停止したときには、図５に示すように論理
和回路１５１からカウントの停止信号が出力され、図１
に示すように、この停止信号が本実施の形態１によるビ
ット連続数検出装置の出力として出力される。そして、
図２において、この停止信号が演算処理制御装置１２１
に入力されることによって、演算処理制御装置１２１の
制御により、浮動小数点演算装置１２０は計算処理を続
行することとなる。
【００６５】第０〜第１サイクルにおける動作は以上の
ようになるが、第１から第４サイクルにおける動作につ
いては、入力３２ビットデータの構成によって異なった
ものとなるので、以下に図７〜１０を用いて場合分けを
して説明する。３２ビットの入力データの構成について
は、最上位データである bit 0 (MSB)の値、すなわち最
上位値と異なる値を有する最初のビットが、bit 1 以降
のどの位置で出現するかによって、以下の４つに分類さ
れる。
ようになるが、第１から第４サイクルにおける動作につ
いては、入力３２ビットデータの構成によって異なった
ものとなるので、以下に図７〜１０を用いて場合分けを
して説明する。３２ビットの入力データの構成について
は、最上位データである bit 0 (MSB)の値、すなわち最
上位値と異なる値を有する最初のビットが、bit 1 以降
のどの位置で出現するかによって、以下の４つに分類さ
れる。
【００６６】(A) bit 1 〜 bit 8
(B) bit 9 〜 bit 16
(C) bit 17〜 bit 24
(D) bit 25〜 bit 31
以下に、上記(A) 〜(D) の４つの分類ごとに、それぞれ
に対応した図７〜１０を参照しながら説明する。図７〜
１０はカウント手段４によってカウント信号として用い
られるクロック信号、カウント手段４に入力される処理
要求の信号、カウント手段４が出力するカウント値、装
置出力であるビット連続数検出出力、及びカウントの停
止を示す信号のそれぞれの波形変化を示す図である。
に対応した図７〜１０を参照しながら説明する。図７〜
１０はカウント手段４によってカウント信号として用い
られるクロック信号、カウント手段４に入力される処理
要求の信号、カウント手段４が出力するカウント値、装
置出力であるビット連続数検出出力、及びカウントの停
止を示す信号のそれぞれの波形変化を示す図である。
【００６７】(A) の場合：第０〜第１サイクルの動作の
説明において示したように、第１サイクルでは、bit 0
〜 bit 7が８ビット入力ビット連続数検出手段３に入力
されて処理される。bit 1 〜 bit 7のうちに bit 0と異
なるビットがある場合には、単位ビット連続数は「０」
（bit 1 がbit 0 と異なる値である場合）〜「６」(bit
1〜bit 6が全てbit 0 と同じ値であり、bit 7 がbit 0
と異なる値である場合）のいずれかであり、８ビット
入力ビット連続数検出手段３は「０」〜「６」のいずれ
かを出力する。この場合、第２の判定手段７の出力する
第２の比較信号は「不一致」を示す値'1' となる。これ
らの出力がいずれも第１サイクルで出力される。
説明において示したように、第１サイクルでは、bit 0
〜 bit 7が８ビット入力ビット連続数検出手段３に入力
されて処理される。bit 1 〜 bit 7のうちに bit 0と異
なるビットがある場合には、単位ビット連続数は「０」
（bit 1 がbit 0 と異なる値である場合）〜「６」(bit
1〜bit 6が全てbit 0 と同じ値であり、bit 7 がbit 0
と異なる値である場合）のいずれかであり、８ビット
入力ビット連続数検出手段３は「０」〜「６」のいずれ
かを出力する。この場合、第２の判定手段７の出力する
第２の比較信号は「不一致」を示す値'1' となる。これ
らの出力がいずれも第１サイクルで出力される。
【００６８】またbit 1 〜bit 7 がいずれもbit 0 と同
じ値であり、かつ、bit 8 が bit 0と異なる値である場
合には、第１の判定手段６の出力する第１の比較信号は
「不一致」を示す値'1' となる。一方、８ビット入力ビ
ット連続数検出手段３は「７」を出力し、第２の判定手
段７は「一致」を示す'0' となる。これらの信号も第１
サイクルで出力される。
じ値であり、かつ、bit 8 が bit 0と異なる値である場
合には、第１の判定手段６の出力する第１の比較信号は
「不一致」を示す値'1' となる。一方、８ビット入力ビ
ット連続数検出手段３は「７」を出力し、第２の判定手
段７は「一致」を示す'0' となる。これらの信号も第１
サイクルで出力される。
【００６９】このように、(A) の場合ではbit 1 〜bit
8 のいずれかがbit 0 と異なるものであるので、第１の
比較信号か第２の比較信号のいずれかが、第１サイクル
において不一致を示す値'1' となってカウント手段４に
出力される。従って、カウント手段４には停止要求８が
入力され、図５において、内部の論理和回路１５１の出
力が'1' になり、選択手段１３１、及び１３２は以前の
値をそのまま選ぶ選択となる。
8 のいずれかがbit 0 と異なるものであるので、第１の
比較信号か第２の比較信号のいずれかが、第１サイクル
において不一致を示す値'1' となってカウント手段４に
出力される。従って、カウント手段４には停止要求８が
入力され、図５において、内部の論理和回路１５１の出
力が'1' になり、選択手段１３１、及び１３２は以前の
値をそのまま選ぶ選択となる。
【００７０】このことによって、第２サイクルにおいて
は、図６(b) に示すように、カウント手段４が出力する
カウント値は'00'のまま、「停止」状態に遷移すること
となる。このとき、図５に示す論理和回路１５１の出力
が'1' となるために、第３〜第４サイクルにおいてカウ
ント手段４は、カウント値'00'、動作値「停止」の状態
を保持することになる。すなわち、図６(b) の遷移状態
が示すように、「停止」状態への遷移後のカウント手段
４の状態については、カウント値、「停止」状態とも保
持されるものである。
は、図６(b) に示すように、カウント手段４が出力する
カウント値は'00'のまま、「停止」状態に遷移すること
となる。このとき、図５に示す論理和回路１５１の出力
が'1' となるために、第３〜第４サイクルにおいてカウ
ント手段４は、カウント値'00'、動作値「停止」の状態
を保持することになる。すなわち、図６(b) の遷移状態
が示すように、「停止」状態への遷移後のカウント手段
４の状態については、カウント値、「停止」状態とも保
持されるものである。
【００７１】図３に示すように、第１の選択手段１は、
第１〜４サイクルにおいて、カウント値'00'（「０」）
を入力されるので、この間単位入力データ(0) であるbi
t 0〜bit 7 を選択し、従って、この間の８ビット入力
ビット連続数検出手段３の出力は単位入力データbit 0
〜 bit 7に基づく単位ビット連続数となっている。(A)
の場合はbit 1 〜bit 8 のいずれかがbit 0 と異なるの
で、bit 9 から下位を調べる必要はなく、８ビット入力
ビット連続数検出手段３の出力する単位ビット連続数の
値（「０」〜「７」）をそのままビット連続数として用
いることが可能である。２進数として３ビットで表記さ
れる単位ビット連続数は、合算手段９に出力され、合算
手段９は、これを下位として用いて、カウント値である
「０」（'00'）を上位に拡張した形で連接して当該装置
の出力とする。
第１〜４サイクルにおいて、カウント値'00'（「０」）
を入力されるので、この間単位入力データ(0) であるbi
t 0〜bit 7 を選択し、従って、この間の８ビット入力
ビット連続数検出手段３の出力は単位入力データbit 0
〜 bit 7に基づく単位ビット連続数となっている。(A)
の場合はbit 1 〜bit 8 のいずれかがbit 0 と異なるの
で、bit 9 から下位を調べる必要はなく、８ビット入力
ビット連続数検出手段３の出力する単位ビット連続数の
値（「０」〜「７」）をそのままビット連続数として用
いることが可能である。２進数として３ビットで表記さ
れる単位ビット連続数は、合算手段９に出力され、合算
手段９は、これを下位として用いて、カウント値である
「０」（'00'）を上位に拡張した形で連接して当該装置
の出力とする。
【００７２】図７は、(A) の場合に、第１サイクルにお
いてカウント値'00'が出力されてこれが第２〜第４サイ
クルにおいて維持されることと、第１サイクルにおいて
当該ビット連続数検出装置の出力が、正しい'00###'
（### は８ビット入力ビット連続数検出手段３の出力す
る３ビットの単位ビット連続数の値）となり、これが第
２〜第４サイクルにおいて維持されることを示してい
る。なお、(A) 〜(D) のいずれについても、処理要求の
波形変化については後述する。
いてカウント値'00'が出力されてこれが第２〜第４サイ
クルにおいて維持されることと、第１サイクルにおいて
当該ビット連続数検出装置の出力が、正しい'00###'
（### は８ビット入力ビット連続数検出手段３の出力す
る３ビットの単位ビット連続数の値）となり、これが第
２〜第４サイクルにおいて維持されることを示してい
る。なお、(A) 〜(D) のいずれについても、処理要求の
波形変化については後述する。
【００７３】(B) の場合：第１サイクルは(A) と同様で
あり、図３において第１の選択手段１は単位入力データ
(0) であるbit 0 〜bit 7 を選択し、第２の選択手段２
はbit 8 を選択している。(B) の場合はbit 1 〜bit 7
はbit 0 と等しいので、８ビット入力ビット連続数検出
手段３の出力は「７」、第２の判定手段７の出力する第
２の比較信号は「一致」を示す値'0' となる。またbit
8 もbit 0 と等しいので第１の判定手段６の出力の第１
の比較信号は「一致」を示す値'0' となる。
あり、図３において第１の選択手段１は単位入力データ
(0) であるbit 0 〜bit 7 を選択し、第２の選択手段２
はbit 8 を選択している。(B) の場合はbit 1 〜bit 7
はbit 0 と等しいので、８ビット入力ビット連続数検出
手段３の出力は「７」、第２の判定手段７の出力する第
２の比較信号は「一致」を示す値'0' となる。またbit
8 もbit 0 と等しいので第１の判定手段６の出力の第１
の比較信号は「一致」を示す値'0' となる。
【００７４】このことから、第１サイクルではカウント
手段４に停止要求は入力されず、カウント手段４は、カ
ウント値が'00'であり動作値が「動作」の状態であるの
で、図５において内部の論理和回路１５１の出力は'0'
になる。従って、選択手段１３１、及び１３２はカウン
ト値'00'を排他的論理和回路１１１と論理反転回路１２
１によりインクリメントした値'01'を選択する。このこ
とにより、第２サイクルにおいては、図６(b) に示すよ
うに、カウント値'00'で動作値が「動作」の状態から、
カウント値が'01'で動作値「動作」の状態に遷移する事
になり、カウント動作におけるインクリメントがなされ
る。第２サイクルではカウント値が'01'となっているた
め、図３に示す第１の選択手段１はbit 8 〜 bit 15 を
選択し、第２の選択手段２はbit 16を選択する。
手段４に停止要求は入力されず、カウント手段４は、カ
ウント値が'00'であり動作値が「動作」の状態であるの
で、図５において内部の論理和回路１５１の出力は'0'
になる。従って、選択手段１３１、及び１３２はカウン
ト値'00'を排他的論理和回路１１１と論理反転回路１２
１によりインクリメントした値'01'を選択する。このこ
とにより、第２サイクルにおいては、図６(b) に示すよ
うに、カウント値'00'で動作値が「動作」の状態から、
カウント値が'01'で動作値「動作」の状態に遷移する事
になり、カウント動作におけるインクリメントがなされ
る。第２サイクルではカウント値が'01'となっているた
め、図３に示す第１の選択手段１はbit 8 〜 bit 15 を
選択し、第２の選択手段２はbit 16を選択する。
【００７５】(B) の場合は bit 9〜 bit 16 に bit0 と
異なるビットがあるので、(A) の場合と同様に、第１の
選択手段１の出力、または第２の選択手段２の出力に b
it0( = bit 8)と異なるビットが必ず含まれていること
になる。従って、(A) の第１サイクルの場合と同様、第
１の比較信号か第２の比較信号のいずれかは、第２サイ
クルにおいて不一致を示す値'1' となって出力されるこ
ととなる。このことにより、第２サイクルにおいて、カ
ウント手段４に停止要求８が入力されるので、図５にお
いて、内部の論理和回路１５１の出力が'1' になり、選
択手段１３１、及び１３２は以前の値をそのまま選択し
て出力する。
異なるビットがあるので、(A) の場合と同様に、第１の
選択手段１の出力、または第２の選択手段２の出力に b
it0( = bit 8)と異なるビットが必ず含まれていること
になる。従って、(A) の第１サイクルの場合と同様、第
１の比較信号か第２の比較信号のいずれかは、第２サイ
クルにおいて不一致を示す値'1' となって出力されるこ
ととなる。このことにより、第２サイクルにおいて、カ
ウント手段４に停止要求８が入力されるので、図５にお
いて、内部の論理和回路１５１の出力が'1' になり、選
択手段１３１、及び１３２は以前の値をそのまま選択し
て出力する。
【００７６】第３サイクルにおいては、カウント手段４
の状態はカウント値は'01'のままで動作値が「停止」の
状態に遷移する。停止状態に遷移することによって、図
５の論理和回路１５１の出力が'1' になるため、(A) の
場合の第３〜第４サイクルと同様に、第４サイクルで
は、カウント値'01'、動作値「停止」の状態を保持する
ことになる。すなわち、図６(b) に示すように、状態は
遷移する。
の状態はカウント値は'01'のままで動作値が「停止」の
状態に遷移する。停止状態に遷移することによって、図
５の論理和回路１５１の出力が'1' になるため、(A) の
場合の第３〜第４サイクルと同様に、第４サイクルで
は、カウント値'01'、動作値「停止」の状態を保持する
ことになる。すなわち、図６(b) に示すように、状態は
遷移する。
【００７７】図３に示す第１の選択手段は、第２〜４サ
イクルにおいて、カウント値'01'（「１」）を入力され
るので、単位入力データ(A) であるbit 8 〜 bit 15 を
選択し、８ビット入力ビット連続数検出手段３の出力は
bit 8〜 bit 15 に基づいた単位ビット連続数となって
いる。
イクルにおいて、カウント値'01'（「１」）を入力され
るので、単位入力データ(A) であるbit 8 〜 bit 15 を
選択し、８ビット入力ビット連続数検出手段３の出力は
bit 8〜 bit 15 に基づいた単位ビット連続数となって
いる。
【００７８】(B) の場合は、第１サイクルにおいては停
止要求が発生しなかったことで確認されるように、bit
0 〜bit 8 は等しいので、bit 0 〜bit 7 の８ビットを
取り除いた部分について調べ、その結果に「８」を加え
ることで正しい結果が得られる。また、第２サイクルに
停止要求が発生することが示すように、bit 9 〜 bit16
のいずれかが必ず bit 0 ( = bit 8) と異なるので、b
it 16より下位を調べる必要はない。
止要求が発生しなかったことで確認されるように、bit
0 〜bit 8 は等しいので、bit 0 〜bit 7 の８ビットを
取り除いた部分について調べ、その結果に「８」を加え
ることで正しい結果が得られる。また、第２サイクルに
停止要求が発生することが示すように、bit 9 〜 bit16
のいずれかが必ず bit 0 ( = bit 8) と異なるので、b
it 16より下位を調べる必要はない。
【００７９】以上のことから、この場合には、８ビット
入力ビット連続数検出手段３の出力する単位ビット連続
数に「８」を加えて、本実施の形態１によるビット連続
数検出装置の出力として用いることが可能である。８ビ
ット入力ビット連続数検出手段３の出力は、合算手段９
に出力され、合算手段９は、これを下位として用いて、
上位にはカウント手段４が出力するカウント値'01'（'0
1000' は「８」）を連接して、当該装置の出力であるビ
ット連続数とする。
入力ビット連続数検出手段３の出力する単位ビット連続
数に「８」を加えて、本実施の形態１によるビット連続
数検出装置の出力として用いることが可能である。８ビ
ット入力ビット連続数検出手段３の出力は、合算手段９
に出力され、合算手段９は、これを下位として用いて、
上位にはカウント手段４が出力するカウント値'01'（'0
1000' は「８」）を連接して、当該装置の出力であるビ
ット連続数とする。
【００８０】図８は、(B) の場合、第２サイクルにおい
てカウント値'01'が出力されてこれが第３〜第４サイク
ルにおいて維持されることと、第２サイクルにおいて当
該ビット連続数検出装置の出力が、正しい'01###' （##
# は８ビット入力ビット連続数検出手段３の出力する３
ビットの単位ビット連続数の値）となり、これが第３〜
第４サイクルにおいて維持されることを示している。
てカウント値'01'が出力されてこれが第３〜第４サイク
ルにおいて維持されることと、第２サイクルにおいて当
該ビット連続数検出装置の出力が、正しい'01###' （##
# は８ビット入力ビット連続数検出手段３の出力する３
ビットの単位ビット連続数の値）となり、これが第３〜
第４サイクルにおいて維持されることを示している。
【００８１】(C) の場合：第１サイクルは(A) と同様で
あり、第１の選択手段１はbit 0 〜bit 7 を選択し、第
２の選択手段２はbit 8 を選択している。(B) と同様
に、第１サイクルではカウント手段４には停止要求が入
力されず、第２サイクルにはカウント動作のインクリメ
ントが行われて、カウント値が'01'で動作値が「動作」
の状態に遷移する。そして、この場合には、第２サイク
ルも同様にカウント手段４には停止要求が入力されず、
続く第３サイクルにもインクリメントが行われ、図６
(b) に示すようにカウント値が'10'の動作状態に遷移す
る。第３サイクルではカウント値が'10'（「２」）とな
っているため、図３に示す第１の選択手段１は単位入力
データ(C) である bit 16 〜 bit 23 を選択し、第２の
選択手段２は bit 24 を選択する。
あり、第１の選択手段１はbit 0 〜bit 7 を選択し、第
２の選択手段２はbit 8 を選択している。(B) と同様
に、第１サイクルではカウント手段４には停止要求が入
力されず、第２サイクルにはカウント動作のインクリメ
ントが行われて、カウント値が'01'で動作値が「動作」
の状態に遷移する。そして、この場合には、第２サイク
ルも同様にカウント手段４には停止要求が入力されず、
続く第３サイクルにもインクリメントが行われ、図６
(b) に示すようにカウント値が'10'の動作状態に遷移す
る。第３サイクルではカウント値が'10'（「２」）とな
っているため、図３に示す第１の選択手段１は単位入力
データ(C) である bit 16 〜 bit 23 を選択し、第２の
選択手段２は bit 24 を選択する。
【００８２】(C) の場合は bit 17 〜 bit 24 に bit0
と異なるビットがあるので、(A) の第１サイクル、及び
(B) の第２サイクルの場合と同様、第１の比較信号か第
２の比較信号のどちらかは第３サイクルにおいて、必ず
不一致を示す値'1' となる。よって、(A) 及び(B) と同
様に、第４サイクルには、図６(b) に示すようにカウン
ト値は'10'のままで動作値が「停止」の状態に遷移す
る。
と異なるビットがあるので、(A) の第１サイクル、及び
(B) の第２サイクルの場合と同様、第１の比較信号か第
２の比較信号のどちらかは第３サイクルにおいて、必ず
不一致を示す値'1' となる。よって、(A) 及び(B) と同
様に、第４サイクルには、図６(b) に示すようにカウン
ト値は'10'のままで動作値が「停止」の状態に遷移す
る。
【００８３】第１の選択手段は、第３〜４サイクルにお
いて、カウント値'01'（「３」）を入力されるので、単
位入力データ(C) bit 17 〜 bit 23 を選択し、８ビッ
ト入力ビット連続数検出手段３の出力は bit 17 〜 bit
23 に基づく単位ビット連続数となっている。
いて、カウント値'01'（「３」）を入力されるので、単
位入力データ(C) bit 17 〜 bit 23 を選択し、８ビッ
ト入力ビット連続数検出手段３の出力は bit 17 〜 bit
23 に基づく単位ビット連続数となっている。
【００８４】(C) の場合は、第１〜第２サイクルにおい
ては停止要求が発生しなかったことで確認されるよう
に、 bit 0〜bit 16は等しいので、bit 0 〜bit 15の１
６ビットを取り除いた部分について調べ、その結果に
「１６」を加えることで正しい結果が得られる。また、
第３サイクルに停止要求が発生することが示すように、
bit 17 〜 bit 24 のいずれかが必ず bit 0 ( = bit
8) と異なるので、bit 24より下位を調べる必要はな
い。
ては停止要求が発生しなかったことで確認されるよう
に、 bit 0〜bit 16は等しいので、bit 0 〜bit 15の１
６ビットを取り除いた部分について調べ、その結果に
「１６」を加えることで正しい結果が得られる。また、
第３サイクルに停止要求が発生することが示すように、
bit 17 〜 bit 24 のいずれかが必ず bit 0 ( = bit
8) と異なるので、bit 24より下位を調べる必要はな
い。
【００８５】以上のことから、この場合には、単位ビッ
ト連続数の値に「１６」を加えて、本実施の形態１によ
るビット連続数検出装置の出力として用いることが可能
である。８ビット入力ビット連続数検出手段３の出力す
る単位ビット連続数は、合算手段９に出力され、合算手
段９は、これを下位として用いて、上位にはカウント手
段４が出力するカウント値'10'（'10000' は「１６」）
を連接して、当該装置の出力であるビット連続数とす
る。
ト連続数の値に「１６」を加えて、本実施の形態１によ
るビット連続数検出装置の出力として用いることが可能
である。８ビット入力ビット連続数検出手段３の出力す
る単位ビット連続数は、合算手段９に出力され、合算手
段９は、これを下位として用いて、上位にはカウント手
段４が出力するカウント値'10'（'10000' は「１６」）
を連接して、当該装置の出力であるビット連続数とす
る。
【００８６】図９は、(C) の場合、第３サイクルにおい
てカウント値'10'が出力されてこれが第４サイクルにお
いても維持されることと、第３サイクルにおいて当該ビ
ット連続数検出装置の出力が、正しい'10###' （### は
８ビット入力ビット連続数検出手段３の出力する３ビッ
トの値）となり、これが第４サイクルにおいても維持さ
れることを示している。
てカウント値'10'が出力されてこれが第４サイクルにお
いても維持されることと、第３サイクルにおいて当該ビ
ット連続数検出装置の出力が、正しい'10###' （### は
８ビット入力ビット連続数検出手段３の出力する３ビッ
トの値）となり、これが第４サイクルにおいても維持さ
れることを示している。
【００８７】(D) の場合：第１〜第２サイクルにおいて
は(C) の場合と同様の動作となる。そして、この場合に
は、第３サイクルも同様にカウント手段４には停止要求
が入力されず、続く第４サイクルには、図６(b) に示す
ようにカウント値が'11'で動作値「動作」の状態に遷移
する。第４サイクルではカウント値が'11'（「３」）と
なっているため、図３において、第１の選択手段１は単
位入力(C) である bit 24 〜 bit 31 を選択し、第２の
選択手段２は'0' を選択する。
は(C) の場合と同様の動作となる。そして、この場合に
は、第３サイクルも同様にカウント手段４には停止要求
が入力されず、続く第４サイクルには、図６(b) に示す
ようにカウント値が'11'で動作値「動作」の状態に遷移
する。第４サイクルではカウント値が'11'（「３」）と
なっているため、図３において、第１の選択手段１は単
位入力(C) である bit 24 〜 bit 31 を選択し、第２の
選択手段２は'0' を選択する。
【００８８】カウント手段４においてカウント値が'11'
となった場合、図５における論理積回路１４４の出力の
値が'1' となり、停止要求と同様の作用を持つので、カ
ウント手段４の状態は、カウント値'11'で動作値「停
止」に遷移し、以後は処理要求が発生しない限り、図６
(b) に示すように、カウント値は'11'で動作値が「停
止」の状態を保持することとなる。
となった場合、図５における論理積回路１４４の出力の
値が'1' となり、停止要求と同様の作用を持つので、カ
ウント手段４の状態は、カウント値'11'で動作値「停
止」に遷移し、以後は処理要求が発生しない限り、図６
(b) に示すように、カウント値は'11'で動作値が「停
止」の状態を保持することとなる。
【００８９】(D) の場合は、第１〜第３サイクルにおい
ては停止要求が発生しなかったことで確認されるよう
に、 bit 0〜bit 24は等しいので、bit 0 〜bit 23の１
６ビットを取り除いた部分について調べ、その結果に
「２４」を加えることで正しい結果が得られる。
ては停止要求が発生しなかったことで確認されるよう
に、 bit 0〜bit 24は等しいので、bit 0 〜bit 23の１
６ビットを取り除いた部分について調べ、その結果に
「２４」を加えることで正しい結果が得られる。
【００９０】従って、この場合には、単位ビット連続数
の値に「２４」を加えて、本実施の形態１によるビット
連続数検出装置の出力として用いることが可能である。
８ビット入力ビット連続数検出手段３の出力する単位ビ
ット連続数は、合算手段９に出力され、合算手段９は、
これを下位として用いて、上位にはカウント手段４が出
力するカウント値'11'（'11000' は「２４」）を連接し
て、当該装置の出力であるビット連続数とする。
の値に「２４」を加えて、本実施の形態１によるビット
連続数検出装置の出力として用いることが可能である。
８ビット入力ビット連続数検出手段３の出力する単位ビ
ット連続数は、合算手段９に出力され、合算手段９は、
これを下位として用いて、上位にはカウント手段４が出
力するカウント値'11'（'11000' は「２４」）を連接し
て、当該装置の出力であるビット連続数とする。
【００９１】図１０は、(D) の場合、第４サイクルにお
いてカウント値'11'が出力されることと、第４サイクル
において当該ビット連続数検出装置の出力が、正しい'1
1###' （### は８ビット入力ビット連続数検出手段３の
出力する３ビットの値）となることを示している。
いてカウント値'11'が出力されることと、第４サイクル
において当該ビット連続数検出装置の出力が、正しい'1
1###' （### は８ビット入力ビット連続数検出手段３の
出力する３ビットの値）となることを示している。
【００９２】(A) 〜(D) のいずれの場合にも、第４サイ
クルには必ず内部の論理和回路１５１（図５）の出力の
値は'1' となるので、第４サイクル以降新たな処理要求
が生じるまで、停止状態に遷移してその状態を続けるこ
とになる。また、カウント値は初めて停止状態に遷移し
た時の値が保持される。
クルには必ず内部の論理和回路１５１（図５）の出力の
値は'1' となるので、第４サイクル以降新たな処理要求
が生じるまで、停止状態に遷移してその状態を続けるこ
とになる。また、カウント値は初めて停止状態に遷移し
た時の値が保持される。
【００９３】以上のように、本実施の形態１によるビッ
ト連続数検出装置によって、４サイクルで３２ビットデ
ータのビット連続数の計算を行なうことができる。しか
し、上述のように、データが(A) 〜(C) であった場合に
は、第１〜３サイクルにおいて、正しいビット連続数が
出力されることとなるので、このことを利用して全体的
に処理時間を短縮することも可能である。
ト連続数検出装置によって、４サイクルで３２ビットデ
ータのビット連続数の計算を行なうことができる。しか
し、上述のように、データが(A) 〜(C) であった場合に
は、第１〜３サイクルにおいて、正しいビット連続数が
出力されることとなるので、このことを利用して全体的
に処理時間を短縮することも可能である。
【００９４】図２に示すように、浮動小数点演算装置１
２０の演算処理制御装置１２１は、処理要求と３２ビッ
トデータとをビット連続数検出装置１２３に入力し、カ
ウント停止を示す信号と、ビット連続数とをビット連続
数検出装置１２３の出力として取得する。前述のよう
に、演算処理制御装置１２１は、第１〜第３サイクルに
おいて処理要求信号として「要求がない」ことを示す'
0' を出力するものとしている。しかし、この設定を変
更し、カウントの停止を示す信号を入力されたならば、
処理要求として「要求がある」旨を示す'1' を出力する
こととする設定も可能である。そして、次に当該ビット
連続数検出装置１２３が処理すべき対象であるデータを
入力して処理させることにより、浮動小数点演算装置１
２０全体としての、装置資源を活用した処理の効率化・
迅速化を図ることができる。
２０の演算処理制御装置１２１は、処理要求と３２ビッ
トデータとをビット連続数検出装置１２３に入力し、カ
ウント停止を示す信号と、ビット連続数とをビット連続
数検出装置１２３の出力として取得する。前述のよう
に、演算処理制御装置１２１は、第１〜第３サイクルに
おいて処理要求信号として「要求がない」ことを示す'
0' を出力するものとしている。しかし、この設定を変
更し、カウントの停止を示す信号を入力されたならば、
処理要求として「要求がある」旨を示す'1' を出力する
こととする設定も可能である。そして、次に当該ビット
連続数検出装置１２３が処理すべき対象であるデータを
入力して処理させることにより、浮動小数点演算装置１
２０全体としての、装置資源を活用した処理の効率化・
迅速化を図ることができる。
【００９５】図７〜１０において処理要求の波形変化は
上記のことを示すものである。時間短縮がない場合、前
述のように第１〜第３サイクルにおいて、'0' であり、
第４サイクルについては、次の第０サイクルと重複して
いる場合には'1' となり得るものである。これに対し
て、時間短縮を行う場合、すなわち上記のような処理要
求信号を出力するものとした場合、図示するようにデー
タが(A) 〜(C) である場合には、時間短縮の効果が得ら
れる。このように時間短縮の度合いはデータによって異
なり、また、データが(D) である場合には短縮は図れな
いこととなるが、上述のように、図２に示す浮動小数点
演算装置１２０として、平均的に時間短縮の効果がある
ことから、全体のパフォーマンス向上を図ることが可能
である。
上記のことを示すものである。時間短縮がない場合、前
述のように第１〜第３サイクルにおいて、'0' であり、
第４サイクルについては、次の第０サイクルと重複して
いる場合には'1' となり得るものである。これに対し
て、時間短縮を行う場合、すなわち上記のような処理要
求信号を出力するものとした場合、図示するようにデー
タが(A) 〜(C) である場合には、時間短縮の効果が得ら
れる。このように時間短縮の度合いはデータによって異
なり、また、データが(D) である場合には短縮は図れな
いこととなるが、上述のように、図２に示す浮動小数点
演算装置１２０として、平均的に時間短縮の効果がある
ことから、全体のパフォーマンス向上を図ることが可能
である。
【００９６】以下に、本実施の形態１によるビット連続
数検出装置について、従来の技術によるビット連続数検
出との比較を行う。ビット連続数の検出については、処
理の迅速性と、回路規模の大きさとが問題となる。
数検出装置について、従来の技術によるビット連続数検
出との比較を行う。ビット連続数の検出については、処
理の迅速性と、回路規模の大きさとが問題となる。
【００９７】従来の技術の第１の例に示した、Ａのソフ
トウェア的処理による場合、基本的には例えば３２ビッ
トデータの処理を行うためには最悪３２サイクルを要す
るものであって、従来の技術で述べたように、ハードウ
ェア的コストは低いものの、処理が迅速であるとは言え
ない。これに対して本実施の形態１の装置では、短縮を
行わない場合にも４サイクルで処理が可能である。
トウェア的処理による場合、基本的には例えば３２ビッ
トデータの処理を行うためには最悪３２サイクルを要す
るものであって、従来の技術で述べたように、ハードウ
ェア的コストは低いものの、処理が迅速であるとは言え
ない。これに対して本実施の形態１の装置では、短縮を
行わない場合にも４サイクルで処理が可能である。
【００９８】しかし、Ａによる場合は、他の演算機能を
持ち合わせた汎用的な計算機において、ソフトウェア的
に処理を行なうものであって、１サイクルに要する時間
は他の要因も含めて決定されるので、かかる計算機にお
いて、本実施の形態１と同等の迅速さで処理を行うこと
も不可能ではない。すなわち、１サイクルに要する時間
を、本実施の形態１による装置の１／８とすることがで
きるならば、処理の迅速性について同等のものとなり得
る。しかし、そのためには、他の計算機能を簡素化する
ことが必要であり、それゆえ、他の演算処理についても
ソフトウェア的に分解して処理する必要が生じるため、
設計工数の増大を招くこととなり、ハードウェア的コス
トの低さという利点を損なう事態にもなり得る。また、
処理の迅速性が得られたとしても、他の処理についての
影響等を考慮すると、全体的な性能の劣化を招く危険を
含んでいることとなり、容易に行えるとは限らない。従
って、従来の技術においてＢとの比較で言及したよう
に、一般的に、Ａのようなソフトウェアによる場合に
は、処理の迅速性はあまり期待できるものではない。
持ち合わせた汎用的な計算機において、ソフトウェア的
に処理を行なうものであって、１サイクルに要する時間
は他の要因も含めて決定されるので、かかる計算機にお
いて、本実施の形態１と同等の迅速さで処理を行うこと
も不可能ではない。すなわち、１サイクルに要する時間
を、本実施の形態１による装置の１／８とすることがで
きるならば、処理の迅速性について同等のものとなり得
る。しかし、そのためには、他の計算機能を簡素化する
ことが必要であり、それゆえ、他の演算処理についても
ソフトウェア的に分解して処理する必要が生じるため、
設計工数の増大を招くこととなり、ハードウェア的コス
トの低さという利点を損なう事態にもなり得る。また、
処理の迅速性が得られたとしても、他の処理についての
影響等を考慮すると、全体的な性能の劣化を招く危険を
含んでいることとなり、容易に行えるとは限らない。従
って、従来の技術においてＢとの比較で言及したよう
に、一般的に、Ａのようなソフトウェアによる場合に
は、処理の迅速性はあまり期待できるものではない。
【００９９】次に、従来の技術の第２、及び第３の例に
示した、Ｂの専用回路を用いる場合との比較では、Ｂの
場合は、３２ビットデータの処理を１サイクルで行なう
ものであり、本実施の形態１において、時間短縮を図ら
ない場合の４サイクルと比較して１／４となり、サイク
ル数に関しては従来技術による専用回路の方が高速であ
ると言い得る。
示した、Ｂの専用回路を用いる場合との比較では、Ｂの
場合は、３２ビットデータの処理を１サイクルで行なう
ものであり、本実施の形態１において、時間短縮を図ら
ない場合の４サイクルと比較して１／４となり、サイク
ル数に関しては従来技術による専用回路の方が高速であ
ると言い得る。
【０１００】ただし、専用回路の実現方法にもよって、
１サイクル当たりの時間に依存する処理の迅速性と、回
路個数で表わされる回路規模とは異なるので、以下に従
来の技術に示したＢ−１、及びＢ−２の場合と、本実施
の形態１とについて、処理の迅速性を示す１サイクルの
時間と、回路規模を示すハードウェア量とについての比
較を行う。ここで、比較は、１サイクルの時間を決める
要因である論理回路の段数と、ハードウェア量を決める
要因である論理回路の数とについての評価によって行う
ものとする。もっとも、実際には、論理回路を実現する
トランジスタのサイズや配線の長さ等、様々な要因によ
って１サイクルの時間／ハードウェア量は影響を受ける
が、ここでは簡単のため、以下の仮定に基づいて評価を
行うこととする。
１サイクル当たりの時間に依存する処理の迅速性と、回
路個数で表わされる回路規模とは異なるので、以下に従
来の技術に示したＢ−１、及びＢ−２の場合と、本実施
の形態１とについて、処理の迅速性を示す１サイクルの
時間と、回路規模を示すハードウェア量とについての比
較を行う。ここで、比較は、１サイクルの時間を決める
要因である論理回路の段数と、ハードウェア量を決める
要因である論理回路の数とについての評価によって行う
ものとする。もっとも、実際には、論理回路を実現する
トランジスタのサイズや配線の長さ等、様々な要因によ
って１サイクルの時間／ハードウェア量は影響を受ける
が、ここでは簡単のため、以下の仮定に基づいて評価を
行うこととする。
【０１０１】・配線の長さ、分岐数は評価しない。
・論理反転回路は１段、１／２個とする。
・２入力論理積回路、論理和回路は１段、１個とする
（論理回路の数の基準）。 ・２入力排他的論理和回路は２段、２個とする（反転出
力の場合も同様）。 ・８入力までの論理積回路、論理和回路は１段、（入力
数−１）個とする。 ・D-FFは段数は評価せず、３個とする（本実施例の
み）。 ・選択器の場合、段数はデータ入力より２段、選択入力
より３段とする。 ・8 bit 4 入力選択器（図３(a) の１０）は６０個とす
る。 ・1 bit 4 入力選択器（図３(b) の１１）は８個とす
る。 ・31 bit 2入力選択器（図１７の６０２、図１９の８０
２）は９４個とする。 ・1 bit 2 入力選択器２つ（図５の１３１、１３２）は
まとめて７個とする。 ・本実施の形態１によるビット連続数検出装置では、カ
ウント手段４の D-FF の出力から、カウント手段４への
入力までの経路の段数を評価する。
（論理回路の数の基準）。 ・２入力排他的論理和回路は２段、２個とする（反転出
力の場合も同様）。 ・８入力までの論理積回路、論理和回路は１段、（入力
数−１）個とする。 ・D-FFは段数は評価せず、３個とする（本実施例の
み）。 ・選択器の場合、段数はデータ入力より２段、選択入力
より３段とする。 ・8 bit 4 入力選択器（図３(a) の１０）は６０個とす
る。 ・1 bit 4 入力選択器（図３(b) の１１）は８個とす
る。 ・31 bit 2入力選択器（図１７の６０２、図１９の８０
２）は９４個とする。 ・1 bit 2 入力選択器２つ（図５の１３１、１３２）は
まとめて７個とする。 ・本実施の形態１によるビット連続数検出装置では、カ
ウント手段４の D-FF の出力から、カウント手段４への
入力までの経路の段数を評価する。
【０１０２】上記の仮定に基づき、Ｂ−１（図１７〜１
８）、Ｂ−２（図１９〜２０）、及び本実施の形態１に
よるビット連続数検出装置の回路につき、最長経路とな
る場合の段数と、論理回路の個数とを計算すると、以下
のようになる。
８）、Ｂ−２（図１９〜２０）、及び本実施の形態１に
よるビット連続数検出装置の回路につき、最長経路とな
る場合の段数と、論理回路の個数とを計算すると、以下
のようになる。
【０１０３】Ｂ−１では、最長の経路は入力（図１７の
IN 1 ）〜論理反転回路（同図６０１のbit1）〜選択器
（同図６０２のbit1）〜論理反転回路（同図６０３）〜
２入力論理積回路の連鎖（同図６０４〜図１８の６３
３）〜８入力論理和回路（図１８の６３４）〜２入力論
理和回路（図１７の６３５）〜出力（図１７のOUT 4 ）
であり３６段である。一方、論理回路の個数は２３０個
となる。
IN 1 ）〜論理反転回路（同図６０１のbit1）〜選択器
（同図６０２のbit1）〜論理反転回路（同図６０３）〜
２入力論理積回路の連鎖（同図６０４〜図１８の６３
３）〜８入力論理和回路（図１８の６３４）〜２入力論
理和回路（図１７の６３５）〜出力（図１７のOUT 4 ）
であり３６段である。一方、論理回路の個数は２３０個
となる。
【０１０４】Ｂ−２では、最長の経路は入力（図１９の
IN 1 ）〜論理反転回路（同図８０１のbit1）〜選択器
（同図８０２のbit1）〜２入力の論理和回路の連鎖（同
図８０３〜８０６〜図２０の８０７）〜２入力排他的論
理和回路（図２０の８０８）〜８入力論理和回路（同図
８０９）〜２入力論理和回路（図１９の８１０）〜出力
（同図OUT 4 ）であり１２段である。又、論理回路の個
数は２８８個となる。
IN 1 ）〜論理反転回路（同図８０１のbit1）〜選択器
（同図８０２のbit1）〜２入力の論理和回路の連鎖（同
図８０３〜８０６〜図２０の８０７）〜２入力排他的論
理和回路（図２０の８０８）〜８入力論理和回路（同図
８０９）〜２入力論理和回路（図１９の８１０）〜出力
（同図OUT 4 ）であり１２段である。又、論理回路の個
数は２８８個となる。
【０１０５】本実施の形態１による装置では、最長の経
路はカウント値（図５の１０１〜図１の５）〜第１の選
択手段（図１の１）〜論理反転回路（図４の５１）〜２
入力論理積回路の連鎖（同図２８〜３４）〜２入力論理
和回路（同図６７）〜論理反転回路（同図５９）〜４入
力論理和回路（図５の１５１）〜1bit2 入力選択器（同
図１３１）〜２入力論理積回路（同図１４１）であり１
８段である。又、論理回路の個数は１３４個と１／２と
なる。
路はカウント値（図５の１０１〜図１の５）〜第１の選
択手段（図１の１）〜論理反転回路（図４の５１）〜２
入力論理積回路の連鎖（同図２８〜３４）〜２入力論理
和回路（同図６７）〜論理反転回路（同図５９）〜４入
力論理和回路（図５の１５１）〜1bit2 入力選択器（同
図１３１）〜２入力論理積回路（同図１４１）であり１
８段である。又、論理回路の個数は１３４個と１／２と
なる。
【０１０６】上記のように本実施の形態１によるビット
連続数検出装置では、Ｂ−１の例に比べて回路の段数が
半分であり、Ｂ−２の例に比べて論理回路の個数がほぼ
半分となる。前述のように４サイクルを要するため、１
サイクルの時間が段数に比例するとすれば、本実施の形
態１による装置では、計算時間としてはＢ−１の２倍、
Ｂ−２の６倍を要することとはなるが、回路規模が小さ
く、設計が容易でコスト低減や装置の小型化を図り得る
利点を有し、計算手段の実現方法の選択枝を与えるもの
となる。
連続数検出装置では、Ｂ−１の例に比べて回路の段数が
半分であり、Ｂ−２の例に比べて論理回路の個数がほぼ
半分となる。前述のように４サイクルを要するため、１
サイクルの時間が段数に比例するとすれば、本実施の形
態１による装置では、計算時間としてはＢ−１の２倍、
Ｂ−２の６倍を要することとはなるが、回路規模が小さ
く、設計が容易でコスト低減や装置の小型化を図り得る
利点を有し、計算手段の実現方法の選択枝を与えるもの
となる。
【０１０７】このように、本実施の形態１によるビット
連続数検出装置によれば、n=32 bitの入力データに対
し、カウント手段４、第２の選択手段２、第１の判定手
段６、及び第２の判定手段７によるカウント値を用いた
制御により、第１の選択手段１が選択したm=8 bit ごと
に、８ビット入力ビット連続数検出手段３により単位ビ
ット連続数を検出し、合算手段９において、上記検出し
た単位ビット連続数を用いてビット連続数を取得するの
で、効率的なビット連続数検出処理を実現し、回路規模
を増大することなく、迅速な処理を行って、浮動小数点
演算における正規化に必要なビット連続数検出を行うこ
とが可能となる。
連続数検出装置によれば、n=32 bitの入力データに対
し、カウント手段４、第２の選択手段２、第１の判定手
段６、及び第２の判定手段７によるカウント値を用いた
制御により、第１の選択手段１が選択したm=8 bit ごと
に、８ビット入力ビット連続数検出手段３により単位ビ
ット連続数を検出し、合算手段９において、上記検出し
た単位ビット連続数を用いてビット連続数を取得するの
で、効率的なビット連続数検出処理を実現し、回路規模
を増大することなく、迅速な処理を行って、浮動小数点
演算における正規化に必要なビット連続数検出を行うこ
とが可能となる。
【０１０８】また、単位ビット数ごとの処理を行うにあ
たり、単位ビット数を、 m = ( 2の3乗 ) = 8とするこ
とにより、合算手段９としては、特に乗算器や加算器を
設けずに桁位置を合わせて接続する連接の処理だけで、
容易にビット連続数生成の処理を実現し、処理の効率化
と回路規模の小型化とに寄与している。また、カウント
手段４がカウントの停止を示す信号を出力するものとし
たことで、無駄なサイクルを省いて処理を実行すること
ができ、浮動小数点演算装置、すなわちディジタル計算
機として、全体的な処理効率の向上が得られる。
たり、単位ビット数を、 m = ( 2の3乗 ) = 8とするこ
とにより、合算手段９としては、特に乗算器や加算器を
設けずに桁位置を合わせて接続する連接の処理だけで、
容易にビット連続数生成の処理を実現し、処理の効率化
と回路規模の小型化とに寄与している。また、カウント
手段４がカウントの停止を示す信号を出力するものとし
たことで、無駄なサイクルを省いて処理を実行すること
ができ、浮動小数点演算装置、すなわちディジタル計算
機として、全体的な処理効率の向上が得られる。
【０１０９】なお、本実施の形態１によるビット連続数
検出装置では、入力データを３２ビット、単位ビット数
８、単位数２としたものであるが、これは一例であり、
入力データのビット数ｎに対してｎ＝ｋ×ｍを満足させ
るものであれば良い。ただし、単位ビット数ｍについて
は、上記のように２のべき乗となる数値を用いること
が、単位ビット連続数に基づいてビット連続数を求める
処理を簡易にし、処理の効率向上と、回路規模の小型化
の上で望ましいものである。
検出装置では、入力データを３２ビット、単位ビット数
８、単位数２としたものであるが、これは一例であり、
入力データのビット数ｎに対してｎ＝ｋ×ｍを満足させ
るものであれば良い。ただし、単位ビット数ｍについて
は、上記のように２のべき乗となる数値を用いること
が、単位ビット連続数に基づいてビット連続数を求める
処理を簡易にし、処理の効率向上と、回路規模の小型化
の上で望ましいものである。
【０１１０】実施の形態２
本発明の実施の形態２によるビット連続数検出装置は、
ｎビットの入力を、２個のｍビットのデータに分割し
て、ｍビットごとに処理することにより、効率的な検出
処理をするものである。
ｎビットの入力を、２個のｍビットのデータに分割し
て、ｍビットごとに処理することにより、効率的な検出
処理をするものである。
【０１１１】図１１は本発明の実施の形態２によるビッ
ト連続数検出装置の構成を示すブロック図である。図１
１に示すように、本実施の形態２によるビット連続数検
出装置は、選択手段２０１、１６ビット入力ビット連続
数検出手段２０２、カウント手段２０３、第１の判定手
段２０４、第２の判定手段２０５、記憶手段２０６、論
理積手段２０７、接続手段２０８、及び合算手段２０９
から構成されている。
ト連続数検出装置の構成を示すブロック図である。図１
１に示すように、本実施の形態２によるビット連続数検
出装置は、選択手段２０１、１６ビット入力ビット連続
数検出手段２０２、カウント手段２０３、第１の判定手
段２０４、第２の判定手段２０５、記憶手段２０６、論
理積手段２０７、接続手段２０８、及び合算手段２０９
から構成されている。
【０１１２】選択手段２０１は、 16bit 2入力選択器２
１０で構成され、入力される３２ビットのデータに基づ
く単位入力データ、すなわち、上位１６ビット分のデー
タ、又は下位１６ビット分のデータのいずれかを選択す
る。１６ビット入力ビット連続数検出手段２０２は、入
力された１６ビットの単位入力データに対してビット連
続数検出処理を行い、連続するビットの数である単位ビ
ット連続数を取得する。カウント手段２０３は、 D-FF
２１１、及び論理反転回路２１２で構成され、入力され
るクロック信号をカウント信号として用いて、カウント
値を増加させるカウント動作を行い、カウント値を生成
する。第１の判定手段２０４は反転出力の２入力排他的
論理和回路であり、最上位データの値である最上位値
と、単位入力データの単位最上位データの値である単位
最上位値との比較を行い、一致するか否かを示す第１の
比較信号を出力する。第２の判定手段２０５は、１６ビ
ット入力ビット連続数検出手段２０２の検出対象となる
単位入力データの、１６ビットの値が全て一致していた
か否かを示す、第２の比較信号を生成する。記憶手段２
０６は、 Dタイプ透過型ラッチ(D-Latch) ２１３、及び
論理反転回路２１４で構成され、比較信号記憶手段とし
て機能するものであり、第２の判定手段２０５の出力す
る第２の比較信号を記憶し、カウント手段２０３の出力
するカウント値に対応して、上記記憶した第２の比較信
号に基づく記憶比較信号を出力する。論理積手段２０７
は、第１の比較信号、記憶比較信号、及びカウント値に
基づく判定信号を生成する第３の判定手段として機能す
るものであって、上記３者に対して論理積演算を行い、
その演算結果を判定信号として出力する。接続手段２０
８は、論理積手段２０７より出力される判定信号を選択
手段２０１、及び合算手段２０９に入力する。合算手段
２０９は、連接による接続であって、接続手段２０８か
ら入力される判定信号と、１６ビット入力ビット連続数
検出手段２０２から入力される単位ビット連続数とを用
いて、本実施の形態２によるビット連続数検出装置の出
力となるビット連続数を生成する。
１０で構成され、入力される３２ビットのデータに基づ
く単位入力データ、すなわち、上位１６ビット分のデー
タ、又は下位１６ビット分のデータのいずれかを選択す
る。１６ビット入力ビット連続数検出手段２０２は、入
力された１６ビットの単位入力データに対してビット連
続数検出処理を行い、連続するビットの数である単位ビ
ット連続数を取得する。カウント手段２０３は、 D-FF
２１１、及び論理反転回路２１２で構成され、入力され
るクロック信号をカウント信号として用いて、カウント
値を増加させるカウント動作を行い、カウント値を生成
する。第１の判定手段２０４は反転出力の２入力排他的
論理和回路であり、最上位データの値である最上位値
と、単位入力データの単位最上位データの値である単位
最上位値との比較を行い、一致するか否かを示す第１の
比較信号を出力する。第２の判定手段２０５は、１６ビ
ット入力ビット連続数検出手段２０２の検出対象となる
単位入力データの、１６ビットの値が全て一致していた
か否かを示す、第２の比較信号を生成する。記憶手段２
０６は、 Dタイプ透過型ラッチ(D-Latch) ２１３、及び
論理反転回路２１４で構成され、比較信号記憶手段とし
て機能するものであり、第２の判定手段２０５の出力す
る第２の比較信号を記憶し、カウント手段２０３の出力
するカウント値に対応して、上記記憶した第２の比較信
号に基づく記憶比較信号を出力する。論理積手段２０７
は、第１の比較信号、記憶比較信号、及びカウント値に
基づく判定信号を生成する第３の判定手段として機能す
るものであって、上記３者に対して論理積演算を行い、
その演算結果を判定信号として出力する。接続手段２０
８は、論理積手段２０７より出力される判定信号を選択
手段２０１、及び合算手段２０９に入力する。合算手段
２０９は、連接による接続であって、接続手段２０８か
ら入力される判定信号と、１６ビット入力ビット連続数
検出手段２０２から入力される単位ビット連続数とを用
いて、本実施の形態２によるビット連続数検出装置の出
力となるビット連続数を生成する。
【０１１３】図１２は１６ビット入力ビット連続数検出
手段２０２と、第２の判定手段２０５とを、併せて実現
する回路構成を示す図である。図示するように、回路
は、２入力論理積回路、論理反転回路、及び２，５，
７，８入力論理和回路から構成されている。
手段２０２と、第２の判定手段２０５とを、併せて実現
する回路構成を示す図である。図示するように、回路
は、２入力論理積回路、論理反転回路、及び２，５，
７，８入力論理和回路から構成されている。
【０１１４】また、本実施の形態２によるビット連続数
検出装置は、実施の形態１による検出装置と同様に、図
２に示す浮動小数点演算装置において用いられるもので
あり、浮動小数点演算装置１２０の動作は実施の形態１
と同様のものとなる。
検出装置は、実施の形態１による検出装置と同様に、図
２に示す浮動小数点演算装置において用いられるもので
あり、浮動小数点演算装置１２０の動作は実施の形態１
と同様のものとなる。
【０１１５】このように構成される、本実施の形態２に
よるビット連続数検出装置の、３２ビット入力データに
対するビット連続数検出処理における動作を、以下に図
１１〜１２を用いて説明する。
よるビット連続数検出装置の、３２ビット入力データに
対するビット連続数検出処理における動作を、以下に図
１１〜１２を用いて説明する。
【０１１６】実施の形態１による検出装置と同様に、本
実施の形態２によるビット連続数検出装置についても、
３２ビットデータの処理を１回行なう場合、以下の手順
で入力信号が与えられるものとする。処理の開始後１サ
イクルの間は、処理要求を示す信号として値'1' が入力
される。実施の形態１と同様に、このサイクルを第０サ
イクル、続く２サイクルを第１〜第２サイクルと呼ぶ。
第１サイクルの間、処理要求を示す信号の値として'0'
が入力される。そして、実施の形態１における第４サイ
クルと同様に、第２サイクルについては、次のデータの
処理の第０サイクルと重複することが可能であって、こ
の場合には第２サイクルにおいて、処理要求の値'1' が
入力される。又、第１〜第２サイクルの間、処理対象で
ある３２ビットデータは変化することなく入力される。
実施の形態１において、図２を用いて説明したように、
外部にある演算処理制御装置からは、当該ビット連続数
検出装置に対して、上記のように処理要求信号と、入力
データとが入力されるものとする。
実施の形態２によるビット連続数検出装置についても、
３２ビットデータの処理を１回行なう場合、以下の手順
で入力信号が与えられるものとする。処理の開始後１サ
イクルの間は、処理要求を示す信号として値'1' が入力
される。実施の形態１と同様に、このサイクルを第０サ
イクル、続く２サイクルを第１〜第２サイクルと呼ぶ。
第１サイクルの間、処理要求を示す信号の値として'0'
が入力される。そして、実施の形態１における第４サイ
クルと同様に、第２サイクルについては、次のデータの
処理の第０サイクルと重複することが可能であって、こ
の場合には第２サイクルにおいて、処理要求の値'1' が
入力される。又、第１〜第２サイクルの間、処理対象で
ある３２ビットデータは変化することなく入力される。
実施の形態１において、図２を用いて説明したように、
外部にある演算処理制御装置からは、当該ビット連続数
検出装置に対して、上記のように処理要求信号と、入力
データとが入力されるものとする。
【０１１７】カウント手段２０３には処理要求を示す信
号と、カウント信号として用いられるクロック信号とが
入力される。カウント手段２０３は、第０〜第１サイク
ルにおいて、以下のような動作をする。
号と、カウント信号として用いられるクロック信号とが
入力される。カウント手段２０３は、第０〜第１サイク
ルにおいて、以下のような動作をする。
【０１１８】まず、第０サイクルにおいて、処理要求を
示す信号の値が'1' であるため、 D-FF ２１１の入力の
値は'1' である。従って、次の第１サイクルには D-FF
２１１の出力は'1' となり、論理反転回路２１２の出力
すなわちカウント値は'0' となる。第１サイクルにおい
て、処理要求を示す信号の値が'0' であるため、 D-FF
２１１の入力の値は'0' である。従って次の第２サイク
ルには D-FF ２１１の出力は'0' となり、論理反転回路
２１２の出力すなわちカウント値は'1' となる。第０サ
イクル、及び第１サイクルのいずれにおいても、カウン
ト手段２０３は、カウント値を記憶手段２０６と論理積
手段２０７とに出力する。
示す信号の値が'1' であるため、 D-FF ２１１の入力の
値は'1' である。従って、次の第１サイクルには D-FF
２１１の出力は'1' となり、論理反転回路２１２の出力
すなわちカウント値は'0' となる。第１サイクルにおい
て、処理要求を示す信号の値が'0' であるため、 D-FF
２１１の入力の値は'0' である。従って次の第２サイク
ルには D-FF ２１１の出力は'0' となり、論理反転回路
２１２の出力すなわちカウント値は'1' となる。第０サ
イクル、及び第１サイクルのいずれにおいても、カウン
ト手段２０３は、カウント値を記憶手段２０６と論理積
手段２０７とに出力する。
【０１１９】カウント値出力にともない、本実施の形態
２によるビット連続数検出装置の動作は以下のようなも
のとなる。記憶手段２０６においては、カウント値が論
理反転回路２１４を通して D-Latch２１３のゲート入力
に入力される。第１サイクルでは、カウント値は上記の
ように'0' であるので、記憶手段２０６は入力された第
２の判定手段２０５の出力する第２の比較信号をそのま
ま記憶比較信号として出力とする。第２サイクルではカ
ウント値は'1' となるので、記憶手段２０６は、記憶し
ていた直前のサイクルの終了時点での第２の比較信号を
記憶比較信号として出力する。このように、第１、及び
第２サイクルにおいて、記憶比較信号は同じものが出力
されることとなる。記憶比較信号は論理積手段２０７に
出力される。以上の動作は入力データの構成には依存せ
ずに行われる。
２によるビット連続数検出装置の動作は以下のようなも
のとなる。記憶手段２０６においては、カウント値が論
理反転回路２１４を通して D-Latch２１３のゲート入力
に入力される。第１サイクルでは、カウント値は上記の
ように'0' であるので、記憶手段２０６は入力された第
２の判定手段２０５の出力する第２の比較信号をそのま
ま記憶比較信号として出力とする。第２サイクルではカ
ウント値は'1' となるので、記憶手段２０６は、記憶し
ていた直前のサイクルの終了時点での第２の比較信号を
記憶比較信号として出力する。このように、第１、及び
第２サイクルにおいて、記憶比較信号は同じものが出力
されることとなる。記憶比較信号は論理積手段２０７に
出力される。以上の動作は入力データの構成には依存せ
ずに行われる。
【０１２０】第１サイクルでは、上記のようにカウント
値は'0' となるので、論理積手段２０７の出力する判定
信号は'0' となり、選択手段２０１は上位側の１６ビッ
トデータ、bit 0 〜 bit 15 を選択する。第１サイクル
における選択手段２０１の選択は、データの構成に依存
せずこのようになる。
値は'0' となるので、論理積手段２０７の出力する判定
信号は'0' となり、選択手段２０１は上位側の１６ビッ
トデータ、bit 0 〜 bit 15 を選択する。第１サイクル
における選択手段２０１の選択は、データの構成に依存
せずこのようになる。
【０１２１】これ以降の動作（第１〜第２サイクル）に
ついては、入力３２ビットデータの構成によって異なっ
たものとなるので、以下に場合分けをして説明する。３
２ビットの入力データの構成については、当該入力デー
タの最上位ビットである最上位データ bit 0 (MSB)の
値、すなわち最上位値と異なる値を有する最初のビット
が、bit 1 以降のどの位置で出現するかによって、以下
の３つに分類される。
ついては、入力３２ビットデータの構成によって異なっ
たものとなるので、以下に場合分けをして説明する。３
２ビットの入力データの構成については、当該入力デー
タの最上位ビットである最上位データ bit 0 (MSB)の
値、すなわち最上位値と異なる値を有する最初のビット
が、bit 1 以降のどの位置で出現するかによって、以下
の３つに分類される。
【０１２２】(A) bit 1 〜 bit 15
(B) bit 16
(C) bit 17〜 bit 31
以下に、入力データの構成が上記(A) 〜(C) である場合
のそれぞれについて、第１〜第２サイクルにおける本実
施の形態２によるビット連続数検出装置の動作を説明す
る。
のそれぞれについて、第１〜第２サイクルにおける本実
施の形態２によるビット連続数検出装置の動作を説明す
る。
【０１２３】(A) の場合：選択手段２０１は、選択した
bit 0 〜 bit 15 のデータを１６ビット入力ビット連続
数検出手段２０２に出力する。１６ビット連続数検出手
段２０２と、第２の判定手段２０５とは上述のとおり、
図１２の回路構成のものであり、１６ビット連続数検出
手段２０２は、入力された１６ビットデータに対して、
実施の形態１における８ビット入力ビット連続数検出手
段３と同様の処理を行い、入力１６ビットデータにおけ
る単位ビット連続数を出力する。又、第２の判定手段２
０５は、入力された１６ビットの値が全て同じであった
か否かを示す第２の比較信号を出力する。第２の比較信
号は、「一致」を示すときに値'1' となる。
bit 0 〜 bit 15 のデータを１６ビット入力ビット連続
数検出手段２０２に出力する。１６ビット連続数検出手
段２０２と、第２の判定手段２０５とは上述のとおり、
図１２の回路構成のものであり、１６ビット連続数検出
手段２０２は、入力された１６ビットデータに対して、
実施の形態１における８ビット入力ビット連続数検出手
段３と同様の処理を行い、入力１６ビットデータにおけ
る単位ビット連続数を出力する。又、第２の判定手段２
０５は、入力された１６ビットの値が全て同じであった
か否かを示す第２の比較信号を出力する。第２の比較信
号は、「一致」を示すときに値'1' となる。
【０１２４】入力データの bit 1〜 bit 15 に bit 0と
異なるビットがある場合、16 bit入力ビット連続数検出
手段２０２の、第１サイクルにおける出力は「０」〜
「１４」のいずれかとなる。又、この場合には１６ビッ
トが全て一致することはないので、第２の判定手段２０
５の出力する第２の比較信号は「不一致」を示す'0' と
なる。１６ビット入力ビット連続数検出手段２０２の取
得した単位ビット連続数は、合算手段２０９に出力さ
れ、第２の判定手段２０５の出力する第２の比較信号
は、記憶手段２０６に出力される。
異なるビットがある場合、16 bit入力ビット連続数検出
手段２０２の、第１サイクルにおける出力は「０」〜
「１４」のいずれかとなる。又、この場合には１６ビッ
トが全て一致することはないので、第２の判定手段２０
５の出力する第２の比較信号は「不一致」を示す'0' と
なる。１６ビット入力ビット連続数検出手段２０２の取
得した単位ビット連続数は、合算手段２０９に出力さ
れ、第２の判定手段２０５の出力する第２の比較信号
は、記憶手段２０６に出力される。
【０１２５】記憶手段２０６の出力する記憶比較信号
は、第２の比較信号として'0' を入力され、上述の通り
第１、第２サイクルともこの第２の比較信号に基づく記
憶比較信号として'0' を出力することとなるので、論理
積手段２０７の出力する判定信号は、第１〜２サイクル
とも'0' となる。このため、選択手段２０１、及び１６
ビット入力ビット連続数検出手段２０２については、第
２サイクルにおける入出力は第１サイクルと同じ値とな
る。
は、第２の比較信号として'0' を入力され、上述の通り
第１、第２サイクルともこの第２の比較信号に基づく記
憶比較信号として'0' を出力することとなるので、論理
積手段２０７の出力する判定信号は、第１〜２サイクル
とも'0' となる。このため、選択手段２０１、及び１６
ビット入力ビット連続数検出手段２０２については、第
２サイクルにおける入出力は第１サイクルと同じ値とな
る。
【０１２６】(A) の場合は、入力データの bit 1〜 bit
15 に bit 0と異なるビットがあるので、bit 0 〜 bit
15 に対して１６ビット入力ビット連続数検出手段２０
２が取得した単位ビット連続数を、そのまま bit 0〜 b
it 31 について調べた値として良い。すなわち、bit 16
〜 bit 31 を調べる必要がなく、合算手段２０９では、
１６ビット入力ビット連続数検出手段２０２から入力し
た単位ビット連続数を下位として用いて、論理積手段２
０７から入力した判定信号である'0' を上位に拡張した
形で連接して当該装置の出力であるビット連続数とす
る。
15 に bit 0と異なるビットがあるので、bit 0 〜 bit
15 に対して１６ビット入力ビット連続数検出手段２０
２が取得した単位ビット連続数を、そのまま bit 0〜 b
it 31 について調べた値として良い。すなわち、bit 16
〜 bit 31 を調べる必要がなく、合算手段２０９では、
１６ビット入力ビット連続数検出手段２０２から入力し
た単位ビット連続数を下位として用いて、論理積手段２
０７から入力した判定信号である'0' を上位に拡張した
形で連接して当該装置の出力であるビット連続数とす
る。
【０１２７】(B) の場合：第１サイクルにおいて、図１
２に示す構成を有する、１６ビット入力ビット連続数検
出手段２０２と、第２の判定手段２０５とは、(A) の場
合と同様に、入力された単位入力データ bit 0〜 bit 1
5 に対する処理を行う。入力データの bit16 が最上位
値と異なる値を有する最上位のビットである場合、 bit
0〜 bit 15 は全て等しいので、出力は「１５」とな
り、第２の判定手段２０５の出力する第２の比較信号は
「一致」を示す'1' となる。１６ビット入力ビット連続
数検出手段２０２の取得した単位ビット連続数は、合算
手段２０９に出力され、第２の判定手段２０５の出力す
る第２の比較信号は、記憶手段２０６に出力される。
２に示す構成を有する、１６ビット入力ビット連続数検
出手段２０２と、第２の判定手段２０５とは、(A) の場
合と同様に、入力された単位入力データ bit 0〜 bit 1
5 に対する処理を行う。入力データの bit16 が最上位
値と異なる値を有する最上位のビットである場合、 bit
0〜 bit 15 は全て等しいので、出力は「１５」とな
り、第２の判定手段２０５の出力する第２の比較信号は
「一致」を示す'1' となる。１６ビット入力ビット連続
数検出手段２０２の取得した単位ビット連続数は、合算
手段２０９に出力され、第２の判定手段２０５の出力す
る第２の比較信号は、記憶手段２０６に出力される。
【０１２８】一方、(B) の場合には、判定データである
bit 16が最上位データ bit 0と異なる値を有するため、
第１の判定手段２０４の出力は「不一致」を示す'0' と
なり、第１の比較信号として論理積手段２０７に入力さ
れる。
bit 16が最上位データ bit 0と異なる値を有するため、
第１の判定手段２０４の出力は「不一致」を示す'0' と
なり、第１の比較信号として論理積手段２０７に入力さ
れる。
【０１２９】記憶手段２０６の出力である記憶比較信号
は、第２の比較信号に基づいて上記のように生成される
ので、第１、第２サイクルとも'1' となる。しかし、第
１の判定手段２０４からの出力が'0' であるため、論理
積手段２０７の出力する判定信号は'0' となる。従っ
て、(A) の場合と同様に、選択手段２０１、及び１６ビ
ット入力ビット連続数検出手段２０２については、第２
サイクルは第１サイクルと同様に推移する。
は、第２の比較信号に基づいて上記のように生成される
ので、第１、第２サイクルとも'1' となる。しかし、第
１の判定手段２０４からの出力が'0' であるため、論理
積手段２０７の出力する判定信号は'0' となる。従っ
て、(A) の場合と同様に、選択手段２０１、及び１６ビ
ット入力ビット連続数検出手段２０２については、第２
サイクルは第１サイクルと同様に推移する。
【０１３０】(B) の場合は、入力データの bit 16 に b
it 0と異なるビットがあるので、１６ビット入力ビット
連続数検出手段２０２が取得したビット連続数「１５」
を、そのまま bit 0〜 bit 31 について調べた値として
良い。すなわち、bit 17〜 bit 31 を調べる必要がな
く、合算手段２０９では、１６ビット入力ビット連続数
検出手段２０２から入力した単位ビット連続数を下位と
して用いて、論理積手段２０７から入力した判定信号で
ある'0' を上位に拡張した形で連接して当該装置の出力
するビット連続数とする。
it 0と異なるビットがあるので、１６ビット入力ビット
連続数検出手段２０２が取得したビット連続数「１５」
を、そのまま bit 0〜 bit 31 について調べた値として
良い。すなわち、bit 17〜 bit 31 を調べる必要がな
く、合算手段２０９では、１６ビット入力ビット連続数
検出手段２０２から入力した単位ビット連続数を下位と
して用いて、論理積手段２０７から入力した判定信号で
ある'0' を上位に拡張した形で連接して当該装置の出力
するビット連続数とする。
【０１３１】(C) の場合：第１サイクルにおいて、図１
２に示す、１６ビット入力ビット連続数検出手段２０２
と、第２の判定手段２０５とは、(A) の場合と同様に、
入力された bit 0〜 bit 15 に対する処理を行う。この
場合には、第１サイクルの入力である bit0〜 bit 15
は全て等しいので、(B) の場合と同様に、１６ビット入
力ビット数連続手段２０２の出力は「１５」、第２の判
定手段２０５の出力する第２の比較信号は「一致」を示
す'1' となる。従って、記憶手段２０６の出力する記憶
比較信号は第１、第２サイクルとも'1' となる。
２に示す、１６ビット入力ビット連続数検出手段２０２
と、第２の判定手段２０５とは、(A) の場合と同様に、
入力された bit 0〜 bit 15 に対する処理を行う。この
場合には、第１サイクルの入力である bit0〜 bit 15
は全て等しいので、(B) の場合と同様に、１６ビット入
力ビット数連続手段２０２の出力は「１５」、第２の判
定手段２０５の出力する第２の比較信号は「一致」を示
す'1' となる。従って、記憶手段２０６の出力する記憶
比較信号は第１、第２サイクルとも'1' となる。
【０１３２】(C) の場合は bit 16 も bit 0と等しいの
で、第１の判定手段２０４の出力は「一致」を示す'1'
となる。さらに、カウント値は第２サイクルには'1' と
なるので、論理積手段２０７に入力される、第１の比較
信号、記憶比較信号、及びカウント値のいずれもが値'
1' となり、第２サイクルにおける論理積手段２０７の
出力である判定信号は'1' となる。
で、第１の判定手段２０４の出力は「一致」を示す'1'
となる。さらに、カウント値は第２サイクルには'1' と
なるので、論理積手段２０７に入力される、第１の比較
信号、記憶比較信号、及びカウント値のいずれもが値'
1' となり、第２サイクルにおける論理積手段２０７の
出力である判定信号は'1' となる。
【０１３３】従って、この場合には、第２サイクルにお
いて、選択手段２０１には論理積手段２０７から値'1'
の判定信号が入力されることとなり、選択手段２０は入
力３２ビットデータの bit 16 〜 bit 31 を選択する。
図１２に示す、１６ビット入力ビット連続数検出手段２
０２と、第２の判定手段２０５とは、第１サイクルにお
ける bit 0〜 bit 15 に対する場合と同様に、入力され
た bit 16 〜 bit 31に対しての処理を行う。１６ビッ
ト連続数検出手段２０２は、入力された１６ビットデー
タに対しての処理を行い、入力１６ビットデータにおけ
る単位ビット連続数を出力する。
いて、選択手段２０１には論理積手段２０７から値'1'
の判定信号が入力されることとなり、選択手段２０は入
力３２ビットデータの bit 16 〜 bit 31 を選択する。
図１２に示す、１６ビット入力ビット連続数検出手段２
０２と、第２の判定手段２０５とは、第１サイクルにお
ける bit 0〜 bit 15 に対する場合と同様に、入力され
た bit 16 〜 bit 31に対しての処理を行う。１６ビッ
ト連続数検出手段２０２は、入力された１６ビットデー
タに対しての処理を行い、入力１６ビットデータにおけ
る単位ビット連続数を出力する。
【０１３４】(C) の場合、bit 0 〜 bit 16 が等しいの
で、bit 0 〜 bit 15 の 16 bit を除いた bit 16 〜 b
it 31 に対する単位ビット連続数に「１６」を加えた値
を 32 bit 入力ビット連続数検出手段の出力としても良
い。すなわち、合算手段２０９では、１６ビット入力ビ
ット連続数検出手段２０２から入力した単位ビット連続
数（４ビット）を下位として用いて、論理積手段２０７
から入力した判定信号である'1' （'10000' は「１
６」）を上位に拡張した形で連接して当該装置の出力す
るビット連続数とする。
で、bit 0 〜 bit 15 の 16 bit を除いた bit 16 〜 b
it 31 に対する単位ビット連続数に「１６」を加えた値
を 32 bit 入力ビット連続数検出手段の出力としても良
い。すなわち、合算手段２０９では、１６ビット入力ビ
ット連続数検出手段２０２から入力した単位ビット連続
数（４ビット）を下位として用いて、論理積手段２０７
から入力した判定信号である'1' （'10000' は「１
６」）を上位に拡張した形で連接して当該装置の出力す
るビット連続数とする。
【０１３５】このようにして、(A) 〜(C) いずれの場合
にも第２サイクルには３２ビット入力に対する、本実施
の形態２によるビット連続数検出装置としての出力は正
しい値となっている。
にも第２サイクルには３２ビット入力に対する、本実施
の形態２によるビット連続数検出装置としての出力は正
しい値となっている。
【０１３６】以下に、実施の形態１と同様に、本実施の
形態２によるビット連続数検出装置について、従来の技
術によるビット連続数検出との、処理の迅速性と回路規
模の大きさとに関しての比較を行う。
形態２によるビット連続数検出装置について、従来の技
術によるビット連続数検出との、処理の迅速性と回路規
模の大きさとに関しての比較を行う。
【０１３７】従来技術の第１例に示した、Ａのソフトウ
ェア的な手段との比較については、実施の形態１の場合
と同様となる。以下に従来技術の第２、及び第３の例に
示した、Ｂの専用回路を用いる場合との比較のために、
実施の形態１と同様の仮定に基づき、本実施の形態２に
よるビット連続数検出装置における論理回路の段数と、
論理回路の数を評価する。
ェア的な手段との比較については、実施の形態１の場合
と同様となる。以下に従来技術の第２、及び第３の例に
示した、Ｂの専用回路を用いる場合との比較のために、
実施の形態１と同様の仮定に基づき、本実施の形態２に
よるビット連続数検出装置における論理回路の段数と、
論理回路の数を評価する。
【０１３８】ただし、本実施の形態２による検出装置に
ついては、カウント手段２０３の D-FF ２１１の出力か
ら、合算手段２０９の出力までの最長経路の段数を評価
することとする。また、その際に、記憶手段２０６を通
る経路については考慮しないものとする。第１サイクル
と第２サイクルとの間では、記憶手段２０６の出力が変
化しないことからである。また、選択手段２０１（16 b
it 2入力選択器２１０）は論理回路４９個、D-Latch は
２個とする。
ついては、カウント手段２０３の D-FF ２１１の出力か
ら、合算手段２０９の出力までの最長経路の段数を評価
することとする。また、その際に、記憶手段２０６を通
る経路については考慮しないものとする。第１サイクル
と第２サイクルとの間では、記憶手段２０６の出力が変
化しないことからである。また、選択手段２０１（16 b
it 2入力選択器２１０）は論理回路４９個、D-Latch は
２個とする。
【０１３９】本実施の形態２によるビット連続数検出装
置における、連続数検出処理の場合、最長の経路はD-FF
（図１１の２１１）〜論理反転回路（同図２１２）〜論
理積手段（同図２０７）〜選択器（同図２１０）〜論理
反転回路（図１２の３６０）〜２入力論理積回路の連鎖
（同図３１６〜３３０）〜２入力論理和回路（同図３３
１）〜８入力論理和回路（同図３３２）〜出力（同図OU
T 3 ）であり、２３段である。また、上記の動作の説明
に示したように、１回のデータ処理には２サイクル必要
となり、論理回路の個数は１５１個となる。
置における、連続数検出処理の場合、最長の経路はD-FF
（図１１の２１１）〜論理反転回路（同図２１２）〜論
理積手段（同図２０７）〜選択器（同図２１０）〜論理
反転回路（図１２の３６０）〜２入力論理積回路の連鎖
（同図３１６〜３３０）〜２入力論理和回路（同図３３
１）〜８入力論理和回路（同図３３２）〜出力（同図OU
T 3 ）であり、２３段である。また、上記の動作の説明
に示したように、１回のデータ処理には２サイクル必要
となり、論理回路の個数は１５１個となる。
【０１４０】これに対して、実施の形態１の説明で示し
たように、実施の形態１による検出装置では、最長の経
路が１８段（処理は４サイクル必要）、論理回路の個数
は１３４個と１／２であり、従来技術によるＢ−１の例
では、最長の経路が３６段（処理は１サイクル）、論理
回路が２３０個、また、従来技術によるＢ−２の例で
は、最長の経路が１２段（処理は１サイクル）、論理回
路が２８８個である。
たように、実施の形態１による検出装置では、最長の経
路が１８段（処理は４サイクル必要）、論理回路の個数
は１３４個と１／２であり、従来技術によるＢ−１の例
では、最長の経路が３６段（処理は１サイクル）、論理
回路が２３０個、また、従来技術によるＢ−２の例で
は、最長の経路が１２段（処理は１サイクル）、論理回
路が２８８個である。
【０１４１】本実施の形態２によるビット連続数検出装
置では、Ｂ−１の例に比べて回路の段数がほぼ66%(2/3)
であり、Ｂ−２の例に比べて論理回路の個数が約53% で
ある。また計算時間としては２サイクルかかるので、１
サイクルの時間が段数に比例するとすれば本実施の形態
２の計算時間はＢ−１の例の約1.3 倍、Ｂ−２の例の約
4 倍になっている。
置では、Ｂ−１の例に比べて回路の段数がほぼ66%(2/3)
であり、Ｂ−２の例に比べて論理回路の個数が約53% で
ある。また計算時間としては２サイクルかかるので、１
サイクルの時間が段数に比例するとすれば本実施の形態
２の計算時間はＢ−１の例の約1.3 倍、Ｂ−２の例の約
4 倍になっている。
【０１４２】しかしながら、実施の形態１によるビット
連続数検出装置と同様、回路規模が小さく、設計が容易
でコスト低減や装置の小型化を図り得る利点を有し、計
算手段の実現方法の選択枝を与えるものとなる。
連続数検出装置と同様、回路規模が小さく、設計が容易
でコスト低減や装置の小型化を図り得る利点を有し、計
算手段の実現方法の選択枝を与えるものとなる。
【０１４３】本実施の形態２による検出装置は、最長の
経路、及び論理回路の個数については実施の形態１より
若干大きくなっているが、計算時間では実施の形態１に
よる検出装置の約２／３となり、処理の迅速性をより重
視する場合に適したものとなる。また、ビット連続数検
出手段が１６ビットを処理するものであるため、８ビッ
トを対象とする実施の形態１による装置と比較して回路
規模が大きくなり、上述のように全体としては論理回路
の個数が多くなるが、単位数 k = 2としたことで、第１
の判定手段の入力に選択手段を用いる必要がなく、カウ
ント手段の構成を非常に簡素なものにすることができ
る。
経路、及び論理回路の個数については実施の形態１より
若干大きくなっているが、計算時間では実施の形態１に
よる検出装置の約２／３となり、処理の迅速性をより重
視する場合に適したものとなる。また、ビット連続数検
出手段が１６ビットを処理するものであるため、８ビッ
トを対象とする実施の形態１による装置と比較して回路
規模が大きくなり、上述のように全体としては論理回路
の個数が多くなるが、単位数 k = 2としたことで、第１
の判定手段の入力に選択手段を用いる必要がなく、カウ
ント手段の構成を非常に簡素なものにすることができ
る。
【０１４４】このように、本実施の形態２によるビット
連続数検出装置によれば、n=32 bitの入力データに対
し、カウント手段２０３、第１の判定手段２０４、第２
の判定手段２０５、記憶手段２０６、及び論理積手段２
０７によるカウント値を用いた制御により、選択手段２
０１が選択したm=16bit ごとに、１６ビット入力ビット
連続数検出手段２０２により単位ビット連続数を検出
し、合算手段２０９において、上記検出した単位ビット
連続数を用いてビット連続数を取得するので、効率的な
ビット連続数検出処理を実現し、選択手段とカウント手
段とを簡素化して回路規模を増大することなく、迅速な
処理により浮動小数点演算における正規化に必要なビッ
ト連続数検出を行うことが可能となる。
連続数検出装置によれば、n=32 bitの入力データに対
し、カウント手段２０３、第１の判定手段２０４、第２
の判定手段２０５、記憶手段２０６、及び論理積手段２
０７によるカウント値を用いた制御により、選択手段２
０１が選択したm=16bit ごとに、１６ビット入力ビット
連続数検出手段２０２により単位ビット連続数を検出
し、合算手段２０９において、上記検出した単位ビット
連続数を用いてビット連続数を取得するので、効率的な
ビット連続数検出処理を実現し、選択手段とカウント手
段とを簡素化して回路規模を増大することなく、迅速な
処理により浮動小数点演算における正規化に必要なビッ
ト連続数検出を行うことが可能となる。
【０１４５】実施の形態３
本発明の実施の形態３によるビット連続数検出装置は、
データ拡張手段を備えることにより、より広範囲のデー
タを処理し得るものである。図１３は本発明の実施の形
態３によるビット連続数検出装置の構成を示すブロック
図である。図示するように、本実施の形態３によるビッ
ト連続数検出装置は、データ拡張手段４０１と、３２ビ
ット入力ビット連続数検出手段４０３とから構成されて
いる。データ拡張手段４０１は、変換対象データとして
２４（ｎ’）ビットのデータを入力して、これに対して
拡張処理を行い、得られた３２（ｎ）ビットのデータを
出力する。データ拡張手段４０１は、論理反転回路４０
２を含んでいる。３２ビット入力ビット連続数検出手段
４０３としては、本発明の実施の形態２による、３２ビ
ット入力のビット連続数検出装置が用いられる。
データ拡張手段を備えることにより、より広範囲のデー
タを処理し得るものである。図１３は本発明の実施の形
態３によるビット連続数検出装置の構成を示すブロック
図である。図示するように、本実施の形態３によるビッ
ト連続数検出装置は、データ拡張手段４０１と、３２ビ
ット入力ビット連続数検出手段４０３とから構成されて
いる。データ拡張手段４０１は、変換対象データとして
２４（ｎ’）ビットのデータを入力して、これに対して
拡張処理を行い、得られた３２（ｎ）ビットのデータを
出力する。データ拡張手段４０１は、論理反転回路４０
２を含んでいる。３２ビット入力ビット連続数検出手段
４０３としては、本発明の実施の形態２による、３２ビ
ット入力のビット連続数検出装置が用いられる。
【０１４６】図１４は、本発明の実施の形態３によるビ
ット連続数検出装置を用いる浮動小数点演算装置の構成
を示す図である。図示するように、浮動小数点演算装置
１２５は、演算処理制御装置１２１、メモリ１２２、及
びビット連続数検出装置１２６から構成されている。図
１４を図２と比較すると、ビット連続数検出装置１２６
が、データ拡張手段１２７と、ｎビット入力ビット連続
数検出手段１２８とを含むものである点が異なる。上記
のように、データ拡張手段１２７（図１３の４０１）
は、変換対象データであるn'(24)ビットのデータを拡張
して n(32)ビットのデータを得るものであるので、図１
４において、演算処理制御装置１２１は、nビット、又
はn'ビットのデータに対してのビット連続数検出を、ビ
ット連続数検出装置１２６に行わせることが可能であ
り、 nビットのデータに対してのみビット連続数の検出
を行い得る図２（実施の形態１、及び２）のものに比較
して、汎用性の高いものとなっている。
ット連続数検出装置を用いる浮動小数点演算装置の構成
を示す図である。図示するように、浮動小数点演算装置
１２５は、演算処理制御装置１２１、メモリ１２２、及
びビット連続数検出装置１２６から構成されている。図
１４を図２と比較すると、ビット連続数検出装置１２６
が、データ拡張手段１２７と、ｎビット入力ビット連続
数検出手段１２８とを含むものである点が異なる。上記
のように、データ拡張手段１２７（図１３の４０１）
は、変換対象データであるn'(24)ビットのデータを拡張
して n(32)ビットのデータを得るものであるので、図１
４において、演算処理制御装置１２１は、nビット、又
はn'ビットのデータに対してのビット連続数検出を、ビ
ット連続数検出装置１２６に行わせることが可能であ
り、 nビットのデータに対してのみビット連続数の検出
を行い得る図２（実施の形態１、及び２）のものに比較
して、汎用性の高いものとなっている。
【０１４７】このように構成される、本実施の形態３に
よるビット連続数検出装置について、以下にその動作を
説明する。本実施の形態３によるビット連続数検出装置
に、変換対象データとして２４ビットのデータが入力さ
れると、該入力データは、まずデータ拡張手段４０１に
入力される。
よるビット連続数検出装置について、以下にその動作を
説明する。本実施の形態３によるビット連続数検出装置
に、変換対象データとして２４ビットのデータが入力さ
れると、該入力データは、まずデータ拡張手段４０１に
入力される。
【０１４８】図１３に示すように、入力データのbit 0
からbit 23までは、そのまま３２ビット入力ビット連続
数検出手段４０３に出力される。入力データの最下位ビ
ットである、bit 23は、３２ビット入力ビット連続数検
出手段４０３に出力されるとともに、当該データ拡張手
段４０１の内部の論理反転回路４０２にも入力される。
そして、最下位ビットbit 23の値が変換対象値として用
いられ、当該変換対象値が論理反転された値を有する１
ビットが、bit 24として３２ビット入力ビット連続数検
出手段４０３に出力される。また、データ拡張手段４０
１は、定数値、例えば'0' を発生させて、この定数を値
とするbit 25〜bit 31を、やはり３２ビット入力ビット
連続数検出手段４０３に出力する。
からbit 23までは、そのまま３２ビット入力ビット連続
数検出手段４０３に出力される。入力データの最下位ビ
ットである、bit 23は、３２ビット入力ビット連続数検
出手段４０３に出力されるとともに、当該データ拡張手
段４０１の内部の論理反転回路４０２にも入力される。
そして、最下位ビットbit 23の値が変換対象値として用
いられ、当該変換対象値が論理反転された値を有する１
ビットが、bit 24として３２ビット入力ビット連続数検
出手段４０３に出力される。また、データ拡張手段４０
１は、定数値、例えば'0' を発生させて、この定数を値
とするbit 25〜bit 31を、やはり３２ビット入力ビット
連続数検出手段４０３に出力する。
【０１４９】３２ビット入力ビット連続数検出手段４０
３は、元々の２４ビットの入力データのbit 0 からbit
23（２４ビット）と、上記２４ビットの入力データの最
下位ビット（bit 23）を論理反転したビット（１ビッ
ト）と、定数を値とするbit 25〜bit 31（７ビット）
の、合計３２ビットを入力されることとなるので、実施
の形態２に示したと同様に、この３２ビットの入力を処
理し、ビット連続数を取得して出力する。図１４におい
ては、ビット連続数検出装置１２６より演算処理制御装
置１２１にビット連続数が出力されて、計算処理に用い
られる。
３は、元々の２４ビットの入力データのbit 0 からbit
23（２４ビット）と、上記２４ビットの入力データの最
下位ビット（bit 23）を論理反転したビット（１ビッ
ト）と、定数を値とするbit 25〜bit 31（７ビット）
の、合計３２ビットを入力されることとなるので、実施
の形態２に示したと同様に、この３２ビットの入力を処
理し、ビット連続数を取得して出力する。図１４におい
ては、ビット連続数検出装置１２６より演算処理制御装
置１２１にビット連続数が出力されて、計算処理に用い
られる。
【０１５０】入力されるデータの構成と、出力されるビ
ット連続数とについては、以下のようになる。まず、２
４ビットの入力データにおいて、最上位ビットの値と異
なる値のビットがあった場合、すなわち入力の bit 1〜
bit 23 に bit 0と異なる値がある場合は、その位置で
ビット連続数検出手段４０３の出力は決定する。この場
合には、bit 24〜 bit 31 の値は出力に影響しない。
ット連続数とについては、以下のようになる。まず、２
４ビットの入力データにおいて、最上位ビットの値と異
なる値のビットがあった場合、すなわち入力の bit 1〜
bit 23 に bit 0と異なる値がある場合は、その位置で
ビット連続数検出手段４０３の出力は決定する。この場
合には、bit 24〜 bit 31 の値は出力に影響しない。
【０１５１】次に、２４ビット入力データが全て同じ値
であった場合、すなわち、入力の bit 1〜 bit 23 が全
て bit 0と等しい場合には、これらに続くbit 24とし
て、bit 23を論理反転した値が入力されることから、32
bit入力ビット連続数検出手段４０３は、bit 0 〜 bit
23 が等しく、bit 24が bit 0 ( = bit 23 ) と異なっ
ていることにより、値「２３」を出力する。２４ビット
の入力に対してのビット連続数を求める24 bit入力ビッ
ト連続数検出手段としては、値「２３」を出力するのが
正しいので、このような場合に正しい値が得られること
となる。
であった場合、すなわち、入力の bit 1〜 bit 23 が全
て bit 0と等しい場合には、これらに続くbit 24とし
て、bit 23を論理反転した値が入力されることから、32
bit入力ビット連続数検出手段４０３は、bit 0 〜 bit
23 が等しく、bit 24が bit 0 ( = bit 23 ) と異なっ
ていることにより、値「２３」を出力する。２４ビット
の入力に対してのビット連続数を求める24 bit入力ビッ
ト連続数検出手段としては、値「２３」を出力するのが
正しいので、このような場合に正しい値が得られること
となる。
【０１５２】このように、本実施の形態３によるビット
連続数検出装置によれば、データ拡張手段４０１を備え
たことによって、実施の形態２の構成によるビット連続
数検出手段を、ビット幅が 16 で割り切れない 24 bit
に対しても用いることができ、従来の構成にくらべて回
路規模を小さくして設計を容易にするという効果を、よ
り広範囲の入力データに対して利用し得るものとするこ
とができる。
連続数検出装置によれば、データ拡張手段４０１を備え
たことによって、実施の形態２の構成によるビット連続
数検出手段を、ビット幅が 16 で割り切れない 24 bit
に対しても用いることができ、従来の構成にくらべて回
路規模を小さくして設計を容易にするという効果を、よ
り広範囲の入力データに対して利用し得るものとするこ
とができる。
【０１５３】なお、本実施の形態３によるビット連続数
検出装置においては、３２ビット入力ビット連続数検出
装置を用いて、２４ビット入力データのビット連続数検
出を行う場合について説明したが、一般にｎビット入力
ビット連続数検出装置を用いて、ｎ＞ｎ’なるｎ’ビッ
ト入力を処理対象とする場合に、本実施の形態３と同様
のデータ拡張手段を用いてビット連続数検出を行うこと
が可能である。
検出装置においては、３２ビット入力ビット連続数検出
装置を用いて、２４ビット入力データのビット連続数検
出を行う場合について説明したが、一般にｎビット入力
ビット連続数検出装置を用いて、ｎ＞ｎ’なるｎ’ビッ
ト入力を処理対象とする場合に、本実施の形態３と同様
のデータ拡張手段を用いてビット連続数検出を行うこと
が可能である。
【０１５４】また、本実施の形態３によるビット連続数
検出装置においては、データ拡張手段４０１は、変換対
象データに含まれる最下位ビットの値を変換対象値とす
るものとしたが、この変換対象値は当該変換対象データ
に含まれるビットの値が全て同じであった場合にのみ影
響を与えるものであるので、変換対象データ中の任意の
ビットの有する値を用いることが可能である。
検出装置においては、データ拡張手段４０１は、変換対
象データに含まれる最下位ビットの値を変換対象値とす
るものとしたが、この変換対象値は当該変換対象データ
に含まれるビットの値が全て同じであった場合にのみ影
響を与えるものであるので、変換対象データ中の任意の
ビットの有する値を用いることが可能である。
【０１５５】また、本実施の形態３によるビット連続数
検出装置においては、データ拡張手段４０１は、下位の
ビットに定数'0' を出力するものとしたが、この定数値
はビット連続数検出に影響を与えないものであるの
で、'0' に限らず任意の値を用いることが可能である。
又、全て同じ値を出力することとしたが、このことも必
須ではなく、各ビットごとに任意の値を出力することが
できる。
検出装置においては、データ拡張手段４０１は、下位の
ビットに定数'0' を出力するものとしたが、この定数値
はビット連続数検出に影響を与えないものであるの
で、'0' に限らず任意の値を用いることが可能である。
又、全て同じ値を出力することとしたが、このことも必
須ではなく、各ビットごとに任意の値を出力することが
できる。
【０１５６】実施の形態４
本発明の実施の形態４によるビット連続数検出装置は、
入力データを上位側、及び下位側に分割することによ
り、効率的な検出処理をするものである。図１５は本発
明の実施の形態４によるビット連続数検出装置の構成を
示すブロック図である。図示するように、本実施の形態
４によるビット連続数検出装置は、第０の１６ビット入
力ビット連続数検出手段５０１、第１の１６ビット入力
ビット連続数検出手段５０２、第１の接続手段５０３、
第１の判定手段５０４、第２の判定手段５０５、論理積
手段５０６、ビット連続数選択手段５０７、及び第２の
接続手段５０８から構成されている。
入力データを上位側、及び下位側に分割することによ
り、効率的な検出処理をするものである。図１５は本発
明の実施の形態４によるビット連続数検出装置の構成を
示すブロック図である。図示するように、本実施の形態
４によるビット連続数検出装置は、第０の１６ビット入
力ビット連続数検出手段５０１、第１の１６ビット入力
ビット連続数検出手段５０２、第１の接続手段５０３、
第１の判定手段５０４、第２の判定手段５０５、論理積
手段５０６、ビット連続数選択手段５０７、及び第２の
接続手段５０８から構成されている。
【０１５７】第０の１６ビット入力ビット連続数検出手
段５０１は、入力される３２ビットデータの上位側１６
ビットに対して、単位ビット連続数検出処理を行う。第
１の１６ビット入力ビット連続数検出手段５０２は、入
力される３２ビットデータの下位側１６ビットに対し
て、単位ビット連続数検出処理を行う。第１の接続手段
５０３は、本実施の形態４によるビット連続数検出装置
に入力される３２ビット入力データの、上位側、及び下
位側の各１６ビットを、それぞれ、第０の１６ビット入
力ビット連続数検出手段５０１、及び第１の１６ビット
入力ビット連続数検出手段５０２に入力する。第１の判
定手段５０４は、反転出力をする２入力排他的論理和回
路であり、各単位入力データの単位最上位値（単位入力
データの最上位ビットの値）を入力して比較し、一致す
るか否かを示す第１の比較信号を出力する。第２の判定
手段５０５は、１６ビット入力ビット連続数検出手段５
０２の検出結果に応じて、単位入力データの１６ビット
の値が全て一致していたか否かを示す、第２の比較信号
を生成する。論理積手段５０６は、第１、及び第２の比
較信号に対して論理積演算を行う。また、論理積手段５
０６は論理演算結果を判定信号とすることで、判定信号
を出力する第３の判定手段として機能する。ビット連続
数選択手段５０７は、 4bit 2 入力選択器であり、論理
積手段５０６の出力する判定信号に応じて、入力された
単位ビット連続数に対しての選択を行う。第２の接続手
段５０８は、連接による接続であって、論理積手段５０
６から出力される判定信号と、ビット連続数選択手段５
０７から入力される単位ビット連続数とを用いて、本実
施の形態４によるビット連続数検出装置の出力となるビ
ット連続数を生成する。
段５０１は、入力される３２ビットデータの上位側１６
ビットに対して、単位ビット連続数検出処理を行う。第
１の１６ビット入力ビット連続数検出手段５０２は、入
力される３２ビットデータの下位側１６ビットに対し
て、単位ビット連続数検出処理を行う。第１の接続手段
５０３は、本実施の形態４によるビット連続数検出装置
に入力される３２ビット入力データの、上位側、及び下
位側の各１６ビットを、それぞれ、第０の１６ビット入
力ビット連続数検出手段５０１、及び第１の１６ビット
入力ビット連続数検出手段５０２に入力する。第１の判
定手段５０４は、反転出力をする２入力排他的論理和回
路であり、各単位入力データの単位最上位値（単位入力
データの最上位ビットの値）を入力して比較し、一致す
るか否かを示す第１の比較信号を出力する。第２の判定
手段５０５は、１６ビット入力ビット連続数検出手段５
０２の検出結果に応じて、単位入力データの１６ビット
の値が全て一致していたか否かを示す、第２の比較信号
を生成する。論理積手段５０６は、第１、及び第２の比
較信号に対して論理積演算を行う。また、論理積手段５
０６は論理演算結果を判定信号とすることで、判定信号
を出力する第３の判定手段として機能する。ビット連続
数選択手段５０７は、 4bit 2 入力選択器であり、論理
積手段５０６の出力する判定信号に応じて、入力された
単位ビット連続数に対しての選択を行う。第２の接続手
段５０８は、連接による接続であって、論理積手段５０
６から出力される判定信号と、ビット連続数選択手段５
０７から入力される単位ビット連続数とを用いて、本実
施の形態４によるビット連続数検出装置の出力となるビ
ット連続数を生成する。
【０１５８】本実施の形態４によるビット連続数検出装
置では、第０、及び第１の１６ビット連続数検出手段５
０１、及び５０２とも、図１２（実施の形態２）に示す
回路構成を用いることができる。実施の形態２において
は、図１２に示す回路構成により、１６ビット入力ビッ
ト連続数検出手段２０２と、第２の判定手段２０５とを
併せて実現するものであった。本実施の形態４では、第
０の１６ビット入力ビット連続数検出手段５０１として
は、図１２に示す構成において、第２の判定手段の出力
を図１５の論理積手段５０６に出力するものとし、第１
の１６ビット入力ビット連続数検出手段５０２として
は、図１２に示す構成において、第２の判定手段の出力
を当該第１の１６ビット入力ビット連続数検出手段５０
２の外部に出力しないものとして、図１５の構成を実現
する。
置では、第０、及び第１の１６ビット連続数検出手段５
０１、及び５０２とも、図１２（実施の形態２）に示す
回路構成を用いることができる。実施の形態２において
は、図１２に示す回路構成により、１６ビット入力ビッ
ト連続数検出手段２０２と、第２の判定手段２０５とを
併せて実現するものであった。本実施の形態４では、第
０の１６ビット入力ビット連続数検出手段５０１として
は、図１２に示す構成において、第２の判定手段の出力
を図１５の論理積手段５０６に出力するものとし、第１
の１６ビット入力ビット連続数検出手段５０２として
は、図１２に示す構成において、第２の判定手段の出力
を当該第１の１６ビット入力ビット連続数検出手段５０
２の外部に出力しないものとして、図１５の構成を実現
する。
【０１５９】また、本実施の形態４によるビット連続数
検出装置は、実施の形態１、及び２による検出装置と同
様に、図２に示す浮動小数点演算装置において用いられ
るものであり、浮動小数点演算装置１２０は実施の形態
１と同様に動作するものである。
検出装置は、実施の形態１、及び２による検出装置と同
様に、図２に示す浮動小数点演算装置において用いられ
るものであり、浮動小数点演算装置１２０は実施の形態
１と同様に動作するものである。
【０１６０】このように構成される、本実施の形態４に
よるビット連続数検出装置の、３２ビット入力データに
対するビット連続数検出処理における動作を、以下に説
明する。３２ビットの入力データが本実施の形態４によ
るビット連続数検出装置に入力されると、その最上位ビ
ット（bit 0 ）の値である最上位値と、下位側１６ビッ
トの最上位ビット、すなわち第１７ビット（bit 16）の
値である単位最上位値とが第１の判定手段５０４に入力
され、第１の判定手段５０４はこの両者の比較結果を示
す第１の比較信号を論理積手段５０６に出力する。
よるビット連続数検出装置の、３２ビット入力データに
対するビット連続数検出処理における動作を、以下に説
明する。３２ビットの入力データが本実施の形態４によ
るビット連続数検出装置に入力されると、その最上位ビ
ット（bit 0 ）の値である最上位値と、下位側１６ビッ
トの最上位ビット、すなわち第１７ビット（bit 16）の
値である単位最上位値とが第１の判定手段５０４に入力
され、第１の判定手段５０４はこの両者の比較結果を示
す第１の比較信号を論理積手段５０６に出力する。
【０１６１】又、３２ビット入力データは第１の接続手
段５０３を介して、上位１６ビットが第０の１６ビット
入力ビット連続数検出手段５０１に、下位１６ビットが
第１の１６ビット入力ビット連続数検出手段５０２に、
それぞれ単位入力データとして入力される。検出手段５
０１、及び５０２はそれぞれ入力された単位入力データ
に対して、ビット連続数検出処理を行い、得られた単位
ビット連続数をビット連続数選択手段５０７に出力す
る。又、第０の１６ビット入力ビット連続数検出手段５
０１に入力された１６ビットの値が、全て同じであった
か否かを示す、第２の判定手段５０５の出力が、第２の
比較信号として論理積手段５０６に出力される。
段５０３を介して、上位１６ビットが第０の１６ビット
入力ビット連続数検出手段５０１に、下位１６ビットが
第１の１６ビット入力ビット連続数検出手段５０２に、
それぞれ単位入力データとして入力される。検出手段５
０１、及び５０２はそれぞれ入力された単位入力データ
に対して、ビット連続数検出処理を行い、得られた単位
ビット連続数をビット連続数選択手段５０７に出力す
る。又、第０の１６ビット入力ビット連続数検出手段５
０１に入力された１６ビットの値が、全て同じであった
か否かを示す、第２の判定手段５０５の出力が、第２の
比較信号として論理積手段５０６に出力される。
【０１６２】論理積手段５０６は、入力された第１、及
び第２の比較信号に対して論理積演算を行い、その結果
得られる判定信号をビット連続数選択手段５０７に出力
するとともに、第２の接続手段５０８の上位側にも出力
する。ビット連続数選択手段５０７では、入力された判
定信号に基づいて、第０、又は第１の１６ビット入力ビ
ット連続数検出手段５０１、又は５０２の出力した単位
ビット連続数に対しての選択を行い、選択した単位ビッ
ト連続数を第２の接続手段５０８の下位側に出力する。
ビット連続数選択手段５０７は図１５に示すように、入
力された判定信号が'0' である場合には、第０の１６ビ
ット入力ビット連続数検出手段５０１の出力する単位ビ
ット連続数を、入力された判定信号が'1' である場合に
は、第１の１６ビット入力ビット連続数検出手段５０２
の出力する単位ビット連続数を選択して出力するもので
ある。
び第２の比較信号に対して論理積演算を行い、その結果
得られる判定信号をビット連続数選択手段５０７に出力
するとともに、第２の接続手段５０８の上位側にも出力
する。ビット連続数選択手段５０７では、入力された判
定信号に基づいて、第０、又は第１の１６ビット入力ビ
ット連続数検出手段５０１、又は５０２の出力した単位
ビット連続数に対しての選択を行い、選択した単位ビッ
ト連続数を第２の接続手段５０８の下位側に出力する。
ビット連続数選択手段５０７は図１５に示すように、入
力された判定信号が'0' である場合には、第０の１６ビ
ット入力ビット連続数検出手段５０１の出力する単位ビ
ット連続数を、入力された判定信号が'1' である場合に
は、第１の１６ビット入力ビット連続数検出手段５０２
の出力する単位ビット連続数を選択して出力するもので
ある。
【０１６３】第２の接続手段５０８は、上位側の判定信
号と、下位側の選択されたビット連続数とを連接して、
本実施の形態４によるビット連続数検出装置の検出結果
であるビット連続数として出力する。
号と、下位側の選択されたビット連続数とを連接して、
本実施の形態４によるビット連続数検出装置の検出結果
であるビット連続数として出力する。
【０１６４】以上が、動作の概略であるが、入力３２ビ
ットデータの構成によってその詳細は異なったものとな
るので、以下に場合分けをして説明する。入力３２ビッ
トデータの bit 0 (MSB)の有する最上位値と異なる値を
有する最初のビットが、bit1 以降のどの位置で出現す
るかによって、以下の３つに分類される。
ットデータの構成によってその詳細は異なったものとな
るので、以下に場合分けをして説明する。入力３２ビッ
トデータの bit 0 (MSB)の有する最上位値と異なる値を
有する最初のビットが、bit1 以降のどの位置で出現す
るかによって、以下の３つに分類される。
【０１６５】(A) bit 1 〜 bit 15
(B) bit 16
(C) bit 17〜 bit 31
(A) の場合：入力データの bit 1〜 bit 15 に bit 0と
異なるビットがある場合、第０の１６ビット入力ビット
連続数検出手段５０１の出力は「０」〜「１４」のいず
れかとなり、第０の１６ビット入力ビット連続数検出手
段５０１に入力された１６ビットは全て同じ値ではない
ことから、第２の判定手段５０５の出力する第２の比較
信号は不一致を示す'0' となる。
異なるビットがある場合、第０の１６ビット入力ビット
連続数検出手段５０１の出力は「０」〜「１４」のいず
れかとなり、第０の１６ビット入力ビット連続数検出手
段５０１に入力された１６ビットは全て同じ値ではない
ことから、第２の判定手段５０５の出力する第２の比較
信号は不一致を示す'0' となる。
【０１６６】従って、論理積手段５０６の出力する判定
信号は第１の比較信号の値にかかわらず'0' となり、ビ
ット連続数選択手段５０７は、判定信号に対応して、第
０の１６ビット入力ビット連続数検出手段５０１の出力
をする単位ビット連続数を選択する。入力データの bit
1〜 bit 15 に bit 0と異なるビットがある場合は、bi
t 16〜 bit 31 を調べる必要がなく、bit 0 〜 bit 15
について調べた結果の単位ビット連続数を、そのまま b
it 0〜 bit 31 について調べた値として良い。第２の接
続手段５０８には、「０」〜「１４」を示す、第０の１
６ビット入力ビット連続数検出手段５０１の出力する４
ビットの単位ビット連続数が下位側に入力されるので、
第２の接続手段５０８はこの上位に、論理積手段２０７
の出力する判定信号'0' を連接したものを本実施の形態
４によるビット連続数検出装置の出力であるビット連続
数とする。
信号は第１の比較信号の値にかかわらず'0' となり、ビ
ット連続数選択手段５０７は、判定信号に対応して、第
０の１６ビット入力ビット連続数検出手段５０１の出力
をする単位ビット連続数を選択する。入力データの bit
1〜 bit 15 に bit 0と異なるビットがある場合は、bi
t 16〜 bit 31 を調べる必要がなく、bit 0 〜 bit 15
について調べた結果の単位ビット連続数を、そのまま b
it 0〜 bit 31 について調べた値として良い。第２の接
続手段５０８には、「０」〜「１４」を示す、第０の１
６ビット入力ビット連続数検出手段５０１の出力する４
ビットの単位ビット連続数が下位側に入力されるので、
第２の接続手段５０８はこの上位に、論理積手段２０７
の出力する判定信号'0' を連接したものを本実施の形態
４によるビット連続数検出装置の出力であるビット連続
数とする。
【０１６７】(B) の場合：入力データの bit 16 に bit
0と異なる最上位のビットがある場合、第０の１６ビッ
ト入力ビット連続数検出手段５０１に対する入力である
bit 0〜 ｂｉｔ １５は全て等しいので、出力される
単位ビット連続数は「１５」となり、第０の１６ビット
入力ビット連続数検出手段５０１に入力された１６ビッ
トが全て同じ値であることから、第２の判定手段５０５
の出力は一致を示す’１’ となる。
0と異なる最上位のビットがある場合、第０の１６ビッ
ト入力ビット連続数検出手段５０１に対する入力である
bit 0〜 ｂｉｔ １５は全て等しいので、出力される
単位ビット連続数は「１５」となり、第０の１６ビット
入力ビット連続数検出手段５０１に入力された１６ビッ
トが全て同じ値であることから、第２の判定手段５０５
の出力は一致を示す’１’ となる。
【０１６８】ここで、bit 16と bit 0が異なるので、第
１の判定手段５０４の出力する第１の比較信号は不一致
を示す'0' となり、論理積手段５０６の出力する判定信
号は第２の比較信号の値（'1' ）にかからわず'0' とな
り、ビット連続数選択手段５０７は、(A) の場合と同様
に、第０の１６ビット入力ビット連続数検出手段５０１
の出力を選択する。
１の判定手段５０４の出力する第１の比較信号は不一致
を示す'0' となり、論理積手段５０６の出力する判定信
号は第２の比較信号の値（'1' ）にかからわず'0' とな
り、ビット連続数選択手段５０７は、(A) の場合と同様
に、第０の１６ビット入力ビット連続数検出手段５０１
の出力を選択する。
【０１６９】入力データの bit 1〜 bit 15 が bit 0と
同じであり、bit 16がbit 0 と異なる場合は、bit 17〜
bit 31 を調べる必要がなく、このため、bit 0 〜 bit
15に対するビット連続数検出処理により求めた値「１
５」を、そのまま bit 0〜 bit 31 について調べた値と
して良いこととなる。第２の接続手段５０８には、「１
５」を示す、第０の１６ビット入力ビット連続数検出手
段５０１の出力する４ビットの単位ビット連続数が下位
側に入力されるので、第２の接続手段５０８はこの上位
に、論理積手段２０７の出力する判定信号'0' を連接し
たものを、本実施の形態４によるビット連続数検出装置
の出力であるビット連続数とする。
同じであり、bit 16がbit 0 と異なる場合は、bit 17〜
bit 31 を調べる必要がなく、このため、bit 0 〜 bit
15に対するビット連続数検出処理により求めた値「１
５」を、そのまま bit 0〜 bit 31 について調べた値と
して良いこととなる。第２の接続手段５０８には、「１
５」を示す、第０の１６ビット入力ビット連続数検出手
段５０１の出力する４ビットの単位ビット連続数が下位
側に入力されるので、第２の接続手段５０８はこの上位
に、論理積手段２０７の出力する判定信号'0' を連接し
たものを、本実施の形態４によるビット連続数検出装置
の出力であるビット連続数とする。
【０１７０】(C) の場合：入力データの bit 17 〜 bit
31 に bit 0と異なる最上位のビットがある場合、第０
の１６ビット入力ビット連続数検出手段５０１の入力で
ある bit 0〜 bit15 は全て等しいので、(2) の場合と
同様に、単位ビット連続数は「１５」となり、第２の比
較信号は、一致を示す'1' となる。
31 に bit 0と異なる最上位のビットがある場合、第０
の１６ビット入力ビット連続数検出手段５０１の入力で
ある bit 0〜 bit15 は全て等しいので、(2) の場合と
同様に、単位ビット連続数は「１５」となり、第２の比
較信号は、一致を示す'1' となる。
【０１７１】この場合は bit 16 も bit 0と等しいの
で、第１の判定手段５０４の出力する第１の比較信号
は'1' となり、第１、及び第２の比較信号とも'1' を入
力される論理積手段５０６が、論理積演算の結果出力す
る判定信号は'1' となる。判定信号は、ビット連続数選
択手段５０７、及び第２の接続手段５０８の上位側に出
力される。
で、第１の判定手段５０４の出力する第１の比較信号
は'1' となり、第１、及び第２の比較信号とも'1' を入
力される論理積手段５０６が、論理積演算の結果出力す
る判定信号は'1' となる。判定信号は、ビット連続数選
択手段５０７、及び第２の接続手段５０８の上位側に出
力される。
【０１７２】従ってビット連続数選択手段５０７は、
(A)(B)の場合とは異なり、第１の１６ビット入力ビット
連続数検出手段５０２の出力する単位ビット連続数を選
択して、第２の接続手段５０８の下位側に出力する。
(A)(B)の場合とは異なり、第１の１６ビット入力ビット
連続数検出手段５０２の出力する単位ビット連続数を選
択して、第２の接続手段５０８の下位側に出力する。
【０１７３】(C) の場合、bit 0 〜 bit 16 が等しいの
で、bit 0 〜 bit 15 の 16 bit を除いた bit 16 〜 b
it 31 に対する単位ビット連続数に「１６」を加えた値
を、３２ビット入力に対してのビット連続数としても良
く、第２の接続手段５０８では、第１の１６ビット入力
ビット連続数検出手段５０１の出力する４ビットの単位
ビット連続数に対して、上位に、論理積手段２０７の出
力する判定信号'1' （'10000' は「１６」）を連接した
ものを、本実施の形態４によるビット連続数検出装置の
出力とする。
で、bit 0 〜 bit 15 の 16 bit を除いた bit 16 〜 b
it 31 に対する単位ビット連続数に「１６」を加えた値
を、３２ビット入力に対してのビット連続数としても良
く、第２の接続手段５０８では、第１の１６ビット入力
ビット連続数検出手段５０１の出力する４ビットの単位
ビット連続数に対して、上位に、論理積手段２０７の出
力する判定信号'1' （'10000' は「１６」）を連接した
ものを、本実施の形態４によるビット連続数検出装置の
出力とする。
【０１７４】以下に、実施の形態１、及び２と同様に、
本実施の形態４によるビット連続数検出装置について、
従来の技術によるビット連続数検出との比較を、処理の
迅速性と回路規模の大きさとについて行う。
本実施の形態４によるビット連続数検出装置について、
従来の技術によるビット連続数検出との比較を、処理の
迅速性と回路規模の大きさとについて行う。
【０１７５】従来技術の第１例に示した、Ａのソフトウ
ェア的な手段との比較については、実施の形態１、及び
２の場合と同様となる。以下に従来技術の第２、及び第
３の例に示した、Ｂの専用回路を用いる場合との比較の
ために、実施の形態１、及び２と同様の仮定に基づき、
本実施の形態４によるビット連続数検出装置における論
理回路の段数と、論理回路の数を評価する。ただし、4
bit 2 入力選択器（５０７）の論理回路の数は１３個と
する。
ェア的な手段との比較については、実施の形態１、及び
２の場合と同様となる。以下に従来技術の第２、及び第
３の例に示した、Ｂの専用回路を用いる場合との比較の
ために、実施の形態１、及び２と同様の仮定に基づき、
本実施の形態４によるビット連続数検出装置における論
理回路の段数と、論理回路の数を評価する。ただし、4
bit 2 入力選択器（５０７）の論理回路の数は１３個と
する。
【０１７６】本実施の形態４によるビット連続数検出装
置における、ビット連続数検出処理の場合、最長の経路
は入力（図１２のIN 31 ）〜第０の16 bit入力ビット連
続数検出手段５０１の論理反転回路（図１２の３６０）
〜２入力論理回路の連鎖（同図３１６〜３３０）〜２入
力論理和回路（同図３９５）〜論理積手段（図１５の５
０６）〜ビット連続数選択手段（同図５０７）〜出力で
あり、２１段である。又、論理回路の個数は２００個と
なる。
置における、ビット連続数検出処理の場合、最長の経路
は入力（図１２のIN 31 ）〜第０の16 bit入力ビット連
続数検出手段５０１の論理反転回路（図１２の３６０）
〜２入力論理回路の連鎖（同図３１６〜３３０）〜２入
力論理和回路（同図３９５）〜論理積手段（図１５の５
０６）〜ビット連続数選択手段（同図５０７）〜出力で
あり、２１段である。又、論理回路の個数は２００個と
なる。
【０１７７】実施の形態１、及び２の説明で示したよう
に、Ｂ−１の例は最長の経路が３６段、論理回路が２３
０個、Ｂ−２の例は最長の経路が１２段、論理回路が２
８８個である。本実施の形態４によるビット連続数検出
装置は、従来例のＢ−１、及びＢ−２と同じく１サイク
ルでビット連続数検出処理を行なうので、回路の段数を
目安として、直接にＢ−１、及びＢ−２の従来例と比較
して良いこととなる。本実施の形態４ではＢ−１の例の
約６割の計算時間の回路を、その約９割の論理回路の数
で実現し、計算速度、回路量ともに改善に成功してい
る。Ｂ−２の例はＢ−１の例を高速化するための１つの
手法であるが、本実施の形態４による装置の方が、論理
回路の個数が少なく、回路量の制約が大きい場合は、本
実施の形態４による装置の方が有効である。
に、Ｂ−１の例は最長の経路が３６段、論理回路が２３
０個、Ｂ−２の例は最長の経路が１２段、論理回路が２
８８個である。本実施の形態４によるビット連続数検出
装置は、従来例のＢ−１、及びＢ−２と同じく１サイク
ルでビット連続数検出処理を行なうので、回路の段数を
目安として、直接にＢ−１、及びＢ−２の従来例と比較
して良いこととなる。本実施の形態４ではＢ−１の例の
約６割の計算時間の回路を、その約９割の論理回路の数
で実現し、計算速度、回路量ともに改善に成功してい
る。Ｂ−２の例はＢ−１の例を高速化するための１つの
手法であるが、本実施の形態４による装置の方が、論理
回路の個数が少なく、回路量の制約が大きい場合は、本
実施の形態４による装置の方が有効である。
【０１７８】このように、本発明の実施の形態４による
ビット連続数検出装置によれば、第１の判定手段５０
４、第２の判定手段５０５、及び論理積手段５０６によ
る判定信号を用いた制御により、第０、及び第１の２つ
（ｋ個）の１６（ｍ）ビット入力ビット連続数検出手段
５０１、及び５０２において、１６（ｍ）ビットの単位
入力データを対象とした単位ビット連続数の検出を行
い、ビット連続数選択手段５０７と、第２の接続手段５
０８とを用いて、単位ビット連続数を用いて、ビット連
続数を生成するので、第２の従来の技術の第２の例（Ｂ
−１）より計算時間を縮小しつつ、第３の例（Ｂ−２）
よりも回路量を削減することができる。
ビット連続数検出装置によれば、第１の判定手段５０
４、第２の判定手段５０５、及び論理積手段５０６によ
る判定信号を用いた制御により、第０、及び第１の２つ
（ｋ個）の１６（ｍ）ビット入力ビット連続数検出手段
５０１、及び５０２において、１６（ｍ）ビットの単位
入力データを対象とした単位ビット連続数の検出を行
い、ビット連続数選択手段５０７と、第２の接続手段５
０８とを用いて、単位ビット連続数を用いて、ビット連
続数を生成するので、第２の従来の技術の第２の例（Ｂ
−１）より計算時間を縮小しつつ、第３の例（Ｂ−２）
よりも回路量を削減することができる。
【０１７９】また、単位ビット数をm = 16( 2 の 4乗 )
とすることにより、第２の接続手段５０８のような簡易
な構成で合算手段を実現している。また、単位数 k = 2
としたことで、制御系については、第１の判定手段５０
４、第２の判定手段５０５、論理積手段５０６という簡
素な構成により実現できるもので、回路構成の簡素化に
貢献している。
とすることにより、第２の接続手段５０８のような簡易
な構成で合算手段を実現している。また、単位数 k = 2
としたことで、制御系については、第１の判定手段５０
４、第２の判定手段５０５、論理積手段５０６という簡
素な構成により実現できるもので、回路構成の簡素化に
貢献している。
【０１８０】以上、実施の形態１〜４において示した回
路構成は一例であり、同様の処理を実行する回路構成に
おいて、本発明のビット連続数検出装置を実現すること
が可能であり、同様の効果が得られる。
路構成は一例であり、同様の処理を実行する回路構成に
おいて、本発明のビット連続数検出装置を実現すること
が可能であり、同様の効果が得られる。
【０１８１】また、本発明によるビット連続数検出装置
は、専ら浮動小数点計算装置において用いられることと
して説明したが、本発明のビット連続数検出装置の用途
は、浮動小数点演算におけるシフトビット数取得に限ら
れるものでなく、同じ値を有するビットが連続する数を
求める汎用的な装置として応用可能なものである。
は、専ら浮動小数点計算装置において用いられることと
して説明したが、本発明のビット連続数検出装置の用途
は、浮動小数点演算におけるシフトビット数取得に限ら
れるものでなく、同じ値を有するビットが連続する数を
求める汎用的な装置として応用可能なものである。
【０１８２】
【発明の効果】請求項１のビット連続数検出装置によれ
ば、ｎ個の１ビットデータから構成されるｎビットの２
進数を入力データとして、ビット連続数として検出する
ビット連続数検出装置において、単位ビット数ｍ、及び
単位数ｋを、ｍ×ｋ＝ｎを満足する整数として、上記ｎ
ビットの入力データを構成するｋ個のｍビット単位入力
データのうち一の単位入力データに対して、単位ビット
連続数を検出する単位ビット連続数検出手段と、上記単
位ビット連続数検出手段への単位入力データの入力と、
上記単位ビット連続数検出手段が検出した単位ビット連
続数の処理とを制御し、当該ビット連続数の出力である
ビット連続数を生成する検出処理制御手段とを備えたも
のとしたので、ビット連続数検出を分割処理により効率
的に実行し、処理の迅速化と回路規模の小型化とを実現
することができる。
ば、ｎ個の１ビットデータから構成されるｎビットの２
進数を入力データとして、ビット連続数として検出する
ビット連続数検出装置において、単位ビット数ｍ、及び
単位数ｋを、ｍ×ｋ＝ｎを満足する整数として、上記ｎ
ビットの入力データを構成するｋ個のｍビット単位入力
データのうち一の単位入力データに対して、単位ビット
連続数を検出する単位ビット連続数検出手段と、上記単
位ビット連続数検出手段への単位入力データの入力と、
上記単位ビット連続数検出手段が検出した単位ビット連
続数の処理とを制御し、当該ビット連続数の出力である
ビット連続数を生成する検出処理制御手段とを備えたも
のとしたので、ビット連続数検出を分割処理により効率
的に実行し、処理の迅速化と回路規模の小型化とを実現
することができる。
【０１８３】請求項２のビット連続数検出装置によれ
ば、請求項１の装置において、上記検出処理制御手段
は、外部より入力したカウント信号に対応してカウント
動作を実行し、停止要求を入力されたときカウント動作
を停止するカウント手段と、カウント手段が出力するカ
ウント値に基づいて、１個のｍビット単位入力データを
選択して単位ビット連続数検出手段に出力する第１の選
択手段と、カウント値に基づいて、入力ｎビットデータ
より、１個の１ビットデータを判定データとして選択す
る第２の選択手段と、ｎビットの入力データの最上位ビ
ットの値と、判定データの値とを比較して、一致しない
ときに上記カウント手段に対して停止要求を出力する第
１の判定手段と、単位入力データを構成するｍ個の１ビ
ットデータの値がすべて同じであったか否かを調べ、す
べて同じでなかったときにカウント手段に対して停止要
求を出力する第２の判定手段と、カウント値と、単位ビ
ット連続数とを用いてビット連続数を生成する合算手段
とを備えたものとしたので、単位入力データの入力と単
位ビット数検出の制御、及びビット連続数の生成を行
い、効率的なビット連続数検出を行うことができる。
ば、請求項１の装置において、上記検出処理制御手段
は、外部より入力したカウント信号に対応してカウント
動作を実行し、停止要求を入力されたときカウント動作
を停止するカウント手段と、カウント手段が出力するカ
ウント値に基づいて、１個のｍビット単位入力データを
選択して単位ビット連続数検出手段に出力する第１の選
択手段と、カウント値に基づいて、入力ｎビットデータ
より、１個の１ビットデータを判定データとして選択す
る第２の選択手段と、ｎビットの入力データの最上位ビ
ットの値と、判定データの値とを比較して、一致しない
ときに上記カウント手段に対して停止要求を出力する第
１の判定手段と、単位入力データを構成するｍ個の１ビ
ットデータの値がすべて同じであったか否かを調べ、す
べて同じでなかったときにカウント手段に対して停止要
求を出力する第２の判定手段と、カウント値と、単位ビ
ット連続数とを用いてビット連続数を生成する合算手段
とを備えたものとしたので、単位入力データの入力と単
位ビット数検出の制御、及びビット連続数の生成を行
い、効率的なビット連続数検出を行うことができる。
【０１８４】請求項３のビット連続数検出装置によれ
ば、請求項２の装置において、上記カウント手段は、上
記カウント動作を停止した場合に、当該ビット連続数検
出装置の外部に対してカウント停止信号を出力するもの
としたので、外部よりカウント停止信号に応じて処理要
求が入力されることで、当該ビット連続数検出装置によ
るビット連続数検出処理を、無駄なサイクルの経過を省
き効率的に実行することが可能となる。
ば、請求項２の装置において、上記カウント手段は、上
記カウント動作を停止した場合に、当該ビット連続数検
出装置の外部に対してカウント停止信号を出力するもの
としたので、外部よりカウント停止信号に応じて処理要
求が入力されることで、当該ビット連続数検出装置によ
るビット連続数検出処理を、無駄なサイクルの経過を省
き効率的に実行することが可能となる。
【０１８５】請求項４のビット連続数検出装置によれ
ば、請求項１の装置において、上記検出処理制御手段
は、外部より入力したカウント信号に対応してカウント
動作を実行し、停止要求を入力されたときカウント動作
を停止するカウント手段と、ｎビットの入力データの最
上位値と、単位入力データの単位最上位値とを比較し
て、一致するか否かを示す第１の比較信号を出力する第
１の判定手段と、単位入力データを構成するｍ個の１ビ
ットデータの値がすべて同じであったか否かを調べ、す
べて同じか否かを示す第２の比較信号を出力する第２の
判定手段と、上記第２の比較信号を記憶し、カウント手
段が出力するカウント値に対応して、上記第２の比較信
号に基づく記憶比較信号を出力する比較信号記憶手段
と、カウント値と、第１の比較信号と、記憶比較信号と
に基づいて、判定信号を生成して出力する第３の判定手
段と、判定信号の値に対応して単位入力データを選択
し、単位ビット連続数検出手段に入力する選択手段と、
判定信号と、単位ビット連続数とを用いて、当該ビット
連続数検出装置の装置出力であるビット連続数を生成す
る合算手段とを備えたものとしたので、単位入力データ
の入力と単位ビット数検出の制御、及びビット連続数の
生成を、効率的に実行してビット連続数を検出すること
ができ、かつ、選択手段、及びカウント手段の回路構成
を簡素化することが可能となる。
ば、請求項１の装置において、上記検出処理制御手段
は、外部より入力したカウント信号に対応してカウント
動作を実行し、停止要求を入力されたときカウント動作
を停止するカウント手段と、ｎビットの入力データの最
上位値と、単位入力データの単位最上位値とを比較し
て、一致するか否かを示す第１の比較信号を出力する第
１の判定手段と、単位入力データを構成するｍ個の１ビ
ットデータの値がすべて同じであったか否かを調べ、す
べて同じか否かを示す第２の比較信号を出力する第２の
判定手段と、上記第２の比較信号を記憶し、カウント手
段が出力するカウント値に対応して、上記第２の比較信
号に基づく記憶比較信号を出力する比較信号記憶手段
と、カウント値と、第１の比較信号と、記憶比較信号と
に基づいて、判定信号を生成して出力する第３の判定手
段と、判定信号の値に対応して単位入力データを選択
し、単位ビット連続数検出手段に入力する選択手段と、
判定信号と、単位ビット連続数とを用いて、当該ビット
連続数検出装置の装置出力であるビット連続数を生成す
る合算手段とを備えたものとしたので、単位入力データ
の入力と単位ビット数検出の制御、及びビット連続数の
生成を、効率的に実行してビット連続数を検出すること
ができ、かつ、選択手段、及びカウント手段の回路構成
を簡素化することが可能となる。
【０１８６】請求項５のビット連続数検出装置によれ
ば、請求項１の装置において、ｋ個の上記単位ビット連
続数検出手段を備え、上記検出処理制御手段は、ｎビッ
トの入力データの最上位値と、ｍビットの単位入力デー
タの単位最上位値とを比較して、一致するか否かを示す
第１の比較信号を出力する第１の判定手段と、単位入力
データを構成するｍ個の１ビットデータの値が、すべて
同じであったか否かを調べ、すべて同じか否かを示す第
２の比較信号を出力する第２の判定手段と、第１の比較
信号と、第２の比較信号とに基づいて、判定信号を出力
する第３の判定手段と、判定信号の値に対応して、上記
ｋ個の単位ビット連続数検出手段より出力されるｋ個の
単位ビット連続数から一の単位ビット連続数を選択する
ビット連続数選択手段と、上記判定信号と、上記ビット
連続数選択手段が選択した単位ビット連続数とを用い
て、当該ビット連続数検出装置の装置出力であるビット
連続数を生成する合算手段とを備えたものとしたので、
単位入力データの入力と単位ビット数検出の制御、及び
ビット連続数の生成を効率的に実行してビット連続数を
検出することができ、かつ、カウント手段を省き、判定
手段の回路構成を簡素化することが可能となる。
ば、請求項１の装置において、ｋ個の上記単位ビット連
続数検出手段を備え、上記検出処理制御手段は、ｎビッ
トの入力データの最上位値と、ｍビットの単位入力デー
タの単位最上位値とを比較して、一致するか否かを示す
第１の比較信号を出力する第１の判定手段と、単位入力
データを構成するｍ個の１ビットデータの値が、すべて
同じであったか否かを調べ、すべて同じか否かを示す第
２の比較信号を出力する第２の判定手段と、第１の比較
信号と、第２の比較信号とに基づいて、判定信号を出力
する第３の判定手段と、判定信号の値に対応して、上記
ｋ個の単位ビット連続数検出手段より出力されるｋ個の
単位ビット連続数から一の単位ビット連続数を選択する
ビット連続数選択手段と、上記判定信号と、上記ビット
連続数選択手段が選択した単位ビット連続数とを用い
て、当該ビット連続数検出装置の装置出力であるビット
連続数を生成する合算手段とを備えたものとしたので、
単位入力データの入力と単位ビット数検出の制御、及び
ビット連続数の生成を効率的に実行してビット連続数を
検出することができ、かつ、カウント手段を省き、判定
手段の回路構成を簡素化することが可能となる。
【０１８７】請求項６のビット連続数検出装置によれ
ば、請求項１ないし５のいずれかの装置において、上記
単位ビット数ｍが２のべき乗であるものとしたので、処
理効率の向上を図ることが可能となる。
ば、請求項１ないし５のいずれかの装置において、上記
単位ビット数ｍが２のべき乗であるものとしたので、処
理効率の向上を図ることが可能となる。
【０１８８】請求項７のビット連続数検出装置によれ
ば、請求項１ないし６のいずれかの装置において、上記
単位数ｋが２であるものとしたので、処理効率の向上を
図ることが可能となる。
ば、請求項１ないし６のいずれかの装置において、上記
単位数ｋが２であるものとしたので、処理効率の向上を
図ることが可能となる。
【０１８９】請求項８のビット連続数検出装置によれ
ば、請求項７にの装置において、上記入力ビット数ｎが
３２であり、上記単位ビット数ｍが１６であるものとし
たので、一般的な３２ビット入力の演算処理における効
率的なビット連続数検出が可能となる。
ば、請求項７にの装置において、上記入力ビット数ｎが
３２であり、上記単位ビット数ｍが１６であるものとし
たので、一般的な３２ビット入力の演算処理における効
率的なビット連続数検出が可能となる。
【０１９０】請求項９のビット連続数検出装置によれ
ば、請求項１ないし８のいずれかの装置において、ｎ’
個の１ビットデータから構成されるｎ’ビットの２進数
を入力して、このｎ’ビット入力データをｎビットデー
タに変換する入力データ変換手段をさらに備えたものと
したので、ｎ’ビットデータに対してもｎビットデータ
と同様にビット連続数検出を行うことができ、ビット連
続数検出装置の汎用性を向上できるという効果が得られ
る。
ば、請求項１ないし８のいずれかの装置において、ｎ’
個の１ビットデータから構成されるｎ’ビットの２進数
を入力して、このｎ’ビット入力データをｎビットデー
タに変換する入力データ変換手段をさらに備えたものと
したので、ｎ’ビットデータに対してもｎビットデータ
と同様にビット連続数検出を行うことができ、ビット連
続数検出装置の汎用性を向上できるという効果が得られ
る。
【０１９１】請求項１０のビット連続数検出装置によれ
ば、請求項９の装置において、上記入力データ変換手段
は、ｎ’＜ｎの関係を満たすｎ’ビットデータを変換対
象データとして入力し、上記変換対象データを構成する
ｎ’個の１ビットデータのいずれかの値を変換対象値と
し、上記変換対象データの下位に上記変換対象値を論理
反転させた値を有する１ビットのデータを付加し、上記
付加した１ビットのデータの下位に任意の値を有するデ
ータを付加して、ｎビットデータを生成するデータ拡張
手段であるものとしたので、ｎ’ビットデータに対して
効率的にｎビットデータへの拡張を行い、ビット連続数
検出装置の汎用性を向上できるという効果が得られる。
ば、請求項９の装置において、上記入力データ変換手段
は、ｎ’＜ｎの関係を満たすｎ’ビットデータを変換対
象データとして入力し、上記変換対象データを構成する
ｎ’個の１ビットデータのいずれかの値を変換対象値と
し、上記変換対象データの下位に上記変換対象値を論理
反転させた値を有する１ビットのデータを付加し、上記
付加した１ビットのデータの下位に任意の値を有するデ
ータを付加して、ｎビットデータを生成するデータ拡張
手段であるものとしたので、ｎ’ビットデータに対して
効率的にｎビットデータへの拡張を行い、ビット連続数
検出装置の汎用性を向上できるという効果が得られる。
【図１】本発明の実施の形態１によるビット連続数検出
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】同実施の形態によるビット連続数検出装置を用
いた、浮動小数点演算装置の構成を示すブロック図であ
る。
いた、浮動小数点演算装置の構成を示すブロック図であ
る。
【図３】同実施の形態によるビット連続数検出装置の、
第１、及び第２の選択手段の機能を説明するための図で
ある。
第１、及び第２の選択手段の機能を説明するための図で
ある。
【図４】同実施の形態によるビット連続数検出装置の、
８ビット入力ビット連続数検出手段、及び第２の判定手
段の構成を示す図である。
８ビット入力ビット連続数検出手段、及び第２の判定手
段の構成を示す図である。
【図５】同実施の形態によるビット連続数検出装置の、
カウント手段の構成を示す図である。
カウント手段の構成を示す図である。
【図６】同実施の形態によるビット連続数検出装置の、
カウント手段の状態の遷移を示す図である。
カウント手段の状態の遷移を示す図である。
【図７】同実施の形態によるビット連続数検出装置の、
動作（(A) の場合）を説明するための波形図である。
動作（(A) の場合）を説明するための波形図である。
【図８】同実施の形態によるビット連続数検出装置の、
動作（(B) の場合）を説明するための波形図である。
動作（(B) の場合）を説明するための波形図である。
【図９】同実施の形態によるビット連続数検出装置の、
動作（(C) の場合）を説明するための波形図である。
動作（(C) の場合）を説明するための波形図である。
【図１０】同実施の形態によるビット連続数検出装置
の、動作（(D) の場合）を説明するための波形図であ
る。
の、動作（(D) の場合）を説明するための波形図であ
る。
【図１１】本発明の実施の形態２によるビット連続数検
出装置の構成を示すブロック図である。
出装置の構成を示すブロック図である。
【図１２】同実施の形態によるビット連続数検出装置
の、８ビット入力ビット連続数検出手段、及び第２の判
定手段の構成を示す図である。
の、８ビット入力ビット連続数検出手段、及び第２の判
定手段の構成を示す図である。
【図１３】本発明の実施の形態３によるビット連続数検
出装置の構成を示すブロック図である。
出装置の構成を示すブロック図である。
【図１４】同実施の形態によるビット連続数検出装置を
用いた、浮動小数点演算装置の構成を示すブロック図で
ある。
用いた、浮動小数点演算装置の構成を示すブロック図で
ある。
【図１５】本発明の実施の形態４によるビット連続数検
出装置の構成を示すブロック図である。
出装置の構成を示すブロック図である。
【図１６】従来技術による、ビット連続数検出処理の第
１例における処理手順を示すフローチャート図である。
１例における処理手順を示すフローチャート図である。
【図１７】従来技術による、ビット連続数検出処理の第
２例におけるビット連続数検出回路の構成を示す図（そ
の１）である。
２例におけるビット連続数検出回路の構成を示す図（そ
の１）である。
【図１８】従来技術による、ビット連続数検出処理の第
２例におけるビット連続数検出回路の構成を示す図（そ
の２）である。
２例におけるビット連続数検出回路の構成を示す図（そ
の２）である。
【図１９】従来技術による、ビット連続数検出処理の第
３例におけるビット連続数検出回路の構成を示す図（そ
の１）である。
３例におけるビット連続数検出回路の構成を示す図（そ
の１）である。
【図２０】従来技術による、ビット連続数検出処理の第
３例におけるビット連続数検出回路の構成を示す図（そ
の２）である。
３例におけるビット連続数検出回路の構成を示す図（そ
の２）である。
１，１０ 第１の選択手段
２，１１ 第２の選択手段
３ ８ビット入力ビット連続数検
出手段 ４，２０３ カウント手段 ５，５０３ 第１の接続手段 ６，２０４，５０４ 第１の判定手段 ７，２０５，５０５ 第２の判定手段 ９，２０９ 合算手段 １２０，１２５ 浮動小数点演算装置 １２１ 演算処理制御手段 １２２ メモリ １２３，１２６ ビット連続数検出装置 １２７，４０１ データ拡張手段 １２８ ｎビット入力ビット連続数検
出手段 ２０１ 選択手段 ２０２ １６ビット入力ビット連続数
検出手段 ２０６ 記憶手段 ２０７，５０６ 論理積手段 ５０１ 第０の１６ビット入力ビット
連続数検出手段 ５０２ 第１の１６ビット入力ビット
連続数検出手段 ５０７ ビット連続数選択手段 ５０８ 第２の接続手段
出手段 ４，２０３ カウント手段 ５，５０３ 第１の接続手段 ６，２０４，５０４ 第１の判定手段 ７，２０５，５０５ 第２の判定手段 ９，２０９ 合算手段 １２０，１２５ 浮動小数点演算装置 １２１ 演算処理制御手段 １２２ メモリ １２３，１２６ ビット連続数検出装置 １２７，４０１ データ拡張手段 １２８ ｎビット入力ビット連続数検
出手段 ２０１ 選択手段 ２０２ １６ビット入力ビット連続数
検出手段 ２０６ 記憶手段 ２０７，５０６ 論理積手段 ５０１ 第０の１６ビット入力ビット
連続数検出手段 ５０２ 第１の１６ビット入力ビット
連続数検出手段 ５０７ ビット連続数選択手段 ５０８ 第２の接続手段
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/00
Claims (10)
- 【請求項１】 ｎ個の１ビットデータから構成されるｎ
ビットの２進数を入力データとして、上記入力データの
最上位の１ビットデータを最上位データとし、上記最上
位データの値を最上位値とし、当該最上位データに後続
する、上記最上位値と同じ値を有する１ビットデータの
連続数を、ビット連続数として検出するビット連続数検
出装置において、 単位ビット数ｍ、及び単位数ｋを、ｍ×ｋ＝ｎを満足す
る整数として、上記ｎビットの入力データを構成するｋ
個のｍビット単位入力データのうち一の単位入力データ
に対して、上記一の単位入力データの最上位の１ビット
データを単位最上位データとし、上記単位最上位データ
の値を単位最上位値とし、当該単位最上位データに後続
する、上記単位最上位値と同じ値を有する１ビットデー
タの連続数を、単位ビット連続数として検出する単位ビ
ット連続数検出手段と、 上記単位ビット連続数検出手段への単位入力データの入
力と、上記単位ビット連続数検出手段が検出した単位ビ
ット連続数の処理とを制御し、当該ビット連続数の出力
であるビット連続数を生成する検出処理制御手段とを備
えたことを特徴とするビット連続数検出装置。 - 【請求項２】 請求項１に記載のビット連続数検出装置
において、 上記検出処理制御手段は、 カウント値を保持し、外部より入力したカウント信号に
対応して上記保持するカウント値を増加させるカウント
動作を実行し、後述する停止要求を入力されたとき、上
記カウント動作を停止するカウント手段と、 上記ｎビットの入力データを構成するｋ個のｍビット単
位入力データのうちから、上記カウント値に基づいて、
１個のｍビット単位入力データを選択して上記単位ビッ
ト連続数検出手段に出力する第１の選択手段と、 上記入力ｎビットデータより、上記カウント値に基づい
て、１個の１ビットデータを判定データとして選択する
第２の選択手段と、 上記ｎビットの入力データの最上位値と、上記第２の選
択手段が選択した判定データの値とを比較して、一致し
ないときに上記カウント手段に対して停止要求を出力す
る第１の判定手段と、 上記単位入力データを構成するｍ個の１ビットデータの
値がすべて同じであったか否かを調べ、すべて同じでな
かったときに上記カウント手段に対して停止要求を出力
する第２の判定手段と、 上記カウント値と、上記単位ビット連続数検出手段が検
出した上記単位ビット連続数とを用いて、当該ビット連
続数検出装置の装置出力であるビット連続数を生成する
合算手段とを備えたものであることを特徴とするビット
連続数検出装置。 - 【請求項３】 請求項２に記載のビット連続数検出装置
において、 上記カウント手段は、上記カウント動作を停止した場合
に、当該ビット連続数検出装置の外部に対してカウント
停止信号を出力するものであることを特徴とするビット
連続数検出装置。 - 【請求項４】 請求項１に記載のビット連続数検出装置
において、 上記検出処理制御手段は、 カウント値を保持し、外部より入力したカウント信号に
対応して上記保持するカウント値を増加させるカウント
動作を実行するカウント手段と、 上記ｎビットの入力データの最上位値と、上記ｍビット
の単位入力データの単位最上位値とを比較して、一致す
るか否かを示す第１の比較信号を出力する第１の判定手
段と、 上記単位入力データを構成するｍ個の１ビットデータの
値が、すべて同じであったか否かを調べ、すべて同じか
否かを示す第２の比較信号を出力する第２の判定手段
と、 上記第２の比較信号を記憶し、上記カウント値に対応し
て、上記第２の比較信号に基づく記憶比較信号を出力す
る比較信号記憶手段と、 上記カウント値と、上記第１の比較信号と、上記記憶比
較信号とに基づいて、判定信号を出力する第３の判定手
段と、 上記判定信号の値に対応して、上記単位ビット連続数検
出手段に入力する単位入力データを選択する選択手段
と、 上記判定信号と、上記単位ビット連続数とを用いて、当
該ビット連続数検出装置の装置出力であるビット連続数
を生成する合算手段とを備えたものであることを特徴と
するビット連続数検出装置。 - 【請求項５】 請求項１に記載のビット連続数検出装置
において、 ｋ個の上記単位ビット連続数検出手段を備え、 上記検出処理制御手段は、 上記ｎビットの入力データの最上位値と、上記ｍビット
の単位入力データの単位最上位値とを比較して、一致す
るか否かを示す第１の比較信号を出力する第１の判定手
段と、 上記単位入力データを構成するｍ個の１ビットデータの
値がすべて同じであったか否かを調べ、すべて同じか否
かを示す第２の比較信号を出力する第２の判定手段と、 上記第１の比較信号と、上記第２の比較信号とに基づい
て、判定信号を出力する第３の判定手段と、 上記判定信号の値に対応して、上記ｋ個の単位ビット連
続数検出手段より出力されるｋ個の単位ビット連続数か
ら一の単位ビット連続数を選択するビット連続数選択手
段と、 上記判定信号と、上記ビット連続数選択手段が選択した
単位ビット連続数とを用いて、当該ビット連続数検出装
置の装置出力であるビット連続数を生成する合算手段と
を備えたものであることを特徴とするビット連続数検出
装置。 - 【請求項６】 請求項１ないし５のいずれかに記載のビ
ット連続数検出装置において、 上記単位ビット数ｍが２のべき乗であることを特徴とす
るビット連続数検出装置。 - 【請求項７】 請求項１ないし６のいずれかに記載のビ
ット連続数検出装置において、 上記単位数ｋが２であることを特徴とするビット連続数
検出装置。 - 【請求項８】 請求項７に記載のビット連続数検出装置
において、 上記入力ビット数ｎが３２であり、上記単位ビット数ｍ
が１６であることを特徴とするビット連続数検出装置。 - 【請求項９】 請求項１ないし８のいずれかに記載のビ
ット連続数検出装置において、 ｎ’個の１ビットデータから構成されるｎ’ビットの２
進数を入力データとして、上記ｎ’ビット入力データを
ｎビットデータに変換する入力データ変換手段をさらに
備えたことを特徴とするビット連続数検出装置。 - 【請求項１０】 請求項９に記載のビット連続数検出装
置において、 上記入力データ変換手段は、 ｎ’＜ｎの関係を満たすｎ’ビットデータを変換対象デ
ータとして入力し、上記変換対象データを構成するｎ’
個の１ビットデータのいずれかの値を変換対象値とし、
上記変換対象データの下位に上記変換対象値を論理反転
させた値を有する１ビットのデータを付加し、上記付加
した１ビットのデータの下位に任意の値を有するデータ
を付加して、ｎビットデータを生成するデータ拡張手段
であるものであることを特徴とするビット連続数検出装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22538597A JP3471577B2 (ja) | 1997-08-21 | 1997-08-21 | ビット連続数検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22538597A JP3471577B2 (ja) | 1997-08-21 | 1997-08-21 | ビット連続数検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1165819A JPH1165819A (ja) | 1999-03-09 |
| JP3471577B2 true JP3471577B2 (ja) | 2003-12-02 |
Family
ID=16828536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22538597A Expired - Fee Related JP3471577B2 (ja) | 1997-08-21 | 1997-08-21 | ビット連続数検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3471577B2 (ja) |
-
1997
- 1997-08-21 JP JP22538597A patent/JP3471577B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1165819A (ja) | 1999-03-09 |
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