JP2020516204A - パルス密度変調方法及びパルス密度値信号変換回路 - Google Patents

パルス密度変調方法及びパルス密度値信号変換回路 Download PDF

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Abstract

本発明は、パルス密度変調方法及びパルス密度値信号変換回路を開示する。前記方法は、２進法の密度値ｄのビット数ｎを取得するステップＳ０１(カウンタのビット数をｎと設定し、カウンタの初期値が０或いは１である)と、一番右にある１を検索するステップＳ０２（カウンタ現在値ｉの一番右にある１の右から左へ数えたカウンタがあるビット数ｊを取得し、カウンタ内の数値は、２進法数字であり、ｊの最小値が１である）と、対応するビットが等しいかどうかを判断するステップＳ０３（ｄは、左から右へ数えたｊ桁目のビットが１の場合、本周期の出力信号ビットが１であり、ｄは、左から右へ数えたｊ桁目のビットが０の場合、本周期の出力信号ビットが０である）と、カウンタの値ｉに１を加え、次の周期に進み、ステップＳ０２に移行するステップＳ０４と、を含む。本発明は、出力電圧をより一層均一かつ平らで滑らかにさせることができる。【選択図】図１

Description

本発明は、デジタル信号処理分野に関し、特に、ＤＣ−ＤＣ変流器或いはＤＡコンバータ内で用いられるパルス密度変調方法及びパルス密度値信号変換回路に関する。
パルス信号は、振幅、幅、密度という３つの基本属性がある。パルス信号の少なくとも一つの属性を我々が望む規律変化に伴って変化させるプロセスは、変調と呼ばれる。変調後に得られる信号がパルス変調信号と呼ばれる。
一般的な変調方式は、ＰＡＭ（パルス振幅変調）、ＰＷＭ（パルス幅変調）、ＰＤＭ（パルス密度変調）がある。信号振幅は、外部干渉の影響を受けやすいため、後者の２つの変調方式が比較的よく使用される。
ＤＣ−ＤＣ変流器及びＤＡコンバータにおいて、制御信号のパルスを制御することにより、出力電圧を制御でき、最もよく使用されるのはパルス幅変調である。パルス幅変調の制御が簡単であるが、波形が不均一である。またパルス密度変調の波形は、パルス幅変調に対比して比較的均一であるが、制御がより一層複雑である。
従来のパルス密度変調方法には、波動波形が不均一という欠陥が存在する。
中華人民共和国国家知的財産権局が２０１１年０９月２１日に公開した特許文献１のパルス密度変調ＰＤＭドライバでは、ＰＤＭデータストリームを出力し、かつ制御トークンにスイッチングできる。ＰＤＭデータストリームの第１の積分は、第１の所定値より小さいか又は等しい値を有し、かつＰＤＭデータストリームの第２の積分が第２の所定値より小さいか又は等しい値を有した時、このスイッチングを行う。この技術的解決手段には、やはり制御プロセスが複雑で、関連の回路が煩雑等の欠陥が存在している。
中国特許出願公開第１０２１９５６２２号明細書
本発明は、主に従来技術に存在する出力波形が不均一の技術的課題を解決し、出力信号の波形波動が比較的小さく、計算が比較的容易で、回路構造が簡単なパルス密度変調方法及びパルス密度値信号変換回路を提供することを目的とする。
本発明は上記技術的課題を解決するために、以下の技術的手段からなる。
パルス密度変調方法であって、
２進法の密度値ｄのビット数ｎを取得するステップＳ０１(カウンタのビット数をｎと設定し、カウンタの初期値が０或いは１である)と、
一番右にある１を検索するステップＳ０２（カウンタ現在値ｉの一番右にある１の右から左へ数えたカウンタがあるビット数ｊを取得し、カウンタ内の数値は、２進法数字であり、ｊの最小値が１である）と、
対応するビットが等しいかどうかを判断するステップＳ０３（ｄは、左から右へ数えたｊ桁目のビットが１の場合、本周期の出力信号ビットが１であり、ｄは、左から右へ数えたｊ桁目のビットが０の場合、本周期の出力信号ビットが０である）と、
カウンタの値ｉに１を加え、次の周期に進み、ステップＳ０２に移行するステップＳ０４と、
を含む。
２進法のパルス信号密度値は、本発明の入力であり、各周期の出力信号ビットから成るビット列が出力信号で、本発明の出力である。各２進法の密度値ｄは１つの出力信号に対応する。出力信号の１桁目のビットは、一番左にあるビットである。
ｉの初期値を０と設定した時、出力信号ビット数が２ｎである。ｉの初期値が１の時、出力信号ビット数は２ｎ−１で、この場合においてパルス密度範囲は０（すなわち０／２ｎ−１）〜１（すなわち２ｎ−１／２ｎ−１）とし、各ビットが０の出力信号を生成できる以外に、各ビットが１の出力信号も生成できる。
カウンタの値ｉが上限に達した後、初期値に戻ると共に次の周期に進むか、又はプロセスを終了する。
本発明は、ＤＣ−ＤＣ変流器又はＤＡコンバータに応用され、２進法の密度値ｄがＤＣ−ＤＣ変流器の入力信号或いはＤＡコンバータの前段で生成されたデジタル信号であり、出力信号を得た後、ＤＣ−ＤＣ変流器又はＤＡコンバータが出力信号に基づき出力電圧を変調する。
好ましくは、ステップＳ０２における一番右にある１を検索するのは、具体的に言えば、ＣＰＵ命令セット内の命令で直接検索してカウンタ現在値ｉの一番右にある１の右から左へ数えたカウンタがあるビット数ｊを得、
ステップＳ０３における対応するビットが等しいかどうかを判断するのは、具体的に言えば、ビットテスト命令で密度値ｄの左から数えたｊ桁目のビットが１かどうかを検査する。
好ましくは、ステップＳ０２における一番右にある１を検索するのは、左から右へ或いは右から左への循環テストを通じて得、
ステップＳ０３における対応するビットが等しいかどうかを判断するのは、具体的に言えば、シフト命令でｄをｊ−１ビット左にシフトすると共に最上位ビットを保持し、結果は１の場合、対応するビットが等しく、結果が０の場合、対応するビットが等しくなく、又はシフト命令でｄをｎ−ｊビット右にシフトすると共に最下位ビットを保持し、結果は１の場合、対応するビットが等しく、結果が０の場合、対応するビットが等しくない。
好ましくは、ステップＳ０２及びステップＳ０３は、具体的に言えば、
Ｓ１１：密度値ｄをビットの逆順に並べ替えてＤを得、
Ｓ１２：カウント値ｉから１を引き、そして原ｉとＸＯＲ演算してｋを得、
Ｓ１３：ｋに１を加え、そして１ビット右にシフトしてｍを得、
Ｓ１４：ｍとＤを論理積演算で操作し、結果はｍに等しい場合、本周期の出力信号ビットが１であり、結果は、ｍに等しくない場合、本周期の出力信号ビットが０である。
好ましくは、ｉの初期値が０の時、出力信号の１桁目のビットを０或いは１に設定する。すなわち、ｉの初期値が０の時、１周期目で出力された信号ビットを０又は１に固定する。
出力信号の１桁目のビットを０に設定した時、パルス密度範囲は０（すなわち０／２ｎ）〜（２ｎ−１）／２ｎとし、各ビットが０の信号を生成でき、各ビットが１の信号を生成できず、出力信号の１桁目のビットを１に設定した時、密度値範囲は１／２ｎ〜１（すなわち２ｎ／２ｎ）とし、前記状況に対比すると、均一性がやや低下し、各ビットが０の出力信号を生成できないが、各ビットが１の出力信号を生成できる。ユーザーは、実際のニーズに応じて選択できる。
ステップＳ１２において、ｉが初期値の時、ｉ−１の値の各ビットを１に設定し、例えばｎ＝４の場合、ｉ−１＝１１１１となる。
前記技術的課題は、さらに下記の技術的解決手段を通じて解決できる。
パルス密度変調方法であって、パルス信号の周期はｓで、出力信号のｑ桁目のビットが下記方式によって確定され、
Ａ０１：密度値ｄとｑを乗算して得られた積をｓで割って得られた商の整数部分を取ってｈとし、
Ａ０２：ｈとパルスカウント値が同じであるかを判断し、同じの場合、出力信号のｑ桁目のビットは０で、異なる場合、ステップＡ０３に進み、
Ａ０３：出力信号のｑ桁目のビットを１に設定すると共にパルスカウント値をｈに設定し、
出力信号のビット数がｓで、すなわちｑの取り得る値は１〜ｓであり、パルスカウント値の初期値は０である。
パルス密度値信号変換回路であって、検索モジュールと比較モジュールとを含み、前記検索モジュールは下位ビットチェックモジュールと変換モジュールとを含み、下位ビットチェックモジュールの入力端子がカウンタに接続され、出力端子が変換モジュールに接続され、変換モジュールの出力端子が比較モジュールの入力端子に接続され、比較モジュールの入力端子がさらにパルス密度値信号に接続され、比較モジュールの出力端子がパルス密度値信号変換回路の出力端子であり、前記下位ビットチェックモジュールは、ｎ−１本の信号線とｎ個のカウント入力端子とｎ−２個のＯＲゲートとを含み、変換モジュールがｎ−１個のＡＮＤゲートとｎ−１個のＯＲゲートとｎ個の出力端子とを含み、ｎがカウンタのビット数であり、信号線がｓ［１］〜ｓ［ｎ−１］と順次マークされ、カウント入力端子がｉ［１］〜ｉ［ｎ］と順次マークされると共にそれぞれカウンタの１〜ｎ桁目のビットに接続され、出力端子がｏ［１］〜ｏ［ｎ］と順次マークされ、
カウント入力端子ｉ［１］は、直接出力端子ｏ［１］及び信号線ｓ［１］に接続し、信号線ｓ［１］が１つのＮＯＴゲートを通じて１番目のＡＮＤゲートの第１入力端子に接続し、１番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［２］に接続し、１番目のＡＮＤゲートの出力端子が出力端子ｏ［２］に接続し、
ｊ≧２の時、ｊ−１番目のＯＲゲートの出力端子は、信号線ｓ［ｊ］に接続し、信号線ｓ［ｊ］が１つのＮＯＴゲートを通じてｊ番目のＡＮＤゲートの第１入力端子に接続し、ｊ番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［ｊ＋１］に接続し、ｊ−１番目のＯＲゲートの第１入力端子は、出力端子ｏ［ｊ］に接続し、ｊ−１番目のＯＲゲートの第２入力端子が信号線ｓ［ｊ−１］に接続する。
好ましくは、比較モジュールは、ｎ個のパルス密度値入力端子とｎ個のＡＮＤゲートと１つのｎ入力端子ＯＲゲートとを含み、パルス密度値入力端子がｄ［１］〜ｄ［ｎ］と順次マークされると共にそれぞれパルス密度値信号の１〜ｎ桁目のビットに接続し、
ｋ番目のＡＮＤゲートの第１入力端子は、検索モジュールの出力端子ｏ［ｋ］に接続し、ｋ番目のＡＮＤゲートの第２入力端子がパルス密度値入力端子ｄ［ｎ＋１−ｋ］に接続し、ｋ番目のＡＮＤゲートの出力端子がｎ入力端子ＯＲゲートのｋ番目の入力端子に接続し、ｎ入力端子ＯＲゲートの出力は、パルス信号変換回路の総出力端子とする。
パルス密度値信号変換回路であって、検索モジュールと比較モジュールとを含み、前記検索モジュールは下位ビットチェックモジュールと変換モジュールとを含み、下位ビットチェックモジュールの入力端子がカウンタに接続され、出力端子が変換モジュールに接続され、変換モジュールの出力端子が比較モジュールの入力端子に接続され、比較モジュールの入力端子がさらにパルス密度値信号に接続され、比較モジュールの出力端子がパルス密度値信号変換回路の出力端子であり、前記下位ビットチェックモジュールは、ｎ−１本の信号線とｎ個のカウント入力端子とｎ−２個のＯＲゲートとを含み、変換モジュールがｎ−１個のＡＮＤゲートとｎ−１個のＯＲゲートとｎ個の出力端子とを含み、ｎがカウンタのビット数であり、信号線がｓ［１］〜ｓ［ｎ−１］と順次マークされ、カウント入力端子がｉ［１］〜ｉ［ｎ］と順次マークされると共にそれぞれカウンタの１〜ｎ桁目のビットに接続され、出力端子がｏ［１］〜ｏ［ｎ］と順次マークされ、
カウント入力端子ｉ［１］は、直接出力端子ｏ［１］及び信号線ｓ［１］に接続し、信号線ｓ［１］が１つのＮＯＴゲートを通じて１番目のＡＮＤゲートの第１入力端子に接続し、１番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［２］に接続し、１番目のＡＮＤゲートの出力端子が出力端子ｏ［２］に接続し、
ｊ≧２の時、ｊ−１番目のＯＲゲートの出力端子は、信号線ｓ［ｊ］に接続し、信号線ｓ［ｊ］が１つのＮＯＴゲートを通じてｊ番目のＡＮＤゲートの第１入力端子に接続し、ｊ番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［ｊ＋１］に接続し、ｊ−１番目のＯＲゲートの第１入力端子は、カウント入力端子ｉ［ｊ］に接続し、ｊ−１番目のＯＲゲートの第２入力端子が信号線ｓ［ｊ−１］に接続する。
好ましくは、比較モジュールは、ｎ個のパルス密度値入力端子とｎ個のＡＮＤゲートと１つのｎ入力端子ＯＲゲートとを含み、パルス密度値入力端子がｄ［１］〜ｄ［ｎ］と順次マークされると共にそれぞれパルス密度値信号の１〜ｎ桁目のビットに接続し、
ｋ番目のＡＮＤゲートの第１入力端子は、検索モジュールの出力端子ｏ［ｋ］に接続し、ｋ番目のＡＮＤゲートの第２入力端子がパルス密度値入力端子ｄ［ｎ＋１−ｋ］に接続し、ｋ番目のＡＮＤゲートの出力端子がｎ入力端子ＯＲゲートのｋ番目の入力端子に接続し、ｎ入力端子ＯＲゲートの出力は、パルス信号変換回路の総出力端子とする。
パルス密度値信号変換回路であって、検索モジュールと比較モジュールとを含み、前記検索モジュールは下位ビットチェックモジュールと変換モジュールとを含み、下位ビットチェックモジュールの入力端子がカウンタに接続され、出力端子が変換モジュールに接続され、変換モジュールの出力端子が比較モジュールの入力端子に接続され、比較モジュールの入力端子がさらにパルス密度値信号に接続され、比較モジュールの出力端子がパルス密度値信号変換回路の出力端子であり、前記下位ビットチェックモジュールは、ｎ−１本の信号線とｎ個のカウント入力端子とｎ−２個のＯＲゲートとを含み、変換モジュールがｎ−１個のＡＮＤゲートとｎ−１個のＯＲゲートとｎ個の出力端子とを含み、ｎがカウンタのビット数であり、信号線がｓ［１］〜ｓ［ｎ−１］と順次マークされ、カウント入力端子がｉ［１］〜ｉ［ｎ］と順次マークされると共にそれぞれカウンタの１〜ｎ桁目のビットに接続され、出力端子がｏ［１］〜ｏ［ｎ］と順次マークされ、ｊ番目のＯＲゲートには、ｊ＋１個の入力端子があり、
カウント入力端子ｉ［１］は、直接出力端子ｏ［１］及び信号線ｓ［１］に接続し、信号線ｓ［１］が１つのＮＯＴゲートを通じて１番目のＡＮＤゲートの第１入力端子に接続し、１番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［２］に接続し、１番目のＡＮＤゲートの出力端子が出力端子ｏ［２］に接続し、
ｊ≧２の時、ｊ−１番目のＯＲゲートの出力端子は、信号線ｓ［ｊ］に接続し、信号線ｓ［ｊ］が１つのＮＯＴゲートを通じてｊ番目のＡＮＤゲートの第１入力端子に接続し、ｊ番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［ｊ＋１］に接続し、ｊ−１番目のＯＲゲートのｇ番目の入力端子は、カウント入力端子ｉ［ｇ］に接続する。
好ましくは、比較モジュールは、ｎ個のパルス密度値入力端子とｎ個のＡＮＤゲートと１つのｎ入力端子ＯＲゲートとを含み、パルス密度値入力端子がｄ［１］〜ｄ［ｎ］と順次マークされると共にそれぞれパルス密度値信号の１〜ｎ桁目のビットに接続し、
ｋ番目のＡＮＤゲートの第１入力端子は、検索モジュールの出力端子ｏ［ｋ］に接続し、ｋ番目のＡＮＤゲートの第２入力端子が信号入力端子ｄ［ｎ＋１−ｋ］に接続し、ｋ番目のＡＮＤゲートの出力端子がｎ入力端子ＯＲゲートのｋ番目の入力端子に接続し、ｎ入力端子ＯＲゲートの出力は、パルス信号変換回路の総出力端子とする。
本発明は、パルス密度値信号を変換して均一性がより良好なパルス密度値信号を得るために用いられる。本発明の入力は、パルス密度値を示す２進法信号で、出力が密度変調後のパルス信号であり、カウンタ内に現在変換のシリアル番号を保存し、変換都度シリアル番号に１を加える。
検索モジュールの機能は、カウンタｉの最下位ビットの１の位置を見つけ出し、そしてこのビットを除いで全てゼロクリアすることであり、下位ビットチェックモジュールは、各ビットより下位のビットに１があるかどうかをチェックし、変換モジュールがＯＲゲートの出力をＮＯＴゲート及びｉ入力ＡＮＤゲートによって出力ｏを得、最後に比較モジュールにより得られた出力信号を比較する。
本発明がもたらす実質的な効果は、元の連続長いパルスを複数の短いパルスに分割し、得られた出力信号の波形波動をより小さくさせ、回路へのインパクトを減らせ、ハードウェアでソフトウェアに代替して出力信号を計算する。システム計算に影響を受けない状態においてより一層高い制御精度を持たせる。かつハードウェア回路構造は、簡単であり、少量のゲート回路を必要とするだけで、実現でき、コストが極めて低い。
本発明のフローチャートである。 本発明の回路図である。 本発明の別の回路図である。 本発明の更なる回路図である。
以下、実施例を基に、添付図面を参照しながら本発明の技術的解決策を詳細に説明する。
（実施例１）
本実施例のパルス密度変調方法は、図１に示すように、
２進法の密度値ｄのビット数ｎを取得するステップＳ０１(カウンタのビット数をｎと設定し、カウンタの初期値が０或いは１であり、カウンタ内の数値は、２進法数字である)と、
一番右にある１を検索するステップＳ０２（カウンタ現在値ｉの一番右にある１の右から左へ数えたカウンタがあるビット数ｊを取得し、ｊの最小値が１である）と、
対応するビットが等しいかどうかを判断するステップＳ０３（ｄは、左から右へ数えたｊ桁目のビットが１の場合、本周期の出力信号ビットが１であり、ｄは、左から右へ数えたｊ桁目のビットが０の場合、本周期の出力信号ビットが０である）と、
カウンタの値ｉに１を加え、次の周期に進み、ステップＳ０２に移行するステップＳ０４と、
を含む。
各周期の出力信号ビットから成るビット列が出力信号で、本発明の出力である。各２進法の密度値ｄは１つの出力信号に対応する。出力信号の１桁目のビットは、一番左にあるビットである。
ｉの初期値を０と設定した時、出力信号ビット数が２ｎである。ｉの初期値が１の時、出力信号ビット数は２ｎ−１で、この場合においてパルス密度範囲は０（すなわち０／２ｎ−１）〜１（すなわち２ｎ−１／２ｎ−１）とし、各ビットが０の出力信号を生成できる以外に、各ビットが１の出力信号も生成できる。
カウンタの値ｉが上限に達した後、初期値に戻ると共に次の周期に進むか、又はプロセスを終了する。
本発明は、ＤＣ−ＤＣ変流器又はＤＡコンバータに応用され、２進法の密度値ｄがＤＣ−ＤＣ変流器の入力信号或いはＤＡコンバータの前段で生成されたデジタル信号であり、出力信号を得た後、ＤＣ−ＤＣ変流器又はＤＡコンバータが出力信号に基づき出力電圧を変調する。
本発明は、主に電圧制御上に用いられ、例えばｄｃ−ｄｃ変流器内においてスイッチ管の制御信号デューティーサイクルを制御することにより、出力電圧を制御できるが、よく使用される制御方法がｐｗｍを使用するものであり、例えば制御信号が１１１１００００の場合、本方法を使用すると、分散した１０１０１０１０或いは別の信号になり、こうして出力電圧の波動がより小さくなる。
ステップＳ０２における一番右にある１を検索するのは、具体に言えば、ＣＰＵ命令セット内の命令で直接検索してカウンタ現在値ｉの一番右にある１の右から左へ数えたカウンタがあるビット数ｊを得、
ステップＳ０３における対応するビットが等しいかどうかを判断するのは、具体的に言えば、ビットテスト命令で密度値ｄの左から数えたｊ桁目のビットが１かどうかを検査する。
例えば、２進法の密度値ｄは、００１１（１０進法の２）で、ビット数ｎが４であり、カウンタのビット数を４にセットし、初期値が０であり、一番右にある１が見つからず、出力信号の１桁目（ｉ＝０，ｉ＋１＝１、ここでｉを１０進法に変わって計算する）のビットが０である。ステップＳ０５に移行し、カウンタの値ｉに１を加えて０００１（１０進法の１）となり、一番右にある１の右から左へ数えたカウンタがあるビット数が１であり、密度値ｄの左から右へ数えた１桁目のビットが０の場合、出力信号の２桁目（ｉ＋１＝２）のビットが０であり、カウンタの値ｉに１をさらに加えてからステップＳ０２に移行する。計算により出力信号の１桁目のビット、２桁目のビット、３桁目のビット及び４桁目のビットはいずれも０であることが分かり、５桁目のビットを計算する時、ｉは０１００（１０進法の４）で、一番右にある１が３桁目のビット（ｊ＝３）であり、密度値ｄの３桁目のビットも１の場合、出力信号の５桁目のビットが１である。その後もこの例によるものとし、最後に２進法の密度値ｄが００１１の場合の出力信号は、００００ １０００ ００００ １０００を得た。パルス変調（出力信号が１１００ ００００ ００００ ００００）或いは従来の密度変調に対比すると、本発明の出力信号の波動が小さく、均一性が良好である。
ｉの初期値が０の時、出力信号の１桁目のビットを０或いは１に設定する。すなわち、ｉの初期値が０の時、１周期目で出力された信号ビットを０又は１に固定する。
出力信号の１桁目のビットを０に設定した時、密度値範囲は０（すなわち０／２ｎ）〜（２ｎ−１）／２ｎとし、各ビットが０の信号を生成でき、各ビットが１の信号を生成できず、出力信号の１桁目のビットを１に設定した時、密度値範囲は１／２ｎ〜１（すなわち２ｎ／２ｎ）とし、前記状況に対比すると、均一性がやや低下し、各ビットが０の出力信号を生成できないが、各ビットが１の出力信号を生成できる。ユーザーは、実際のニーズに応じて選択できる。
ステップＳ１２において、ｉが初期値の時、ｉ−１の値の各ビットを１に設定し、例えばｎ＝４の場合、ｉ−１＝１１１１となる。
ｎ＝４で、ｉの初期値が０で、出力信号の１桁目のビットを０に設定した時、異なる密度値について出力信号が以下に順番通り並ぶ。
００００ ００００ ００００ ００００ 注：密度が００００で、１がないため、出力が全て０であり、
００００ ００００ １０００ ００００ 注：密度が０００１で、９桁目のビットのカウンタが１０００であり、一番右にある１は右から数えた４桁目のビットであり、密度値の左から数えた４桁目のビットも１であるため、９桁目のビットが１であり、その他のビットが該当しないため、０であり、
００００ １０００ ００００ １０００ 注：密度が００１０で、５桁目のビット及び１３桁目のビットのカウンタは、各々０１００及び１１００であり、それらの一番右にある１がいずれも３桁目のビットであり、密度値の左から数えた３桁目のビットが１であるため、この２つのビットの出力が１であり、
００００ １０００ １０００ １０００ 注：密度が００１１であり、その後もこの例によるものとし、
００１０ ００１０ ００１０ ００１０
００１０ ００１０ １０１０ ００１０
００１０ １０１０ ００１０ １０１０
００１０ １０１０ １０１０ １０１０
０１０１ ０１０１ ０１０１ ０１０１
０１０１ ０１０１ １１０１ ０１０１
０１０１ １１０１ ０１０１ １１０１
０１０１ １１０１ １１０１ １１０１
０１１１ ０１１１ ０１１１ ０１１１
０１１１ ０１１１ １１１１ ０１１１
０１１１ １１１１ ０１１１ １１１１
０１１１ １１１１ １１１１ １１１１
ｎ＝４で、ｉの初期値が０で、出力信号の１桁目のビットを１に設定した時、出力信号が以下の順番通り並ぶ。
１０００ ００００ ００００ ００００
１０００ ００００ １０００ ００００
１０００ １０００ ００００ １０００
１０００ １０００ １０００ １０００
１０１０ ００１０ ００１０ ００１０
１０１０ ００１０ １０１０ ００１０
１０１０ １０１０ ００１０ １０１０
１０１０ １０１０ １０１０ １０１０
１１０１ ０１０１ ０１０１ ０１０１
１１０１ ０１０１ １１０１ ０１０１
１１０１ １１０１ ０１０１ １１０１
１１０１ １１０１ １１０１ １１０１
１１１１ ０１１１ ０１１１ ０１１１
１１１１ ０１１１ １１１１ ０１１１
１１１１ １１１１ ０１１１ １１１１
１１１１ １１１１ １１１１ １１１１、
ｎ＝４で、ｉの初期値が１の時、出力信号が以下の番通り並ぶ。
０００ ００００ ００００ ００００
０００ ００００ １０００ ００００
０００ １０００ ００００ １０００
０００ １０００ １０００ １０００
０１０ ００１０ ００１０ ００１０
０１０ ００１０ １０１０ ００１０
０１０ １０１０ ００１０ １０１０
０１０ １０１０ １０１０ １０１０
１０１ ０１０１ ０１０１ ０１０１
１０１ ０１０１ １１０１ ０１０１
１０１ １１０１ ０１０１ １１０１
１０１ １１０１ １１０１ １１０１
１１１ ０１１１ ０１１１ ０１１１
１１１ ０１１１ １１１１ ０１１１
１１１ １１１１ ０１１１ １１１１
１１１ １１１１ １１１１ １１１１。
（実施例２）
本実施例のパルス密度変調方法は、
２進法の密度値ｄのビット数ｎを取得するステップＳ０１(カウンタのビット数をｎと設定し、カウンタの初期値が０である)と、
一番右にある１を検索するステップＳ０２（カウンタ現在値ｉの一番右にある１の右から左へ数えたカウンタがあるビット数ｊを取得する）と、
対応するビットが等しいかどうかを判断するステップＳ０３（ｄは、左から右へ数えたｊ桁目のビットが１の場合、出力信号ビットが１であり、ｄは、左から右へ数えたｊ桁目のビットが０の場合、出力信号ビットが０である）と、
カウンタの値が上限に達したかどうかを判断し、上限に達成した場合は終了させ、上限に達しなかった場合はステップＳ０５へ進むステップＳ０４と、
カウンタの値ｉに１を加え、ステップＳ０２に移行するステップＳ０５と、
を含む。
ステップＳ０２における一番右にある１を検索するのは、左から右へ或いは右から左への循環テストを通じて得、
ステップＳ０３における対応するビットが等しいかどうかを判断するのは、具体的に言えば、シフト命令でｄをｊ−１ビット左にシフトすると共に最上位ビットを保持し、結果は１の場合、対応するビットが等しく、結果が０の場合、対応するビットが等しくなく、又はシフト命令でｄをｎ−ｊビット右にシフトすると共に最下位ビットを保持し、結果は１の場合、対応するビットが等しく、結果が０の場合、対応するビットが等しくない。
例えばｄは、０１１０で、ｉが０１００の場合、ｊが３であり、そしてｄを３−１ビット左にシフトして１０００になり、最上位ビットを１に保持すると、ｉ＋１ビットの出力を１にさせ、
ｎ−ｊビット右にシフトして００１１になってから最下位ビットを１に保持する時、ｉ＋１ビットの出力が１で、最下位ビットを０に保持するとき、ｉ＋１ビットの出力が０である。その他の内容は、実施例１と同じである。
（実施例３）
本実施例のパルス密度変調方法は、
２進法の密度値ｄのビット数ｎを取得するステップＳ０１(カウンタのビット数をｎと設定し、カウンタの初期値が０である)と、
一番右にある１を検索すると共に対応するビットが等しいかどうかを判断するステップＳ０２と、
カウンタの値が上限に達したかどうかを判断し、上限に達成した場合は終了させ、上限に達しなかった場合はステップＳ０４へ進むステップＳ０３と、
カウンタの値ｉに１を加え、ステップＳ０２に移行するステップＳ０４と、
を含む。
ステップＳ０２は、具体的に言えば、
Ｓ１１：密度値ｄをビットの逆順に並べ替えてＤを得、ここのビットの逆順に並べ替えることは、すなわち元の１桁目のビットを最終桁に置き、元の２桁目のビットを最終桁から数えた２桁目のビットに置き、その後もこの例によるものとし、ｄを００１１に設定して得られたＤが１１００となり、ｎは、４で、ｉを０１００に設定し、
Ｓ１２：カウント値ｉから１を引き、そして原ｉとＸＯＲ演算してｋを得、ｉが０の時、出力信号のｉ＋１桁目のビットを０或いは１に設定し、０１００−１＝００１１，００１１と０１００をＸＯＲ演算して０１１１を得、
Ｓ１３：ｋに１を加え、そして１ビット右にシフトしてｍを得、０１１１＋１＝１０００で、１ビット右にシフトして０１００を得、
Ｓ１４：ｍとＤを論理積演算で操作し、結果はｍに等しい場合、出力信号ｉ＋１桁目のビットが１であり、結果は、ｍに等しくない場合、出力信号ｉ＋１桁目のビットが０である。０１００と１１００を論理積演算で操作して得られた０１００は、ｍに等しく、出力信号の０１０１（１０進法の５）桁目のビットの力が１となる。
さらに一つの例を挙げ、もしもｄは、０００１で、ｉが１０００の場合、Ｄが１０００で、ｉ−１が０１１１であり、０１１１と１０００をＸＯＲ演算して得られたｋは、１１１１，ｋ＋１＝１００００となり、１ビット右にシフトして得られたｍが１０００で、１０００と１０００を論理積演算で操作した後得られた１０００は、ｍに等しく、出力信号の９桁目のビットが１となる。
その他の内容は、実施例１と同じである。
（実施例４）
パルス密度変調方法であって、パルス信号の周期はｓで、出力信号のｑ桁目のビットが下記方式によって確定され、
Ａ０１：密度値ｄとｑを乗算して得られた積をｓで割って得られた商の整数部分を取ってｈとし、
Ａ０２：ｈとパルスカウント値が同じであるかを判断し、同じの場合、出力信号のｑ桁目のビットは０で、異なる場合、ステップＡ０３に進み、
Ａ０３：出力信号のｑ桁目のビットを１に設定すると共にパルスカウント値をｈに設定し、
出力信号のビット数がｓで、すなわちｑの取り得る値は１〜ｓであり、パルスカウント値の初期値は０である。
例えば、ｓが１６で、ｄが３で、パルスカウンタの初期値が０で、出力信号の１桁目のビット〜５桁目のビットで、３×ｑ／１６の整数部分が０の場合、パルスカウンタの値に等しく、出力が０となり、６桁目のビットで、３×ｑ／１６の整数部分は１の場合、パルスカウンタの値に等しくなく、出力が１となり、かつパルスカウンタの値を１に設定し、出力信号の７〜１０桁目のビットの出力がいずれも０となり、１１桁目のビットで、３×ｑ／１６の整数部分は２の場合、パルスカウンタの値に等しくなく、出力が１となり、パルスカウンタの値を２に設定し、その後もこの例によるものとする。
出力信号のビット数は、０〜２ｎ−１と記され、すなわちｓがやはり２ｎの場合、ｑの取り得る値が０〜２ｎ−１となり、式をｄ×ｑ／（ｓ−１）に変更し、その他のステップが同じである。あるシステム内のｓが２乗根でない場合、整数部分の一部を取ったものと見なすことができ、保持する部分の処理方法は前記と同じである。
本発明において、出力信号のビット数は、１桁目のビットから開始し、実際のプログラム設計において往々にして０桁目のビットから開始し、これは従来の平行移動に属するが、やはり本発明の特許請求の範囲に特定する範囲に網羅する。同様に、密度範囲を０〜（２ｎ−１）及び０〜２ｎに取ることも、特許請求の範囲に特定する範囲に網羅される。
（実施例５）
パルス密度値信号変換回路であって、図２に示すように検索モジュールと比較モジュールとを含み、前記検索モジュールは下位ビットチェックモジュールと変換モジュールとを含み、下位ビットチェックモジュールの入力端子がカウンタに接続され、出力端子が変換モジュールに接続され、変換モジュールの出力端子が比較モジュールの入力端子に接続され、比較モジュールの入力端子がさらにパルス密度値信号に接続され、比較モジュールの出力端子がパルス密度値信号変換回路の出力端子であり、前記下位ビットチェックモジュールは、ｎ−１本の信号線とｎ個のカウント入力端子とｎ−２個のＯＲゲートとを含み、変換モジュールがｎ−１個のＡＮＤゲートとｎ−１個のＯＲゲートとｎ個の出力端子とを含み、ｎがカウンタのビット数であり、信号線がｓ［１］〜ｓ［ｎ−１］と順次マークされ、カウント入力端子がｉ［１］〜ｉ［ｎ］と順次マークされると共にそれぞれカウンタの１〜ｎ桁目のビットに接続され、出力端子がｏ［１］〜ｏ［ｎ］と順次マークされ、
カウント入力端子ｉ［１］は、直接出力端子ｏ［１］及び信号線ｓ［１］に接続し、信号線ｓ［１］が１つのＮＯＴゲートを通じて１番目のＡＮＤゲートの第１入力端子に接続し、１番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［２］に接続し、１番目のＡＮＤゲートの出力端子が出力端子ｏ［２］に接続し、
ｊ≧２の時、ｊ−１番目のＯＲゲートの出力端子は、信号線ｓ［ｊ］に接続し、信号線ｓ［ｊ］が１つのＮＯＴゲートを通じてｊ番目のＡＮＤゲートの第１入力端子に接続し、ｊ番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［ｊ＋１］に接続し、ｊ−１番目のＯＲゲートの第１入力端子は、出力端子ｏ［ｊ］に接続し、ｊ−１番目のＯＲゲートの第２入力端子が信号線ｓ［ｊ−１］に接続する。
比較モジュールは、ｎ個のパルス密度値入力端子とｎ個のＡＮＤゲートと１つのｎ入力端子ＯＲゲートとを含み、パルス密度値入力端子がｄ［１］〜ｄ［ｎ］と順次マークされると共にそれぞれパルス密度値信号の１〜ｎ桁目のビットに接続し、
ｋ番目のＡＮＤゲートの第１入力端子は、検索モジュールの出力端子ｏ［ｋ］に接続し、ｋ番目のＡＮＤゲートの第２入力端子がパルス密度値入力端子ｄ［ｎ＋１−ｋ］に接続し、ｋ番目のＡＮＤゲートの出力端子がｎ入力端子ＯＲゲートのｋ番目の入力端子に接続し、ｎ入力端子ＯＲゲートの出力は、パルス信号変換回路の総出力端子とする。ｎ入力端子ＯＲゲートは、複数の２入力端子ＯＲゲートの重ね合わせを通じて実現できる。
検索モジュールの機能は、カウンタｉの最下位ビットの１の位置を見つけ出し、そしてこのビットを除いで全てゼロクリアすることであり、下位ビットチェックモジュールは、各ビットより下位のビットに１があるかどうかをチェックし、変換モジュールがＯＲゲートの出力をＮＯＴゲート及びｉ入力ＡＮＤゲートによって出力ｏを得、最後に比較モジュールにより得られた出力信号を比較する。
（実施例６）
パルス密度値信号変換回路であって、図３に示すように検索モジュールと比較モジュールとを含み、前記検索モジュールは下位ビットチェックモジュールと変換モジュールとを含み、下位ビットチェックモジュールの入力端子がカウンタに接続され、出力端子が変換モジュールに接続される。変換モジュールの出力端子が比較モジュールの入力端子に接続され、比較モジュールの入力端子がさらにパルス密度値信号に接続され、比較モジュールの出力端子がパルス密度値信号変換回路の出力端子であり、前記下位ビットチェックモジュールは、ｎ−１本の信号線とｎ個のカウント入力端子とｎ−２個のＯＲゲートとを含み、変換モジュールがｎ−１個のＡＮＤゲートとｎ−１個のＯＲゲートとｎ個の出力端子とを含み、ｎがカウンタのビット数であり、信号線がｓ［１］〜ｓ［ｎ−１］と順次マークされ、カウント入力端子がｉ［１］〜ｉ［ｎ］と順次マークされると共にそれぞれカウンタの１〜ｎ桁目のビットに接続され、出力端子がｏ［１］〜ｏ［ｎ］と順次マークされ、
カウント入力端子ｉ［１］は、直接出力端子ｏ［１］及び信号線ｓ［１］に接続し、信号線ｓ［１］が１つのＮＯＴゲートを通じて１番目のＡＮＤゲートの第１入力端子に接続し、１番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［２］に接続し、１番目のＡＮＤゲートの出力端子が出力端子ｏ［２］に接続し、
ｊ≧２の時、ｊ−１番目のＯＲゲートの出力端子は、信号線ｓ［ｊ］に接続し、信号線ｓ［ｊ］が１つのＮＯＴゲートを通じてｊ番目のＡＮＤゲートの第１入力端子に接続し、ｊ番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［ｊ＋１］に接続し、ｊ−１番目のＯＲゲートの第１入力端子は、カウント入力端子ｉ［ｊ］に接続し、ｊ−１番目のＯＲゲートの第２入力端子が信号線ｓ［ｊ−１］に接続する。
比較モジュール構造は、実施例１と同じである。各モジュールの機能は、実施例５と同じである。
（実施例７）
パルス密度値信号変換回路であって、図４に示すように検索モジュールと比較モジュールとを含み、前記検索モジュールは下位ビットチェックモジュールと変換モジュールとを含み、下位ビットチェックモジュールの入力端子がカウンタに接続され、出力端子が変換モジュールに接続され、変換モジュールの出力端子が比較モジュールの入力端子に接続され、比較モジュールの入力端子がさらにパルス密度値信号に接続され、比較モジュールの出力端子がパルス密度値信号変換回路の出力端子であり、前記下位ビットチェックモジュールは、ｎ−１本の信号線とｎ個のカウント入力端子とｎ−２個のＯＲゲートとを含み、変換モジュールがｎ−１個のＡＮＤゲートとｎ−１個のＯＲゲートとｎ個の出力端子とを含み、ｎがカウンタのビット数であり、信号線がｓ［１］〜ｓ［ｎ−１］と順次マークされ、カウント入力端子がｉ［１］〜ｉ［ｎ］と順次マークされると共にそれぞれカウンタの１〜ｎ桁目のビットに接続され、出力端子がｏ［１］〜ｏ［ｎ］と順次マークされ、ｊ番目のＯＲゲートには、ｊ＋１個の入力端子があり、
カウント入力端子ｉ［１］は、直接出力端子ｏ［１］及び信号線ｓ［１］に接続し、信号線ｓ［１］が１つのＮＯＴゲートを通じて１番目のＡＮＤゲートの第１入力端子に接続し、１番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［２］に接続し、１番目のＡＮＤゲートの出力端子が出力端子ｏ［２］に接続し、
ｊ≧２の時、ｊ−１番目のＯＲゲートの出力端子は、信号線ｓ［ｊ］に接続し、信号線ｓ［ｊ］が１つのＮＯＴゲートを通じてｊ番目のＡＮＤゲートの第１入力端子に接続し、ｊ番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［ｊ＋１］に接続し、ｊ−１番目のＯＲゲートのｇ番目の入力端子は、カウント入力端子ｉ［ｇ］に接続する。
比較モジュール構造は、実施例１と同じである。各モジュールの機能は、実施例５と同じである。
本発明は、パルス密度値信号を変換して均一性がより良好なパルス密度値信号を得るために用いられる。本発明の入力は、パルス密度値を示す２進法信号で、出力が密度変調後のパルス信号であり、カウンタ内に現在変換のシリアル番号を保存し、変換都度シリアル番号に１を加える。
本明細書内で記載されている具体的実施例は、あくまでも本発明の技術内容を明らかにするものである。当業者であれば、本発明の具体的実施例に様々な修正又は補足を加え或いは類似した方式で置換することができ、かつかかる変更や修正が本発明の精神から逸脱することがない、若しくは添付する特許請求の範囲で定義される範囲に含まれる。
本明細書は、カウンタ、ビット数、ゲート回路等の専門用語を多く使用したが、その他の専門用語を使用する可能性を排除しない。これら専門用語の使用は、僅か本発明の本質の記述及び説明の便宜を図り、これらを付加の制限として解釈するのは、本発明の精神に反することである。
（付記）
（付記１）
パルス密度変調方法であって、
２進法の密度値ｄのビット数ｎを取得するステップＳ０１(カウンタのビット数をｎと設定し、前記カウンタの初期値が０或いは１である)と、
一番右にある１を検索するステップＳ０２（前記カウンタ現在値ｉの一番右にある１の右から左へ数えた前記カウンタがあるビット数ｊを取得する）と、
対応するビットが等しいかどうかを判断するステップＳ０３（ｄは、左から右へ数えたｊ桁目のビットが１の場合、本周期の出力信号ビットが１であり、ｄは、左から右へ数えたｊ桁目のビットが０の場合、本周期の出力信号ビットが０である）と、
前記カウンタの値ｉに１を加え、次の周期に進み、前記ステップＳ０２に移行するステップＳ０４と、
を含むことを特徴とする、パルス密度変調方法。
（付記２）
前記ステップＳ０２における一番右にある１を検索するのは、具体的に言えば、ＣＰＵ命令セット内の命令で直接検索して前記カウンタ現在値ｉの一番右にある１の右から左へ数え前記カウンタがあるビット数ｊを得、
前記ステップＳ０３における対応するビットが等しいかどうかを判断するのは、具体的に言えば、ビットテスト命令で密度値ｄの左から数えたｊ桁目のビットが１かどうかを検査する、
ことを特徴とする、付記１に記載のパルス密度変調方法。
（付記３）
前記ステップＳ０２における一番右にある１を検索するのは、左から右へ或いは右から左への循環テストを通じて得、
前記ステップＳ０３における対応するビットが等しいかどうかを判断するのは、具体的に言えば、シフト命令でｄをｊ−１ビット左にシフトすると共に最上位ビットを保持し、結果は１の場合、前記対応するビットが等しく、結果が０の場合、前記対応するビットが等しくなく、又は前記シフト命令でｄをｎ−ｊビット右にシフトすると共に最下位ビットを保持し、結果は１の場合、前記対応するビットが等しく、結果が０の場合、前記対応するビットが等しくない、
ことを特徴とする、付記１に記載のパルス密度変調方法。
（付記４）
前記ステップＳ０２及び前記ステップＳ０３は、具体的に言えば、
Ｓ１１：密度値ｄをビットの逆順に並べ替えてＤを得、
Ｓ１２：カウント値ｉから１を引き、そして原ｉとＸＯＲ演算してｋを得、
Ｓ１３：ｋに１を加え、そして１ビット右にシフトしてｍを得、
Ｓ１４：ｍとＤを論理積演算で操作し、結果はｍに等しい場合、本周期の出力信号ビットが１であり、結果は、ｍに等しくない場合、本周期の出力信号ビットが０である、
ことを特徴とする、付記１に記載のパルス密度変調方法。
（付記５）
ｉの初期値が０の時、出力信号の１桁目のビットを０或いは１に設定することを特徴とする、付記１に記載のパルス密度変調方法。
（付記６）
パルス密度変調方法であって、パルス信号の周期はｓで、出力信号のｑ桁目のビットが下記方式によって確定され、
Ａ０１：密度値ｄとｑを乗算して得られた積をｓで割って得られた商の整数部分を取ってｈとし、
Ａ０２：ｈとパルスカウント値が同じであるかを判断し、同じの場合、前記出力信号のｑ桁目のビットは０で、異なる場合、ステップＡ０３に進み、
Ａ０３：前記出力信号のｑ桁目のビットを１に設定すると共に前記パルスカウント値をｈに設定し、
前記出力信号のビット数がｓで、すなわちｑの取り得る値は１〜ｓであり、前記パルスカウント値の初期値は０である、
ことを特徴とする、パルス密度変調方法。
（付記７）
パルス密度値信号変換回路であって、検索モジュールと比較モジュールとを含み、前記検索モジュールは下位ビットチェックモジュールと変換モジュールとを含み、前記下位ビットチェックモジュールの入力端子がカウンタに接続され、出力端子が前記変換モジュールに接続され、前記変換モジュールの出力端子が前記比較モジュールの入力端子に接続され、前記比較モジュールの入力端子がさらにパルス密度値信号に接続され、比較モジュールの出力端子がパルス密度値信号変換回路の出力端子であり、前記下位ビットチェックモジュールは、ｎ−１本の信号線とｎ個のカウント入力端子とｎ−２個のＯＲゲートとを含み、前記変換モジュールがｎ−１個のＡＮＤゲートとｎ−１個のＯＲゲートとｎ個の出力端子とを含み、ｎが前記カウンタのビット数であり、前記信号線がｓ［１］〜ｓ［ｎ−１］と順次マークされ、前記カウント入力端子がｉ［１］〜ｉ［ｎ］と順次マークされると共にそれぞれ前記カウンタの１〜ｎ桁目のビットに接続され、出力端子がｏ［１］〜ｏ［ｎ］と順次マークされ、
カウント入力端子ｉ［１］は、直接出力端子ｏ［１］及び信号線ｓ［１］に接続し、前記信号線ｓ［１］が１つのＮＯＴゲートを通じて１番目のＡＮＤゲートの第１入力端子に接続し、前記１番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［２］に接続し、前記１番目のＡＮＤゲートの出力端子が出力端子ｏ［２］に接続し、
ｊ≧２の時、ｊ−１番目のＯＲゲートの出力端子は、信号線ｓ［ｊ］に接続し、前記信号線ｓ［ｊ］が１つのＮＯＴゲートを通じてｊ番目のＡＮＤゲートの第１入力端子に接続し、前記ｊ番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［ｊ＋１］に接続し、前記ｊ−１番目のＯＲゲートの第１入力端子は、出力端子ｏ［ｊ］に接続し、前記ｊ−１番目のＯＲゲートの第２入力端子が信号線ｓ［ｊ−１］に接続する、
ことを特徴とする、パルス密度値信号変換回路。
（付記８）
前記比較モジュールは、ｎ個のパルス密度値入力端子とｎ個のＡＮＤゲートと１つのｎ入力端子ＯＲゲートとを含み、前記パルス密度値入力端子がｄ［１］〜ｄ［ｎ］と順次マークされると共にそれぞれ前記パルス密度値信号の１〜ｎ桁目のビットに接続し、
ｋ番目のＡＮＤゲートの第１入力端子は、前記検索モジュールの出力端子ｏ［ｋ］に接続し、前記ｋ番目のＡＮＤゲートの第２入力端子がパルス密度値入力端子ｄ［ｎ＋１−ｋ］に接続し、前記ｋ番目のＡＮＤゲートの出力端子がｎ入力端子ＯＲゲートのｋ番目の入力端子に接続し、ｎ入力端子ＯＲゲートの出力は、パルス信号変換回路の総出力端子とする、
ことを特徴とする、付記７に記載のパルス密度値信号変換回路。
（付記９）
パルス密度値信号変換回路であって、検索モジュールと比較モジュールとを含み、前記検索モジュールは下位ビットチェックモジュールと変換モジュールとを含み、前記下位ビットチェックモジュールの入力端子がカウンタに接続され、出力端子が前記変換モジュールに接続され、前記変換モジュールの出力端子が前記比較モジュールの入力端子に接続され、前記比較モジュールの入力端子がさらにパルス密度値信号に接続され、比較モジュールの出力端子がパルス密度値信号変換回路の出力端子であり、前記下位ビットチェックモジュールは、ｎ−１本の信号線とｎ個のカウント入力端子とｎ−２個のＯＲゲートとを含み、前記変換モジュールがｎ−１個のＡＮＤゲートとｎ−１個のＯＲゲートとｎ個の出力端子とを含み、ｎが前記カウンタのビット数であり、前記信号線がｓ［１］〜ｓ［ｎ−１］と順次マークされ、前記カウント入力端子がｉ［１］〜ｉ［ｎ］と順次マークされると共にそれぞれ前記カウンタの１〜ｎ桁目のビットに接続され、出力端子がｏ［１］〜ｏ［ｎ］と順次マークされ、
カウント入力端子ｉ［１］は、直接出力端子ｏ［１］及び信号線ｓ［１］に接続し、前記信号線ｓ［１］が１つのＮＯＴゲートを通じて１番目のＡＮＤゲートの第１入力端子に接続し、前記１番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［２］に接続し、前記１番目のＡＮＤゲートの出力端子が出力端子ｏ［２］に接続し、
ｊ≧２の時、ｊ−１番目のＯＲゲートの出力端子は、信号線ｓ［ｊ］に接続し、前記信号線ｓ［ｊ］が１つのＮＯＴゲートを通じてｊ番目のＡＮＤゲートの第１入力端子に接続し、前記ｊ番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［ｊ＋１］に接続し、前記ｊ−１番目のＯＲゲートの第１入力端子は、カウント入力端子ｉ［ｊ］に接続し、前記ｊ−１番目のＯＲゲートの第２入力端子が信号線ｓ［ｊ−１］に接続する、
ことを特徴とする、パルス密度値信号変換回路。
（付記１０）
前記比較モジュールは、ｎ個のパルス密度値入力端子とｎ個のＡＮＤゲートと１つのｎ入力端子ＯＲゲートとを含み、前記パルス密度値入力端子がｄ［１］〜ｄ［ｎ］と順次マークされると共にそれぞれ前記パルス密度値信号の１〜ｎ桁目のビットに接続し、
ｋ番目のＡＮＤゲートの第１入力端子は、前記検索モジュールの出力端子ｏ［ｋ］に接続し、前記ｋ番目のＡＮＤゲートの第２入力端子がパルス密度値入力端子ｄ［ｎ＋１−ｋ］に接続し、前記ｋ番目のＡＮＤゲートの出力端子がｎ入力端子ＯＲゲートのｋ番目の入力端子に接続し、ｎ入力端子ＯＲゲートの出力は、パルス信号変換回路の総出力端子とする、
ことを特徴とする、付記９に記載のパルス密度値信号変換回路。
（付記１１）
パルス密度値信号変換回路であって、検索モジュールと比較モジュールとを含み、前記検索モジュールは下位ビットチェックモジュールと変換モジュールとを含み、前記下位ビットチェックモジュールの入力端子がカウンタに接続され、出力端子が前記変換モジュールに接続され、前記変換モジュールの出力端子が前記比較モジュールの入力端子に接続され、前記比較モジュールの入力端子がさらにパルス密度値信号に接続され、比較モジュールの出力端子がパルス密度値信号変換回路の出力端子であり、前記下位ビットチェックモジュールは、ｎ−１本の信号線とｎ個のカウント入力端子とｎ−２個のＯＲゲートとを含み、前記変換モジュールがｎ−１個のＡＮＤゲートとｎ−１個のＯＲゲートとｎ個の出力端子とを含み、ｎが前記カウンタのビット数であり、前記信号線がｓ［１］〜ｓ［ｎ−１］と順次マークされ、前記カウント入力端子がｉ［１］〜ｉ［ｎ］と順次マークされると共にそれぞれ前記カウンタの１〜ｎ桁目のビットに接続され、出力端子がｏ［１］〜ｏ［ｎ］と順次マークされ、ｊ番目のＯＲゲートには、ｊ＋１個の入力端子があり、
カウント入力端子ｉ［１］は、直接出力端子ｏ［１］及び信号線ｓ［１］に接続し、前記信号線ｓ［１］が１つのＮＯＴゲートを通じて１番目のＡＮＤゲートの第１入力端子に接続し、前記１番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［２］に接続し、前記１番目のＡＮＤゲートの出力端子が出力端子ｏ［２］に接続し、
ｊ≧２の時、ｊ−１番目のＯＲゲートの出力端子は、信号線ｓ［ｊ］に接続し、前記信号線ｓ［ｊ］が１つのＮＯＴゲートを通じてｊ番目のＡＮＤゲートの第１入力端子に接続し、前記ｊ番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［ｊ＋１］に接続し、ｊ−１番目のＯＲゲートのｇ番目の入力端子は、カウント入力端子ｉ［ｇ］に接続する、
ことを特徴とする、パルス密度値信号変換回路。
（付記１２）
前記比較モジュールは、ｎ個のパルス密度値入力端子とｎ個のＡＮＤゲートと１つのｎ入力端子ＯＲゲートとを含み、前記パルス密度値入力端子がｄ［１］〜ｄ［ｎ］と順次マークされると共にそれぞれ前記パルス密度値信号の１〜ｎ桁目のビットに接続し、
ｋ番目のＡＮＤゲートの第１入力端子は、前記検索モジュールの出力端子ｏ［ｋ］に接続し、前記ｋ番目のＡＮＤゲートの第２入力端子がパルス密度値入力端子ｄ［ｎ＋１−ｋ］に接続し、前記ｋ番目のＡＮＤゲートの出力端子がｎ入力端子ＯＲゲートのｋ番目の入力端子に接続し、ｎ入力端子ＯＲゲートの出力は、パルス信号変換回路の総出力端子とする、
ことを特徴とする、付記１１に記載のパルス密度値信号変換回路。

Claims (12)

  1. パルス密度変調方法であって、
    ２進法の密度値ｄのビット数ｎを取得するステップＳ０１(カウンタのビット数をｎと設定し、前記カウンタの初期値が０或いは１である)と、
    一番右にある１を検索するステップＳ０２（前記カウンタ現在値ｉの一番右にある１の右から左へ数えた前記カウンタがあるビット数ｊを取得する）と、
    対応するビットが等しいかどうかを判断するステップＳ０３（ｄは、左から右へ数えたｊ桁目のビットが１の場合、本周期の出力信号ビットが１であり、ｄは、左から右へ数えたｊ桁目のビットが０の場合、本周期の出力信号ビットが０である）と、
    前記カウンタの値ｉに１を加え、次の周期に進み、前記ステップＳ０２に移行するステップＳ０４と、
    を含むことを特徴とする、パルス密度変調方法。
  2. 前記ステップＳ０２における一番右にある１を検索するのは、具体的に言えば、ＣＰＵ命令セット内の命令で直接検索して前記カウンタ現在値ｉの一番右にある１の右から左へ数え前記カウンタがあるビット数ｊを得、
    前記ステップＳ０３における対応するビットが等しいかどうかを判断するのは、具体的に言えば、ビットテスト命令で密度値ｄの左から数えたｊ桁目のビットが１かどうかを検査する、
    ことを特徴とする、請求項１に記載のパルス密度変調方法。
  3. 前記ステップＳ０２における一番右にある１を検索するのは、左から右へ或いは右から左への循環テストを通じて得、
    前記ステップＳ０３における対応するビットが等しいかどうかを判断するのは、具体的に言えば、シフト命令でｄをｊ−１ビット左にシフトすると共に最上位ビットを保持し、結果は１の場合、前記対応するビットが等しく、結果が０の場合、前記対応するビットが等しくなく、又は前記シフト命令でｄをｎ−ｊビット右にシフトすると共に最下位ビットを保持し、結果は１の場合、前記対応するビットが等しく、結果が０の場合、前記対応するビットが等しくない、
    ことを特徴とする、請求項１に記載のパルス密度変調方法。
  4. 前記ステップＳ０２及び前記ステップＳ０３は、具体的に言えば、
    Ｓ１１：密度値ｄをビットの逆順に並べ替えてＤを得、
    Ｓ１２：カウント値ｉから１を引き、そして原ｉとＸＯＲ演算してｋを得、
    Ｓ１３：ｋに１を加え、そして１ビット右にシフトしてｍを得、
    Ｓ１４：ｍとＤを論理積演算で操作し、結果はｍに等しい場合、本周期の出力信号ビットが１であり、結果は、ｍに等しくない場合、本周期の出力信号ビットが０である、
    ことを特徴とする、請求項１に記載のパルス密度変調方法。
  5. ｉの初期値が０の時、出力信号の１桁目のビットを０或いは１に設定することを特徴とする、請求項１に記載のパルス密度変調方法。
  6. パルス密度変調方法であって、パルス信号の周期はｓで、出力信号のｑ桁目のビットが下記方式によって確定され、
    Ａ０１：密度値ｄとｑを乗算して得られた積をｓで割って得られた商の整数部分を取ってｈとし、
    Ａ０２：ｈとパルスカウント値が同じであるかを判断し、同じの場合、前記出力信号のｑ桁目のビットは０で、異なる場合、ステップＡ０３に進み、
    Ａ０３：前記出力信号のｑ桁目のビットを１に設定すると共に前記パルスカウント値をｈに設定し、
    前記出力信号のビット数がｓで、すなわちｑの取り得る値は１〜ｓであり、前記パルスカウント値の初期値は０である、
    ことを特徴とする、パルス密度変調方法。
  7. パルス密度値信号変換回路であって、検索モジュールと比較モジュールとを含み、前記検索モジュールは下位ビットチェックモジュールと変換モジュールとを含み、前記下位ビットチェックモジュールの入力端子がカウンタに接続され、出力端子が前記変換モジュールに接続され、前記変換モジュールの出力端子が前記比較モジュールの入力端子に接続され、前記比較モジュールの入力端子がさらにパルス密度値信号に接続され、比較モジュールの出力端子がパルス密度値信号変換回路の出力端子であり、前記下位ビットチェックモジュールは、ｎ−１本の信号線とｎ個のカウント入力端子とｎ−２個のＯＲゲートとを含み、前記変換モジュールがｎ−１個のＡＮＤゲートとｎ−１個のＯＲゲートとｎ個の出力端子とを含み、ｎが前記カウンタのビット数であり、前記信号線がｓ［１］〜ｓ［ｎ−１］と順次マークされ、前記カウント入力端子がｉ［１］〜ｉ［ｎ］と順次マークされると共にそれぞれ前記カウンタの１〜ｎ桁目のビットに接続され、出力端子がｏ［１］〜ｏ［ｎ］と順次マークされ、
    カウント入力端子ｉ［１］は、直接出力端子ｏ［１］及び信号線ｓ［１］に接続し、前記信号線ｓ［１］が１つのＮＯＴゲートを通じて１番目のＡＮＤゲートの第１入力端子に接続し、前記１番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［２］に接続し、前記１番目のＡＮＤゲートの出力端子が出力端子ｏ［２］に接続し、
    ｊ≧２の時、ｊ−１番目のＯＲゲートの出力端子は、信号線ｓ［ｊ］に接続し、前記信号線ｓ［ｊ］が１つのＮＯＴゲートを通じてｊ番目のＡＮＤゲートの第１入力端子に接続し、前記ｊ番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［ｊ＋１］に接続し、前記ｊ−１番目のＯＲゲートの第１入力端子は、出力端子ｏ［ｊ］に接続し、前記ｊ−１番目のＯＲゲートの第２入力端子が信号線ｓ［ｊ−１］に接続する、
    ことを特徴とする、パルス密度値信号変換回路。
  8. 前記比較モジュールは、ｎ個のパルス密度値入力端子とｎ個のＡＮＤゲートと１つのｎ入力端子ＯＲゲートとを含み、前記パルス密度値入力端子がｄ［１］〜ｄ［ｎ］と順次マークされると共にそれぞれ前記パルス密度値信号の１〜ｎ桁目のビットに接続し、
    ｋ番目のＡＮＤゲートの第１入力端子は、前記検索モジュールの出力端子ｏ［ｋ］に接続し、前記ｋ番目のＡＮＤゲートの第２入力端子がパルス密度値入力端子ｄ［ｎ＋１−ｋ］に接続し、前記ｋ番目のＡＮＤゲートの出力端子がｎ入力端子ＯＲゲートのｋ番目の入力端子に接続し、ｎ入力端子ＯＲゲートの出力は、パルス信号変換回路の総出力端子とする、
    ことを特徴とする、請求項７に記載のパルス密度値信号変換回路。
  9. パルス密度値信号変換回路であって、検索モジュールと比較モジュールとを含み、前記検索モジュールは下位ビットチェックモジュールと変換モジュールとを含み、前記下位ビットチェックモジュールの入力端子がカウンタに接続され、出力端子が前記変換モジュールに接続され、前記変換モジュールの出力端子が前記比較モジュールの入力端子に接続され、前記比較モジュールの入力端子がさらにパルス密度値信号に接続され、比較モジュールの出力端子がパルス密度値信号変換回路の出力端子であり、前記下位ビットチェックモジュールは、ｎ−１本の信号線とｎ個のカウント入力端子とｎ−２個のＯＲゲートとを含み、前記変換モジュールがｎ−１個のＡＮＤゲートとｎ−１個のＯＲゲートとｎ個の出力端子とを含み、ｎが前記カウンタのビット数であり、前記信号線がｓ［１］〜ｓ［ｎ−１］と順次マークされ、前記カウント入力端子がｉ［１］〜ｉ［ｎ］と順次マークされると共にそれぞれ前記カウンタの１〜ｎ桁目のビットに接続され、出力端子がｏ［１］〜ｏ［ｎ］と順次マークされ、
    カウント入力端子ｉ［１］は、直接出力端子ｏ［１］及び信号線ｓ［１］に接続し、前記信号線ｓ［１］が１つのＮＯＴゲートを通じて１番目のＡＮＤゲートの第１入力端子に接続し、前記１番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［２］に接続し、前記１番目のＡＮＤゲートの出力端子が出力端子ｏ［２］に接続し、
    ｊ≧２の時、ｊ−１番目のＯＲゲートの出力端子は、信号線ｓ［ｊ］に接続し、前記信号線ｓ［ｊ］が１つのＮＯＴゲートを通じてｊ番目のＡＮＤゲートの第１入力端子に接続し、前記ｊ番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［ｊ＋１］に接続し、前記ｊ−１番目のＯＲゲートの第１入力端子は、カウント入力端子ｉ［ｊ］に接続し、前記ｊ−１番目のＯＲゲートの第２入力端子が信号線ｓ［ｊ−１］に接続する、
    ことを特徴とする、パルス密度値信号変換回路。
  10. 前記比較モジュールは、ｎ個のパルス密度値入力端子とｎ個のＡＮＤゲートと１つのｎ入力端子ＯＲゲートとを含み、前記パルス密度値入力端子がｄ［１］〜ｄ［ｎ］と順次マークされると共にそれぞれ前記パルス密度値信号の１〜ｎ桁目のビットに接続し、
    ｋ番目のＡＮＤゲートの第１入力端子は、前記検索モジュールの出力端子ｏ［ｋ］に接続し、前記ｋ番目のＡＮＤゲートの第２入力端子がパルス密度値入力端子ｄ［ｎ＋１−ｋ］に接続し、前記ｋ番目のＡＮＤゲートの出力端子がｎ入力端子ＯＲゲートのｋ番目の入力端子に接続し、ｎ入力端子ＯＲゲートの出力は、パルス信号変換回路の総出力端子とする、
    ことを特徴とする、請求項９に記載のパルス密度値信号変換回路。
  11. パルス密度値信号変換回路であって、検索モジュールと比較モジュールとを含み、前記検索モジュールは下位ビットチェックモジュールと変換モジュールとを含み、前記下位ビットチェックモジュールの入力端子がカウンタに接続され、出力端子が前記変換モジュールに接続され、前記変換モジュールの出力端子が前記比較モジュールの入力端子に接続され、前記比較モジュールの入力端子がさらにパルス密度値信号に接続され、比較モジュールの出力端子がパルス密度値信号変換回路の出力端子であり、前記下位ビットチェックモジュールは、ｎ−１本の信号線とｎ個のカウント入力端子とｎ−２個のＯＲゲートとを含み、前記変換モジュールがｎ−１個のＡＮＤゲートとｎ−１個のＯＲゲートとｎ個の出力端子とを含み、ｎが前記カウンタのビット数であり、前記信号線がｓ［１］〜ｓ［ｎ−１］と順次マークされ、前記カウント入力端子がｉ［１］〜ｉ［ｎ］と順次マークされると共にそれぞれ前記カウンタの１〜ｎ桁目のビットに接続され、出力端子がｏ［１］〜ｏ［ｎ］と順次マークされ、ｊ番目のＯＲゲートには、ｊ＋１個の入力端子があり、
    カウント入力端子ｉ［１］は、直接出力端子ｏ［１］及び信号線ｓ［１］に接続し、前記信号線ｓ［１］が１つのＮＯＴゲートを通じて１番目のＡＮＤゲートの第１入力端子に接続し、前記１番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［２］に接続し、前記１番目のＡＮＤゲートの出力端子が出力端子ｏ［２］に接続し、
    ｊ≧２の時、ｊ−１番目のＯＲゲートの出力端子は、信号線ｓ［ｊ］に接続し、前記信号線ｓ［ｊ］が１つのＮＯＴゲートを通じてｊ番目のＡＮＤゲートの第１入力端子に接続し、前記ｊ番目のＡＮＤゲートの第２入力端子がカウント入力端子ｉ［ｊ＋１］に接続し、ｊ−１番目のＯＲゲートのｇ番目の入力端子は、カウント入力端子ｉ［ｇ］に接続する、
    ことを特徴とする、パルス密度値信号変換回路。
  12. 前記比較モジュールは、ｎ個のパルス密度値入力端子とｎ個のＡＮＤゲートと１つのｎ入力端子ＯＲゲートとを含み、前記パルス密度値入力端子がｄ［１］〜ｄ［ｎ］と順次マークされると共にそれぞれ前記パルス密度値信号の１〜ｎ桁目のビットに接続し、
    ｋ番目のＡＮＤゲートの第１入力端子は、前記検索モジュールの出力端子ｏ［ｋ］に接続し、前記ｋ番目のＡＮＤゲートの第２入力端子がパルス密度値入力端子ｄ［ｎ＋１−ｋ］に接続し、前記ｋ番目のＡＮＤゲートの出力端子がｎ入力端子ＯＲゲートのｋ番目の入力端子に接続し、ｎ入力端子ＯＲゲートの出力は、パルス信号変換回路の総出力端子とする、
    ことを特徴とする、請求項１１に記載のパルス密度値信号変換回路。
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