JP4272321B2 - パルス密度変調回路 - Google Patents
パルス密度変調回路 Download PDFInfo
- Publication number
- JP4272321B2 JP4272321B2 JP2000013785A JP2000013785A JP4272321B2 JP 4272321 B2 JP4272321 B2 JP 4272321B2 JP 2000013785 A JP2000013785 A JP 2000013785A JP 2000013785 A JP2000013785 A JP 2000013785A JP 4272321 B2 JP4272321 B2 JP 4272321B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- circuit
- bit
- pulse density
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、入力されるディジタル信号のディジタル値に応じた密度を有するパルス列からなる信号を生成するパルス密度変調回路に関する。
【０００２】
【従来の技術】
従来、この種の回路は、例えば、通信用受信機におけるいわゆるＡＧＣ制御信号を得るような場合に必要とされるものである。すなわち、入力されたディジタル信号の値に応じて振幅が異なるアナログ信号を得る必要がある場合、そのアナログ信号を発生する前段階で、ディジタル信号の値に応じた密度のパルス列信号を得、その後、そのパルス列を基にアナログ信号を生成することを行うが、このような構成において入力されたディジタル信号の値に応じた密度のパルス列信号を発生するのがパルス密度変調回路である。
かかる従来回路としては、例えば、米国特許第５,３３７,３３８号に開示された構成を有してなるものが公知・周知となっている。
【０００３】
図８には、このような従来のパルス密度変調回路の一構成例が示されており、以下、同図を参照しつつこの従来のパルス密度変調回路について説明すれば、この回路は、カウンタ２０と、ビット順反転回路２１と、比較回路２２とを主たる構成要素として構成されたものとなっている。
このパルス密度変調回路には、予め定められた入力ディジタル信号のビット数Ｍに応じた数の入力端子８１１，８１２，・・・，８１Ｍが設けられており、外部から入力されるＭビットのディジタル信号がＭ個の入力端子８１１，８１２，・・・，８１Ｍに印加され、比較回路２２へ入力されるようになっている。
カウンタ２０は、外部クロック入力端子２３を有しており、これに印加されるクロックに同期して計数動作がなされるように構成されてなるものである。このカウンタ２０の段数、換言すれば、計数の最大値は、入力端子８１１，８１２，・・・，８１Ｍに入力されるディジタル信号のビット数Ｍにより定まるもので、例えば、Ｍ＝３の場合、カウンタ２０の段数は、２３＝８となり、計数が８になると同時に零にリセットされるものとなる。
【０００４】
カウンタ２０からの出力信号は、ビット順反転回路２１により、そのビットの順序が反転されて比較回路２２に入力されるようになっている。このビット順反転回路２１は、例えば、先に述べた米国特許第５,３３７,３３８号に開示されたように、比較回路２２へ対する結線の順序を単純に入れ替えるようにして実現され得るものである。
そして、比較回路２２には、入力端子８１１，８１２，・・・，８１Ｍから入力されたディジタル信号と、ビット順反転回路２１からの信号とが入力され、双方の値の比較が行われ、入力端子８１１，８１２，・・・，８１Ｍからの入力信号が、ビット順反転回路２１からの入力信号より大であれば“１”が、そうでない場合には“０”が、パルス密度変調信号出力として、出力端子２４から出力されるようになっている。
【０００５】
図９には、外部から入力されるディジタル信号のビット数Ｍが３ビットの場合のパルス密度変調信号の出力例が示されている。同図において、図９（Ａ）は、カウンタ２０に印加されるクロックの波形を表し、同図（Ｂ）乃至同図（Ｉ）には、入力端子８１１，８１２，・・・，８１Ｍにディジタル信号が零（２進数の“０００”）から７（２進数の“１１１”）まで順に入力された場合の、それぞれのパルス密度変調信号が示されている。なお、図９は、２単位時間分の信号の変化が示されたものとなっている。ここで、１単位時間とは、カウンタ２０の計数動作が開始されてその計数値が最大値となって零にリセットされるまでの時間を意味するものである。
なお、図８には図示されていないが、通常は、このパルス密度変調信号は、後段に設けられたローパスフィルタなどの平滑化回路を通過せしめられた後、そのディジタル値の大きさに応じたアナログ信号に変換されて、先に述べたように、例えば、ＡＧＣ制御信号のようなものとして用いられるようになっているものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述したような構成のパルス密度変調回路においては、入力されるディジタル信号のビット数Ｍに応じた比較回路２２を必要とするため、入力されるディジタル信号のビット数Ｍが大きい場合には、比較回路２２の回路規模やデータの処理量が大きくなるだけでなく、パルス密度変調回路全体としての回路規模、データの処理量も大きくなり、高価格化を招くという問題があった。
本発明は、上記実情に鑑みてなされたもので、簡易な構成で所望のパルス密度の変調信号を得ることのできるパルス密度変調回路を提供するものである。
本発明の他の目的は、入力されるディジタル信号のビット数が大きい場合であっても、従来に比して回路規模や処理量が小さくて済むパルス密度変調回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係るパルス密度変調回路は、
入力ディジタル信号の値に応じて、パルス列の密度が異なる信号が出力されるよう構成されてなるパルス密度変調回路であって、
出力信号としてのパルス密度変調信号が出力される単位時間内のパルス数に応じた出力端子を有し、予め定められたパターンに基づいて出力タイミング毎に指定される前記入力ディジタル信号のビットが、前記出力端子の各々に対応するよう構成されてなる分配回路と、
前記分配回路の出力端子が前記出力タイミング毎に選択されて、前記出力タイミング毎に指定された前記入力ディジタル信号のビットデータが出力されるよう構成されてなるスイッチ回路と、を具備してなるものである。
【００１０】
かかる構成においては、分配回路とスイッチ回路によりパルス密度変調信号が得られるよう構成することにより、従来のような入力データと所定のデータとを比較する比較回路が不要となり、構成が簡素となり、従来に比して回路規模や処理量が小さくて済むパルス密度変調回路を提供することが可能となるものである。
【００１１】
特に、上記構成において、分配回路は、入力ディジタル信号のビット数に応じた数の入力端子を有し、当該入力端子は、出力タイミング毎に指定される前記入力ディジタル信号のビットが予め定められたパターンに基づいて、前記出力タイミング毎で指定されるビットとそれぞれの出力端子とが対応するよう接続されてなるものが好適である。
また、スイッチ回路は、分配回路の出力端子の数に応じた数の接点を有すると共に、外部入力されるクロック信号に同期して前記接点との接続が切り替えられるよう動作する切替接点を有し、当該切替接点を介して、前記分配回路のデータが選択出力されるよう構成されてなるものが好適である。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の構成例について図１乃至図３を参照しつつ説明する。
この第１の構成例におけるパルス密度変調回路Ｓ１は、分配回路１と、スイッチ回路２とを主たる構成要素としてなるものである。
分配回路１は、入力されたディジタル信号を、予め定めたパターンにしたがって分配出力するもので（詳細は後述）、入力されるディジタル信号のビット数Ｍに応じた数の複数の入力端子１１１，１１２，・・・，１１Ｍを有すると共に、先のパターンにしたがって定まる数の出力端子を有してなるものである。
スイッチ回路２は、分配回路１の出力信号を入力し、それらを外部入力されるクロックに同期して順次出力するようになっているものである。すなわち、スイッチ回路２は、分配回路１の出力端子数Ｎに応じた数の接点２ａ−１〜Ｎを有し、切替接点２ｂがクロック入力端子３を介して外部から入力されるクロックに同期して接点２ａ−１〜Ｎの切替を行うように構成されてなるものである。そして、切替接点２ｂは、出力端子４に接続されており、クロックに同期した切替接点２ｂの切り替え動作に応じて、出力端子４には分配回路１からの１ビットの出力信号が順次得られるようになっている。
【００１５】
図２には、入力ディジタル信号のビット数Ｍ＝３の場合のより具体的な分配回路１Ａの回路構成例が示されており、以下、同図を参照しつつこの構成例について説明する。
まず、入力段は、Ｍ＝３に対応して３個の第１乃至第３の入力端子２１１，２１２，２１３が設けられたものとなっており、入力される３ビットのディジタル信号の最下位ビットを０、次の上位のビットを１、最上位ビットを２とすれば、入力端子２１１には、ビット０のデータが、入力端子２１２には、ビット１のデータが、入力端子２１３には、ビット２のデータが、それぞれ入力されるようにしてある。
一方、出力段は、７個の出力端子、すなわち第１乃至第７の出力端子２２１〜２２７が設けられたものとなっている。これは、この図２の構成例の場合、７クロックを単位時間とし、この単位時間の中で、クロック毎に入力信号の各々のビットを出力に割り当てるものとしたことに対応するものである。ここで、単位時間は、一連のビット割当が繰り返される周期をいう。すなわち、この構成例における分配回路１Ａは、入力されたディジタル信号が、１単位時間の間に、ビット２、ビット１、ビット２、ビット０、ビット２、ビット１、ビット２というように出力されるものと予め定められ、それを実現すべく、第１乃至第３の入力端子２１１〜２１３と第１乃至第７の出力端子２２１〜２２７とが次述されるように結線されたものとなっている。
【００１６】
まず、第１の入力端子２１１は、第４の出力端子２２４と接続されたものとなっている。また、第２の入力端子２１２は、第２の出力端子２２２及び第６の出力端子２２６と接続されたものとなっている。そして、第３の入力端子２１３は、第１、第３、第５及び第７の出力端子２２１，２２３，２２５，２２７と接続されたものとなっている。
かかる構成の分配回路１Ａを用いる場合、スイッチ回路２の接点数は７個となり、図１に示されたスイッチ回路２で言えば、最も上方に位置する接点２ａ−１から順に、分配回路 の第１の出力端子２２１、第２の出力端子２２２、・・・と接続されるものとなる。そして、切替接点２ｂの動作にしたがって、順に出力端子４から第１の出力端子２２１の出力データ、第２の出力端子２２２の出力データ、・・・の如く出力信号が、換言すればパルス密度変調信号が得られることとなる。
なお、図１には示されていないが、通常は、このスイッチ回路２の出力端子４の後段には、ローパスフィルタなどの平滑化回路が設けられ、入力端子１１１〜１１Ｍへ入力されたディジタル信号の値に応じた振幅のアナログ信号が生成されるようになっている。
【００１７】
次に、図３を参照しつつ、図２に示された構成の分配回路１Ａを用いた場合のパルス密度変調回路Ｓ１の動作について説明する。
まず、同図において、（Ａ）は、スイッチ回路２に入力されるクロック信号の波形を表したものであり、（Ｂ）は、入力データのいずれのビットがクロック信号に同期して出力されるかを表したビット割当であり、（Ｃ）乃至（Ｊ）は、第１乃至第３の入力端子２１１〜２１３に２進数表示で“０００”から“１１１”までデータが順次入力された場合の出力変化を順次示したものである。なお、図３は、２単位時間分の信号変化を示したものとなっている。
【００１８】
例えば、第１乃至第３の入力端子２１１〜２１３に２進数表示で“０００”のデータが入力された場合について説明すれば、まず、この構成例におけるビット割当は、クロックに同期して２→１→２→０→２→１→２と変化するのを基本としてこれが循環的に繰り返されるように予め定められている。
最初のクロックでビット割当は「２」であり、これに対応して入力信号のビット２のデータが出力される分配回路１Ａの第１出力端子２２１が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子４には、２進数表示の“０”が出力されることとなる。第２のクロックでは、ビット割当は「１」となり、これに対応して入力信号のビット１のデータが出力される分配回路１Ａの第２の出力端子２２２が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子４には、２進数表示の“０”が出力されることとなる。以下、同様にしてビット割当に対応して入力信号の対応するビットデータが出力されることとなるが、この場合、入力信号は、２進数表示で“０００”であることから、結局、出力端子４は常時“０”の出力状態となる（図３（Ｃ）参照）。
【００１９】
次に、第１乃至第３の入力端子２１１〜２１３に２進数表示で“０１０”のデータが入力された場合を例に採り説明する。
まず、最初のクロックでビット割当「２」であるため、これに対応して入力信号のビット２のデータが出力される分配回路１Ａの第１の出力端子２２１が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子４には、２進数表示の“０”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。２番目のクロックでは、ビット割当「１」であるため、これに対応して入力信号のビット１のデータが出力される分配回路１Ａの第２の出力端子２２２が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子４には、２進数表示の“１”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。３番目のクロックでは、ビット割当が再び「２」であるため、最初のクロックの場合と同様に、スイッチ回路２の出力端子４には、２進数表示の“０”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。４番目のクロックでは、ビット割当が「０」であり、これに対応して入力信号のビット０のデータが出力される分配回路１Ａの第４の出力端子２２４が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子４には、２進数表示の“０”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。５番目のクロックでは、ビット割当が再度「２」となり、スイッチ回路２の出力端子４には、２進数表示の“０”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。６番目のクロックでは、ビット割当が再度「１」となり、これに対応して入力信号のビット１のデータが出力される分配回路１Ａの第６の出力端子２２６が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子４には、２進数表示の“１”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。第７番目のクロックでは、ビット割当は「２」となり、これに対応して入力信号のビット２のデータが出力される第７の出力端子２２７が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子には、２進数表示の“０”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。そして、８番目のクロック以降は、ビット割当が最初に戻り、上述した動作が繰り返されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。
なお、上述した入力データ以外の場合における動作についても、その基本的な動作は上述したと同様であるので、個々の詳細な説明は省略することとする。
【００２０】
次に、第２の構成例について、図４及び図５を参照しつつ説明する。なお、図１に示された構成例における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例におけるパルス密度変調回路Ｓ２は、スイッチ回路２Ａの構成が以下に説明するように図１に示されたものと異なる点を除けば、他の基本的な構成は図１に示された構成と同一のものである。
すなわち、スイッチ回路２Ａは、分配回路１の出力端子数Ｎに接続されるＮ個の接点２ａ−１〜Ｎに加えて、アースに接続された接点２ａ−(Ｎ＋１)を有してなる構成となっている点が先の図１に示されたスイッチ回路２と異なるものとなっている。
そして、スイッチ回路２Ａの出力端子４の出力状態は、ビット割当が繰り返される際に、強制的に出力零の状態とされるようになっている。すなわち、この構成例では、単位時間は８クロック周期となっている。
【００２１】
かかる構成における動作について、図５を参照しつつ説明する。
まず、前提条件として、図５は、入力ディジタル信号のビット数Ｍ＝３の場合の例である。そして、分配回路１の具体的な構成は、先に図２に示された構成であるとする。
そして、図５において、（Ａ）は、スイッチ回路２Ａに入力されるクロック信号の波形を表したものであり、（Ｂ）は、入力データのいずれのビットがクロック信号に同期して出力されるかを表したビット割当であり、（Ｃ）乃至（Ｊ）は、第１乃至第３の入力端子２１１〜２１３に２進数表示で“０００”から“１１１”までデータが順次入力された場合の出力変化を順次示したものである。なお、図５は、２単位時間分の信号変化を示したものとなっている。
かかる前提条件の下、ビット割当は、単位時間と単位時間との間がビット割当が休止される点を除けば先の図３で説明した動作例と同一である。すなわち、ビット割当は、クロックに同期して２→１→２→０→２→１→２と変化し、この後のクロックにより、スイッチ回路２Ａの切替接点２ｂがアースに接続された接点２ａ−(Ｎ＋１)に接続されるため、ビット割当はなく（換言すれば休止）、次のクロックから再び先と同様なビット割当が繰り返されることとなる（図５（Ａ），（Ｂ）参照）。
したがって、ビット割当がない部分を除けば、スイッチ回路２Ａから出力されるパルス密度変調信号は、先に図３で説明したと同様のものであるので、ここでの詳細な説明は省略することとする。
【００２２】
次に、第３の構成例について、図６及び図７を参照しつつ説明する。なお、図１に示された構成例における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の構成例におけるパルス密度変調回路Ｓ３は、カウンタ５と、デコーダ６と、セレクタ７とを主たる構成要素としてなるものである。
カウンタ５は、クロック入力端子３を介して外部から入力されるクロックに同期して計数動作を行いその計数値を出力するもので、所定数の計数を行った後は、零にリセットされて再び同様に計数を繰り返すよう構成されてなるものである。このカウンタ５の段数は、入力端子１１１，１１２，・・・，１１Ｍに入力されるディジタル信号のビット数Ｍによって定まるもので、例えばＭ＝３の場合、カウンタ５の段数は２３＝８となり、計数値が８になると同時に零にリセットされることとなり、カウンタ５の出力ビットは、３ビットとなる。そして、この場合、単位時間は８クロック周期となる。
【００２３】
デコーダ６は、カウンタ５から入力されたデータを基に、このパルス密度変調回路Ｓ３に予め定めてあるビット割当にしたがって、順次このビット割当に対応するビットを指定する信号が出力されるようになっているものである。換言すれば、デコーダ６は、ビット割当に対応する出力ビットに“１”を出力するよう構成されてなるものである。ここで、ビット割当は、先の第１及び第２の構成例におけるビット割当と同意義である。
【００２４】
図７には、ビット数Ｍ＝３の場合のデコーダ６Ａの具体的構成例が示されており、以下、同図を参照しつつこの構成例について説明する。
まず、前提として、このパルス密度変調回路Ｓ３のビット割当は、先の第２の構成例の場合と同様であるとする。したがって、クロック信号とビット割当及び出力状態を示すタイミング図としては図５に示されたものと同一となるので、以下の説明においては必要に応じて図５を流用することとする。
図７に示されたデコーダ６Ａは、第１及び第２の反転回路８，９並びに第１及び第２のＡＮＤ回路１０，１１を主たる構成要素として構成されたものとなっている。
また、第１乃至第３の入力端子７１１〜７１３は、第１の入力端子７１１が最下位ビット（ＬＳＢ）に対応してビット順に設けられたものとなっており、第３の入力端子７１３が最上位ビット（ＭＳＢ）となっている。すなわち、換言すれば、第１の入力端子７１１は、ビット０に、第２の入力端子７１２は、ビット１に、第３の入力端子７１３は、ビット２に、それぞれ割り当てられたものとなっている。
【００２５】
一方、第１乃至第３の出力端子７４１〜７４３も、上述の第１乃至第３の入力端子７１１〜７１３と同様に第１の出力端子７４１が、ビット０に、第２の出力端子７４２がビット１に、第３の出力端子７４３が、ビット２に、それぞれ割り当てられたものとなっている。
そして、第１及び第２の反転回路８，９並びに第１及び第２のＡＮＤ回路１０，１１は、次のような観点から相互の接続がなされたものとなっている。
まず、図５において、単位時間内で、最初のビット割当が生ずるクロックの時点を仮に時刻ｔ１（奇数時刻）とし、次のクロックの時点を時刻ｔ２（偶数時刻）というように、以下昇順に時刻を表すものとする。
かかる前提の下、まず、カウンタ５の出力値（計数値）と時刻とは次のように対応するものとなる。
すなわち、時刻ｔ１において、出力値“００１”、時刻ｔ２において、出力値“０１０”、時刻ｔ３において、出力値“０１１”、時刻ｔ４において、出力値“１００”、時刻ｔ５において、出力値“１０１”、時刻ｔ６において、出力値“１１０”、時刻ｔ７において、出力値“１１１”、時刻ｔ８において、出力値“０００”の如くである。
【００２６】
一方、ビット割当の変化を見ると、まず最初に、奇数時刻においては、ビット２が割り当てられている（図５（Ａ），（Ｂ）参照）。
そして、奇数時刻におけるカウンタ５の出力値は、ＬＳＢが必ず“１”である。したがって、第１の入力端子７１１が“１”の場合に、第３の出力端子７４３を同じく“１”とすればよい。このため、第１の入力端子７１１と第３の出力端子７４３が直接接続されており、第１の入力端子７１１に入力された“１”がそのまま第３の出力端子７４３へ出力され、ビット２の指定がなされるようになっている。
【００２７】
次に、ビット１のビット割当を見ると（図５（Ｂ）参照）、時刻ｔ２及び時刻ｔ６において生ずるものとされている。時刻ｔ２と時刻ｔ６とでは、共にカウンタ５の出力値の下位から２番目のビットが“１”である。そこで、奇数時刻という条件の反転したもの（偶数時刻）を得るため、第１の入力端子７１１へ第１の反転回路８の入力段が接続され、その出力と、第２の入力端子７１２への入力信号との論理積（ＡＮＤ）を得るため、第１のＡＮＤ回路１０の入力段に、第１の反転回路８の出力段と第２の入力端子７１２とが接続されている。そして、第１のＡＮＤ回路１０の出力段が第２の出力端子７４２に接続されており、時刻ｔ２及び時刻ｔ６にビット１の指定がなされるようになっている。
【００２８】
最後に、ビット０について見ると（図５（Ｂ）参照）、時刻ｔ４においてビット割当が生ずるものとされており、その際、カウンタ５の出力値は、“１００”である。したがって、偶数時刻で、カウンタ５の出力が下位から２番目のビットが“０”で、かつ、下位から３番目のビット（この場合はＭＳＢ）が“１”のときにビット０のビット割当が生ずるとすることができる。そのため、まず、偶数時刻という条件を得るべく第２の反転回路９の入力段が第１のＡＮＤ回路１０の出力段に接続されて、第２の反転回路９の出力段は、第２のＡＮＤ回路１１の入力段に接続されている。
またさらに、第２のＡＮＤ回路１１には、第１の反転回路８の出力段と第３の入力端子７４３が接続されており、時刻ｔ４においてビット０の指定がなされるようになっている。
【００２９】
一方、セレクタ７は、先の第２の構成例におけるスイッチ回路２Ａに相当する機能を有するもので、入力端子１１１，１１２，・・・，１１Ｍへ入力されたディジタル信号について、デコーダ６によって指定されたビットのデータを選択して出力するよう構成されてなるものである。なお、このセレクタ７は、デコーダ６の出力値が全て零の場合には、予め定めた信号（例えば図５の例の場合には“０”）が出力されるようになっているものである。
【００３０】
かかる構成における動作は、入力端子１１１，１１２，・・・，１１Ｍのビット数Ｍ＝３を例に採れば、結局、先に図５を用いて説明した第２の構成例の場合と同じであるので、ここでの詳細な説明は省略する。
なお、デコーダ６の構成は、ビット数Ｍが３以外であっても、上述したと同様に、ビット割当とクロックの時刻との関係に基づいて、反転回路とＡＮＤ回路を用いて同様に構成し得るものである。
【００３１】
【発明の効果】
以上、述べたように、本発明によれば、出力信号の個々のタイミングにおける値が、入力ディジタル信号の特定のビットと一意に対応するような構成とすることにより、従来と異なり、入力ディジタル信号のビット数の増大しても回路規模やデータの処理量の増大が比較的小さくて済み、装置価格の低減を図ることが可能となるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるパルス密度変調回路の第１の構成例を示す構成図である。
【図２】図１に示されたパルス密度変調回路に用いられる分配回路の具体的回路構成例を示す回路図である。
【図３】入力ビット数が３の場合の第１の構成例におけるパルス密度変調回路の主要部のタイミング図である。
【図４】本発明の実施の形態におけるパルス密度変調回路の第２の構成例を示す構成図である。
【図５】入力ビット数が３の場合の第２の構成例におけるパルス密度変調回路の主要部のタイミング図である。
【図６】本発明の実施の形態におけるパルス密度変調回路の第３の構成例を示す構成図である。
【図７】図６に示されたパルス密度変調回路に用いられるデコーダの具体的構成例を示す回路図である。
【図８】従来のパルス密度変調回路の構成例を示す構成図である。
【図９】従来のパルス密度変調回路の主要部のタイミング図である。
【符号の説明】
１…分配回路
２…スイッチ回路
３…クロック入力端子
４…出力端子
５…カウンタ
６…デコーダ
７…セレクタ
【発明の属する技術分野】
本発明は、入力されるディジタル信号のディジタル値に応じた密度を有するパルス列からなる信号を生成するパルス密度変調回路に関する。
【０００２】
【従来の技術】
従来、この種の回路は、例えば、通信用受信機におけるいわゆるＡＧＣ制御信号を得るような場合に必要とされるものである。すなわち、入力されたディジタル信号の値に応じて振幅が異なるアナログ信号を得る必要がある場合、そのアナログ信号を発生する前段階で、ディジタル信号の値に応じた密度のパルス列信号を得、その後、そのパルス列を基にアナログ信号を生成することを行うが、このような構成において入力されたディジタル信号の値に応じた密度のパルス列信号を発生するのがパルス密度変調回路である。
かかる従来回路としては、例えば、米国特許第５,３３７,３３８号に開示された構成を有してなるものが公知・周知となっている。
【０００３】
図８には、このような従来のパルス密度変調回路の一構成例が示されており、以下、同図を参照しつつこの従来のパルス密度変調回路について説明すれば、この回路は、カウンタ２０と、ビット順反転回路２１と、比較回路２２とを主たる構成要素として構成されたものとなっている。
このパルス密度変調回路には、予め定められた入力ディジタル信号のビット数Ｍに応じた数の入力端子８１１，８１２，・・・，８１Ｍが設けられており、外部から入力されるＭビットのディジタル信号がＭ個の入力端子８１１，８１２，・・・，８１Ｍに印加され、比較回路２２へ入力されるようになっている。
カウンタ２０は、外部クロック入力端子２３を有しており、これに印加されるクロックに同期して計数動作がなされるように構成されてなるものである。このカウンタ２０の段数、換言すれば、計数の最大値は、入力端子８１１，８１２，・・・，８１Ｍに入力されるディジタル信号のビット数Ｍにより定まるもので、例えば、Ｍ＝３の場合、カウンタ２０の段数は、２３＝８となり、計数が８になると同時に零にリセットされるものとなる。
【０００４】
カウンタ２０からの出力信号は、ビット順反転回路２１により、そのビットの順序が反転されて比較回路２２に入力されるようになっている。このビット順反転回路２１は、例えば、先に述べた米国特許第５,３３７,３３８号に開示されたように、比較回路２２へ対する結線の順序を単純に入れ替えるようにして実現され得るものである。
そして、比較回路２２には、入力端子８１１，８１２，・・・，８１Ｍから入力されたディジタル信号と、ビット順反転回路２１からの信号とが入力され、双方の値の比較が行われ、入力端子８１１，８１２，・・・，８１Ｍからの入力信号が、ビット順反転回路２１からの入力信号より大であれば“１”が、そうでない場合には“０”が、パルス密度変調信号出力として、出力端子２４から出力されるようになっている。
【０００５】
図９には、外部から入力されるディジタル信号のビット数Ｍが３ビットの場合のパルス密度変調信号の出力例が示されている。同図において、図９（Ａ）は、カウンタ２０に印加されるクロックの波形を表し、同図（Ｂ）乃至同図（Ｉ）には、入力端子８１１，８１２，・・・，８１Ｍにディジタル信号が零（２進数の“０００”）から７（２進数の“１１１”）まで順に入力された場合の、それぞれのパルス密度変調信号が示されている。なお、図９は、２単位時間分の信号の変化が示されたものとなっている。ここで、１単位時間とは、カウンタ２０の計数動作が開始されてその計数値が最大値となって零にリセットされるまでの時間を意味するものである。
なお、図８には図示されていないが、通常は、このパルス密度変調信号は、後段に設けられたローパスフィルタなどの平滑化回路を通過せしめられた後、そのディジタル値の大きさに応じたアナログ信号に変換されて、先に述べたように、例えば、ＡＧＣ制御信号のようなものとして用いられるようになっているものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述したような構成のパルス密度変調回路においては、入力されるディジタル信号のビット数Ｍに応じた比較回路２２を必要とするため、入力されるディジタル信号のビット数Ｍが大きい場合には、比較回路２２の回路規模やデータの処理量が大きくなるだけでなく、パルス密度変調回路全体としての回路規模、データの処理量も大きくなり、高価格化を招くという問題があった。
本発明は、上記実情に鑑みてなされたもので、簡易な構成で所望のパルス密度の変調信号を得ることのできるパルス密度変調回路を提供するものである。
本発明の他の目的は、入力されるディジタル信号のビット数が大きい場合であっても、従来に比して回路規模や処理量が小さくて済むパルス密度変調回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係るパルス密度変調回路は、
入力ディジタル信号の値に応じて、パルス列の密度が異なる信号が出力されるよう構成されてなるパルス密度変調回路であって、
出力信号としてのパルス密度変調信号が出力される単位時間内のパルス数に応じた出力端子を有し、予め定められたパターンに基づいて出力タイミング毎に指定される前記入力ディジタル信号のビットが、前記出力端子の各々に対応するよう構成されてなる分配回路と、
前記分配回路の出力端子が前記出力タイミング毎に選択されて、前記出力タイミング毎に指定された前記入力ディジタル信号のビットデータが出力されるよう構成されてなるスイッチ回路と、を具備してなるものである。
【００１０】
かかる構成においては、分配回路とスイッチ回路によりパルス密度変調信号が得られるよう構成することにより、従来のような入力データと所定のデータとを比較する比較回路が不要となり、構成が簡素となり、従来に比して回路規模や処理量が小さくて済むパルス密度変調回路を提供することが可能となるものである。
【００１１】
特に、上記構成において、分配回路は、入力ディジタル信号のビット数に応じた数の入力端子を有し、当該入力端子は、出力タイミング毎に指定される前記入力ディジタル信号のビットが予め定められたパターンに基づいて、前記出力タイミング毎で指定されるビットとそれぞれの出力端子とが対応するよう接続されてなるものが好適である。
また、スイッチ回路は、分配回路の出力端子の数に応じた数の接点を有すると共に、外部入力されるクロック信号に同期して前記接点との接続が切り替えられるよう動作する切替接点を有し、当該切替接点を介して、前記分配回路のデータが選択出力されるよう構成されてなるものが好適である。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の構成例について図１乃至図３を参照しつつ説明する。
この第１の構成例におけるパルス密度変調回路Ｓ１は、分配回路１と、スイッチ回路２とを主たる構成要素としてなるものである。
分配回路１は、入力されたディジタル信号を、予め定めたパターンにしたがって分配出力するもので（詳細は後述）、入力されるディジタル信号のビット数Ｍに応じた数の複数の入力端子１１１，１１２，・・・，１１Ｍを有すると共に、先のパターンにしたがって定まる数の出力端子を有してなるものである。
スイッチ回路２は、分配回路１の出力信号を入力し、それらを外部入力されるクロックに同期して順次出力するようになっているものである。すなわち、スイッチ回路２は、分配回路１の出力端子数Ｎに応じた数の接点２ａ−１〜Ｎを有し、切替接点２ｂがクロック入力端子３を介して外部から入力されるクロックに同期して接点２ａ−１〜Ｎの切替を行うように構成されてなるものである。そして、切替接点２ｂは、出力端子４に接続されており、クロックに同期した切替接点２ｂの切り替え動作に応じて、出力端子４には分配回路１からの１ビットの出力信号が順次得られるようになっている。
【００１５】
図２には、入力ディジタル信号のビット数Ｍ＝３の場合のより具体的な分配回路１Ａの回路構成例が示されており、以下、同図を参照しつつこの構成例について説明する。
まず、入力段は、Ｍ＝３に対応して３個の第１乃至第３の入力端子２１１，２１２，２１３が設けられたものとなっており、入力される３ビットのディジタル信号の最下位ビットを０、次の上位のビットを１、最上位ビットを２とすれば、入力端子２１１には、ビット０のデータが、入力端子２１２には、ビット１のデータが、入力端子２１３には、ビット２のデータが、それぞれ入力されるようにしてある。
一方、出力段は、７個の出力端子、すなわち第１乃至第７の出力端子２２１〜２２７が設けられたものとなっている。これは、この図２の構成例の場合、７クロックを単位時間とし、この単位時間の中で、クロック毎に入力信号の各々のビットを出力に割り当てるものとしたことに対応するものである。ここで、単位時間は、一連のビット割当が繰り返される周期をいう。すなわち、この構成例における分配回路１Ａは、入力されたディジタル信号が、１単位時間の間に、ビット２、ビット１、ビット２、ビット０、ビット２、ビット１、ビット２というように出力されるものと予め定められ、それを実現すべく、第１乃至第３の入力端子２１１〜２１３と第１乃至第７の出力端子２２１〜２２７とが次述されるように結線されたものとなっている。
【００１６】
まず、第１の入力端子２１１は、第４の出力端子２２４と接続されたものとなっている。また、第２の入力端子２１２は、第２の出力端子２２２及び第６の出力端子２２６と接続されたものとなっている。そして、第３の入力端子２１３は、第１、第３、第５及び第７の出力端子２２１，２２３，２２５，２２７と接続されたものとなっている。
かかる構成の分配回路１Ａを用いる場合、スイッチ回路２の接点数は７個となり、図１に示されたスイッチ回路２で言えば、最も上方に位置する接点２ａ−１から順に、分配回路 の第１の出力端子２２１、第２の出力端子２２２、・・・と接続されるものとなる。そして、切替接点２ｂの動作にしたがって、順に出力端子４から第１の出力端子２２１の出力データ、第２の出力端子２２２の出力データ、・・・の如く出力信号が、換言すればパルス密度変調信号が得られることとなる。
なお、図１には示されていないが、通常は、このスイッチ回路２の出力端子４の後段には、ローパスフィルタなどの平滑化回路が設けられ、入力端子１１１〜１１Ｍへ入力されたディジタル信号の値に応じた振幅のアナログ信号が生成されるようになっている。
【００１７】
次に、図３を参照しつつ、図２に示された構成の分配回路１Ａを用いた場合のパルス密度変調回路Ｓ１の動作について説明する。
まず、同図において、（Ａ）は、スイッチ回路２に入力されるクロック信号の波形を表したものであり、（Ｂ）は、入力データのいずれのビットがクロック信号に同期して出力されるかを表したビット割当であり、（Ｃ）乃至（Ｊ）は、第１乃至第３の入力端子２１１〜２１３に２進数表示で“０００”から“１１１”までデータが順次入力された場合の出力変化を順次示したものである。なお、図３は、２単位時間分の信号変化を示したものとなっている。
【００１８】
例えば、第１乃至第３の入力端子２１１〜２１３に２進数表示で“０００”のデータが入力された場合について説明すれば、まず、この構成例におけるビット割当は、クロックに同期して２→１→２→０→２→１→２と変化するのを基本としてこれが循環的に繰り返されるように予め定められている。
最初のクロックでビット割当は「２」であり、これに対応して入力信号のビット２のデータが出力される分配回路１Ａの第１出力端子２２１が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子４には、２進数表示の“０”が出力されることとなる。第２のクロックでは、ビット割当は「１」となり、これに対応して入力信号のビット１のデータが出力される分配回路１Ａの第２の出力端子２２２が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子４には、２進数表示の“０”が出力されることとなる。以下、同様にしてビット割当に対応して入力信号の対応するビットデータが出力されることとなるが、この場合、入力信号は、２進数表示で“０００”であることから、結局、出力端子４は常時“０”の出力状態となる（図３（Ｃ）参照）。
【００１９】
次に、第１乃至第３の入力端子２１１〜２１３に２進数表示で“０１０”のデータが入力された場合を例に採り説明する。
まず、最初のクロックでビット割当「２」であるため、これに対応して入力信号のビット２のデータが出力される分配回路１Ａの第１の出力端子２２１が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子４には、２進数表示の“０”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。２番目のクロックでは、ビット割当「１」であるため、これに対応して入力信号のビット１のデータが出力される分配回路１Ａの第２の出力端子２２２が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子４には、２進数表示の“１”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。３番目のクロックでは、ビット割当が再び「２」であるため、最初のクロックの場合と同様に、スイッチ回路２の出力端子４には、２進数表示の“０”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。４番目のクロックでは、ビット割当が「０」であり、これに対応して入力信号のビット０のデータが出力される分配回路１Ａの第４の出力端子２２４が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子４には、２進数表示の“０”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。５番目のクロックでは、ビット割当が再度「２」となり、スイッチ回路２の出力端子４には、２進数表示の“０”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。６番目のクロックでは、ビット割当が再度「１」となり、これに対応して入力信号のビット１のデータが出力される分配回路１Ａの第６の出力端子２２６が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子４には、２進数表示の“１”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。第７番目のクロックでは、ビット割当は「２」となり、これに対応して入力信号のビット２のデータが出力される第７の出力端子２２７が、スイッチ回路２の切替接点２ｂによって選択される状態となり、スイッチ回路２の出力端子には、２進数表示の“０”が出力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。そして、８番目のクロック以降は、ビット割当が最初に戻り、上述した動作が繰り返されることとなる（図３（Ａ），（Ｂ），（Ｅ）参照）。
なお、上述した入力データ以外の場合における動作についても、その基本的な動作は上述したと同様であるので、個々の詳細な説明は省略することとする。
【００２０】
次に、第２の構成例について、図４及び図５を参照しつつ説明する。なお、図１に示された構成例における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例におけるパルス密度変調回路Ｓ２は、スイッチ回路２Ａの構成が以下に説明するように図１に示されたものと異なる点を除けば、他の基本的な構成は図１に示された構成と同一のものである。
すなわち、スイッチ回路２Ａは、分配回路１の出力端子数Ｎに接続されるＮ個の接点２ａ−１〜Ｎに加えて、アースに接続された接点２ａ−(Ｎ＋１)を有してなる構成となっている点が先の図１に示されたスイッチ回路２と異なるものとなっている。
そして、スイッチ回路２Ａの出力端子４の出力状態は、ビット割当が繰り返される際に、強制的に出力零の状態とされるようになっている。すなわち、この構成例では、単位時間は８クロック周期となっている。
【００２１】
かかる構成における動作について、図５を参照しつつ説明する。
まず、前提条件として、図５は、入力ディジタル信号のビット数Ｍ＝３の場合の例である。そして、分配回路１の具体的な構成は、先に図２に示された構成であるとする。
そして、図５において、（Ａ）は、スイッチ回路２Ａに入力されるクロック信号の波形を表したものであり、（Ｂ）は、入力データのいずれのビットがクロック信号に同期して出力されるかを表したビット割当であり、（Ｃ）乃至（Ｊ）は、第１乃至第３の入力端子２１１〜２１３に２進数表示で“０００”から“１１１”までデータが順次入力された場合の出力変化を順次示したものである。なお、図５は、２単位時間分の信号変化を示したものとなっている。
かかる前提条件の下、ビット割当は、単位時間と単位時間との間がビット割当が休止される点を除けば先の図３で説明した動作例と同一である。すなわち、ビット割当は、クロックに同期して２→１→２→０→２→１→２と変化し、この後のクロックにより、スイッチ回路２Ａの切替接点２ｂがアースに接続された接点２ａ−(Ｎ＋１)に接続されるため、ビット割当はなく（換言すれば休止）、次のクロックから再び先と同様なビット割当が繰り返されることとなる（図５（Ａ），（Ｂ）参照）。
したがって、ビット割当がない部分を除けば、スイッチ回路２Ａから出力されるパルス密度変調信号は、先に図３で説明したと同様のものであるので、ここでの詳細な説明は省略することとする。
【００２２】
次に、第３の構成例について、図６及び図７を参照しつつ説明する。なお、図１に示された構成例における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の構成例におけるパルス密度変調回路Ｓ３は、カウンタ５と、デコーダ６と、セレクタ７とを主たる構成要素としてなるものである。
カウンタ５は、クロック入力端子３を介して外部から入力されるクロックに同期して計数動作を行いその計数値を出力するもので、所定数の計数を行った後は、零にリセットされて再び同様に計数を繰り返すよう構成されてなるものである。このカウンタ５の段数は、入力端子１１１，１１２，・・・，１１Ｍに入力されるディジタル信号のビット数Ｍによって定まるもので、例えばＭ＝３の場合、カウンタ５の段数は２３＝８となり、計数値が８になると同時に零にリセットされることとなり、カウンタ５の出力ビットは、３ビットとなる。そして、この場合、単位時間は８クロック周期となる。
【００２３】
デコーダ６は、カウンタ５から入力されたデータを基に、このパルス密度変調回路Ｓ３に予め定めてあるビット割当にしたがって、順次このビット割当に対応するビットを指定する信号が出力されるようになっているものである。換言すれば、デコーダ６は、ビット割当に対応する出力ビットに“１”を出力するよう構成されてなるものである。ここで、ビット割当は、先の第１及び第２の構成例におけるビット割当と同意義である。
【００２４】
図７には、ビット数Ｍ＝３の場合のデコーダ６Ａの具体的構成例が示されており、以下、同図を参照しつつこの構成例について説明する。
まず、前提として、このパルス密度変調回路Ｓ３のビット割当は、先の第２の構成例の場合と同様であるとする。したがって、クロック信号とビット割当及び出力状態を示すタイミング図としては図５に示されたものと同一となるので、以下の説明においては必要に応じて図５を流用することとする。
図７に示されたデコーダ６Ａは、第１及び第２の反転回路８，９並びに第１及び第２のＡＮＤ回路１０，１１を主たる構成要素として構成されたものとなっている。
また、第１乃至第３の入力端子７１１〜７１３は、第１の入力端子７１１が最下位ビット（ＬＳＢ）に対応してビット順に設けられたものとなっており、第３の入力端子７１３が最上位ビット（ＭＳＢ）となっている。すなわち、換言すれば、第１の入力端子７１１は、ビット０に、第２の入力端子７１２は、ビット１に、第３の入力端子７１３は、ビット２に、それぞれ割り当てられたものとなっている。
【００２５】
一方、第１乃至第３の出力端子７４１〜７４３も、上述の第１乃至第３の入力端子７１１〜７１３と同様に第１の出力端子７４１が、ビット０に、第２の出力端子７４２がビット１に、第３の出力端子７４３が、ビット２に、それぞれ割り当てられたものとなっている。
そして、第１及び第２の反転回路８，９並びに第１及び第２のＡＮＤ回路１０，１１は、次のような観点から相互の接続がなされたものとなっている。
まず、図５において、単位時間内で、最初のビット割当が生ずるクロックの時点を仮に時刻ｔ１（奇数時刻）とし、次のクロックの時点を時刻ｔ２（偶数時刻）というように、以下昇順に時刻を表すものとする。
かかる前提の下、まず、カウンタ５の出力値（計数値）と時刻とは次のように対応するものとなる。
すなわち、時刻ｔ１において、出力値“００１”、時刻ｔ２において、出力値“０１０”、時刻ｔ３において、出力値“０１１”、時刻ｔ４において、出力値“１００”、時刻ｔ５において、出力値“１０１”、時刻ｔ６において、出力値“１１０”、時刻ｔ７において、出力値“１１１”、時刻ｔ８において、出力値“０００”の如くである。
【００２６】
一方、ビット割当の変化を見ると、まず最初に、奇数時刻においては、ビット２が割り当てられている（図５（Ａ），（Ｂ）参照）。
そして、奇数時刻におけるカウンタ５の出力値は、ＬＳＢが必ず“１”である。したがって、第１の入力端子７１１が“１”の場合に、第３の出力端子７４３を同じく“１”とすればよい。このため、第１の入力端子７１１と第３の出力端子７４３が直接接続されており、第１の入力端子７１１に入力された“１”がそのまま第３の出力端子７４３へ出力され、ビット２の指定がなされるようになっている。
【００２７】
次に、ビット１のビット割当を見ると（図５（Ｂ）参照）、時刻ｔ２及び時刻ｔ６において生ずるものとされている。時刻ｔ２と時刻ｔ６とでは、共にカウンタ５の出力値の下位から２番目のビットが“１”である。そこで、奇数時刻という条件の反転したもの（偶数時刻）を得るため、第１の入力端子７１１へ第１の反転回路８の入力段が接続され、その出力と、第２の入力端子７１２への入力信号との論理積（ＡＮＤ）を得るため、第１のＡＮＤ回路１０の入力段に、第１の反転回路８の出力段と第２の入力端子７１２とが接続されている。そして、第１のＡＮＤ回路１０の出力段が第２の出力端子７４２に接続されており、時刻ｔ２及び時刻ｔ６にビット１の指定がなされるようになっている。
【００２８】
最後に、ビット０について見ると（図５（Ｂ）参照）、時刻ｔ４においてビット割当が生ずるものとされており、その際、カウンタ５の出力値は、“１００”である。したがって、偶数時刻で、カウンタ５の出力が下位から２番目のビットが“０”で、かつ、下位から３番目のビット（この場合はＭＳＢ）が“１”のときにビット０のビット割当が生ずるとすることができる。そのため、まず、偶数時刻という条件を得るべく第２の反転回路９の入力段が第１のＡＮＤ回路１０の出力段に接続されて、第２の反転回路９の出力段は、第２のＡＮＤ回路１１の入力段に接続されている。
またさらに、第２のＡＮＤ回路１１には、第１の反転回路８の出力段と第３の入力端子７４３が接続されており、時刻ｔ４においてビット０の指定がなされるようになっている。
【００２９】
一方、セレクタ７は、先の第２の構成例におけるスイッチ回路２Ａに相当する機能を有するもので、入力端子１１１，１１２，・・・，１１Ｍへ入力されたディジタル信号について、デコーダ６によって指定されたビットのデータを選択して出力するよう構成されてなるものである。なお、このセレクタ７は、デコーダ６の出力値が全て零の場合には、予め定めた信号（例えば図５の例の場合には“０”）が出力されるようになっているものである。
【００３０】
かかる構成における動作は、入力端子１１１，１１２，・・・，１１Ｍのビット数Ｍ＝３を例に採れば、結局、先に図５を用いて説明した第２の構成例の場合と同じであるので、ここでの詳細な説明は省略する。
なお、デコーダ６の構成は、ビット数Ｍが３以外であっても、上述したと同様に、ビット割当とクロックの時刻との関係に基づいて、反転回路とＡＮＤ回路を用いて同様に構成し得るものである。
【００３１】
【発明の効果】
以上、述べたように、本発明によれば、出力信号の個々のタイミングにおける値が、入力ディジタル信号の特定のビットと一意に対応するような構成とすることにより、従来と異なり、入力ディジタル信号のビット数の増大しても回路規模やデータの処理量の増大が比較的小さくて済み、装置価格の低減を図ることが可能となるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるパルス密度変調回路の第１の構成例を示す構成図である。
【図２】図１に示されたパルス密度変調回路に用いられる分配回路の具体的回路構成例を示す回路図である。
【図３】入力ビット数が３の場合の第１の構成例におけるパルス密度変調回路の主要部のタイミング図である。
【図４】本発明の実施の形態におけるパルス密度変調回路の第２の構成例を示す構成図である。
【図５】入力ビット数が３の場合の第２の構成例におけるパルス密度変調回路の主要部のタイミング図である。
【図６】本発明の実施の形態におけるパルス密度変調回路の第３の構成例を示す構成図である。
【図７】図６に示されたパルス密度変調回路に用いられるデコーダの具体的構成例を示す回路図である。
【図８】従来のパルス密度変調回路の構成例を示す構成図である。
【図９】従来のパルス密度変調回路の主要部のタイミング図である。
【符号の説明】
１…分配回路
２…スイッチ回路
３…クロック入力端子
４…出力端子
５…カウンタ
６…デコーダ
７…セレクタ
Claims (3)
- 入力ディジタル信号の値に応じて、パルス列の密度が異なる信号が出力されるよう構成されてなるパルス密度変調回路であって、
出力信号としてのパルス密度変調信号が出力される単位時間内のパルス数に応じた出力端子を有し、予め定められたパターンに基づいて出力タイミング毎に指定される前記入力ディジタル信号のビットが、前記出力端子の各々に対応するよう構成されてなる分配回路と、
前記分配回路の出力端子が前記出力タイミング毎に選択されて、前記出力タイミング毎に指定された前記入力ディジタル信号のビットデータが出力されるよう構成されてなるスイッチ回路と、
を具備してなることを特徴とするパルス密度変調回路。 - 分配回路は、入力ディジタル信号のビット数に応じた数の入力端子を有し、当該入力端子は、出力タイミング毎に指定される前記入力ディジタル信号のビットが予め定められたパターンに基づいて、前記出力タイミング毎で指定されるビットとそれぞれの出力端子とが対応するよう接続されてなることを特徴とする請求項１記載のパルス密度変調回路。
- スイッチ回路は、所定の固定値が単位時間毎に出力されるよう構成されてなることを特徴とする請求項１又は請求項２記載のパルス密度変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013785A JP4272321B2 (ja) | 2000-01-24 | 2000-01-24 | パルス密度変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013785A JP4272321B2 (ja) | 2000-01-24 | 2000-01-24 | パルス密度変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001203580A JP2001203580A (ja) | 2001-07-27 |
| JP4272321B2 true JP4272321B2 (ja) | 2009-06-03 |
Family
ID=18541328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000013785A Expired - Fee Related JP4272321B2 (ja) | 2000-01-24 | 2000-01-24 | パルス密度変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4272321B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4496493B2 (ja) * | 2006-07-07 | 2010-07-07 | 智章 上田 | Ｄａコンバータおよびａｄコンバータ |
| CN116886085A (zh) * | 2017-03-30 | 2023-10-13 | 绍兴市上虞区幻想动力机器人科技有限公司 | 一种脉冲密度调制方法 |
-
2000
- 2000-01-24 JP JP2000013785A patent/JP4272321B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001203580A (ja) | 2001-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5404142A (en) | Data-directed scrambler for multi-bit noise shaping D/A converters | |
| EP0118978A3 (en) | Address sequencer for pattern processing system | |
| TWI399956B (zh) | 用於快捷取樣速率切換之串列協定 | |
| US4213101A (en) | Pseudo-random binary sequence generator | |
| KR950012379B1 (ko) | 직렬 비트 디지털 신호 처리 장치 | |
| JP4272321B2 (ja) | パルス密度変調回路 | |
| US5408476A (en) | One bit error correction method having actual data reproduction function | |
| GB2236924A (en) | Pulse width modulation circuit | |
| JP2762941B2 (ja) | 背景雑音発生装置 | |
| JPS63108566A (ja) | デイジタルミユ−テイング回路 | |
| JPH0651957A (ja) | 乱数発生装置 | |
| US7123679B2 (en) | Counter having improved counting speed | |
| JP3125651B2 (ja) | レート発生器 | |
| JP2779047B2 (ja) | スペクトル拡散通信方式及びその通信システム | |
| SU1101804A1 (ru) | Стохастический генератор функций Уолша | |
| JP2003037504A (ja) | グレイコード発生装置 | |
| JP2001127618A (ja) | クロック信号発生回路 | |
| SU1521454A1 (ru) | Фотоплетизмограф | |
| SU1010622A1 (ru) | Генератор псевдослучайных чисел | |
| GB2149162A (en) | Fixed point to floating point conversion | |
| JP2591164B2 (ja) | パリティ演算回路 | |
| KR0143245B1 (ko) | 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 장치 | |
| JPH0621790A (ja) | パルス幅変調回路 | |
| JPH1185475A (ja) | 乱数発生装置 | |
| JPH0540645A (ja) | パリテイ計数回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060831 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090217 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090227 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4272321 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150306 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |