JP2001203580A - パルス密度変調回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡易な構成で、入力ディジタル信号のビット
数が増加しても、比較的回路規模や処理量の増大が小さ
くて済むようにする。 【解決手段】 分配回路１は、出力信号としてのパルス
密度変調信号が出力される単位時間内のパルス数に応じ
た出力端子を有し、予め定められたパターンに基づいて
クロック信号のタイミング毎に指定される入力ディジタ
ル信号のビットが、前記出力端子の各々に対応するよう
構成されてなるもので、また、スイッチ回路２は、分配
回路１の出力端子が接点２ａ−１〜Ｎにそれぞれ接続さ
れており、これらは、クロック入力端子３から入力され
るクロック信号に同期して切替接点２ｂにより選択さ
れ、入力ディジタル信号の所定のビットデータが順次出
力されるようになっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力されるディジ
タル信号のディジタル値に応じた密度を有するパルス列
からなる信号を生成するパルス密度変調回路に関する。

【０００２】

【従来の技術】従来、この種の回路は、例えば、通信用
受信機におけるいわゆるＡＧＣ制御信号を得るような場
合に必要とされるものである。すなわち、入力されたデ
ィジタル信号の値に応じて振幅が異なるアナログ信号を
得る必要がある場合、そのアナログ信号を発生する前段
階で、ディジタル信号の値に応じた密度のパルス列信号
を得、その後、そのパルス列を基にアナログ信号を生成
することを行うが、このような構成において入力された
ディジタル信号の値に応じた密度のパルス列信号を発生
するのがパルス密度変調回路である。かかる従来回路と
しては、例えば、米国特許第５,３３７,３３８号に開示
された構成を有してなるものが公知・周知となってい
る。

【０００３】図８には、このような従来のパルス密度変
調回路の一構成例が示されており、以下、同図を参照し
つつこの従来のパルス密度変調回路について説明すれ
ば、この回路は、カウンタ２０と、ビット順反転回路２
１と、比較回路２２とを主たる構成要素として構成され
たものとなっている。このパルス密度変調回路には、予
め定められた入力ディジタル信号のビット数Ｍに応じた
数の入力端子８１１，８１２，・・・，８１Ｍが設けら
れており、外部から入力されるＭビットのディジタル信
号がＭ個の入力端子８１１，８１２，・・・，８１Ｍに
印加され、比較回路２２へ入力されるようになってい
る。カウンタ２０は、外部クロック入力端子２３を有し
ており、これに印加されるクロックに同期して計数動作
がなされるように構成されてなるものである。このカウ
ンタ２０の段数、換言すれば、計数の最大値は、入力端
子８１１，８１２，・・・，８１Ｍに入力されるディジ
タル信号のビット数Ｍにより定まるもので、例えば、Ｍ
＝３の場合、カウンタ２０の段数は、２^３＝８となり、
計数が８になると同時に零にリセットされるものとな
る。

【０００４】カウンタ２０からの出力信号は、ビット順
反転回路２１により、そのビットの順序が反転されて比
較回路２２に入力されるようになっている。このビット
順反転回路２１は、例えば、先に述べた米国特許第５,
３３７,３３８号に開示されたように、比較回路２２へ
対する結線の順序を単純に入れ替えるようにして実現さ
れ得るものである。そして、比較回路２２には、入力端
子８１１，８１２，・・・，８１Ｍから入力されたディ
ジタル信号と、ビット順反転回路２１からの信号とが入
力され、双方の値の比較が行われ、入力端子８１１，８
１２，・・・，８１Ｍからの入力信号が、ビット順反転
回路２１からの入力信号より大であれば“１”が、そう
でない場合には“０”が、パルス密度変調信号出力とし
て、出力端子２４から出力されるようになっている。

【０００５】図９には、外部から入力されるディジタル
信号のビット数Ｍが３ビットの場合のパルス密度変調信
号の出力例が示されている。同図において、図９（Ａ）
は、カウンタ２０に印加されるクロックの波形を表し、
同図（Ｂ）乃至同図（Ｉ）には、入力端子８１１，８１
２，・・・，８１Ｍにディジタル信号が零（２進数の
“０００”）から７（２進数の“１１１”）まで順に入
力された場合の、それぞれのパルス密度変調信号が示さ
れている。なお、図９は、２単位時間分の信号の変化が
示されたものとなっている。ここで、１単位時間とは、
カウンタ２０の計数動作が開始されてその計数値が最大
値となって零にリセットされるまでの時間を意味するも
のである。なお、図８には図示されていないが、通常
は、このパルス密度変調信号は、後段に設けられたロー
パスフィルタなどの平滑化回路を通過せしめられた後、
そのディジタル値の大きさに応じたアナログ信号に変換
されて、先に述べたように、例えば、ＡＧＣ制御信号の
ようなものとして用いられるようになっているものであ
る。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
たような構成のパルス密度変調回路においては、入力さ
れるディジタル信号のビット数Ｍに応じた比較回路２２
を必要とするため、入力されるディジタル信号のビット
数Ｍが大きい場合には、比較回路２２の回路規模やデー
タの処理量が大きくなるだけでなく、パルス密度変調回
路全体としての回路規模、データの処理量も大きくな
り、高価格化を招くという問題があった。本発明は、上
記実情に鑑みてなされたもので、簡易な構成で所望のパ
ルス密度の変調信号を得ることのできるパルス密度変調
回路を提供するものである。本発明の他の目的は、入力
されるディジタル信号のビット数が大きい場合であって
も、従来に比して回路規模や処理量が小さくて済むパル
ス密度変調回路を提供することにある。

【０００７】

【課題を解決するための手段】上記発明の目的を達成す
るため、本発明に係るパルス密度変調回路は、入力ディ
ジタル信号の値に応じて、パルス列の密度が異なる信号
が出力されるよう構成されてなるパルス密度変調回路で
あって、前記入力ディジタル信号のいずれかのビットの
データが、予め定められたパターンに基づいて、出力タ
イミング毎に指定されて出力されるよう構成されてなる
ものである。

【０００８】かかる構成においては、予め定められたパ
ターンに基づいて、入力ディジタル信号のいずれかのビ
ットのデータが出力されるよう構成することにより、従
来のような入力データと所定のデータとを比較する比較
回路が不要となるので、構成が簡素となり、従来に比し
て回路規模や処理量が小さくて済むパルス密度変調回路
を提供することが可能となるものである。

【０００９】上記発明の目的を達成するため、本発明に
係るパルス密度変調回路は、入力ディジタル信号の値に
応じて、パルス列の密度が異なる信号が出力されるよう
構成されてなるパルス密度変調回路であって、出力信号
としてのパルス密度変調信号が出力される単位時間内の
パルス数に応じた出力端子を有し、予め定められたパタ
ーンに基づいて出力タイミング毎に指定される前記入力
ディジタル信号のビットが、前記出力端子の各々に対応
するよう構成されてなる分配回路と、前記分配回路の出
力端子が前記出力タイミング毎に選択されて、前記出力
タイミング毎に指定された前記入力ディジタル信号のビ
ットデータが出力されるよう構成されてなるスイッチ回
路と、を具備してなるものであってもよい。

【００１０】かかる構成においては、分配回路とスイッ
チ回路によりパルス密度変調信号が得られるよう構成す
ることにより、従来のような入力データと所定のデータ
とを比較する比較回路が不要となり、構成が簡素とな
り、従来に比して回路規模や処理量が小さくて済むパル
ス密度変調回路を提供することが可能となるものであ
る。

【００１１】特に、上記構成において、分配回路は、入
力ディジタル信号のビット数に応じた数の入力端子を有
し、当該入力端子は、出力タイミング毎に指定される前
記入力ディジタル信号のビットが予め定められたパター
ンに基づいて、前記出力タイミング毎で指定されるビッ
トとそれぞれの出力端子とが対応するよう接続されてな
るものが好適である。また、スイッチ回路は、分配回路
の出力端子の数に応じた数の接点を有すると共に、外部
入力されるクロック信号に同期して前記接点との接続が
切り替えられるよう動作する切替接点を有し、当該切替
接点を介して、前記分配回路のデータが選択出力される
よう構成されてなるものが好適である。

【００１２】また、上記発明の目的を達成するため、本
発明に係るパルス密度変調回路は、入力ディジタル信号
の値に応じて、パルス列の密度が異なる信号が出力され
るよう構成されてなるパルス密度変調回路であって、前
記パルス列の速度に等しいクロック信号に同期して計数
動作がなされるカウンタと、前記カウンタの個々の計数
値を出力タイミングを示すものとして、出力タイミング
毎に出力されるべき前記入力ディジタル信号のビットを
指定する予め定められたパターンにしたがって、該当す
るビットを指定するための信号が出力されるよう構成さ
れてなるデコーダと、前記デコーダによって得られたビ
ットの指定に基づいて、前記入力ディジタル信号のビッ
トが選択されて出力されよう構成されてなるセレクタ
と、を具備してなるものである。

【００１３】かかる構成においては、カウンタ、デコー
ダ及びセレクタを用いて、所望されるパルス密度変調信
号を論理的に得られるよう構成することにより、従来の
ような入力データと所定のデータとを比較する比較回路
が不要となり、構成が比較的簡素となり、従来に比して
回路規模や処理量が小さくて済むパルス密度変調回路を
提供することが可能となるものである。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図７を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、第１の構成例について図１乃至図
３を参照しつつ説明する。この第１の構成例におけるパ
ルス密度変調回路Ｓ１は、分配回路１と、スイッチ回路
２とを主たる構成要素としてなるものである。分配回路
１は、入力されたディジタル信号を、予め定めたパター
ンにしたがって分配出力するもので（詳細は後述）、入
力されるディジタル信号のビット数Ｍに応じた数の複数
の入力端子１１１，１１２，・・・，１１Ｍを有すると
共に、先のパターンにしたがって定まる数の出力端子を
有してなるものである。スイッチ回路２は、分配回路１
の出力信号を入力し、それらを外部入力されるクロック
に同期して順次出力するようになっているものである。
すなわち、スイッチ回路２は、分配回路１の出力端子数
Ｎに応じた数の接点２ａ−１〜Ｎを有し、切替接点２ｂ
がクロック入力端子３を介して外部から入力されるクロ
ックに同期して接点２ａ−１〜Ｎの切替を行うように構
成されてなるものである。そして、切替接点２ｂは、出
力端子４に接続されており、クロックに同期した切替接
点２ｂの切り替え動作に応じて、出力端子４には分配回
路１からの１ビットの出力信号が順次得られるようにな
っている。

【００１５】図２には、入力ディジタル信号のビット数
Ｍ＝３の場合のより具体的な分配回路１Ａの回路構成例
が示されており、以下、同図を参照しつつこの構成例に
ついて説明する。まず、入力段は、Ｍ＝３に対応して３
個の第１乃至第３の入力端子２１１，２１２，２１３が
設けられたものとなっており、入力される３ビットのデ
ィジタル信号の最下位ビットを０、次の上位のビットを
１、最上位ビットを２とすれば、入力端子２１１には、
ビット０のデータが、入力端子２１２には、ビット１の
データが、入力端子２１３には、ビット２のデータが、
それぞれ入力されるようにしてある。一方、出力段は、
７個の出力端子、すなわち第１乃至第７の出力端子２２
１〜２２７が設けられたものとなっている。これは、こ
の図２の構成例の場合、７クロックを単位時間とし、こ
の単位時間の中で、クロック毎に入力信号の各々のビッ
トを出力に割り当てるものとしたことに対応するもので
ある。ここで、単位時間は、一連のビット割当が繰り返
される周期をいう。すなわち、この構成例における分配
回路１Ａは、入力されたディジタル信号が、１単位時間
の間に、ビット２、ビット１、ビット２、ビット０、ビ
ット２、ビット１、ビット２というように出力されるも
のと予め定められ、それを実現すべく、第１乃至第３の
入力端子２１１〜２１３と第１乃至第７の出力端子２２
１〜２２７とが次述されるように結線されたものとなっ
ている。

【００１６】まず、第１の入力端子２１１は、第４の出
力端子２２４と接続されたものとなっている。また、第
２の入力端子２１２は、第２の出力端子２２２及び第６
の出力端子２２６と接続されたものとなっている。そし
て、第３の入力端子２１３は、第１、第３、第５及び第
７の出力端子２２１，２２３，２２５，２２７と接続さ
れたものとなっている。かかる構成の分配回路１Ａを用
いる場合、スイッチ回路２の接点数は７個となり、図１
に示されたスイッチ回路２で言えば、最も上方に位置す
る接点２ａ−１から順に、分配回路 の第１の出力端子
２２１、第２の出力端子２２２、・・・と接続されるも
のとなる。そして、切替接点２ｂの動作にしたがって、
順に出力端子４から第１の出力端子２２１の出力デー
タ、第２の出力端子２２２の出力データ、・・・の如く
出力信号が、換言すればパルス密度変調信号が得られる
こととなる。なお、図１には示されていないが、通常
は、このスイッチ回路２の出力端子４の後段には、ロー
パスフィルタなどの平滑化回路が設けられ、入力端子１
１１〜１１Ｍへ入力されたディジタル信号の値に応じた
振幅のアナログ信号が生成されるようになっている。

【００１７】次に、図３を参照しつつ、図２に示された
構成の分配回路１Ａを用いた場合のパルス密度変調回路
Ｓ１の動作について説明する。まず、同図において、
（Ａ）は、スイッチ回路２に入力されるクロック信号の
波形を表したものであり、（Ｂ）は、入力データのいず
れのビットがクロック信号に同期して出力されるかを表
したビット割当であり、（Ｃ）乃至（Ｊ）は、第１乃至
第３の入力端子２１１〜２１３に２進数表示で“００
０”から“１１１”までデータが順次入力された場合の
出力変化を順次示したものである。なお、図３は、２単
位時間分の信号変化を示したものとなっている。

【００１８】例えば、第１乃至第３の入力端子２１１〜
２１３に２進数表示で“０００”のデータが入力された
場合について説明すれば、まず、この構成例におけるビ
ット割当は、クロックに同期して２→１→２→０→２→
１→２と変化するのを基本としてこれが循環的に繰り返
されるように予め定められている。最初のクロックでビ
ット割当は「２」であり、これに対応して入力信号のビ
ット２のデータが出力される分配回路１Ａの第１出力端
子２２１が、スイッチ回路２の切替接点２ｂによって選
択される状態となり、スイッチ回路２の出力端子４に
は、２進数表示の“０”が出力されることとなる。第２
のクロックでは、ビット割当は「１」となり、これに対
応して入力信号のビット１のデータが出力される分配回
路１Ａの第２の出力端子２２２が、スイッチ回路２の切
替接点２ｂによって選択される状態となり、スイッチ回
路２の出力端子４には、２進数表示の“０”が出力され
ることとなる。以下、同様にしてビット割当に対応して
入力信号の対応するビットデータが出力されることとな
るが、この場合、入力信号は、２進数表示で“０００”
であることから、結局、出力端子４は常時“０”の出力
状態となる（図３（Ｃ）参照）。

【００１９】次に、第１乃至第３の入力端子２１１〜２
１３に２進数表示で“０１０”のデータが入力された場
合を例に採り説明する。まず、最初のクロックでビット
割当「２」であるため、これに対応して入力信号のビッ
ト２のデータが出力される分配回路１Ａの第１の出力端
子２２１が、スイッチ回路２の切替接点２ｂによって選
択される状態となり、スイッチ回路２の出力端子４に
は、２進数表示の“０”が出力されることとなる（図３
（Ａ），（Ｂ），（Ｅ）参照）。２番目のクロックで
は、ビット割当「１」であるため、これに対応して入力
信号のビット１のデータが出力される分配回路１Ａの第
２の出力端子２２２が、スイッチ回路２の切替接点２ｂ
によって選択される状態となり、スイッチ回路２の出力
端子４には、２進数表示の“１”が出力されることとな
る（図３（Ａ），（Ｂ），（Ｅ）参照）。３番目のクロ
ックでは、ビット割当が再び「２」であるため、最初の
クロックの場合と同様に、スイッチ回路２の出力端子４
には、２進数表示の“０”が出力されることとなる（図
３（Ａ），（Ｂ），（Ｅ）参照）。４番目のクロックで
は、ビット割当が「０」であり、これに対応して入力信
号のビット０のデータが出力される分配回路１Ａの第４
の出力端子２２４が、スイッチ回路２の切替接点２ｂに
よって選択される状態となり、スイッチ回路２の出力端
子４には、２進数表示の“０”が出力されることとなる
（図３（Ａ），（Ｂ），（Ｅ）参照）。５番目のクロッ
クでは、ビット割当が再度「２」となり、スイッチ回路
２の出力端子４には、２進数表示の“０”が出力される
こととなる（図３（Ａ），（Ｂ），（Ｅ）参照）。６番
目のクロックでは、ビット割当が再度「１」となり、こ
れに対応して入力信号のビット１のデータが出力される
分配回路１Ａの第６の出力端子２２６が、スイッチ回路
２の切替接点２ｂによって選択される状態となり、スイ
ッチ回路２の出力端子４には、２進数表示の“１”が出
力されることとなる（図３（Ａ），（Ｂ），（Ｅ）参
照）。第７番目のクロックでは、ビット割当は「２」と
なり、これに対応して入力信号のビット２のデータが出
力される第７の出力端子２２７が、スイッチ回路２の切
替接点２ｂによって選択される状態となり、スイッチ回
路２の出力端子には、２進数表示の“０”が出力される
こととなる（図３（Ａ），（Ｂ），（Ｅ）参照）。そし
て、８番目のクロック以降は、ビット割当が最初に戻
り、上述した動作が繰り返されることとなる（図３
（Ａ），（Ｂ），（Ｅ）参照）。なお、上述した入力デ
ータ以外の場合における動作についても、その基本的な
動作は上述したと同様であるので、個々の詳細な説明は
省略することとする。

【００２０】次に、第２の構成例について、図４及び図
５を参照しつつ説明する。なお、図１に示された構成例
における構成要素と同一の構成要素については、同一の
符号を付してその詳細な説明を省略し、以下、異なる点
を中心に説明する。この第２の構成例におけるパルス密
度変調回路Ｓ２は、スイッチ回路２Ａの構成が以下に説
明するように図１に示されたものと異なる点を除けば、
他の基本的な構成は図１に示された構成と同一のもので
ある。すなわち、スイッチ回路２Ａは、分配回路１の出
力端子数Ｎに接続されるＮ個の接点２ａ−１〜Ｎに加え
て、アースに接続された接点２ａ−(Ｎ＋１)を有してな
る構成となっている点が先の図１に示されたスイッチ回
路２と異なるものとなっている。そして、スイッチ回路
２Ａの出力端子４の出力状態は、ビット割当が繰り返さ
れる際に、強制的に出力零の状態とされるようになって
いる。すなわち、この構成例では、単位時間は８クロッ
ク周期となっている。

【００２１】かかる構成における動作について、図５を
参照しつつ説明する。まず、前提条件として、図５は、
入力ディジタル信号のビット数Ｍ＝３の場合の例であ
る。そして、分配回路１の具体的な構成は、先に図２に
示された構成であるとする。そして、図５において、
（Ａ）は、スイッチ回路２Ａに入力されるクロック信号
の波形を表したものであり、（Ｂ）は、入力データのい
ずれのビットがクロック信号に同期して出力されるかを
表したビット割当であり、（Ｃ）乃至（Ｊ）は、第１乃
至第３の入力端子２１１〜２１３に２進数表示で“００
０”から“１１１”までデータが順次入力された場合の
出力変化を順次示したものである。なお、図５は、２単
位時間分の信号変化を示したものとなっている。かかる
前提条件の下、ビット割当は、単位時間と単位時間との
間がビット割当が休止される点を除けば先の図３で説明
した動作例と同一である。すなわち、ビット割当は、ク
ロックに同期して２→１→２→０→２→１→２と変化
し、この後のクロックにより、スイッチ回路２Ａの切替
接点２ｂがアースに接続された接点２ａ−(Ｎ＋１)に接
続されるため、ビット割当はなく（換言すれば休止）、
次のクロックから再び先と同様なビット割当が繰り返さ
れることとなる（図５（Ａ），（Ｂ）参照）。したがっ
て、ビット割当がない部分を除けば、スイッチ回路２Ａ
から出力されるパルス密度変調信号は、先に図３で説明
したと同様のものであるので、ここでの詳細な説明は省
略することとする。

【００２２】次に、第３の構成例について、図６及び図
７を参照しつつ説明する。なお、図１に示された構成例
における構成要素と同一の構成要素については、同一の
符号を付してその詳細な説明を省略し、以下、異なる点
を中心に説明する。この第３の構成例におけるパルス密
度変調回路Ｓ３は、カウンタ５と、デコーダ６と、セレ
クタ７とを主たる構成要素としてなるものである。カウ
ンタ５は、クロック入力端子３を介して外部から入力さ
れるクロックに同期して計数動作を行いその計数値を出
力するもので、所定数の計数を行った後は、零にリセッ
トされて再び同様に計数を繰り返すよう構成されてなる
ものである。このカウンタ５の段数は、入力端子１１
１，１１２，・・・，１１Ｍに入力されるディジタル信
号のビット数Ｍによって定まるもので、例えばＭ＝３の
場合、カウンタ５の段数は２^３＝８となり、計数値が８
になると同時に零にリセットされることとなり、カウン
タ５の出力ビットは、３ビットとなる。そして、この場
合、単位時間は８クロック周期となる。

【００２３】デコーダ６は、カウンタ５から入力された
データを基に、このパルス密度変調回路Ｓ３に予め定め
てあるビット割当にしたがって、順次このビット割当に
対応するビットを指定する信号が出力されるようになっ
ているものである。換言すれば、デコーダ６は、ビット
割当に対応する出力ビットに“１”を出力するよう構成
されてなるものである。ここで、ビット割当は、先の第
１及び第２の構成例におけるビット割当と同意義であ
る。

【００２４】図７には、ビット数Ｍ＝３の場合のデコー
ダ６Ａの具体的構成例が示されており、以下、同図を参
照しつつこの構成例について説明する。まず、前提とし
て、このパルス密度変調回路Ｓ３のビット割当は、先の
第２の構成例の場合と同様であるとする。したがって、
クロック信号とビット割当及び出力状態を示すタイミン
グ図としては図５に示されたものと同一となるので、以
下の説明においては必要に応じて図５を流用することと
する。図７に示されたデコーダ６Ａは、第１及び第２の
反転回路８，９並びに第１及び第２のＡＮＤ回路１０，
１１を主たる構成要素として構成されたものとなってい
る。また、第１乃至第３の入力端子７１１〜７１３は、
第１の入力端子７１１が最下位ビット（ＬＳＢ）に対応
してビット順に設けられたものとなっており、第３の入
力端子７１３が最上位ビット（ＭＳＢ）となっている。
すなわち、換言すれば、第１の入力端子７１１は、ビッ
ト０に、第２の入力端子７１２は、ビット１に、第３の
入力端子７１３は、ビット２に、それぞれ割り当てられ
たものとなっている。

【００２５】一方、第１乃至第３の出力端子７４１〜７
４３も、上述の第１乃至第３の入力端子７１１〜７１３
と同様に第１の出力端子７４１が、ビット０に、第２の
出力端子７４２がビット１に、第３の出力端子７４３
が、ビット２に、それぞれ割り当てられたものとなって
いる。そして、第１及び第２の反転回路８，９並びに第
１及び第２のＡＮＤ回路１０，１１は、次のような観点
から相互の接続がなされたものとなっている。まず、図
５において、単位時間内で、最初のビット割当が生ずる
クロックの時点を仮に時刻ｔ１（奇数時刻）とし、次の
クロックの時点を時刻ｔ２（偶数時刻）というように、
以下昇順に時刻を表すものとする。かかる前提の下、ま
ず、カウンタ５の出力値（計数値）と時刻とは次のよう
に対応するものとなる。すなわち、時刻ｔ１において、
出力値“００１”、時刻ｔ２において、出力値“０１
０”、時刻ｔ３において、出力値“０１１”、時刻ｔ４
において、出力値“１００”、時刻ｔ５において、出力
値“１０１”、時刻ｔ６において、出力値“１１０”、
時刻ｔ７において、出力値“１１１”、時刻ｔ８におい
て、出力値“０００”の如くである。

【００２６】一方、ビット割当の変化を見ると、まず最
初に、奇数時刻においては、ビット２が割り当てられて
いる（図５（Ａ），（Ｂ）参照）。そして、奇数時刻に
おけるカウンタ５の出力値は、ＬＳＢが必ず“１”であ
る。したがって、第１の入力端子７１１が“１”の場合
に、第３の出力端子７４３を同じく“１”とすればよ
い。このため、第１の入力端子７１１と第３の出力端子
７４３が直接接続されており、第１の入力端子７１１に
入力された“１”がそのまま第３の出力端子７４３へ出
力され、ビット２の指定がなされるようになっている。

【００２７】次に、ビット１のビット割当を見ると（図
５（Ｂ）参照）、時刻ｔ２及び時刻ｔ６において生ずる
ものとされている。時刻ｔ２と時刻ｔ６とでは、共にカ
ウンタ５の出力値の下位から２番目のビットが“１”で
ある。そこで、奇数時刻という条件の反転したもの（偶
数時刻）を得るため、第１の入力端子７１１へ第１の反
転回路８の入力段が接続され、その出力と、第２の入力
端子７１２への入力信号との論理積（ＡＮＤ）を得るた
め、第１のＡＮＤ回路１０の入力段に、第１の反転回路
８の出力段と第２の入力端子７１２とが接続されてい
る。そして、第１のＡＮＤ回路１０の出力段が第２の出
力端子７４２に接続されており、時刻ｔ２及び時刻ｔ６
にビット１の指定がなされるようになっている。

【００２８】最後に、ビット０について見ると（図５
（Ｂ）参照）、時刻ｔ４においてビット割当が生ずるも
のとされており、その際、カウンタ５の出力値は、“１
００”である。したがって、偶数時刻で、カウンタ５の
出力が下位から２番目のビットが“０”で、かつ、下位
から３番目のビット（この場合はＭＳＢ）が“１”のと
きにビット０のビット割当が生ずるとすることができ
る。そのため、まず、偶数時刻という条件を得るべく第
２の反転回路９の入力段が第１のＡＮＤ回路１０の出力
段に接続されて、第２の反転回路９の出力段は、第２の
ＡＮＤ回路１１の入力段に接続されている。またさら
に、第２のＡＮＤ回路１１には、第１の反転回路８の出
力段と第３の入力端子７４３が接続されており、時刻ｔ
４においてビット０の指定がなされるようになってい
る。

【００２９】一方、セレクタ７は、先の第２の構成例に
おけるスイッチ回路２Ａに相当する機能を有するもの
で、入力端子１１１，１１２，・・・，１１Ｍへ入力さ
れたディジタル信号について、デコーダ６によって指定
されたビットのデータを選択して出力するよう構成され
てなるものである。なお、このセレクタ７は、デコーダ
６の出力値が全て零の場合には、予め定めた信号（例え
ば図５の例の場合には“０”）が出力されるようになっ
ているものである。

【００３０】かかる構成における動作は、入力端子１１
１，１１２，・・・，１１Ｍのビット数Ｍ＝３を例に採
れば、結局、先に図５を用いて説明した第２の構成例の
場合と同じであるので、ここでの詳細な説明は省略す
る。なお、デコーダ６の構成は、ビット数Ｍが３以外で
あっても、上述したと同様に、ビット割当とクロックの
時刻との関係に基づいて、反転回路とＡＮＤ回路を用い
て同様に構成し得るものである。

【００３１】

【発明の効果】以上、述べたように、本発明によれば、
出力信号の個々のタイミングにおける値が、入力ディジ
タル信号の特定のビットと一意に対応するような構成と
することにより、従来と異なり、入力ディジタル信号の
ビット数の増大しても回路規模やデータの処理量の増大
が比較的小さくて済み、装置価格の低減を図ることが可
能となるという効果を奏するものである。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるパルス密度変調回
路の第１の構成例を示す構成図である。

【図２】図１に示されたパルス密度変調回路に用いられ
る分配回路の具体的回路構成例を示す回路図である。

【図３】入力ビット数が３の場合の第１の構成例におけ
るパルス密度変調回路の主要部のタイミング図である。

【図４】本発明の実施の形態におけるパルス密度変調回
路の第２の構成例を示す構成図である。

【図５】入力ビット数が３の場合の第２の構成例におけ
るパルス密度変調回路の主要部のタイミング図である。

【図６】本発明の実施の形態におけるパルス密度変調回
路の第３の構成例を示す構成図である。

【図７】図６に示されたパルス密度変調回路に用いられ
るデコーダの具体的構成例を示す回路図である。

【図８】従来のパルス密度変調回路の構成例を示す構成
図である。

【図９】従来のパルス密度変調回路の主要部のタイミン
グ図である。

【符号の説明】

１…分配回路 ２…スイッチ回路 ３…クロック入力端子 ４…出力端子 ５…カウンタ ６…デコーダ ７…セレクタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力ディジタル信号の値に応じて、パル
   ス列の密度が異なる信号が出力されるよう構成されてな
   るパルス密度変調回路であって、 前記入力ディジタル信号のいずれかのビットのデータ
   が、予め定められたパターンに基づいて、出力タイミン
   グ毎に指定されて出力されるよう構成されてなることを
   特徴とするパルス密度変調回路。
2. 【請求項２】 入力ディジタル信号の値に応じて、パル
   ス列の密度が異なる信号が出力されるよう構成されてな
   るパルス密度変調回路であって、 出力信号としてのパルス密度変調信号が出力される単位
   時間内のパルス数に応じた出力端子を有し、予め定めら
   れたパターンに基づいて出力タイミング毎に指定される
   前記入力ディジタル信号のビットが、前記出力端子の各
   々に対応するよう構成されてなる分配回路と、 前記分配回路の出力端子が前記出力タイミング毎に選択
   されて、前記出力タイミング毎に指定された前記入力デ
   ィジタル信号のビットデータが出力されるよう構成され
   てなるスイッチ回路と、 を具備してなることを特徴とするパルス密度変調回路。
3. 【請求項３】 分配回路は、入力ディジタル信号のビッ
   ト数に応じた数の入力端子を有し、当該入力端子は、出
   力タイミング毎に指定される前記入力ディジタル信号の
   ビットが予め定められたパターンに基づいて、前記出力
   タイミング毎で指定されるビットとそれぞれの出力端子
   とが対応するよう接続されてなることを特徴とする請求
   項２記載のパルス密度変調回路。
4. 【請求項４】 スイッチ回路は、所定の固定値が単位時
   間毎に出力されるよう構成されてなることを特徴とする
   請求項２又は請求項３記載のパルス密度変調回路。
5. 【請求項５】 入力ディジタル信号の値に応じて、パル
   ス列の密度が異なる信号が出力されるよう構成されてな
   るパルス密度変調回路であって、 前記パルス列の速度に等しいクロック信号に同期して計
   数動作がなされるカウンタと、 前記カウンタの個々の計数値を出力タイミングを示すも
   のとして、出力タイミング毎に出力されるべき前記入力
   ディジタル信号のビットを指定する予め定められたパタ
   ーンにしたがって、該当するビットを指定するための信
   号が出力されるよう構成されてなるデコーダと、 前記デコーダによって得られたビットの指定に基づい
   て、前記入力ディジタル信号のビットが選択されて出力
   されよう構成されてなるセレクタと、 を具備してなることを特徴とするパルス密度変調回路。