JPH03222539A - スタートビット検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 シリアルデータ通信における受信回路内のスタートビッ
ト検出回路に関し、 小規模な回路構成とすることを目的とし、スタートビッ
トがデータの先頭に付加されたフォーマットの信号がシ
リアルに入力され、少なくとも該データの直並列変換を
行なう単一のシフトレジスタと、前記スタートビットの
伝送期間の２倍以上の周期の第１のクロックと、前記デ
ータのビット周期に対応した周期の第２のクロックの一
方を選択して該シフトレジスタヘシフ］・クロックとし
て印加するセレクタと、該シフトレジスタの出力信号に
基づき前記スタートビットを検出するまでは該セレクタ
から該第１のクロックを選択させ、該スタートビット検
出以降は該セレクタから該第２のクロックを選択させる
スタートビット判定回路とより構成する。

〔産業上の利用分野〕

本発明はスタートビット検出回路に係り、特にシリアル
データ通信における受信回路内のスタートビット検出回
路に関する。

シリアルデータ通信の中には第４図に示す如く、Ｄｏ”
Ｄ７の計８ビットのデータの先頭にローレベルのスター
トビットを付加し、かつ、データの最後にハイレベルの
ストップビットを付加したフォーマットのフレーム（キ
ャラクタ）を送信し、これを受信側で受信し、スタート
ビットを検出することによりビット同期をとる方式が知
られている。このシリアルデータ通信においては、受信
側にスタートビット検出回路を設けることが不可欠であ
り、近年のチップサイズの規模の縮小化の要求に従い、
チップを構成する一つのモジュールであるスタートビッ
ト検出回路の回路規模も縮小化が望まれている。

〔従来の技術〕

第５図は従来のスタートピッ１〜検出回路の一例の構成
図を示す。同図中、シフトレジスタ１は前記したデータ
フォーマットのシリアルデータを直並列変換して８ビツ
トのデータを並列に出力する。

また、シフトクロック切換え回路２はスタートビット検
出用の第１のクロックＣＬＫＩと第１のクロックＣＬＫ
１より低周波数の受信データシフト用の第２のクロック
ＣＬＫ２とを切換える。シフトレジスタ３はシフトレジ
スタ１の入力と同一のシリアルデータが入力され、これ
を第１のクロックＣＬＫ１でシフトする。スタートビッ
ト判定回路４はシフトレジスタ３の出力信号からスター
トビットを判定し、判定出力信号でシフトクロック切換
え回路を動作制御する。

いま、初期状態においてはシフトクロック切換え回路２
は第１のクロックＣＬＫ１のみをシフトレジスタ３に供
給している。従って、シフトレジスタ１及び３のうちシ
フトレジスタ３のみがシフト動作を行ない、シフトレジ
スタ３からスタートビット判定回路４へ入力シリアルデ
ータのシフト出力が供給される。

スタートビットは前記したようにローレベルであり、そ
れ以前のアイドル状態はハイレベルであるから、スター
トビット判定回路４は入力データがローレベルに変化し
た場合、それをスタートビットとして判定し、その判定
出力をシフトクロック切換え回路２に供給し、シフトク
ロック切換え回路２をして第１のクロックＣＬＫ１の送
出を停止させ、かつ、第２のクロックＣＬＫ２を切換え
出力させ、シフトレジスタ１に供給させる。

これにより、今度はシフトレジスタ１がシフト動作を開
始し、入力シリアルデータをシフトし、スタートビット
直後の８ビツトのデータを直並列変換して外部へ出力す
る。

（発明が解決しようとする課題〕 従って、上記の従来のスタートビット検出回路は、受信
データの直並列変換用シフトレジスタ１とは別に、スタ
ートビット検出専用のシフトレジスタ３を有し、これに
より受信データシフト用のシフトクロックＣＬＫ２のイ
ネーブル信号を生成する回路であるため、回路が冗長で
部品点数が多く、回路規模が増大してしまう。

本発明は上記の点に鑑みてなされたもので、小規模な回
路構成とし得るスタートビット検出回路を提供すること
を目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図を示す。同図中、１１は単
一のシフトレジスタで、データとデータの先頭に付加さ
れたスタートビットとよりなるフォーマットの信号がシ
リアルに入力されて直並列変換を行なう。また、１２は
セレクタで、スタートビットの伝送期間の２倍以上の周
期の第１のクロックと前記データのビット周期に対応し
た周期の第２のクロックの一方を選択してシフトレジス
タ１１ヘシフトクロツクとして印加する。

１３はスタートビット判定回路で、シフトレジスタ１１
の出力信号に基づきスタートビットを検出するまではセ
レクタ１２から第１のクロックを選択させ、スタートビ
ット検出以降はセレクタ１２から第２のクロックを選択
させる。

〔作用〕

スタートビット非検出時はセレクタ１２からは第１のク
ロックＣＬＫＩが選択出力されてシフトレジスタ１１に
入力されている。この状態において、スタートビットが
シリアルにシフトレジスタ１１に入力されると、スター
トビット判定回路１３はシフトレジスタ１１の並列出力
信号ビットがオール“０″となることからスタートビッ
ト入力と判定し、その判定出力をセレクタ１２に印加し
てシフトレジスタ１１へのシフトクロックを第２のクロ
ックＣＬＫ２へ切換える。

これにより、スタートビット直後にシリアルにシフトレ
ジスタ１１に入力されるデータは、第２のクロックＣＬ
Ｋ２に基づきヒツトシフトされ、ここで直並列変換され
て取り出される。従って、シフトレジスタ１１はスター
トビット検出とブタの直並列変換の両方に共用すること
ができる。

〔実施例） 第２図は本発明の一実施例の構成図を示す。同図中、８
ビツトシフトレジスタ２１は前記シフトレジスタ１１に
相当する回路で、第４図に示したデータフォーマットの
信号がシリアルに入力される。

また、セレクタ２２は前記セレクタ１２に相当し、第１
のクロックＣＬＫ１．第２のクロックＣＬＫ２．受信イ
ネーブル信号が夫々入力され、受信イネーブル信号がハ
イレベルの期間（１フレーム伝送期間）動作可能状態と
される。

また、ＮＯＲ回路２３．２４．ＮＡＮＤ回路２５及びフ
リップフロップ２６は前記したスター］・ビット判定回
路１３を構成している。フリップ７０ツブ２６は１フレ
一ム終了信号によりリセット状態とされ、ＮＡＮＤ回路
２５の出力信号の立下りでセット状態とされる。ノリツ
ブフロップ２６のＱ出力信号によりセレクタ２２がＣＬ
ＫＩ及びＣＬＫ２のうら所定の一方を選択出力する。

なお、本実施例ではＣＬＫｌはＣＬＫ２の１７１６の周
期とし、かつ、ＣＬＫ２はデータのビット周期に等しい
周期としている。

次に本実施例の動作について説明する。第３図（Ｃ）に
示す如く受信イネーブル信号がハイレベルになるとセレ
クタ２２が動作状態となり、第１のクロックＣＬＫ１が
シフトクロックとして８ビツトシフトレジスタ２１に入
力される。一方、受信イネーブル信号がハイレベルにな
った時と同時にスタートビットが入力されると、第３図
（Ａ）。

（Ｂ）に示す如く、クロックＣｌＫ１が８個入力された
時点でシフトレジスタ２１の８ビット並列出力がオール
゛′０パとなる１゜ これにより、ＮＯＲ回路２３及び２４の各出力信号は夫
々１１１　ＩＩとなり、ＮＡＮＤ回路２５の出力信号が
それ以前の’１”（ハイレベル）から１１０１！　（ロ
ーレベル）となる。従って、フリップ７０ツブ２６がセ
ット状態となり、そのＱ出力信号が１″となり、セレク
タ２２を切換えて第２のクロックＣＬＫ２を第３図（Ａ
）、（Ｂ）に示す如く切換え出力する。

従って、これ以降シフトレジスタ２１にシリアル入力さ
れるデータは、第２のクロックＣＬＫ２に基づいてシフ
トされる。ここで、データ受信イネーブル信号は図示し
ないデータ復調回路に入力されるが、第３図（Ｄ）に示
す如く８ビツトのデータ入力期間に対応してハイレベル
となり、立下り時点のシフトレジスタ２１の８ビット並
列データが入力シリアルデータ８ビツトの直並列変換デ
ータとして取り出される。その後ストップビット入力直
後に１フレ一ム終了信号がフリップフロップ２６に印加
され、フリップフロップ２６をリセットする。以下、上
記の動作が１フレーム毎に繰り返される。

このように、本実施例によれば、スタートビットの検出
はＣＬＫｌにてビット中間までがすべてローレベル（”
Ｏ”）であるかどうか判定しておリ、その判定のための
回路１３は第２図に示す如＜ＮＯＲ回路２３．２４．Ｎ
ＡＮＤ回路２５．フリップ７０ツブ２６よりなる簡単な
回路で実現することができる。また、本実施例ではデー
タの直並列変換用シフトレジスタ２１をスタートビット
検出用シフトレジスタにも兼用しているため、回路の冗
長性を除去し、回路規模の縮小を実現できる。

（発明の効果） 上述の如く、本発明によれば、スタートビット検出回路
を単一のシフトレジスタと簡単な回路構成の周辺回路と
で構成することができるため、回路規模を縮小すること
ができ、よってこのスタートビット検出回路を組み込ま
れるマイクロコンピュータのチップサイズの縮小化にも
寄与するところ大である等の特長を有するものである。

第２図は本発明の一実施例の構成図、 第３図は第２図の動作説明用タイムチャート、第４図は
本発明が適用されるシリアルデータ通信のデータフォー
マット、 第５図は従来のスタートビット検出回路の一例の構成図
である。

図において、 １１．２１はシフトレジスタ、 １２．２２はセレクタ、 １３はスタートビット検出回路 を示す。

【図面の簡単な説明】

第１図は本発明の詳細説明

Claims (1)

1. 【特許請求の範囲】 スタートビットがデータの先頭に付加されたフォーマッ
   トの信号がシリアルに入力され、少なくとも該データの
   直並列変換を行なう単一のシフトレジスタ（１１）と、 前記スタートビットの伝送期間の２倍以上の周期の第１
   のクロックと、前記データのビット周期に対応した周期
   の第２のクロックの一方を選択して該シフトレジスタ（
   １１）へシフトクロックとして印加するセレクタ（１２
   ）と、 該シフトレジスタ（１１）の出力信号に基づき前記スタ
   ートビットを検出するまでは該セレクタ（１２）から該
   第１のクロックを選択させ、該スタートビット検出以降
   は該セレクタ（１２）から該第２のクロックを選択させ
   るスタートビット判定回路（１３）と、 よりなることを特徴とするスタートビット検出回路。