JP3327732B2 - 並列直列変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列直列変換回路に係
り、特に、並列データを直列データに高速に変換するの
に好適な並列直列変換回路に関する。

【０００２】

【従来の技術】従来の並列直列変換回路について、図１
１乃至図１４を用いて説明する。

【０００３】図１１に示す並列直列変換回路は９ビット
の並列入力直列出力方式のシフトレジスタの構成図であ
り、図１２は図１１に示す並列直列変換回路の動作を示
すタイムチャートである。図１１に示すように、９ビッ
トのデータＤＡＴＡ１〜９は、各々２入力のセレクタ１
〜９（図中ＳＥＬ１〜ＳＥＬ９として示す）の第１の入
力端子に入力されている。セレクタ１〜９の出力は各々
フリップフロップ１０〜１８に入力され、前段のフリッ
プフロップの出力は次段のセレクタの第２の入力端子に
入力されている（例えば、フリップフロップ１１の出力
は、セレクタ１の第２の入力端子に入力されている）。
ただし、フリップフロップ１８の出力はセレクタ８の第
２の入力端子とセレクタ９の第２の入力端子に入力され
ている。また、セレクタ１〜９にはセレクタ制御信号Ｓ
ＥＬ−１が入力され、フリップフロップ１０〜１８には
周期ＴのクロックＣＬＫ−１が入力されている。

【０００４】次に、図１１に示す並列直列変換回路の動
作について説明する。セレクタ制御信号ＳＥＬ−１がＨ
のタイミングにおいて、セレクタ１，２，…９はＤＡＴ
Ａ１からＤＡＴＡ９の並列データを選択し、ＤＡＴＡ１
からＤＡＴＡ９はそれぞれ２入力のセレクタ１〜９を通
り、フリップフロップ１０〜１８に保持される。次に、
セレクタ制御信号ＳＥＬ−１がＬのタイミングにおい
て、セレクタ１〜９の入力を切り替え、セレクタ１〜９
は各々フリップフロップ１１〜１８で保持したデータを
選択する。この状態でクロックＣＬＫ−１がフリップフ
ロップ１０〜１８に入力され、順次、フリップフロップ
１０から直列データが出力される。フリップフロップ１
８に保持されたデータが出力されると、また、セレクタ
１〜９の入力を切り替え新しいデータを保持する動作に
戻る。これを繰り返して並列データを直列データに変換
する。なお、図１２において、ＤＴｎ（ｎ＝０，１…）
はＤＡＴＡ１〜９から成る直列データを意味し、ＦＦ１
０〜１８は図１１に示すフリップフロップ１０〜１８を
意味し、さらにＦＦ１０〜１８及びＯＵＴＤＡＴＡ（出
力）における数字１〜９は図１１に示すＤＡＴＡ１〜９
を意味している。この回路構成による並列直列変換回路
として、ＴＴＬ ＩＣ：７４ＬＳ１６６の回路構成がよ
く知られている。

【０００５】図１３は従来技術による並列直列変換回路
の他の例を示す回路構成図であり、図１４は図１３に示
す並列直列変換回路の動作を示すタイムチャートであ
る。図１３に示す並列直列変換回路は、図１１に示す並
列直列変換回路における同時動作をする２入力のセレク
タ１〜９を設けること無く、２入力のセレクタに比べて
回路遅延時間が大きい、多入力のセレクタ２９を設けた
構成を有している。

【０００６】

【発明が解決しようとする課題】図１１に示す並列直列
変換回路を、集積回路でしかも安価な、例えばＣＭＯＳ
プロセス等で実現しようとした場合、同時動作をするセ
レクタの数が多く、そのため、そのセレクタ制御信号の
負荷が大きくなり、動作速度を低下させるという問題点
がある。また、その動作を直列データの出力周期Ｔで実
行しなければならないので、高速動作に適さないという
問題点がある。さらに、ＣＭＯＳプロセスの場合、消費
電力は、動作速度にほぼ比例することから、直列データ
の出力周期Ｔに同期して動作する回路が多い回路構成
は、消費電力の面からも不利である。

【０００７】また、図１３に示す並列直列変換回路は、
前記したように、多入力のセレクタ２９の回路遅延時間
が大きいため、高速動作できないという問題点がある。
また、この回路の例でも、直列データの出力周期Ｔに同
期して動作する回路が多い回路構成となっている。

【０００８】本発明の目的は、デジタルデータの並列直
列変換において、高速で動作し、しかも、高速で動作す
る回路部が少なく、高速動作部分の配線による負荷が小
さく、消費電力を少なく抑えられることが可能な並列直
列変換回路を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成する為、
ｎビット（ｎ≧４）の並列データを保持するｎ個のフリ
ップフロップと、前記並列データを変換した直列データ
を保持する１つのフリップフロップとを備えたディジタ
ル信号処理用の並列直列変換回路において、２個以上ｎ
個以下の同一周波数で互いに位相の異なるクロックか
ら、前記並列データを保持するｎ個のフリップフロップ
の各々について１つのクロックを選択し、該選択された
クロックを前記ｎ個のフリップフロップの各々にクロッ
クとして入力し、該クロックの入力タイミングで１ビッ
トの並列データを前記ｎ個のフリップフロップの各々に
保持する。

【００１０】 ここで、前記ｎビット（ｎ≧４）の並列デ
ータを保持するｎ個のフリップフロップと変換された直
列データを保持する１つのフリップフロップとの間に、
前記ｎビットの並列データを直列データに変換するた
め、少なくとも２入力以上のセレクタを複数個設けたセ
レクタ群を１段以上設け、かつ最終段のセレクタとして
少なくとも２入力以上のセレクタを１つ設ける。

【００１１】 この場合、前記全段の各セレクタは各々異
なるセレクタ制御信号に基づいて出力の選択動作を行
い、前記１段以上設けられたセレクタ群における各セレ
クタは前記直列データを保持するフリップフロップの直
列データの出力周期よりも長い周期で動作する。また、
前記最終段のセレクタの選択動作と前記直列データを保
持するフリップフロップとは、直列データの出力周期に
同期して動作する。

【００１２】次に、前記並列データを保持するｎ個のフ
リップフロップの各々について選択される１つのクロッ
クは、前記直列データを保持するフリップフロップに保
持される並列データ順であり、かつ並列データ毎又は直
列データに変換されたとき互いに隣接する複数の並列デ
ータからなるグループ毎に、位相の早いクロックから順
次選択する。

【００１３】次に、前記１段以上設けられたセレクタ群
への並列データの入力は、並列データが直列データに変
換されたときに、隣どうしになるビットの出力が同じセ
レクタに入力されないように構成する。

【００１４】また、上記並列直列変換回路において、前
記１段以上設けられたセレクタ群における各セレクタ
は、互いに異なる位相又は互いに異なる周期で動作する
セレクタ制御信号に基づいて、出力の選択動作を行うよ
うに構成する。

【００１５】具体例を挙げて説明すると、ｎビット（ｎ
≧４）の並列入力データを保持するフリップフロップと
出力データを保持するフリップフロップの間に、２入力
または３入力のセレクタを用い、さらに、そのセレクタ
を直列データを出力する最終段のセレクタを含め２段以
上で構成する。このときのセレクタの構成は、次の様に
する。まず、初段のセレクタでは、並列データが直列デ
ータになったときに、隣どうしになるビットの出力が同
じセレクタに入力されないように接続する。２段目以降
のセレクタの構成も、同様に、直列データになったとき
に、隣どうしになるビットの出力が通るパスが同じセレ
クタに入力されないようにする。ただし、最終段のセレ
クタに入力されるときは、この限りに非ず、すべて最終
段のセレクタに接続する。最終段のセレクタは、並列デ
ータのビット数が偶数の場合、２入力であり、奇数の場
合、３入力である。また、直列データを出力する最終段
のセレクタを除いたセレクタ群の段数は、そのセレクタ
群の段数をｍとしたとき、以下に示す数２で表わされる
ｍの値で構成できる。

【００１６】

【数２】

【００１７】また、並列データを２個以上ｎ個以下の異
なる位相のクッロクでフリップフロップに保持する。入
力データを保持するフリップフロップの取り込みタイミ
ングは、早く出力するデータ側を早い位相のクロックで
取り込み、遅く出力するデータ側を遅い位相のクロック
で取り込む。このクロックの位相差は、直列データの出
力周期をＴとすればＴ以上であり、望ましくは、入力デ
ータを保持するレジスタ（フリップフロップ）の次にく
る、初段の２入力または３入力のセレクタ群におけるの
セレクタの数をａとしたとき、Ｔ，２Ｔ〜（ａ−１）Ｔ
の位相差がある複数のクロックで構成する。

【００１８】最終段のセレクタの出力は、出力直列デー
タ出力用の１個のフリップフロップに入力される。デー
タパス上の最終段のセレクタと出力用のフリップフロッ
プのみが、直列データの出力周期Ｔで動作する。

【００１９】

【作用】本発明によれば、高速動作する回路は、最終段
のセレクタと直列データを保持するフリップフロップだ
けで良いため、高速動作する回路部を少なくすることが
可能になる。

【００２０】また、最終段のセレクタと直列データを保
持するフリップフロップを除いて、回路遅延時間を大き
く設定することができる。このため、高速動作が可能な
並列直列変換回路構成となる。

【００２１】さらに、高速動作部分が少ないため、レイ
アウトもその部分をまとめることができ、高速動作部分
の配線による負荷を小さくすることができ、高速動作に
有利であり、消費電力も抑えられる効果がある。

【００２２】

【実施例】以下、添付の図面を用いて本発明の実施例に
ついて説明する。

【００２３】図１は、本発明の並列直列変換回路の第１
の実施例を示すブロック図であり、図２はその動作を示
すタイムチャートである。図１に示す並列直列変換回路
は、最も簡単な４ビットの場合についての構成を示した
実施例である。図示するように、４ビットの並列データ
（図２において、ＤＴ０，ＤＴ１等として示す）を保持
するための４個のフリップフロップ３１〜３４が設けら
れている。このうち、フリップフロップ３１，３２は早
い位相のクロックＣＬＫＩ１で動作し、フリップフロッ
プ３３，３４は遅い位相のクロックＣＬＫＩ２で動作す
るように接続されている（図２参照）。

【００２４】フリップフロップ３１〜３４の出力は、２
入力セレクタ３６，３７に入力される。また、セレクタ
３６にはセレクタ制御信号ＳＥＬＡが入力され、セレク
タ３７にはセレクタ制御信号ＳＥＬＢが入力されてい
る。ここで、直列データになったときに、隣どうしにな
るビットの出力が同じセレクタに入力されないように、
フリップフロップ３１〜３４の出力をセレクタ３６，３
７に入力する。つまり、フリップフロップ３１，３３の
出力はセレクタ３６に入力され、フリップフロップ３
２，３４の出力はセレクタ３７に入力される。さらに、
セレクタ３６，３７の出力は、共に次段のセレクタ３８
に入力され、セレクタ３８にはセレクタ制御信号ＳＥＬ
Ｃが入力されている。なお、一般的には、セレクタの出
力を次段のセレクタに接続する場合、直列データなった
ときに、隣どうしになるビットの出力が通るパスが同じ
セレクタに入力されないように接続する。しかし、最終
段のセレクタに接続するときは、この限りに非ず、すべ
て最終段のセレクタに接続する。図１に示す実施例で
は、セレクタ３８が最終段であるので、セレクタ３６，
３７の両方の出力が接続される。最終段のセレクタ３８
の出力は、フリップフロップ３５に入力される。このフ
リップフロップ３５が、直列データ出力用のレジスタ
（フリップフロップ）となる。フリップフロップ３５
は、直列データの周期Ｔで動作するクロックＣＬＫＯ１
で動作する。

【００２５】次に、実際の回路動作について説明する。
まず、データＩＮ１が出力される動作について、図２に
示すタイムチャートのタイミング１〜３を用いて説明す
る。この例では、クロックＣＬＫＩ１は、クロックＣＬ
ＫＩ２よりも周期Ｔ（ＣＬＫＯ１の周期）だけ早い位相
であり、周期が４Ｔのクロックである。４ビットデータ
ＩＮ１〜ＩＮ４のうち、上位２ビットのデータＩＮ１と
ＩＮ２はクロックＣＬＫ１の立ち上がりタイミング１で
保持される。データＩＮ１は、フリップフロップ３１か
ら出力され、セレクタ３６の第１の入力端子に到達す
る。このとき、セレクタ３６はセレクタ制御信号ＳＥＬ
Ａにより、タイミング１で第１の入力端子を選択する
（図２参照）。したがって、データＩＮ１はセレクタ３
６を通り、セレクタ３８に到達する。タイミング１のと
きには、セレクタ３８のセレクタ制御信号ＳＥＬＣは、
まだ、第２の入力端子を選択している。この状態を保持
したまま、タイミング２になる。

【００２６】タイミング２になると、セレクタ制御信号
ＳＥＬＣが、セレクタ３８の第１の入力端子を選択す
る。ここで初めて、データＩＮ１はセレクタ３８を通過
し、フリップフロップ３５の入力端子に到達する。ま
た、この状態を保持したまま、タイミング３になる。

【００２７】タイミング３になると、フリップフロップ
３５の入力端子に到達していたデータＩＮ１は、フリッ
プフロップ３５を介して直列データとして出力される。

【００２８】以上の説明から明らかなように、データＩ
Ｎ１が、フリップフロップ３１の入力端子からフリップ
フロップ３５の入力端子に到達するまでは、２Ｔの遅延
時間で良く、セレクタ３６のセレクタ制御信号ＳＥＬＡ
を通過するパスの遅延時間も２Ｔで良いことになり、セ
レクタ３８のセレクタ制御信号ＳＥＬＣを通過するパス
の遅延時間はＴである。

【００２９】同様に、データＩＮ２が出力される動作に
ついて、図２に示すタイムチャートのタイミング９〜１
２を用いて説明する。データＩＮ２は、クロックＣＬＫ
１が立ち上がるタイミング９において、すでにフリップ
フロップ３２に保持されている。データＩＮ２はフリッ
プフロップ３２から出力され、セレクタ３７の第１の入
力端子に到達する。このとき、セレクタ３７のセレクタ
制御信号ＳＥＬＢは、第２の入力端子を選択しているの
で、データＩＮ２はセレクタ３７を通過できない。

【００３０】タイミング１０になると、セレクタ３７の
セレクタ制御信号ＳＥＬＢは第１の入力端子を選択する
ので、データＩＮ２はセレクタ３７を通り、セレクタ３
８に到達する。このタイミング１０においては、セレク
タ３８のセレクタ制御信号ＳＥＬＣは、まだ、第１の入
力端子を選択している。したがって、この状態が保持さ
れたまま、タイミング１１になる。

【００３１】タイミング１１になると、セレクタ３８の
セレクタ制御信号ＳＥＬＣが、第２の入力端子を選択す
る。ここで初めて、データＩＮ２は、フリップフロップ
３５の入力端子に到達する。そして、この状態が保持さ
れたまま、タイミング１２になる。タイミング１２にな
ると、フリップフロップ３５の入力端子に到達したデー
タＩＮ２は、直列データとして出力される。

【００３２】したがって、データＩＮ２が、フリップフ
ロップ３２の入力端子からフリップフロップ３５の入力
端子に到達するまでは３Ｔの遅延時間で良いことにな
り、セレクタ３７のセレクタ制御信号ＳＥＬＢを通過す
るパスの遅延時間は２Ｔで良いことになり、セレクタ３
８のセレクタ制御信号ＳＥＬＣを通過するパスの遅延時
間はＴである。

【００３３】続いて、データＩＮ３が出力される動作に
ついて、図２に示すタイムチャートのタイミング６〜９
を用いて説明する。データＩＮ３は、クロックＣＬＫ１
よりＴだけ遅い位相のクロックＣＬＫＩ２の立ち上がり
タイミング６において、すでに保持されている。データ
ＩＮ３はフリップフロップ３３から出力され、セレクタ
３６の第２の入力端子に到達する。このとき、セレクタ
３６のセレクタ制御信号ＳＥＬＡは第１の入力端子を選
択しているので、データＩＮ３はセレクタ３６を通過で
きない。

【００３４】タイミング７になると、セレクタ３６のセ
レクタ制御信号ＳＥＬＡは第２の入力端子を選択するの
で、データＩＮ３はセレクタ３６を通り、セレクタ３８
に到達する。このタイミングのときには、セレクタ３８
のセレクタ制御信号ＳＥＬＣは、まだ、第２の入力端子
を選択している。この状態を保持したまま、タイミング
８になる。

【００３５】タイミング８になると、セレクタ３８のセ
レクタ制御信号ＳＥＬＣが第１の入力端子を選択する。
ここで初めて、データＩＮ３は、フリップフロップ３５
の入力端子に到達する。またこの状態を保持したまま、
タイミング９になる。

【００３６】タイミング９になると、フリップフロップ
３５の入力端子に到達したデータＩＮ３は、直列データ
として出力される。

【００３７】したがって、データＩＮ３が、フリップフ
ロップ３３の入力端子からフリップフロップ３５の入力
端子に到達するまでは３Ｔの遅延時間で良いことにな
り、セレクタ３６のセレクタ制御信号ＳＥＬＡを通過す
るパスの遅延時間は２Ｔで良いことになり、セレクタ３
８のセレクタ制御信号ＳＥＬＣを通過するパスの遅延時
間はＴである。

【００３８】最後に、データＩＮ４が出力される動作に
ついて、図２に示すタイムチャートのタイミング２〜６
を用いて説明する。データＩＮ４は、クロックＣＬＫ１
よりもＴだけ遅い位相のＣＬＫ２立ち上がりのタイミン
グ２で、すでにフリップフロップ３４に保持されてい
る。データＩＮ４は、フリップフロップ３４から出力さ
れ、セレクタ３７の第２の入力端子に到達する。このと
き、セレクタ３７のセレクタ制御信号ＳＥＬＢは第１の
入力端子を選択しているので、データＩＮ４はセレクタ
３７を通過できない。

【００３９】タイミング４になると、セレクタ３７のセ
レクタ制御信号ＳＥＬＢは第２の入力端子を選択するの
で、データＩＮ４はセレクタ３７を通り、セレクタ３８
に到達する。このタイミングのときには、セレクタ３８
のセレクタ制御信号ＳＥＬＣは、まだ第１の入力端子を
選択している。この状態を保持したまま、タイミング５
になる。

【００４０】タイミング５になると、セレクタ３８のセ
レクタ制御信号ＳＥＬＣが第２の入力を選択する。ここ
で初めて、データＩＮ４は、フリップフロップ３５の入
力端子に到達する。さらに、この状態を保持したまま、
タイミング６になる。

【００４１】タイミング６になると、フリップフロップ
３５の入力端子に到達したデータＩＮ４は、直列データ
として出力される。

【００４２】したがって、データＩＮ４が、フリップフ
ロップ３４の入力端子からフリップフロップ３５の入力
端子に到達するまでは４Ｔの遅延時間で良いことにな
り、さらに詳しくはセレクタ３７のセレクタ制御信号Ｓ
ＥＬＢを通過するパスの遅延時間は２Ｔの遅延時間で良
いことになり、セレクタ３８のセレクタ制御信号ＳＥＬ
Ｃを通過するパスの遅延時間はＴである。

【００４３】このように、入出力のフリップフロップ間
に存在するセレクタ回路（３６，３７，３８）の通過に
要する時間は、どのパスにおいても２Ｔ以下であれば十
分であり、また、最終段のセレクタのみがＴで動作すれ
ば良い。

【００４４】次に、図３と図４を用いて、本発明の第２
の実施例について説明する。図３は９ビットの並列デー
タを直列データに変換する並列直列変換回路を示すブロ
ック図であり、図４はその動作を示すタイムチャートで
ある。図３に示すように、９ビットの並列データ（図４
において、ＤＴ０，ＤＴ１等として示す）を保持するた
めの９個のフリップフロップ４０〜４８が設けられてい
る。これらのフリップフロップ４０〜４８のうち、フリ
ップフロップ４０〜４３は早い位相のクロックＣＬＫ−
３で動作し、４４〜４８は遅い位相のクロックＣＬＫ−
５で動作するように接続されている（図４参照）。フリ
ップフロップ４０〜４８の出力は、３入力セレクタ５０
〜５２に入力される。このとき、各ＤＡＴＡ１〜９が直
列データなったときに、隣どうしになるビットの出力が
同じセレクタに入力されないように、フリップフロップ
４０〜４８とセレクタ５０〜５２とを接続する。また、
セレクタ５０にはセレクタ制御信号ＳＥＬ−３が入力さ
れ、セレクタ５１にはセレクタ制御信号ＳＥＬ−４が入
力され、セレクタ５２にはセレクタ制御信号ＳＥＬ−５
が入力されている（図４参照）。さらに、セレクタ５０
〜５２の出力は、次段の３入力セレクタ５３に接続さ
れ、セレクタ３６にはセレクタ制御信号ＳＥＬ−６が入
力されている（図４参照）。セレクタ５３は最終段のセ
レクタであり、その出力はフリップフロップ４９に入力
される。このフリップフロップ４９は、直列データ出力
用のレジスタ（フリップフロップ）となる。フリップフ
ロップ４９は、直列データの周期Ｔで動作するクロック
ＣＬＫ−１で動作する（図４参照）。

【００４５】実際の回路動作は、図４から明らかなよう
に、基本的には図１に示す第１の実施例と同様である。
すなわち、図３と図４に示すように、データＤＡＴＡ１
〜９がそれぞれセレクタ５０〜５２を通り、次にセレク
タ５３を通って、フリップフロップ４９に入力されるま
での遅延時間は３Ｔ以下である。また、セレクタ５３の
セレクタ制御信号ＳＥＬ−６を通過するパスの遅延時間
はＴである。したがって、この第２の実施例の場合にお
いても、セレクタ５３とフリップフロップ４９がＴで動
作すれば良いことがわかる。このように、入出力のフリ
ップフロップ間に存在するセレクタ回路（５０〜５２，
５３）をデータが通過するのに要する時間は、どのパス
においても３Ｔ以下で良く、また、最終段のセレクタの
みが１Ｔで動作すれば良い。

【００４６】なお、図３において、フリップフロップ４
１〜４７を図４に示すクロックＣＬＫ−４で動作させ、
フリップフロップ４０をクロックＣＬＫ−３で動作さ
せ、さらに、フリップフロップ４８をクロックＣＬＫ−
５で動作させるように構成しても良い。この場合におい
ても、上記と全く同様に動作する。クロックＣＬＫ−４
は、図４から明らかなように、クロックＣＬＫ−３より
もＴだけ遅い位相のクロックであり、かつクロックＣＬ
Ｋ−５よりもＴだけ早い位相のクロックである。このよ
うな構成は、３個の異なる位相のクロックで動作する場
合の例となる。

【００４７】また、クロックＣＬＫ−３を使うことな
く、クロックＣＬＫ−４とクロックＣＬＫ−５の２つク
ロックを使って構成することも可能である。ただし、こ
の場合には、データＤＡＴＡ１からのパスは、２Ｔの遅
延時間で動作させなければならない。

【００４８】図５は第２の実施例に用いられるセレクタ
制御回路（セレクタ制御信号ＳＥＬ−３〜ＳＥＬ−６の
発生回路）の具体例であり、１３個のフリップフロップ
７０〜８２と１１個の論理回路８３〜９３とから構成さ
れている。また、図６は図５に示すセレクタ制御回路の
動作を示すタイムチャートである。タイムチャートの各
波形についている番号は、波形が１レベル（ハイレベ
ル）のときにどの並列入力データを選択しているかが分
かるようにしたもので、例えば、１は並列入力データの
ＤＡＴＡ１を表わし、２は並列入力データのＤＡＴＡ２
を表わすという具合である。セレクタ制御信号ＳＥＬ−
３〜ＳＥＬ−６は、図５及び図６から明らかなように３
ビットの信号であり、各ビットが１レベル（ハイレベ
ル）のとき図６に示している並列入力データを選択する
ものである。また、図３に示すセレクタ５０〜５３とし
ては、ＡＮＤ−ＯＲ型のセレクタであることを前提とし
ている。

【００４９】３個のフリップフロップ７０〜７２は、リ
ングカウンタの構成をしていて、それらのフリップフロ
ップの出力は、図３と図４に示すセレクタ５３のセレク
タ制御信号ＳＥＬ−６となる。また、制御信号ＳＥＬ−
６は、図５において、セレクタ制御回路内の制御信号
（クロック）としても使われる。セレクタ５３は、ＣＬ
Ｋ−１に同期して動作するので、制御信号ＳＥＬ−６も
ＣＬＫ−１に同期した信号として生成される。すなわ
ち、図５に示す制御回路において、フリップフロップ７
０〜７２はクロックＣＬＫ−１で動作する。そして、図
５に示す制御回路においては、フリップフロップ７０〜
７２だけが、高速のクロックＣＬＫ−１で動作する。但
し、出力されるセレクタ制御信号ＳＥＬ−６の周期は、
クロックＣＬＫ−１の周期の３倍である。さらに、セレ
クタ制御信号ＳＥＬ−６は、入力並列データの周期に対
して、いつも一定の位相関係になけらばならないので、
クロックＣＬＫ−５を用いて、位相を確定させている。
すなわち、図６から明らかなように、クロックＣＬＫ−
５の立ち上がりに同期してＤＡＴＡ１を選択するよう
に、フリップフロップ７２が１レベル（ハイレベル）を
出力するように構成されている。

【００５０】フリップフロップ７４〜８２は、図５から
明らかなように、クロックＣＬＫ−５で動作し、その動
作周期は並列データと同一である。すなわち、図４に示
す並列データＤＴ１，ＤＴ２等もクロックＣＬＫ−５と
同一の周期となっている。そして、フリップフロップ７
４〜８２の出力から、セレクタ制御信号ＳＥＬ−３〜Ｓ
ＥＬ−５が形成されている。これらのセレクタ制御信号
ＳＥＬ−３〜ＳＥＬ−５は全て位相が異なり、セレクタ
５０〜５３を所望のタイミングで動作させることが可能
である。

【００５１】フリップフロップ７３及び論理回路８４，
８６，９２，９３は、セレクタ制御信号ＳＥＬ−３〜Ｓ
ＥＬ−５の初期位相を確定させるための回路であり、こ
こでもクロックＣＬＫ−５を用いて、位相を確定させて
いる。フリップフロップ７３は、フリップフロップ７０
の出力信号で動作する回路であり、出力データの周期は
並列データと同じである。

【００５２】次に、図７と図８を用いて、本発明の第３
の実施例について説明する。図７は８ビットの並列デー
タを直列データに変換する並列直列変換回路のブロック
図であり、図８はその動作を示すタイムチャートであ
る。図７に示すように、８ビットの並列データ（図８に
おいて、ＤＴ０，ＤＴ１等として示す）を保持するため
の８個のフリップフロップ５４〜６１が設けられてい
る。これらのフリップフロップ５４〜６１のうち、フリ
ップフロップ５４〜５７が早い位相のクロックＣＬＫ−
６で動作し、フリップフロップ５８〜６１が遅い位相の
クロックＣＬＫ−７で動作するように構成されている
（図８参照）。フリップフロップ５４〜６１の出力は、
２入力セレクタ６３〜６６に入力される。このとき、第
１及び第２の実施例と同様に、直列データなったとき
に、隣どうしになるビットの出力が同じセレクタに入力
されないように接続する。さらに、セレクタ６３〜６６
の出力は、次段のセレクタ６７〜６８に入力される。こ
のときも、直列データになったときに、隣どうしになる
ビットの通るパスが同じセレクタに入力されないように
接続する。セレクタ６７，６８の出力は、次段のセレク
タ６９に入力される。セレクタ６９は最終段であり、そ
の出力は、フリップフロップ６２に入力される。このフ
リップフロップ６２が、直列データ出力用のレジスタ
（フリップフロップ）となる。フリップフロップ６２
は、直列データの周期Ｔで動作するクロックＣＬＫ−１
で動作する。

【００５３】次に、実際の回路動作について説明する。
データＤＡＴＡ１〜８が、それぞれセレクタ６３〜６６
を通り、次にセレクタ６７〜６８を通り、最後にセレク
タ６９を通って、フリップフロップ６２の入力端子に到
達するまでの遅延時間は、４Ｔまで可能ある。セレクタ
６７，６８のセレクタ制御信号ＳＥＬ−１５，ＳＥＬ−
１６を通過するパスの遅延時間は、２Ｔまで可能ある。
セレクタ６９のセレクタ制御信号ＳＥＬ−１７を通過す
るパスの遅延時間はＴである。したがって、この場合
も、セレクタ６９とフリップフロップ６２が、Ｔで動作
すれば良いことがわかる。このように、入出力のフリッ
プフロップ間のセレクタ（６３〜６９）の通過に要する
時間は、どのパスにおいても４Ｔ以下で良く、また、最
終段のセレクタ６９のみがＴで動作すれば良い。

【００５４】次に、上述した各実施例においてセレクタ
が１段の場合の例を図９と図１０を用いて説明する。図
９は４ビットの並列データを直列データに変換する並列
直列変換回路を示すブロック図であり、図１０はその動
作を示すタイムチャートである。図９に示すように、４
ビットの並列データ（図１０において、ＤＴ０，ＤＴ１
等として示す）を保持するための４個のフリップフロッ
プ１０１〜１０４が設けられている。これらのフリップ
フロップ１０１〜１０４のうち、フリップフロップ１０
１，１０２は早い位相のクロックＣＬＫＩ１で動作し、
フリップフロップ１０３，１０４は遅い位相のクロック
ＣＬＫＩ２で動作するように接続されている（図９参
照）。フリップフロップ１０１〜１０４の出力は、４入
力セレクタ１０６に接続される。セレクタ１０６の出力
は、フリップフロップ１０５に入力される。このフリッ
プフロップ１０５が、直列データ出力用のレジスタ（フ
リップフロップ）となる。フリップフロップ１０５は、
直列データの周期Ｔで動作するクロックＣＬＫＯ１で動
作する。

【００５５】次に、実際の回路動作について説明する。
まず、データＩＮ１が出力される動作を、図１０のタイ
ムチャートに示すタイミング１〜３を用いて説明する。
この変形例では、クロックＣＬＫＩ１は、クロックＣＬ
ＫＩ２よりもＴだけ早い位相を持ち、かつ周期が４Ｔの
クロックである。４ビットデータのうち、上位２ビット
のデータＩＮ１，ＩＮ２は、クロックＣＬＫ１の立ち上
がりタイミング１でフリップフロップ１０１，１０２に
それぞれ保持される。データＩＮ１はフリップフロップ
１０１から出力され、セレクタ１０６の第１の入力端子
に到達する。このとき、セレクタ１０６のセレクタ制御
信号ＳＥＬＣは、タイミング１において第４の入力端子
（データＩＮ４）を選択しているので、データＩＮ１は
セレクタ１０６を通過することはできない（図１０参
照）。この状態を保持したまま、タイミング２になる。

【００５６】タイミング２になると、セレクタ１０６は
セレクタ制御信号ＳＥＬＣにより第１の入力端子を選択
する。ここで初めて、データＩＮ１は、フリップフロッ
プ１０５の入力端子に到達する。この状態を保持したま
ま、タイミング３になる。

【００５７】タイミング３になると、フリップフロップ
１０５の入力端子に到達していたデータＩＮ１は、直列
データとして出力される。したがって、フリップフロッ
プ１０１の入力端子にあるデータＩＮ１が、フリップフ
ロップ１０５の入力端子に到達するまでは２Ｔの遅延時
間で良いことになり、セレクタ１０６のセレクタ制御信
号ＳＥＬＣを通過するパスの遅延時間はＴである。

【００５８】次に、データＩＮ２が出力される動作につ
いて、図１０のタイムチャートに示すタイミング１〜４
を用いて説明する。データＩＮ２は、クロックＣＬＫ１
の立ち上がりタイミング１において、フリップフロップ
１０２に保持される。データＩＮ２はフリップフロップ
１０２から出力され、セレクタ１０６の第２の入力端子
に到達する。このとき、セレクタ１０６はセレクタ制御
信号ＳＥＬＣにより第４の入力端子を選択しているの
で、データＩＮ２はセレクタ１０６を通過できない。こ
の状態を保持したまま、タイミング３になる。

【００５９】タイミング３になると、セレクタ１０６は
セレクタ制御信号ＳＥＬＣにより第２の入力端子を選択
する。ここで初めて、データＩＮ２は、フリップフロッ
プ１０５の入力端子に到達する。次に、この状態を保持
したまま、タイミング４になる。

【００６０】タイミング４になると、フリップフロップ
１０５の入力端子に到達したデータＩＮ２は、直列デー
タとして出力される。したがって、フリップフロップ１
０２の入力端子にあるデータが、フリップフロップ１０
５の入力端子に到達するまでは３Ｔの遅延時間で良いこ
とになり、セレクタ１０６のセレクタ制御信号ＳＥＬＣ
を通過するパスの遅延時間はＴである。

【００６１】次に、データＩＮ３が出力される動作につ
いて、図１０のタイムチャートに示すタイミング２〜５
を用いて説明する。データＩＮ３は、クロックＣＬＫ１
によりクロックＣＬＫ２の立ち上がりのタイミング２に
おいて、フリップフロップ１０３に保持される。データ
ＩＮ３はフリップフロップ１０３から出力され、セレク
タ１０６の第３の入力端子に到達する。このとき、セレ
クタ１０６はセレクタ制御信号ＳＥＬＣにより第１の入
力端子を選択しているので、データＩＮ３はセレクタ１
０６を通過できない。次に、この状態を保持したまま、
タイミング４になる。

【００６２】タイミング４になると、セレクタ１０６は
セレクタ制御信号ＳＥＬＣにより第３の入力端子を選択
し、これにより、データＩＮ３はフリップフロップ１０
５の入力端子に到達する。この状態を保持したまま、タ
イミング５になる。

【００６３】タイミング５になると、フリップフロップ
１０５の入力端子に到達したデータＩＮ３は、直列デー
タとして出力される。したがって、フリップフロップ１
０３の入力端子にあるデータＩＮ３が、フリップフロッ
プ１０５の入力端子に到達するには３Ｔ以内であれば良
く、セレクタ１０６のセレクタ制御信号ＳＥＬＣを通過
するパスの遅延時間がＴ以内であれば良い。

【００６４】最後に、データＩＮ４が出力される動作に
ついて、図１０のタイムチャートに示すタイミング２〜
６を用いて説明する。データＩＮ４は、クロックＣＬＫ
１よりクロックＣＬＫ２の立ち上がりのタイミング２に
おいて、フリップフロップ１０４に保持される。データ
ＩＮ４は、フリップフロップ１０４から出力され、セレ
クタ１０６の第４の入力端子に到達する。このとき、セ
レクタ１０６はセレクタ制御信号ＳＥＬＣにより第１の
入力端子を選択しているので、データＩＮ４はセレクタ
１０６を通過できない。

【００６５】タイミング５になると、セレクタ１０６は
セレクタ制御信号ＳＥＬＣにより第４の入力端子を選択
する。これにより、データＩＮ４は、フリップフロップ
１０５の入力に到達する。またこの状態を保持したま
ま、タイミング６になる。

【００６６】タイミング６になると、フリップフロップ
１０５の入力端子に到達していたデータＩＮ４は、直列
データとして出力される。したがって、フリップフロッ
プ１０４の入力端子にあるデータＩＮ４が、フリップフ
ロップ１０５の入力端子に到達するには４Ｔ以内であれ
ば良く、セレクタ１０６のセレクタ制御信号ＳＥＬＣを
通過するパスの遅延時間はＴ以内であれば良い。

【００６７】このように、入出力のフリップフロップ間
のセレクタ（１０６）の通過に要する時間は、どのデー
タパスにおいても２Ｔ以内であれば良く、また、最終段
のセレクタのみがＴで動作すれば良い。

【００６８】

【発明の効果】本発明によれば、高速動作する回路は、
最終段のセレクタと直列データを保持するフリップフロ
ップだけで良いため、高速動作する回路部を少なくする
ことが可能になる。

【００６９】また、最終段のセレクタと直列データを保
持するフリップフロップを除いて、回路遅延時間を大き
く設定することができる。このため、高速動作が可能な
並列直列変換回路構成となる。

【００７０】さらに、高速動作部分が少ないため、レイ
アウトもその部分をまとめることができ、高速動作部分
の配線による負荷を小さくすることができ、高速動作に
有利であり、消費電力も抑えられる効果がある。

【００７１】したがって、本発明によれば、デジタルデ
ータ信号の高速な並列直列変換が実現できる。また、本
発明による並列直列変換回路を適用した信号処理装置
は、高速動作に対応することが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図。

【図２】図１に示す第１の実施例の動作を説明するため
のタイムチャート。

【図３】本発明の第２の実施例を示すブロック図。

【図４】図３に示す第２の実施例の動作を説明するため
のタイムチャート。

【図５】本発明の第２の実施例において用いられるセレ
クタ制御回路の具体例を示すブロック図。

【図６】図５に示すセレクタ制御回路の動作を説明する
ためのタイムチャート。

【図７】本発明の第３の実施例を示すブロック図。

【図８】図７に示す第３の実施例の動作を説明するため
のタイムチャート。

【図９】セレクタが１段の例を示すブロック図。

【図１０】図９に示すセレクタが１段の例の動作を説明
するためのタイムチャート。

【図１１】従来技術の一例を示すブロック図。

【図１２】図１１に示す従来技術の動作を説明するため
のタイムチャート。

【図１３】従来技術の一例を示すブロック図。

【図１４】図１３に示す従来技術の動作を説明するため
のタイムチャート。

【符号の説明】

３１〜３５，４０〜４９，５４〜６２，７０〜８２，１
０１〜１０５…フリップフロップ、３６〜３８，５０〜
５３，６３〜６９，１０６…セレクタ、８３〜９３…論
理回路。

フロントページの続き (56)参考文献 特開 平５−102861（ＪＰ，Ａ) 特開 平６−77792（ＪＰ，Ａ) 特開 平８−237142（ＪＰ，Ａ) 特開 平６−296140（ＪＰ，Ａ) 特開 昭64−32722（ＪＰ，Ａ) 実開 平４−67826（ＪＰ，Ｕ) 実開 昭63−61838（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 5/00 G11C 19/00 H03M 9/00

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ｎビット（ｎ≧４）の並列データを保持
   するｎ個のフリップフロップと、前記並列データを変換
   した直列データを保持する１つのフリップフロップとを
   備えたディジタル信号処理用の並列直列変換回路におい
   て、 ２個以上ｎ個以下の同一周波数で互いに位相の異なるク
   ロックから、前記並列データを保持するｎ個のフリップ
   フロップの各々について１つのクロックを選択し、該選
   択されたクロックを前記ｎ個のフリップフロップの各々
   にクロックとして入力し、該クロックの入力タイミング
   で１ビットの並列データを前記ｎ個のフリップフロップ
   の各々に保持し、 前記ｎビット（ｎ≧４）の並列データを保持するｎ個の
   フリップフロップと変換された直列データを保持する１
   つのフリップフロップとの間に、前記ｎビットの並列デ
   ータを直列データに変換するため、少なくとも２入力以
   上のセレクタを複数個設けたセレクタ群を１段以上設
   け、かつ最終段のセレクタとして少なくとも２入力以上
   のセレクタを１つ設け、 前記全段の各セレクタは、各々異なるセレクタ制御信号
   に基づいて出力の選択動作を行い、 前記１段以上設けられたセレクタ群における各セレクタ
   は、前記直列データを保持するフリップフロップの直列
   データの出力周期よりも長い周期で動作し、 前記最終段のセレクタの選択動作と前記直列データを保
   持するフリップフロップとは、直列データの出力周期に
   同期して動作し、 前記並列データを保持するｎ個のフリップフロップの各
   々について選択される１つのクロックは、前記直列デー
   タを保持するフリップフロップに保持される並列データ
   順であり、かつ並列データ毎又は直列データに変換され
   たとき互いに隣接する複数の並列データからなるグルー
   プ毎に、位相の早いクロックから順次選択し、 前記１段以上設けられたセレクタ群への並列データの入
   力は、並列データが直列データに変換されたときに、隣
   どうしになるビットの出力が同じセレクタに入力されな
   いように構成されていること特徴とする並列直列変換回
   路。
2. 【請求項２】 前記１段以上設けられたセレクタ群にお
   ける各セレクタは、互いに異なる位相又は互いに異なる
   周期で動作するセレクタ制御信号に基づいて出力の選択
   動作を行うことを特徴とする請求項１記載の並列直列変
   換回路。
3. 【請求項３】 前記各段のセレクタ群は、２入力セレク
   タ又は３入力セレクタから構成され、セレクタ群の段数
   をｍとするとき、次の数１の関係を満たすように構成さ
   れていることを特徴とする請求項１記載の並列直列変換
   回路。 【数１】