JPH09147594A - シフトレジスタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 Ｄ型フリップフロップより簡単な回路構成の
Ｄ型ラッチ回路を使用した、ＬＳＩ化に好適なシフトレ
ジスタを提供することを目的とする。 【解決手段】 所要数のＤ型ラッチ回路を直列に接続
し、各Ｄ型ラッチ回路のコントロール信号入力端子に、
順次ＨレベルまたはＬレベル制御信号を供給することに
よって、入力データを順次シフトして出力するように構
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シフトレジスタ回
路に関し、詳しくは構成が簡単でありＬＳＩ化に好適な
シフトレジスタ回路に関するものである。

【０００２】

【従来の技術】シフトレジス回路は、種々なデジタル回
路に、非常に多く使用される回路であるが、一般には、
Ｄ型フリップフロップ回路を多段接続して構成される。

【０００３】図４は従来のフリップフロップ回路を使用
したｍ段シフトレジスタ回路の一例を示すブロック図で
ある。通常図示したように前段のフリップフロップ回路
のＱ出力を後段のフリップフロップ回路のＤ端子に入力
するように、１ー１、１ー２、１ー３、・・・、１ーｍ
のｍ個のＤ型フリップフロップを順次接続すると共に、
各フリップフロップ回路のＣＫ端子にクロック信号を供
給するように構成される。Ｄ型フリップフロップ回路は
周知のように図５（ａ）に示す回路で表記され、各端子
の入力信号と出力信号の関係は同図（ｂ）に示すように
動作する。即ち、フリップフロップ回路には多数の種類
があるが、Ｄ型フリップフロップ回路のＤは遅延（Ｄｅ
ｌａｙ）を意味しており、クロックが入力する度に、入
力Ｄに与えられた状態をフリップフロップ内に取り込
み、出力する機能をもったものである。

【０００４】図６は上記図４及び図５に示した従来のＤ
型フリップフロップ回路を使用したシフトレジスタ回路
の動作を説明するためのタイミングチャート図である。
図示した例では、クロック信号パルスの立ち上がりに対
応してＤ端子入力状態がＱ端子に出力される場合を示し
ており、初段のフリップフロップ回路のＤ端子に、ある
時間ｔ0 から順次ｎビット×ｍのデータをｎ1 、ｎ2 、
ｎ3 、ｎ4 、・・・ｎmー１の順番で入力したときの、最
終段のＤフリップフロップ回路のＱ端子出力、Ｑ１を示
している。このように、多段接続したフリップフロップ
回路によって、所望クロック分だけ遅延させてデータを
取り出すことが出来る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のシフトレジスタ回路では、Ｄ型フリップフ
ロップ回路を多段接続するものであったため、回路構成
が複雑であり、多くの段数を必要とする場合、回路規模
が大きくなると云う欠点があった。特に、ＬＳＩ化する
場合、通常極めて多数のフリップフロップ回路を形成す
ることとなるが、単位当たりのフリップフロップ回路構
成が簡単になるほど、全体としての回路規模が小さくな
ることから、より簡単な回路素子を使用したシフトレジ
スタ回路が望まれていた。

【０００６】本発明は上記の事情に鑑みてなされたもの
であって、より簡単な回路素子によって、フリップフロ
ップ回路を使用した場合と同様な機能をもったシフトレ
ジスタ回路を提供することを目的としている。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に本発明のシフトレジスタ回路では、前段Ｄ型ラッチ回
路のＱ出力を次段のＤ型ラッチ回路のＤ入力端に供給す
るように多段接続した複数のＤ型ラッチ回路群と、上記
Ｄ型ラッチ回路の各制御端子に順次ＨレベルまたはＬレ
ベル信号を供給するコントロールロジック回路とを備
え、時間ｔ0 から順次ｎビット×ｍのデータを入力し、
所要時間経過後ｔ’0 に同一順序にて出力するように構
成したことを特徴とする。

【０００８】また、上記コントロールロジック回路から
各Ｄ型ラッチ回路の制御端子に供給される信号が、時間
ｔ0 においては全てＨレベルであり、以後初段Ｄ型ラッ
チ回路から順番にデータ入力に対応してＬレベルに切り
替えることによって、所要時間経過後ｔ’0 に、上記入
力したデータを同一順序にて出力するように構成したこ
とを特徴とする。

【０００９】上記のように本発明では、前段Ｄ型ラッチ
回路のＱ出力を次段のＤ型ラッチ回路のＤ入力端に供給
するように多段接続した複数のＤ型ラッチ回路群と、上
記Ｄ型ラッチ回路の各制御端子に順次ＨレベルまたはＬ
レベル信号を供給するコントロールロジック回路とを備
え、時間ｔ0 から順次ｎビット×ｍのデータを入力し、
所要時間経過後ｔ’0 に同一順序にて出力するように構
成したので、従来のＤ型フリップフロップ回路をラッチ
回路に置換して使用することが可能となり、回路構成が
簡単になる。

【００１０】

【発明の実施の形態】以下、図面に示した実施例に基づ
いて本発明を詳細に説明する。図１は、本発明の一実施
例を示すブロック構成図である。この例に示すシフトレ
ジスタ回路は、従来のＤ型フリップフロップ回路に代え
て、２ー1 、２ー2 、２ー3 、・・・、２ーm のｍ個の
Ｄ型ラッチ回路を、前段のＤ型ラッチ回路のＱ出力を後
段のＤ型ラッチ回路のＤ入力端子に供給するように順次
接続すると共に、各Ｄ型ラッチ回路の端子Ｇに、コント
ロールロジック回路３から制御信号を供給するように構
成したものである。

【００１１】なお、図１ではｎビットのデータに対して
１ビット分のみを図示したが、実際はｎビットに対応す
る為に同様の回路をｎルート備えるべきことは言うまで
もない。

【００１２】図２は上記Ｄ型ラッチ回路を説明するため
の図であって、（ａ）はＤ型ラッチ回路の表記図、
（ｂ）はその真理値表、（ｃ）は入出力信号のタイミン
グチャート図である。Ｄ型ラッチ回路は一般にデータを
保持する用途に使用され、データ入力端子Ｄと制御端子
Ｇとを有し、Ｇ＝Ｈレベル（あるいはＧ＝１）のときに
入力Ｄの状態を端子Ｑに出力する機能をもっている。な
お、図（ｂ）中のｄは、入力がＨでもＬでもかまわない
ことを示している。

【００１３】以上の構成においてその動作を説明する。
先ず、入力端子４より時間ｔ0 においてデータｎ０が入
力されると、それぞれのラッチ回路には上記コントロー
ルロジック回路３からコントロール信号Ｇ0 、Ｇ1 、Ｇ
2 、Ｇ3 、・・・Ｇmー1 入力されるが、時間ｔ0 におい
ては図３に示したタイミングチャート図のように、コン
トロール信号Ｇが全てＨレベル（以下単にＨと記す）で
あるので、出力端子５にはデータｎ0 が出力される。ま
た、時間ｔ1 にいてはコントロール信号Ｇ0 をＬレベル
（以下単にＬと記す）とし、Ｇ1 〜Ｇmー1 をＨにした状
態でデータｎ1を入力すると、最終段のラッチ回路にデ
ータｎ1 が保持される。更に、時間ｔ2においてはコン
トロール信号Ｇ1 をＬとし、時間ｔ2 に入力されたデー
タｎ2 を図１の右から２番目のラッチ回路に保持する。

【００１４】このように時間ｔ3 、ｔ4 、ｔ5 、・・・
ｔmー1 にコントロール信号Ｇ3 、Ｇ4 、Ｇ5 、・・・、
Ｇmー1 を順次Ｌに切り替えれば、入力されるデータｎ3
、ｎ4 、ｎ5 、・・・ｎmー1 が保持される。データｎ0
が出力されている状態から時間ｔ’1 にコントロール
信号Ｇ0 をＬからＨに切り替え、最終段のラッチ回路に
保持されていたデータｎ1 を出力端子５より出力する。
時間ｔ’2 においてはＧ1 をＨとしデータｎ2 を出力す
る。同様に時間ｔ’3 、ｔ’4 、ｔ’5 、・・・ｔ’mー
1 においてもコントロール信号Ｇ2 、Ｇ3 、Ｇ4 、・・
・Ｇmー2 を順次Ｈレベルに切り替えることによって、デ
ータｎ3 、ｎ4 、ｎ5 、・・・ｎmー1 を出力することが
できる。

【００１５】なお、本発明は上記実施例に限定する必要
はなく、制御信号のレベル切り替えは、Ｈに代えて順次
Ｌレベルに切り替える方法も可能である。

【００１６】

【発明の効果】以上説明したように本発明によれば、Ｄ
型ラッチ回路を使用してシフトレジスタ回路を構成した
ので、従来のＤ型フリップフロップ回路を使用した回路
に比べて、基本単位の回路素子の構成が簡単になるの
で、多数段のシフトレジスタ回路を構成する際、全体の
回路規模を小さくすることが可能となり、特に極めて多
くの回路をＬＳＩ化する上で低コストとなる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック構成図であ
る。

【図２】本発明の実施例において使用するＤ型ラッチ回
路を説明する図であって、（ａ）はＤ型ラッチ回路の表
記図、（ｂ）はその真理値表、（ｃ）は動作のタイミン
グチャート図である。

【図３】本発明の一実施例における動作の例を示すタイ
ミングチャート図である。

【図４】従来のＤ型フリップフロップ回路を使用したシ
フトレジスタ回路を示すブロック図である。

【図５】従来のＤ型フリップフロップ回路を説明する図
であって、（ａ）はＤ型フリップフロップ回路の表記
図、（ｂ）はその真理値表である。

【図６】従来のフリップフロップ回路を使用したシフト
レジスタ回路の動作を説明するタイミングチャート図で
ある。

【符号の説明】

１ー１、１ー２、１ー３、・・・１ーｍ…Ｄ型フリップ
フロップ回路、２ー１、２ー２、２ー３、・・・２ーｍ
…Ｄ型ラッチ回路、３…コントロールロジック回路、４
…入力、５…出力。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 前段Ｄ型ラッチ回路のＱ出力を次段のＤ
   型ラッチ回路のＤ入力端に供給するように多段接続した
   複数のＤ型ラッチ回路と、上記Ｄ型ラッチ回路の各制御
   端子に順次ＨレベルまたはＬレベル信号を供給するコン
   トロールロジック回路とを備え、時間ｔ0 から順次ｎビ
   ット×ｍのデータを入力し、所要時間経過後ｔ’0 に同
   一順序にて出力するように構成したことを特徴とするシ
   フトレジスタ回路。
2. 【請求項２】 上記コントロールロジック回路から各Ｄ
   型ラッチ回路の制御端子に供給される信号が、時間ｔ0
   においては全てＨレベルであり、以後初段Ｄ型ラッチ回
   路から順番にデータ入力に対応してＬレベルに切り替え
   ることによって、所要時間経過後ｔ’0 に入力したデー
   タを同一順序にて出力するように構成したことを特徴と
   する請求項１記載のシフトレジスタ回路。