JPH04243313A - フリップフロップ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフリップフロップを複数
段縦続接続してシフトレジスタなどに構成したフリップ
フロップに関する。フリップフロップを複数段縦続接続
するとき動作特性にばらつきがあるため、単純に接続線
で直結すると誤動作を起こすことがあった。簡単な構成
の変更で誤動作の起こらないフリップフロップの技術を
開発することが要望された。

【０００２】

【従来の技術】シフトレジスタを構成するため、フリッ
プフロップを複数段縦続接続することは通常行われてい
る。図７はそのような接続回路を示す図である。図７に
おいて、１は前段のフリップフロップ、２は後段のフリ
ップフロップ、３はデータ入力端子、４はフリップフロ
ップの中間接続点、５はデータ出力端子、６はデータ転
送用クロックの入力端子、７，９はインバータで、多数
のフリップフロップを同時に駆動するため電力増幅用に
使用するもの、８−１，８−２　は前段フリップフロッ
プ１に対するクロックの端子、１０−１，１０−２　は
後段フリップフロップ２に対するクロックの端子、１１
は前段フリップフロップ１のマスタラッチ部、１２は前
段フリップフロップ１のスレーブラッチ部、１３，１６
，１７，２０はトランスミッションゲート、１４，１５
，１８，１９はインバータ、２１は後段フリップフロッ
プ２のマスタラッチ部、２２は後段フリップフロップ２
のスレーブラッチ部、２３，２６，２７，３０はトラン
スミッションゲート、２４，２５，２８，２９はインバ
ータを示す。トランスミッションゲートとインバータと
でそれぞれマスタラッチ部・スレーブラッチ部を構成し
、各ラッチ部がそれぞれ前段フリップフロップと後段フ
リップフロップを形成する。データ入力端子３に印加さ
れるデータが、クロック端子６に印加されるクロックに
より、中間接続点４を介して両フリップフロップを転送
されてデータ出力端子５に出力される。

【０００３】この転送動作時におけるフリップフロップ
はデータ保持時間とセットアップ時間とを考慮する必要
がある。図８はそれら時間と図７の動作波形を説明する
ための図である。図７の前段フリップフロップ１に対す
る動作を先ず説明する。図８Ａはデータ入力信号を示し
、時刻Ｔ２においてデータＤ０からＤ１に変化したこと
を示す。図８Ｂはクロックの波形図であって、時刻Ｔ０
からＴ１までのクロックＣＫが時刻Ｔ１において立上る
ことを示す。図８Ｃはそのフリップフロップが時刻Ｔ１
においてデータＤ０を取込んだが、出力ＱＡは時刻Ｔ３
においてデータＤ０を出力することを示す。このとき時
刻Ｔ１〜Ｔ２の時間をデータ保持時間Ｔｈと、時刻Ｔ２
〜Ｔ３の時間をデータセットアップ時間Ｔｐｄという。 時刻Ｔ０〜Ｔ１間がクロックＣＫの幅である。データ保
持時間ＴｈはクロックＣＫによりフリップフロップが動
作を開始しても動作遅延によりデータを書換えないため
必要な時間である。データセットアップ時間は出力デー
タに変化が起こるまでの時間をいう。動作上一般的には
Ｔｈ＜Ｔｐｄの関係となっている必要がある。

【０００４】以下図９の動作波形図によりその理由を説
明する。図９は図７に示す２段フリップフロップのデー
タ入力端子３にデータを印加し、クロック印加端子６に
クロックＣＫを印加したとき、出力端子５から出力する
までの各部の状態を示している。Ａ〜Ｅは図７中の符号
を付して示す箇所、Ｓ１〜Ｓ４はフリップフロップを構
成する段のトランスファゲート１３，１７，２３，２７
を示し、ＣＬＫは印加されたクロックＣＫをインバータ
を介して、トランスファゲートを駆動するため使用する
もの、ＸＣＬＫはクロックＣＬＫをインバータ７または
９により位相反転したものを示している。

【０００５】今クロックＣＬＫにより前段・後段の各フ
リップフロップを駆動し、データ入力端子３にＡと示す
データが印加されると、トランスファゲートＳ１（１３
）がオンとなり、点Ｂの電位は図９Ｂに示す時（ＣＬＫ
の立上りよりＴｈの後）に“Ｈ”となる。次にクロック
ＣＬＫが立上ったとき、トランスファゲートＳ２（１７
）がオフからオンとなり、トランスファゲートＳ１（１
３）はオンからオフとなる。図７の点Ｃの電位は図９Ｃ
に示す時に“Ｈ”となる。図７Ｂに示す電位はその時変
化しない。次にデータＡが“Ｈ”から“Ｌ”に変化した
とする。次のクロックＣＬＫが立下ったとき、対応して
トランスファゲート１３，２３がオンとなるため、点Ｂ
，点Ｄの電位変化が起こる。更にクロックＣＬＫの立上
りのときトランスファゲート１７，２７がオンとなって
、点Ｃ，点Ｅの電位変化が起こる。出力端子５の電位は
点Ｅの電位と同じであるから、図８Ｅに示す電位変化と
なる。図８中、Ｓ１，Ｓ３と示す欄のオン・オフと、Ｓ
２，Ｓ４と示す欄のオフ・オンはそれぞれのトランスフ
ァゲートのオン・オフを示している。後段のフリップフ
ロップは、前段のフリップフロップの出力データを取込
むように動作する必要があり、そのため後段Ｔｈ＜前段
Ｔｐｄの関係を有することが必要である。

【０００６】フリップフロップを２段縦続接続し、通常
使用している素子では前述のＴｐｄは約１．２ナノ秒、
Ｔｈは約１．０ナノ秒であるが、実際のデバイスの特性
ばらつきを考慮し、回路設計者は図１０に示すように両
フリップフロップの中間接続点４にバッファ３１を挿入
することを行っている。バッファ３１を挿入することの
目的は、フリップフロップの段間で遅延を与えることで
例えば０．５ナノ秒遅延させるようにしている。クロッ
クが後段フリップフロップへ到着することに遅延が生じ
ても、データに遅延を与えることにより誤動作を起こさ
せない構成としている。

【０００７】

【発明が解決しようとする課題】図７に示す回路の動作
は実際はパルスの伝送遅れにより、上述の通りとはなら
ない。即ち、インバータにより位相反転したとき、クロ
ックは位相反転の動作時間だけ遅延しているから、ＣＬ
ＫはＣＫより遅れている。そのためトランスファゲート
のオン・オフ時間について、図８の電位変化の遅延が起
こり、図１１に示すように変化する。トランスファゲー
トＳ３（２３）がクロックＣＬＫによりオフからオンと
変化するとき、トランスファゲートＳ１（１３）の変化
時より遅れての変化となる。またクロックＣＬＫにより
オンからオフと変化する時も同様に遅れて変化する。そ
のため図１１に示すようにトランスファゲートＳ３（２
３）がオフからオンに変化するとき、その直前にトラン
スファゲートＳ２（１７）がオフからオンに変化してい
るので、両ゲートＳ２，Ｓ３（１７，２３）が共にオン
となる時間を生じる。そのため図８に示すデータＡが端
子３から入力するとき、“Ｈ”“Ｌ”の変化をしている
とすれば、点Ｄの変化が図１０に示すようにトランスフ
ァゲートＳ３（２３）の変化により生じている。そして
ゲートＳ３（２３）がオンとなりＳ２（１７）もオンと
なった瞬間に点Ｂの電位が筒抜けにされて、図１２の波
形図に示す点Ｅの変化となる。そのため図８のデータＡ
に示す“Ｈ”を取込んで、点Ｃの変化が“Ｈ”から“Ｌ
”となった時に、点Ｅの変化が“Ｌ”から“Ｈ”を出力
端子５に出力すべき所、図１２に示すように点Ｄ，点Ｅ
が共に“Ｌ”となる欠点を生じた。

【０００８】また図８に示す構成ではフリップフロップ
段間のデータについて遅延が与えられるため、前述のデ
ータ筒抜けは起こらないが、段間に特別な素子を接続す
る必要があり、集積回路を構成するとき特に高集積化す
るときは、基板上のセルとしてまとまった部分以外に配
線と素子を載せるための余分なスペースを必要とする欠
点を生じた。

【０００９】本発明の目的は前述の欠点を改善し、段間
に挿入するバッファなど余分の素子を必要とせず、簡易
な構成であってもデータ伝送について正常な動作の可能
なフリップフロップを提供することにある。

【００１０】

【課題を解決するための手段】図１は本発明の原理構成
を示す図である。図１において、１は前段のフリップフ
ロップ、２は後段のフリップフロップでフリップフロッ
プ１と縦続接続されたもの、３はデータ入力端子、５は
データ出力端子、６はデータ転送用クロックの入力端子
、１１，２１は各段フリップフロップのマスタラッチ部
、１２，２２は各段フリップフロップのスレーブラッチ
部、４１，４２はそれぞれバッファで、各段フリップフ
ロップのデータ入力端子とマスタラッチ部のクロック印
加端子間に挿入したものを示す。フリップフロップを複
数段（１）（２）縦続接続し、入力端子（３）から入力
したデータをクロックにより処理し、データ出端子（５
）から遅延出力させるフリップフロップにおいて、本発
明は下記の構成としている。即ち、各フリップフロップ
（１）（２）毎のデータ入力端子とスイッチ動作を行う
当初の素子との間に挿入したバッファ（４１）（４２）
を具備し、且つ該バッファを各フリップフロップ（１）
（２）内に組込んだことで構成する。

【００１１】また本発明は図２に示すように構成する。 即ち、図２において１，２，３，５，６，１１，１２，
２１，２２は図１と同様である。クロック入力端子６は
マスタラッチ部１１，２１のクロック印加端子ＣＫに直
結させる。フリップフロップを複数段縦続接続し、入力
端子から入力したデータをクロックにより処理しデータ
出力端子から遅延出力させるフリップフロップにおいて
、各フリップフロップのマスタラッチ部に対するクロッ
ク印加端子には、クロック入力端子から最短時間で到達
する経路を接続したことで構成する。

【００１２】

【作用】データ入力端子３に印加されたデータは前段フ
リップフロップ１のマスタラッチ部１１に到達するまで
に、バッファ４１を経るため時間遅れを生じ、同様に後
段フリップフロップ２のマスタラッチ部２１に到達する
までに時間遅れを生じている。そのため従来技術におけ
るような後段フリップフロップ２を駆動するクロックが
前段フリップフロップ１を駆動するクロックより遅れて
いても、前段フリップフロップのスレーブラッチ部と後
段フリップフロップのマスタラッチ部とが同時にオンと
なり、データが筒抜けになる事が起こらない。

【００１３】次にクロック入力端子からフリップフロッ
プの印加端子まで最短時間で到達する経路によって動作
させるとき、各段フリップフロップのマスタラッチ部の
状態変化が、各段スレーブラッチ部の状態変化より早く
起こるため、データ伝送に異常が起こらない。

【００１４】

【実施例】図３は本発明の実施例として、各段フリップ
フロップのマスタラッチ部に対しクロック入力端子と直
結する経路を接続したこと、即ちトランスファゲートを
駆動するクロックの一方が従来のＣＬＫからＣＫに変わ
っていることを示し、その他図３において図７と同一の
符号は同様のものを示している。図４は図３の動作波形
図と各フリップフロップのトランスファゲートがオン・
オフする時を示している。図４の波形図は図７と同一で
あって、トランスファゲートＳ２，Ｓ４の動作時刻が、
Ｓ１，Ｓ３の時刻より若干遅れていることのみ相違して
いる。それはスレーブラッチ部を駆動するクロックが、
マスタラッチ部を駆動するクロックより遅れるからであ
る。更に後段のフリップフロップを駆動するクロックは
、クロック入力端子からの経路が前段のクロックの経路
と比べて長いから遅延を生じる。そのため実際は図５に
示すように後段のトランスファゲートＳ３，Ｓ４の変化
は前段のトランスファゲートＳ１，Ｓ２の変化より遅れ
る。このときＳ２がオンとなった後にＳ３がオンとなる
時期が発生しているが、Ｓ２がオンとなってデータの取
込み（状態変化）が終了し、フリップフロップの中間接
続点の電位が定まった後Ｓ３がオンとなるため、データ
の伝送に対して正常な状態変化が行われる。

【００１５】図６は本発明を応用した具体例を示す図で
ある。図６において５１〜５４はフリップフロップを示
し、それぞれマスタラッチ部・スレーブラッチ部を具備
するもので、それらは縦続接続される一方、ＱＡ〜ＱＤ
という各フリップフロップの出力端子を具備している。 フリップフロップ５１についてクロック入力端子のクロ
ックがマスタラッチ部の二つのトランスファゲートに印
加され、他の箇所にはインバータを１または２個を介し
てのクロックが印加される。この構成ではシリアルレジ
スタとして使用する以外に、各段毎に分離した出力を取
出すことができて便利である。

【００１６】

【発明の効果】このようにして本発明によると、データ
がトランスファゲートに到達するまでに例えば０．５ナ
ノ秒遅れるため、データ保持時間Ｔｈを同時間だけ小さ
く設計することが出来る。そのためデータセットアップ
時間ＴｐｄとしてＴｈより大きくすることが容易に出来
て、回路設計が簡易となる。またフリップフロップ間の
パルス及びクロックが伝達する時間に遅延が生じると動
作上異常が起こるが、簡単な構成の変更でそれを容易に
取り除くことができる。また集積回路として組立てると
き余分な素子と配線を必要とせず、セル内で所定の配線
の変更を行えば良いため、従来技術の欠点を充分に改善
している。

【図面の簡単な説明】

【図１】本発明の原理構成を示す図である。

【図２】他の発明の構成図である。

【図３】本発明の実施例の構成図である。

【図４】図３の動作波形図と各フリップフロップのトラ
ンスファゲートのオン・オフする時を示す図である。

【図５】図４について実際の動作を示す図である。

【図６】本発明の応用例を示す図である。

【図７】従来の２段接続フリップフロップの回路である
。

【図８】図７の動作波形図と各フリップフロップのトラ
ンスファゲートのオン・オフする時を示す図である。

【図９】フリップフロップのデータ保持時間とセットア
ップ時間などを説明するための図である。

【図１０】従来技術としてバッファを段間に挿入した図
である。

【図１１】図８について実際の動作を示す図である。

【図１２】図１１と対応した動作波形図である。

【符号の説明】

１　　前段のフリップフロップ ２　　後段のフリップフロップ ３　　データ入力端子 ５　　データ出力端子 ６　　データ転送用クロックの入力端子１１，２１　　
各段フリップフロップのマスタラッチ部１２，２２　　
各段フリップフロップのスレーブラッチ部４１，４２　
　バッファ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　フリップフロップを複数段（１）（２
   ）縦続接続し、入力端子（３）から入力したデータをク
   ロックにより処理し、データ出力端子（５）から遅延出
   力させるフリップフロップにおいて、各フリップフロッ
   プ（１）（２）毎のデータ入力端子とスイッチ動作を行
   う当初の素子との間に挿入したバッファ（４１）（４２
   ）を具備し、且つ該バッファを各フリップフロップ（１
   ）（２）内に組込んだことを特徴とするフリップフロッ
   プ。
2. 【請求項２】　　請求項１記載の各フリップフロップの
   マスタラッチ部に対するクロック印加端子には、クロッ
   ク入力端子から最短時間で到達する経路を接続したこと
   を特徴とするフリップフロップ。