JPH0757492A - データシフト回路 - Google Patents
データシフト回路Info
- Publication number
- JPH0757492A JPH0757492A JP5200860A JP20086093A JPH0757492A JP H0757492 A JPH0757492 A JP H0757492A JP 5200860 A JP5200860 A JP 5200860A JP 20086093 A JP20086093 A JP 20086093A JP H0757492 A JPH0757492 A JP H0757492A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- clock signal
- data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【構成】段数が等しい複数個（Ｎ個）のシフトレジスタ
と、１個の記憶素子と、外部回路からのクロック信号で
動作するＮ進カウンタと、前記カウンタの出力信号によ
り前記複数個のシフトレジスタの中から一意的に決定さ
れる１つのシフトレジスタにのみクロック信号を出力す
るクロック信号分配器と、前記決定されたシフトレジス
タの出力信号を選択し出力するセレクタから構成される
データシフト回路。 【効果】半導体集積回路などで使用するデータシフト回
路において、低消費電力をはかることができる。複数個
のシフトレジスタと１個の記憶素子を縦列接続したデー
タシフト回路として動作するが、１個のシフトレジスタ
と１個の記憶素子にのみクロック信号を入力し動作させ
ているため、従来技術の全ての記憶素子を動作させるデ
ータシフト回路に比べてその消費電力を約１／Ｎに減少
できる。
と、１個の記憶素子と、外部回路からのクロック信号で
動作するＮ進カウンタと、前記カウンタの出力信号によ
り前記複数個のシフトレジスタの中から一意的に決定さ
れる１つのシフトレジスタにのみクロック信号を出力す
るクロック信号分配器と、前記決定されたシフトレジス
タの出力信号を選択し出力するセレクタから構成される
データシフト回路。 【効果】半導体集積回路などで使用するデータシフト回
路において、低消費電力をはかることができる。複数個
のシフトレジスタと１個の記憶素子を縦列接続したデー
タシフト回路として動作するが、１個のシフトレジスタ
と１個の記憶素子にのみクロック信号を入力し動作させ
ているため、従来技術の全ての記憶素子を動作させるデ
ータシフト回路に比べてその消費電力を約１／Ｎに減少
できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路などで
実現されるデータシフト回路に関する。
実現されるデータシフト回路に関する。
【０００２】
【従来の技術】従来のデータシフト回路は、図３に示す
ようにシフトレジスタを構成する記憶素子を全て縦列接
続した回路構成になっており、１回のデータ信号の書き
込みで全ての記憶素子が動作していた。
ようにシフトレジスタを構成する記憶素子を全て縦列接
続した回路構成になっており、１回のデータ信号の書き
込みで全ての記憶素子が動作していた。
【０００３】
【発明が解決しようとする課題】従来のデータシフト回
路の回路構成では１回のデータ信号の書き込みで、シフ
トレジスタを構成する全ての記憶素子が動作するため、
段数が多いとその消費電力は多大なものになり、チップ
の発熱及び、耐久性に問題が生じていた。そこで本発明
のデータシフト回路は、シフトレジスタの消費電力を減
らすことを目的とする。
路の回路構成では１回のデータ信号の書き込みで、シフ
トレジスタを構成する全ての記憶素子が動作するため、
段数が多いとその消費電力は多大なものになり、チップ
の発熱及び、耐久性に問題が生じていた。そこで本発明
のデータシフト回路は、シフトレジスタの消費電力を減
らすことを目的とする。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に本発明のデータシフト回路は、段数が等しい複数個の
シフトレジスタと、１個の記憶素子と、前記シフトレジ
スタの数をＮとし、外部回路からのクロック信号で動作
するＮ進カウンタと、外部回路から前記クロック信号の
Ｎ倍の周波数のクロック信号を取り込み、このクロック
信号を前記カウンタから入力される出力信号によりＮ本
の出力端子の中から一意的に決定される出力端子に出力
するクロック信号分配器と、前記カウンタから入力され
る出力信号によりＮ本のデータ入力端子に入力される信
号の中から１つを選択し出力するセレクタとを有する。
に本発明のデータシフト回路は、段数が等しい複数個の
シフトレジスタと、１個の記憶素子と、前記シフトレジ
スタの数をＮとし、外部回路からのクロック信号で動作
するＮ進カウンタと、外部回路から前記クロック信号の
Ｎ倍の周波数のクロック信号を取り込み、このクロック
信号を前記カウンタから入力される出力信号によりＮ本
の出力端子の中から一意的に決定される出力端子に出力
するクロック信号分配器と、前記カウンタから入力され
る出力信号によりＮ本のデータ入力端子に入力される信
号の中から１つを選択し出力するセレクタとを有する。
【０００５】
【作用】本発明の上記構成のデータシフト回路は、カウ
ンタの出力信号により一意的に決定される１つのシフト
レジスタにのみデータ信号を書き込んでいる。この時に
書き込まれたデータ信号は、次にカウンタの出力信号が
前記と同じ状態になった時に記憶素子に保持される。し
たがって、カウンタの出力信号が再度同じ状態になる時
間（＝シフトレジスタの数×シフトレジスタの段数×ク
ロック周期）だけデータ信号の出力を遅らせることがで
き、複数個のシフトレジスタと記憶素子を縦列接続して
構成されるシフトレジスタとして動作することがわか
る。
ンタの出力信号により一意的に決定される１つのシフト
レジスタにのみデータ信号を書き込んでいる。この時に
書き込まれたデータ信号は、次にカウンタの出力信号が
前記と同じ状態になった時に記憶素子に保持される。し
たがって、カウンタの出力信号が再度同じ状態になる時
間（＝シフトレジスタの数×シフトレジスタの段数×ク
ロック周期）だけデータ信号の出力を遅らせることがで
き、複数個のシフトレジスタと記憶素子を縦列接続して
構成されるシフトレジスタとして動作することがわか
る。
【０００６】
【実施例】以下、本発明の実施例を図面により説明す
る。
る。
【０００７】図１は、本発明の第１の実施例を示す回路
図である。１〜４は３段シフトレジスタで、５は４進カ
ウンタで、６はクロック信号分配器で、７はセレクタ
で、８は記憶素子で各構成要素は、図１に示すように接
続され、全体では１３段シフトレジスタとして動作す
る。
図である。１〜４は３段シフトレジスタで、５は４進カ
ウンタで、６はクロック信号分配器で、７はセレクタ
で、８は記憶素子で各構成要素は、図１に示すように接
続され、全体では１３段シフトレジスタとして動作す
る。
【０００８】図２は、図１の回路の動作を示すタイミン
グ波形図の一例で、データ信号Ｄ及び、クロック信号Ｃ
ＫＡ、ＣＫＢが図２に示したように与えられた場合の動
作を示している。なお、クロック信号ＣＫＢはクロック
信号ＣＫＡの３倍（分割後のシフトレジスタの段数）の
周期のクロック信号で、クロック信号ＣＫＡが０レベル
の期間にクロック信号ＣＫＢが立ち上がるように２本の
クロック信号間に位相差がある。ＱＡ、ＱＢは５の出力
信号でクロック信号ＣＫＢの立ち上がりに同期してカウ
ントアップされる。ＣＫ１〜ＣＫ４は６の出力信号で、
ＱＡ、ＱＢで表されるカウンタ値が０の場合はＣＫ１
に、１の場合はＣＫ２に、２の場合はＣＫ３に、３の場
合はＣＫ４にそれぞれクロック信号ＣＫＡが出力され
る。ＣＫ１の１個目の立ち上がり時に１の１段目の記憶
素子にデータ信号Ｄ０が、２段目、３段目の記憶素子に
それぞれ前段の記憶素子の出力信号が保持される。Ｑ１
は１の３段目（最終段）の記憶素子の出力信号で、ＣＫ
１の３個目の立ち上がり時にデータ信号Ｄ０が出力さ
れ、４個目の立ち上がり時（クロック信号ＣＫＡの１３
個目の立ち上がり時）まで保持される。ＱＳは７の出力
信号で、ＱＡ、ＱＢで表されるカウンタ値が０の場合は
Ｑ１が、１の場合はＱ２が、２の場合はＱ３が、３の場
合はＱ４が選択され出力される。Ｑは８の出力信号でク
ロック信号ＣＫＡの立ち上がり時に保持したＱＳが出力
される。１に入力されるＣＫ１は８に入力されるクロッ
ク信号ＣＫＡに対して若干の遅延があるため、ＣＫ１の
３個目の立ち上がり時に１から出力されたデータ信号Ｄ
０は８に入力されるクロック信号ＣＫＡの３個目の立ち
上がり時には保持されない。その後、ＱＳにはＱ２、Ｑ
３、Ｑ４と出力され、次にＱ１が出力されるクロック信
号ＣＫＡの１３個目の立ち上がり時に初めてデータ信号
Ｄ０は８から出力される。順次、クロック信号ＣＫＡの
立ち上がり時に１に保持されているデータ信号Ｄ１、Ｄ
２が、次に２に保持されているデータ信号Ｄ３、Ｄ４、
Ｄ５が出力される。同様にして、データ信号Ｄ６以降の
データ信号も出力される。以上のことより、図１の回路
はカウンタの出力信号により一意的に決定するシフトレ
ジスタにデータ信号を書き込み、次にカウンタの出力信
号が前記と同じ状態になった時にこのデータ信号を記憶
素子に保持していることがわかる。したがって、カウン
タの出力信号が再度同じ状態になる時間（＝シフトレジ
スタの数（４）×シフトレジスタの段数（３）×クロッ
ク信号ＣＫＡの周期）だけデータ信号の出力を遅れせる
ことができ、１３段シフトレジスタとして動作すること
がわかる。
グ波形図の一例で、データ信号Ｄ及び、クロック信号Ｃ
ＫＡ、ＣＫＢが図２に示したように与えられた場合の動
作を示している。なお、クロック信号ＣＫＢはクロック
信号ＣＫＡの３倍（分割後のシフトレジスタの段数）の
周期のクロック信号で、クロック信号ＣＫＡが０レベル
の期間にクロック信号ＣＫＢが立ち上がるように２本の
クロック信号間に位相差がある。ＱＡ、ＱＢは５の出力
信号でクロック信号ＣＫＢの立ち上がりに同期してカウ
ントアップされる。ＣＫ１〜ＣＫ４は６の出力信号で、
ＱＡ、ＱＢで表されるカウンタ値が０の場合はＣＫ１
に、１の場合はＣＫ２に、２の場合はＣＫ３に、３の場
合はＣＫ４にそれぞれクロック信号ＣＫＡが出力され
る。ＣＫ１の１個目の立ち上がり時に１の１段目の記憶
素子にデータ信号Ｄ０が、２段目、３段目の記憶素子に
それぞれ前段の記憶素子の出力信号が保持される。Ｑ１
は１の３段目（最終段）の記憶素子の出力信号で、ＣＫ
１の３個目の立ち上がり時にデータ信号Ｄ０が出力さ
れ、４個目の立ち上がり時（クロック信号ＣＫＡの１３
個目の立ち上がり時）まで保持される。ＱＳは７の出力
信号で、ＱＡ、ＱＢで表されるカウンタ値が０の場合は
Ｑ１が、１の場合はＱ２が、２の場合はＱ３が、３の場
合はＱ４が選択され出力される。Ｑは８の出力信号でク
ロック信号ＣＫＡの立ち上がり時に保持したＱＳが出力
される。１に入力されるＣＫ１は８に入力されるクロッ
ク信号ＣＫＡに対して若干の遅延があるため、ＣＫ１の
３個目の立ち上がり時に１から出力されたデータ信号Ｄ
０は８に入力されるクロック信号ＣＫＡの３個目の立ち
上がり時には保持されない。その後、ＱＳにはＱ２、Ｑ
３、Ｑ４と出力され、次にＱ１が出力されるクロック信
号ＣＫＡの１３個目の立ち上がり時に初めてデータ信号
Ｄ０は８から出力される。順次、クロック信号ＣＫＡの
立ち上がり時に１に保持されているデータ信号Ｄ１、Ｄ
２が、次に２に保持されているデータ信号Ｄ３、Ｄ４、
Ｄ５が出力される。同様にして、データ信号Ｄ６以降の
データ信号も出力される。以上のことより、図１の回路
はカウンタの出力信号により一意的に決定するシフトレ
ジスタにデータ信号を書き込み、次にカウンタの出力信
号が前記と同じ状態になった時にこのデータ信号を記憶
素子に保持していることがわかる。したがって、カウン
タの出力信号が再度同じ状態になる時間（＝シフトレジ
スタの数（４）×シフトレジスタの段数（３）×クロッ
ク信号ＣＫＡの周期）だけデータ信号の出力を遅れせる
ことができ、１３段シフトレジスタとして動作すること
がわかる。
【０００９】ここでは説明を容易にするため１３段シフ
トレジスタを用いたが、例として４０１段シフトレジス
タを用いた場合、１〜４は１００段シフトレジスタにな
る。従来技術のシフトレジスタでは１回のクロック信号
ＣＫＡの立ち上がり時に４０１個の記憶素子が動作する
が、図１の回路では１個のシフトレジスタを構成する記
憶素子１００個と、５〜８の回路のみ動作する。５〜８
で消費する電力は微量であるため、記憶素子の数のみで
比較すると、図１の回路は、従来技術の回路と比べて１
／４に消費電力を減少できることがわかる。
トレジスタを用いたが、例として４０１段シフトレジス
タを用いた場合、１〜４は１００段シフトレジスタにな
る。従来技術のシフトレジスタでは１回のクロック信号
ＣＫＡの立ち上がり時に４０１個の記憶素子が動作する
が、図１の回路では１個のシフトレジスタを構成する記
憶素子１００個と、５〜８の回路のみ動作する。５〜８
で消費する電力は微量であるため、記憶素子の数のみで
比較すると、図１の回路は、従来技術の回路と比べて１
／４に消費電力を減少できることがわかる。
【００１０】
【発明の効果】本発明のデータシフト回路を用いると、
１個のシフトレジスタと１個の記憶素子にのみクロック
信号を入力し動作させているため、その消費電力を従来
技術の全ての記憶素子を動作させるデータシフト回路
（シフトレジスタ）に比べて約１／（シフトレジスタ）
の数に減少できるという効果がある。
１個のシフトレジスタと１個の記憶素子にのみクロック
信号を入力し動作させているため、その消費電力を従来
技術の全ての記憶素子を動作させるデータシフト回路
（シフトレジスタ）に比べて約１／（シフトレジスタ）
の数に減少できるという効果がある。
【図１】 本発明の第１の実施例の構成を示す回路図。
【図２】 本発明の論理回路の動作を説明するタイミン
グ波形図。
グ波形図。
【図３】 従来のデータシフト回路の構成を示す回路
図。
図。
１〜４ シフトレジスタ ５ カウンタ ６ クロック信号分配器 ７ セレクタ ８ 記憶素子
Claims (1)
- 【請求項１】段数が等しい複数個のシフトレジスタと、
１個の記憶素子と、前記シフトレジスタの数をＮとし、
外部回路からのクロック信号で動作するＮ進カウンタ
と、外部回路から前記クロック信号のＮ倍の周波数のク
ロック信号を取り込み、このクロック信号を前記カウン
タから入力される出力信号によりＮ本の出力端子の中か
ら一意的に決定される出力端子に出力するクロック信号
分配器と、前記カウンタから入力される出力信号により
Ｎ本のデータ入力端子に入力される信号の中から１つを
選択し出力するセレクタとで構成され、前記複数個のシ
フトレジスタのそれぞれのクロック入力端子にはそれぞ
れに異なる前記クロック信号分配器の出力信号が、全て
のデータ入力端子には外部回路から同じデータ信号がそ
れぞれ入力され、前記セレクタのＮ本のデータ入力端子
にはそれぞれに異なる前記シフトレジスタの出力信号が
入力され、前記記憶素子のデータ入力端子には前記セレ
クタの出力信号が、クロック入力端子には前記クロック
信号分配器に取り込まれるクロック信号と同じクロック
信号がそれぞれ入力され、全体では前記複数個のシフト
レジスタと前記記憶素子を全て縦列接続して構成される
シフトレジスタとして動作することを特徴としたデータ
シフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200860A JPH0757492A (ja) | 1993-08-12 | 1993-08-12 | データシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200860A JPH0757492A (ja) | 1993-08-12 | 1993-08-12 | データシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0757492A true JPH0757492A (ja) | 1995-03-03 |
Family
ID=16431430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5200860A Withdrawn JPH0757492A (ja) | 1993-08-12 | 1993-08-12 | データシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0757492A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102973A (ja) * | 2005-10-07 | 2007-04-19 | Seiko Epson Corp | 半導体集積回路 |
| US8164973B2 (en) | 2007-11-21 | 2012-04-24 | Fujitsu Limited | Storage apparatus and method of controlling storage apparatus |
| JP2014164788A (ja) * | 2013-02-27 | 2014-09-08 | Casio Comput Co Ltd | 半導体記憶装置 |
-
1993
- 1993-08-12 JP JP5200860A patent/JPH0757492A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102973A (ja) * | 2005-10-07 | 2007-04-19 | Seiko Epson Corp | 半導体集積回路 |
| US8164973B2 (en) | 2007-11-21 | 2012-04-24 | Fujitsu Limited | Storage apparatus and method of controlling storage apparatus |
| JP2014164788A (ja) * | 2013-02-27 | 2014-09-08 | Casio Comput Co Ltd | 半導体記憶装置 |
| US9093137B2 (en) | 2013-02-27 | 2015-07-28 | Casio Computer Co., Ltd. | Semi-conductor storing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040604 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040730 |