JP4828203B2

JP4828203B2 - 同期型半導体記憶装置

Info

Publication number: JP4828203B2
Application number: JP2005306418A
Authority: JP
Inventors: 修一久保内; 宏樹藤澤; 浩二黒木
Original assignee: Hitachi ULSI Systems Co Ltd; Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd; Hitachi Solutions Technology Ltd
Priority date: 2005-10-20
Filing date: 2005-10-20
Publication date: 2011-11-30
Anticipated expiration: 2025-10-20
Also published as: US7345950B2; US20080165611A1; US7580321B2; JP2007115351A; US20070091714A1; CN1953099A; CN100585735C

Description

本発明は、クロックに同期して動作する同期型半導体記憶装置に関し、特に、各種コマンドの発行後において動作タイミングをレイテンシに応じて制御する構成を備えた同期型半導体記憶装置に関するものである。

近年、高速動作に対応可能な同期型半導体記憶装置として、ＤＤＲ（Double Data Rate）方式のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が主流になっている。このようなＤＤＲ方式のＳＤＲＡＭ（以下、ＤＤＲ−ＳＤＲＡＭと呼ぶ）では、高速なクロックが用いられることから、リード動作やライト動作を行う際、コマンドを発行してからデータの転送が完了するまでに相当のクロックサイクル数を要する。よって、ＤＤＲ−ＳＤＲＡＭにおける動作に応じて、外部クロックの所定のクロックサイクル数をレイテンシとして予め設定し、設定されたレイテンシを内部クロックに基づきカウントするレイテンシカウンタを設ける構成が採用される（例えば、特許文献１参照）。ＤＤＲ−ＳＤＲＡＭでは、多様な種類の動作に対応して異なるレイテンシが規定されるとともに、ユーザが予めモードレジスタに所望のレイテンシを設定できるように構成される。また、ＤＤＲ−ＳＤＲＡＭの世代の進展に伴い外部クロックのさらなる高速化が進み、必要なレイテンシが次第に大きくなる傾向がある。このような事情から、ＤＤＲ−ＳＤＲＡＭにおけるレイテンシカウンタとしては、広い範囲でクロックサイクル数をカウントして選択的に出力可能な構成が求められる。

図１１は、上記従来のＤＤＲ−ＳＤＲＡＭに適用されるレイテンシカウンタの構成例を示している。また、図１２は、図１１のレイテンシカウンタ各部の動作波形を示している。図１１に示すレイテンシカウンタは、９段のシフトレジスタとして機能するＤフリップフロップ（Ｄ−Ｆ／Ｆ）１０１〜１０９と、セレクタ１１０、１１１と、ＯＲ回路１１２と、出力側のＤフリップフロップ１１３により構成される。各々のＤフリップフロップ１０１〜１０９、１１３は、周期ｔＣＫの外部クロックに基づいて生成され同様の周期ｔＣＫを有する内部クロックＰＣＬＫにより、その立ち上がりエッジでシフト動作が制御される。

初段のＤフリップフロップ１０１には、所定の外部コマンドが入力されたときにコマンドデコーダ１４から出力されるコマンド信号ＣＯＭが入力される。図１２に示すように、コマンド信号ＣＯＭは、外部コマンドが取り込まれる先頭のサイクルＴ０から若干遅延して立ち上がるパルスとなっている。初段のＤフリップフロップ１０１からは、コマンド信号ＣＯＭが、周期ｔＣＫだけシフトされた信号Ｆ１が出力され、サイクルＴ１の期間に２段目のＤフリップフロップ１０２に入力される。同様に、２〜９段目のＤフリップフロップ１０２〜１０９からは、コマンド信号ＣＯＭが周期ｔＣＫずつ順番にシフトされた信号Ｆ２〜Ｆ９が出力され、サイクルＴ２〜Ｔ９の期間にかけて後段側に順次入力される。

セレクタ１１０には、２段目から５段目までのＤフリップフロップ１０２〜１０５の各信号Ｆ２〜Ｆ５が入力されるとともに、セレクタ１１１には、６段目から９段目までのＤフリップフロップ１０６〜１０９の各信号Ｆ６〜Ｆ９が入力される。所定のレイテンシを選択するための制御信号として、セレクタ１１０には制御信号Ｃａが供給され、セレクタ１１１には制御信号Ｃｂが供給される。これらの制御信号Ｃａ、Ｃｂに応じて８つの信号Ｆ２〜Ｆ９の中の一つが選択出力される。なお、これら８つの信号Ｆ２〜Ｆ９を選択する制御は、それぞれレイテンシ４〜１１の設定に対応している。

図１２の例では、レイテンシ７の設定に対応して、セレクタ１１０により５段目のＤフリップフロップ１０５の信号Ｆ５を選択出力する場合を示している。よって、Ｄフリップフロップ１０５からセレクタ１１０を通過して、信号Ｆ５がＯＲ回路１１２に入力され、ＯＲ回路１１２から信号ＯＲが出力される。サイクルＴ５の期間に立ち上がる信号ＯＲは、出力側のＤフリップフロップ１１３に入力されて周期ｔＣＫ分だけシフトされ、サイクルＴ６の期間に立ち上がる信号Ｓｏｕｔが出力される。この信号Ｓｏｕｔは次段の回路に出力され、後続のサイクルＴ７の立ち上がりエッジを用いて制御を行うことにより、サイクルＴ０からサイクルＴ７に至る７ｔＣＫ相当のレイテンシがカウントされることになる。

図１１において、異なるレイテンシをカウントする場合についても、基本的な動作は同様となる。最小のレイテンシ４が設定されている場合は、セレクタ１１０により２段目のＤフリップフロップ１０２の信号Ｆ２が選択出力され、サイクルＴ０からサイクルＴ４に至る４ｔＣＫ相当のレイテンシがカウントされる。また、最大のレイテンシ１１が設定されている場合は、セレクタ１１１により、最終段のＤフリップフロップ１０９の信号Ｆ９が選択出力され、サイクルＴ０からサイクルＴ１１に至る１１ｔＣＫ相当のレイテンシがカウントされる。

特開２００２−２３０９７３号公報

しかし、上記従来のレイテンシカウンタは、Ｄフリップフロップ１０１〜１０９の動作周波数が外部クロックの周波数に一致するので、９段のシフトレジスタのシフト動作に伴う消費電流が大きくなる。すなわち、９段のシフトレジスタの各段には外部クロックと同一周波数の内部クロックが印加されることから、外部クロックの周期ｔＣＫごとに各段で順次シフト動作が行われると全体の消費電流が大きくなり、特に外部クロックの高速化するほど急激に消費電流が増加することが問題となる。また、外部クロックの最小周期ｔＣＫｍｉｎがシフトレジスタの転送速度等の回路動作により制約されるため動作上のマージンを十分確保できず、高速化に支障を来たす恐れがある。

そこで、本発明はこれらの問題を解決するためになされたものであり、高速な外部クロックを用いる場合であっても急激な消費電流の増加を抑制するとともに、回路動作に制約されることなく外部クロックを用いる場合の動作タイミングのマージンを十分確保し、選択的に設定可能な多数のレイテンシを確実にカウント可能な構成を備えた同期型半導体記憶装置を提供することを目的としている。

上記課題を解決するために、本発明の同期型半導体記憶装置は、所定周期の外部クロックを２分周した内部クロックとして、互いに位相が１８０°異なる正相クロック及び逆相クロックを発生するクロックジェネレータと、入力される外部コマンドを判別してコマンド種別に応じたコマンド信号を出力するコマンドデコーダと、前記外部クロックの所定のクロックサイクル数の範囲内で、前記外部クロックの偶数倍の周期を有する偶数レイテンシ又は前記外部クロックの奇数倍の周期を有する奇数レイテンシを選択的に設定可能なレイテンシ設定手段と、前記正相クロックにより取り込まれた前記コマンド信号を前記正相クロックに基づき順次シフトするとともに前記クロックサイクル数に応じて信号経路を切り替え制御可能な第１のカウンタ回路と、前記逆相クロックにより取り込まれた前記コマンド信号を前記逆相クロックに基づき順次シフトするとともに前記クロックサイクル数に応じて信号経路を切り替え制御可能な第２のカウンタ回路を含むレイテンシカウンタとを備え、前記偶数レイテンシが設定されているときは、前記正相クロックにより取り込まれた前記コマンド信号が前記第１のカウンタ回路のみを経由し、かつ、前記逆相クロックにより取り込まれた前記コマンド信号が前記第２のカウンタ回路のみを経由するように信号経路を構成して前記偶数レイテンシに相当するクロックサイクル数をカウントするように制御し、前記奇数レイテンシが設定されているときは、前記正相クロックにより取り込まれた前記コマンド信号が前記第１のカウンタ回路から前記第２のカウンタ回路に遷移し、かつ、前記逆相クロックにより取り込まれた前記コマンド信号が前記第２のカウンタ回路から前記第１のカウンタ回路に遷移するように信号経路を構成して前記奇数レイテンシに相当するクロックサイクル数をカウントするように制御し、前記第１のカウンタ回路と前記第２のカウンタ回路のそれぞれは、共通の構成要素を用いて対称的な回路で構成され、前記第１のカウンタ回路と前記第２のカウンタ回路のそれぞれは、前記コマンド信号を順次シフトするＮ段のシフトレジスタ回路を含み、前記第１のカウンタ回路と前記第２のカウンタ回路のそれぞれは、前記コマンド信号と前記シフトレジスタ回路の各段の信号をそれぞれ入力してＮ＋１個の信号の中から選択された信号を通過させる第１のセレクタと、前記コマンド信号と前記シフトレジスタ回路の各段の信号をそれぞれ入力してＮ＋１個の信号の中から選択された信号を通過させて他方のカウンタ回路に遷移させる第２のセレクタを含む構成を備えている。

このような構成を備えた本発明の半導体記憶装置によれば、外部コマンドに対応する多様なレイテンシをカウントする場合、外部クロックを２分周した内部クロックを用いることができ、高速な外部クロックに対して動作周波数が半分になるから、消費電流の低減と動作タイミングのマージンの拡大の効果を得ることができる。そして、設定レイテンシがきめ細かく変更される場合、カウンタ回路が１系統のみであると偶数レイテンシしかカウントできなくなるので、カウンタ回路を２系統設けることで奇数レイテンシをカウント可能な構成を実現した。この場合、互いに位相が１８０°異なる内部クロックである正相クロック・逆相クロックを用い、第１のカウンタ回路は正相クロックで動作させ、第２のカウンタ回路は逆相クロックで動作させ、カウントすべきクロックサイクル数に応じて信号経路を適切に切り替える構成としたので、比較的広い範囲内で偶数、奇数を問わず多様なレイテンシをカウント可能となる。よって、コマンド種別や動作条件に適合する所望のレイテンシを低い消費電流でカウント可能な同期型半導体記憶装置を実現することができる。

本発明の同期型半導体記憶装置において、前記第１のカウンタ回路と前記第２のカウンタ回路のそれぞれは、前記第１のセレクタ及び前記他方のカウンタ回路の前記第２のセレクタに接続される出力側回路を含み、前記第２のセレクタと前記出力側回路を経由する信号経路は、前記第１のセレクタと前記出力側回路を経由する信号経路に比べ、前記外部クロックの１周期分だけ長い遅延時間を有するように構成してもよい。

本発明の同期型半導体記憶装置において、前記レイテンシカウンタは、最小Ｍ（偶数）から最大２Ｎ＋Ｍの範囲内のＮ＋１個の前記偶数レイテンシと、最小Ｍ＋１から最大２Ｎ＋Ｍ＋１の範囲内のＮ＋１個の前記奇数レイテンシとを併せた２（Ｎ＋１）個の前記レイテンシを選択的にカウント可能に構成してもよい。

本発明の同期型半導体記憶装置において、前記レイテンシ設定手段は、設定されたレイテンシを更新可能に保持するモードレジスタを含み、前記レイテンシカウンタは、前記モードレジスタに保持されるレイテンシに基づき信号経路を切り替え制御ように構成してもよい。

本発明の同期型半導体記憶装置において、前記レイテンシカウンタは、ＤＤＲ−ＳＤＲＡＭの規格に対応する複数のレイテンシをカウント可能に構成してもよい。

本発明によれば、外部クロックを２分周した内部クロックを用い、設定されたレイテンシをカウントする場合、第１のカウンタ回路と第２のカウンタ回路を含むレイテンシカウンタを設け、両者間を遷移する信号経路を構成可能としたので、偶数、奇数を問わず多様なレイテンシを選択的にカウントすることができる。そして、高速な外部クロックを用いる場合であっても、その半分の周波数の内部クロックでレイテンシカウンタが動作するので、消費電流の低減と動作タイミングのマージンの拡大を図ることができる。また、設定レイテンシが変更された場合も容易かつ迅速に制御でき、さらには外部コマンドの種別と動作条件に応じて多数のレイテンシカウンタを個別に設けることで半導体記憶装置全体における動作タイミングの調整が容易になる。

以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、本発明を適用する同期型半導体記憶装置としては、例えば、各種コマンドに対応して設定されたレイテンシをカウントするためのレイテンシカウンタを備えたＤＤＲ−ＳＤＲＡＭを挙げることができる。

図１は、本実施形態の同期型半導体記憶装置の要部構成を示すブロック図である。図１に示す同期型半導体記憶装置は、メモリアレイ１０、制御回路１１、レイテンシカウンタ１２、クロックジェネレータ１３を備えている。なお、実際には同期型半導体記憶装置は他の多くの構成要素を含んで構成されるが、図１では本発明に基づく機能に関わる構成要素のみを示している。

以上の構成において、メモリアレイ１０は、マトリクス状に配置された複数のワード線と複数のビット線の交差部に形成された複数のメモリセルからなり、指定されたアドレスに対応するメモリセルについてのリード動作あるいはライト動作が行われる。メモリアレイ１０には、ワード線やビット線の選択動作等に必要となる周辺回路が付随している。制御回路１１は、本実施形態の同期型半導体記憶装置の動作を全体的に制御し、各部に制御信号を送出する。制御回路１１には、入力される外部コマンドを判別してコマンド種別に応じたコマンド信号を出力するコマンドデコーダ１４と、同期型半導体記憶装置に対して設定可能な動作モードを保持するモードレジスタ１５を有している。なお、制御回路１１に対して外部から入力される各種制御信号（行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ）の組合せパターンに対応して外部コマンドが規定されている。

本実施形態に同期型半導体記憶装置において、レイテンシカウンタ１２は、コマンド信号で規定される動作に応じて設定されたレイテンシに相当するクロックサイクル数をカウントするための回路である。通常、動作に応じたレイテンシは、外部からの設定によってモードレジスタ１５に保持されている。このモードレジスタ１５は、本発明のレイテンシ設定手段として機能する。例えば、リードコマンドに応じたデータ出力のタイミングを規定するＣＡＳレイテンシや、ライトコマンドに応じたデータ入力のタイミングを規定するライトレイテンシなどがある。これらのレイテンシは、モードレジスタ１５に対する設定コマンドにより、所定の範囲内で任意の値を選択的に設定可能となっている。よって、レイテンシカウンタ１２においてカウントすべきクロックサイクル数は、レイテンシの種別と設定可能な範囲に応じて可変に制御する必要がある。レイテンシカウンタ１２の具体的な構成及び動作の詳細は後述する。

なお、図１では１つのレイテンシカウンタ１２のみを示しているが、コマンド種別等に応じた複数のレイテンシカウンタ１２を設ける構成としてもよい。また、２つのレイテンシカウンタ１２を縦続接続し、２つの異なるレイテンシを加算したレイテンシをカウント可能な構成としてもよい。例えば、上述のＣＡＳレイテンシ（ＣＬ）用のレイテンシカウンタ１２と、ＣＡＳレイテンシに対して付加されるアディティブレイテンシ（ＡＬ）用のレイテンシカウンタ１２を縦続接続することで、リードレイテンシ（ＲＬ＝ＣＬ＋ＡＬ）をカウント可能な構成を挙げることができる。

クロックジェネレータ１３は、入力される外部クロックＣＬＫに基づいて、外部クロックＣＬＫを２分周した２つの内部クロックとしての正相クロックＰＣＬＫ０及びＰＣＬＫ１を生成する。正相クロックＰＣＬＫ０と逆相クロックＰＣＬＫ１は互いに１８０°位相が異なる関係にある。また、外部クロックＣＬＫの周期ｔＣＫに対して、正相クロックＰＣＬＫ０及び逆相クロックＰＣＬＫ１は、２倍の周期２ｔＣＫを有している。図１に示すように、クロックジェネレータ１３からは、メモリアレイ１０、制御回路１１、レイテンシカウンタ１２のそれぞれに対し、動作タイミングを制御するために正相クロックＰＣＬＫ０及び逆相クロックＰＣＬＫ１が送出される。なお、クロックジェネレータ１３に外部から入力されるクロックイネーブル信号ＣＫＥは、外部クロックＣＬＫの有効、無効を判別するための信号である。

次に、図１のレイテンシカウンタ１２の具体的な構成及び動作について説明する。図２は、図１のレイテンシカウンタ１２の具体的な構成を示す図であり、図３〜図６は、図２のレイテンシカウンタ１２各部の動作波形の例を示す図である。図２に示すレイテンシカウンタ１２は、最小のレイテンシ４から最大のレイテンシ１１の範囲内で８段階のレイテンシ４〜１１を任意にカウントすることができ、Ｄフリップフロップ２１〜２６と、セレクタ３１〜３４と、Ｌホールドラッチ４１、４２と、ＯＲ回路５１、５２と、出力側のＤフリップフロップ６１、６２により構成される。

レイテンシカウンタ１２には、クロックジェネレータ１３からの正相クロックＰＣＬＫ０と逆相クロックＰＣＬＫ１が印加される。図１に示すように、Ｄフリップフロップ２１〜２３、６１には正相クロックＰＣＬＫ０が印加され、Ｄフリップフロップ２４〜２６、６２には逆相クロックＰＣＬＫ１が印加されている。また、Ｌホールドラッチ４１には正相クロックＰＣＬＫ０の反転信号が印加され、Ｌホールドラッチ４２には逆相クロックＰＣＬＫ０の反転信号が印加されている。

図２に示すように、正相クロックＰＣＬＫ０が印加されるＤフロップフロップ２１〜２３は３段のシフトレジスタＳＲ０を構成し、逆相クロックＰＣＬＫ１が印加されるＤフロップフロップ２４〜２６は３段のシフトレジスタＳＲ１を構成する。そして、一方のシフトレジスタＳＲ０の初段のＤフリップフロップ２１には、コマンド信号ＣＯＭ０が入力され、他方のシフトレジスタＳＲ１の初段のＤフリップ２４には、コマンド信号ＣＯＭ１が入力される。外部コマンドが入力されたとき、コマンドデコーダ１４における外部クロックＣＬＫのサイクルに応じて、コマンド信号ＣＯＭ０、ＣＯＭ１のいずれか一方が出力される。

図２に示すように、レイテンシカウンタ１２は、図２の上側と下側で対称的な回路で構成されている。ここで、図２の上側のシフトレジスタＳＲ１、セレクタ３１、３２、Ｌホールドラッチ４１、ＯＲ回路５１、Ｄフリップフロップ６１は、本発明の第１のカウンタ回路を構成するとともに、図１の下側のシフトレジスタＳＲ２、セレクタ３３、３４、Ｌホールドラッチ４２、ＯＲ回路５２、Ｄフリップフロップ６２は、本発明の第２のカウンタ回路を構成する。

図３及び図４により、レイテンシカウンタ１２において偶数レイテンシの信号経路が構成される場合のカウント動作を説明する。まず、図３には、最大の偶数レイテンシ１０の設定に対応する動作波形の例を示している。図３に示すように、正相クロックＰＣＬＫ０によりサイクルＴ０で取り込まれた外部コマンドに対応するコマンド信号ＣＯＭ０が入力されるものとする。コマンド信号ＣＯＭ０は、サイクルＴ０の期間の正相クロックＰＣＬＫ０の立ち上がりエッジから若干遅延して立ち上がり、２ｔＣＫの期間だけハイを保つパルスである。初段のＤフリップフロップ２１は、入力されたコマンド信号ＣＯＭ０を正相クロックＰＣＬＫ０の１周期分だけシフトした信号Ｄ１を出力する。ここで、正相クロックＰＣＬＫ０の周期は外部クロックＣＬＫの周期ｔＣＫの２倍であるため、信号Ｄ１はコマンド信号ＣＯＭ０を２ｔＣＫだけシフトしたパルスとなる。同様に、２段目のＤフリップフロップ２２は、信号Ｄ１を２ｔＣＫだけシフトした信号Ｄ２を出力し、３段目のＤフリップフロップ２３は、信号Ｄ２を２ｔＣＫだけシフトした信号Ｄ３を出力する。コマンド信号ＣＯＭ０を基準にすると、シフトレジスタＳＲ０の各段の信号Ｄ１、Ｄ２、Ｄ３は、２ｔＣＫ、４ｔＣＫ、６ｔＣＫのタイミングで順次シフトされていくことになる。

図２に示すように、セレクタ３１、３２の各々には、コマンド信号ＣＯＭ０と、シフトレジスタＳＲ０の各段の信号Ｄ０、Ｄ１、Ｄ２が入力される。セレクタ３１は、偶数レイテンシ（レイテンシ４、６、８、１０）に対応する信号経路を構成し、セレクタ３２は、奇数レイテンシ(レイテンシ５、７、９、１１)に対応する信号経路を構成する。なお、セレクタ３１、３２の入力側には、４から１１までの各レイテンシの値を付記し、設定されたレイテンシと信号経路の関係を表している。以下では、これら８段階のレイテンシのうち、最大の偶数レイテンシ１０及び最小の偶数レイテンシ４に対応するカウント動作を説明する。なお、奇数レイテンシに対応するカウント動作については後述する。

図３の動作に際しては、最大の偶数レイテンシ１０の信号経路に対応する制御信号Ｃ１をセレクタ３１に供給する必要がある。これにより、セレクタ３１では、Ｄフリップフロップ２３から出力される信号Ｄ３を選択的に通過させるような制御が行われる。セレクタ３１の遅延は比較的大きいため、入力される信号Ｄ３に対し１周期近く遅延してサイクルＴ７で立ち上がる信号Ｓ１が得られる。セレクタ３１から出力された信号Ｓ１は、ＯＲ回路５１の一端に入力される（矢印Ａ方向）。

ＯＲ回路５１の他端には、Ｌホールドラッチ４１から出力される信号Ｌ１が入力される。図３に示すようにセレクタ３１が選択状態であるときは、セレクタ３４が非選択状態となるので、Ｌホールドラッチ４１からは信号が出力されない。よって、ＯＲ回路５１からは、信号Ｓ１が若干遅延した信号ＯＲ１が出力される。そして、ＯＲ回路５１から出力される信号ＯＲ１は、出力側のＤフリップフロップ６１に入力される。Ｄフリップフロップ６１は、正相クロックＰＣＬＫ０のサイクルＴ８の立ち上がりエッジに同期するパルスとして信号Ｓｏｕｔ０を出力する。図３に示すように、Ｄフリップフロップ６１からの信号Ｓｏｕｔ０は次段の回路に出力され、正相クロックＰＣＬＫ０の後続のサイクルＴ１０において使用される。これにより、サイクルＴ０からサイクルＴ１０に至る１０ｔＣＫ相当のレイテンシがカウントされることになる。

上述の図３の例では、最大の偶数レイテンシ１０の信号経路が構成される場合を示したが、図４は、最小の偶数レイテンシ４の設定に対応するレイテンカウンタ１２各部の動作波形の例を示している。図４の動作に際しては、最小の偶数レイテンシ４の信号経路に対応する制御信号Ｃ１をセレクタ３１に供給する必要がある。これにより、セレクタ３１では、コマンド信号ＣＯＭ０を選択的に通過させる制御が行われ、コマンド信号ＣＯＭ０から１周期近く遅延してサイクルＴ１で立ち上がる信号Ｓ１がセレクタ３１から出力される。図４の場合は信号Ｓ１の立ち上がりタイミングが、図３と比べて７サイクル分だけ早いタイミングになることがわかる。

図４において、これ以降の動作については図３と同様の動作に従って、ＯＲ回路５１及びＤフリップフロップ６１を経由して信号Ｓｏｕｔ０が出力される。この場合、セレクタ３１に至る信号経路の違いで、図３よりも７サイクル分だけ早いタイミングを想定すれば、図４の動作波形が得られる。このように、次段に出力される信号Ｓｏｕｔ０により、サイクルＴ０からサイクルＴ４に至る４ｔＣＫ相当のレイテンシがカウントされることになる。

なお、他の偶数レイテンシ６、８が設定されている場合の動作についても同様に考えることができる。それぞれ、セレクタ３１に対する選択的な制御により、偶数レイテンシ６では信号Ｄ１を通過させ、偶数レイテンシ８では信号Ｄ２を通過させればよい。これにより、偶数レイテンシ６についてはサイクルＴ０からサイクルＴ６に至る６ｔＣＫ相当のレイテンシがカウントされ、偶数レイテンシ８についてはサイクルＴ０からサイクルＴ８に至る８ｔＣＫ相当のレイテンシがカウントされる。

一方、逆相クロックＰＣＬＫ１により取り込まれた外部コマンドに対応するコマンド信号ＣＯＭ１が入力され、シフトレジスタＳＲ１を用いるカウント動作についても、図３及び図４と同様に考えることができる。例えば、サイクルＴ１で立ち上がるコマンド信号ＣＯＭ１が入力された場合は、回路の対称性（図２の上側と下側）に基づき、各々の構成要素を置き換えて考え、図３及び図４において１ｔＣＫ分だけずれた動作波形を想定することができる。

次に、図５及び図６により、レイテンシカウンタ１２において奇数レイテンシの信号経路が構成される場合の動作を説明する。まず、図５には、最大の奇数レイテンシ１１の設定に対応するレイテンシカウンタ１２各部の動作波形の例を示している。図５に示すように、図３と同様のタイミングで外部コマンドが入力されるものとする。この場合、シフトレジスタＳＲ０におけるコマンド信号ＣＯＭ０、信号Ｄ１、Ｄ２、Ｄ３の動作波形は図３と同様になる。

一方、セレクタ３１には非選択状態に対応する制御信号Ｃ１を供給するとともに、セレクタ３２には最大の奇数レイテンシ１１の信号経路に対応する制御信号Ｃ２を供給する必要がある。これにより、セレクタ３２では、Ｄフリップフロップ２３から出力される信号Ｄ３を選択的に通過させるような制御が行われる。図５に示すように、セレクタ３２からは、図３の信号Ｓ１と同様のタイミングで変化する信号Ｓ２が出力される。

図２の構成に示すように、セレクタ３２の出力側において、偶数レイテンシの信号経路から奇数レイテンシの信号経路に遷移する(矢印Ｂ方向)。すなわち、セレクタ３２から出力される信号Ｓ２は、図２の下側のＬホールドラッチ４２に入力される。このように、偶数レイテンシの信号経路を構成する場合にはセレクタ３１を通過させ、偶数レイテンシの信号経路から奇数レイテンシの信号経路に遷移させる場合にはセレクタ３２を通過させる信号経路を構成するような制御が行われる。

Ｌホールドラッチ４２では、逆相クロックＰＣＬＫ１のサイクルＴ７の立ち上がりエッジに同期して、入力された信号Ｓ２がラッチされる。このとき、Ｌホールドラッチ４２から出力される信号Ｌ２がハイとなり、後続の逆相クロックＰＣＬＫ１の立ち上がりエッジまで、その状態を保ち続ける。よって、逆相クロックＰＣＬＫ１のサイクルＴ９の立ち上がりエッジに同期して、信号Ｌ２がハイからローに戻る。

ＯＲ回路５２は、一端にＬホールドラッチ４２から出力される信号Ｌ２が入力され、他端にセレクタ３３から出力される信号Ｓ３が入力される。この場合、セレクタ３３が非選択状態であるため、ＯＲ回路５２からは、信号Ｌ２が若干遅延した信号ＯＲ２が出力される。そして、ＯＲ回路５２から出力される信号ＯＲ２は、出力側のＤフリップフロップ６２に入力される。Ｄフリップフロップ６２は、逆相クロックＰＣＬＫ１のサイクルＴ９の立ち上がりエッジに同期するパルスとして信号Ｓｏｕｔ１を出力する。図５に示すように、Ｄフリップフロップ６２からの信号Ｓｏｕｔ１は次段の回路に出力され、逆相クロックＰＣＬＫ１の後続のサイクルＴ１１において使用される。これにより、サイクルＴ０からサイクルＴ１１に至る１１ｔＣＫ相当のレイテンシがカウントされることになる。

以上のように、本実施形態のレイテンシカウンタ１２では、偶数レイテンシの信号経路から奇数レイテンシの信号経路に遷移させる制御を行うことで、所望の奇数レイテンシをカウントすることができる。すなわち、正相クロックＰＣＬＫ０のみを用いる場合、周期が外部クロックＣＬＫの２倍に設定されていることから、周期ｔｃｋの偶数倍のレイテンシをカウントできるのみである。これに対し、本実施形態では、信号経路の遷移によってカウント動作の途中で正相クロックＰＣＬＫ０から逆相クロックＰＣＬＫへと切り替えを行うことができるので、周期ｔｃｋの奇数倍のレイテンシをカウントできる。

上述の図５の例では、最大の奇数レイテンシ１１の信号経路が構成される場合を説明したが、図６は、最小の奇数レイテンシ５の設定に対応するレインテンシカウンタ１２各部の動作波形の例を示している。図６の動作に際しては、最小の奇数レイテンシ５の信号経路に対応する制御信号Ｃ２をセレクタ３２に供給する必要がある。これにより、セレクタ３２では、コマンド信号ＣＯＭ０を選択的に通過させる制御が行われ、コマンド信号ＣＯＭ０から１周期近く遅延してサイクルＴ１で立ち上がる信号Ｓ２がセレクタ３２から出力される。図６の場合は信号Ｓ２の立ち上がりタイミングが、図５と比べて７サイクル分だけ早いタイミングになることがわかる。

図６において、セレクタ３２の出力側では上述したように奇数レイテンシの信号経路に遷移し（図３の矢印Ｂ方向）、これ以降は図５と同様の動作に従って、Ｌホールドラッチ４２、ＯＲ回路５２、出力側のＤフリップフロップ６２を経由して信号Ｓｏｕｔ１が出力される。この場合、セレクタ３２に至る信号経路の違いで、図５よりも７サイクル分だけ早いタイミングを想定すれば、図６の動作波形が得られる。このように、次段に出力される信号Ｓｏｕｔ１により、サイクルＴ０からサイクルＴ５に至る５ｔＣＫ相当のレイテンシがカウントされることになる。

なお、他の奇数レイテンシ７、９が設定されている場合の動作についても同様に考えることができる。それぞれ、セレクタ３２に対する選択的な制御により、奇数レイテンシ７では信号Ｄ１を通過させ、奇数レイテンシ９では信号Ｄ２を通過させればよい。これにより、奇数レイテンシ７についてはサイクルＴ０からサイクルＴ７に至る７ｔＣＫ相当のレイテンシがカウントされ、奇数レイテンシ９についてはサイクルＴ０からサイクルＴ９に至る９ｔＣＫ相当のレイテンシがカウントされる。

一方、逆相クロックＰＣＬＫ１により取り込まれた外部コマンドに対応するコマンド信号ＣＯＭ１が入力され、シフトレジスタＳＲ１を用いるカウント動作についても、図５及び図６と同様に考えることができる。この場合、偶数レイテンシから奇数レイテンシの信号経路への遷移は、図３のセレクタ３４からＬホールドラッチ４１に向かう信号経路（図３の矢印Ｂ方向と交差する方向）を構成するような制御が行われる。例えば、サイクルＴ１で立ち上がるコマンド信号ＣＯＭ１が入力された場合は、回路の対称性（図２の上側と下側）に基づき、各々の構成要素を置き換えて考え、図５及び図６において１ｔＣＫ分だけずれた動作波形を想定することができる。

以上説明したように、本実施形態のレイテンシカウンタ１２は、最小のレイテンシ４から最大のレイテンシ１１の範囲内で、偶数、奇数を問わず８段階のレイテンシを選択的にカウントすることができる。ここで、レイテンシカウンタ１２の構成をより一般化し、シフトレジスタＳＲ０、ＳＲ１をそれぞれＮ段で構成し、シフト動作に加えて周期ｔＣＫのＭ倍（Ｍ：偶数）の遅延時間を付加して構成する場合を考える。このような構成では、Ｍ、Ｍ＋２、〜、Ｍ＋２Ｎと変化するＮ＋１個の偶数レイテンシと、Ｍ＋１、Ｍ＋３、〜、Ｍ＋１＋２Ｎと変化するＮ＋１個の奇数レイテンシをカウント可能となり、これらを併せたＭ〜Ｍ＋１＋２Ｎの範囲内の２（Ｎ＋１）段階のレイテンシを選択的にカウントすることができる。なお、図２に示すレイテンシカウンタ１２は、Ｍ＝４、Ｎ＝３となる場合の構成に対応している。

本実施形態のレイテンシカウンタ１２によれば、カウンタ動作において外部クロックＣＬＫを直接用いることなく、外部クロックＣＬＫの２倍の周期２ｔＣＫの内部クロック（正相クロックＰＣＬＫ０及び逆相クロックＰＣＬＫ１）を用いるようにしたので、消費電流を低減可能となる。すなわち、外部クロックＣＬＫに対して内部クロックの動作周波数が半分であるから、各々のシフト動作に必要な消費電流は半減するとともに、回路規模は概ね従来の構成と変わらないので、全体の消費電流も半減することになる。また、高速な外部クロックＣＬＫを用いる場合であっても、レイテンシカウンタ１２のカウンタ動作は、動作周波数が半分の内部クロックを用いることができ、動作タイミングのマージンを適切な範囲に拡大することができる。

ここで、本実施形態のレイテンシカウンタ１２には、上述のように周期２ｔＣＫに従ったシフト動作に基づき消費電流が半減する効果に加えて、動作速度の面の効果も有している。偶数レイテンシの設定時は信号経路の遷移が不要であるため、１ｔＣＫの高速動作は要求されず、２ｔＣＫのシフト動作により動作速度を緩和する効果がある。一方、奇数レイテンシの設定時は信号経路の遷移を行うので、信号経路中のいずれかの箇所で、正相クロックＰＣＬＫ０及び逆相クロックＰＣＬＫ１の間で乗り換える動作が必要となり、乗り換えのタイミングで１ｔＣＫの動作が必要となる。本実施形態の構成では、図２に示すように、信号経路の遷移時のクロックの乗り換えに関わるのは、動作に時間を要するセレクタ３１〜３４ではなく、ラッチ１個及びゲート１段（Ｌホールドラッチ４１、４２、ＯＲ回路５１、５２）としたので、動作速度の面で優位性がある。

図７は、上記の動作速度に関する効果を説明するために、図２のレイテンシカウンタ１２において、Ｌホールドラッチ４１、４２を設けない場合の構成を示している。また、図８には、図７の構成において、奇数レイテンシ９の設定に対応するレイテンシカウンタ１２各部の動作波形を示している。図８に示すように、サイクルＴ６からサイクルＴ７にかけて（図中、Ａ１参照）、３段目のＤフリップフロップ２３からの信号Ｄ３がセレクタ３２を経由して出力された後、信号経路が遷移してＯＲ回路５２に入力される。そして、出力側のＤフリップフロップ６２においてレイテンシ９を確保する場合、サイクルＴ７で、ＯＲ回路５２からの信号ＯＲ２と逆相クロックＰＣＬＫ１の各立ち上がりエッジの間のタイミングマージンＴｍ１が非常に小さくなる。

一方、図９は、図７の構成において図８と同様の奇数レイテンシ９を実現するために、周期ｔＣＬＫを長くした（低速化）場合のレイテンシカウンタ１２各部の動作波形を示している。図９においては、サイクルＴ６からサイクルＴ７にかけて（図中、Ａ２参照）、上記と同様に信号経路が遷移し、タイミングマージンＴｍ２が得られる。図８において高速動作に対して余裕がない場合、図９のように周期ｔＣＫを長くすれば対応可能であるが、動作速度の低下が前提となる構成は望ましくない。

本実施形態では、図７の構成にＬホールドラッチ４１、４２を挿入することにより、動作速度における上記の問題点を解消したものである。図１０には、図８と同様の条件で（奇数レイテンシ９）、本実施形態のレイテンシカウンタ１２各部の動作波形を示している。図１０に示すように、サイクルＴ４で２段目のＤフリップフロップ２２から出力された信号Ｄ２は、セレクタ３２を経由して出力された後、信号経路が遷移してＬホールドラッチ４２によりラッチされる（図中、Ａ３参照）。このときのラッチタイミングは、サイクルＴ５後半の逆相クロックＰＣＬＫ１の立下りタイミングであるため、概ね２ｔＣＫ相当かけて転送動作が行われることになる。その後、１ｔＣＫ相当でＯＲ回路５２の動作が行われ、これにより併せて３クロック相当で上述の乗り換え動作が完了することになる。図１０を図８と比較すると明らかなように、図８のサイクルＴ６の状態が図１０では２ｔＣＫ相当だけ早いサイクルＴ４となり、信号経路の遷移に要する時間は、図８では１ｔＣＫ相当の短時間であるの対し、図１０では２ｔＣＫ相当と２倍になる点が特徴的である。本実施形態では、このような動作に基づき、動作速度における上記の問題点の解消が可能となる。

なお、レイテンシカウンタ１２において偶数レイテンシが設定される場合は、信号がＬホールドラッチ４１、４２を通過することなく、動作が速いＯＲ回路５１、５２を通過するので、上記の問題点は生じない。

以上、本実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。本発明を適用する対象としては、例えば、ＤＤＲ−ＳＤＲＡＭに加えて、レイテンシをカウントする必要がある多様な規格の同期型半導体記憶装置が含まれる。この場合、本実施形態を実現するための構成としては、図２の回路構成に限定されることなく、適宜に回路構成を変更して同様の機能を実現することができる。

本実施形態の同期型半導体記憶装置の要部構成を示すブロック図である。図１のレイテンシカウンタの具体的な構成を示す図である。レイテンシカウンタにおいて最大の偶数レイテンシ１０の信号経路が構成される場合のレイテンシカウンタ各部の動作波形の例を示す図である。レイテンシカウンタにおいて最小の偶数レイテンシ４の信号経路が構成される場合のレイテンシカウンタ各部の動作波形の例を示す図である。レイテンシカウンタにおいて最大の奇数レイテンシ１１の信号経路が構成される場合のレイテンシカウンタ各部の動作波形の例を示す図である。レイテンシカウンタにおいて最小の奇数レイテンシ５の信号経路が構成される場合のレイテンシカウンタ各部の動作波形の例を示す図である。動作速度に関する効果を説明するために、図２のレイテンシカウンタにおいて、Ｌホールドラッチを設けない場合の構成を示す図である。図７の構成において、奇数レイテンシ９の設定に対応するレイテンシカウンタ各部の動作波形を示す図である。図７の構成において図８と同様の奇数レイテンシ９を実現するために、周期ｔＣＬＫを長くした（低速化）場合のレイテンシカウンタ１２各部の動作波形を示す図である。図８と同様の条件で（奇数レイテンシ９）、本実施形態のレイテンシカウンタ各部の動作波形を示す図である。従来の同期型半導体記憶装置に適用されるレイテンシカウンタの構成例を示す図である。図１１のレイテンシカウンタ各部の動作波形を示す図である。

符号の説明

１０…メモリアレイ
１１…制御回路
１２…レイテンシカウンタ
１３…クロックジェネレータ
１４…コマンドデコーダ
１５…モードレジスタ
２１、２２、２３、２４、２５、２６、６１、６２…Ｄフリップフロップ
３１、３２、３３、３４…セレクタ
４１、４２…Ｌホールドラッチ
５１、５２…ＯＲ回路
６１、６２…出力側のＤフリップフロップ

Claims

所定周期の外部クロックを２分周した内部クロックとして、互いに位相が１８０°異なる正相クロック及び逆相クロックを発生するクロックジェネレータと、
入力される外部コマンドを判別してコマンド種別に応じたコマンド信号を出力するコマンドデコーダと、
前記外部クロックの所定のクロックサイクル数の範囲内で、前記外部クロックの偶数倍の周期を有する偶数レイテンシ又は前記外部クロックの奇数倍の周期を有する奇数レイテンシを選択的に設定可能なレイテンシ設定手段と、
前記正相クロックにより取り込まれた前記コマンド信号を前記正相クロックに基づき順次シフトするとともに前記クロックサイクル数に応じて信号経路を切り替え制御可能な第１のカウンタ回路と、前記逆相クロックにより取り込まれた前記コマンド信号を前記逆相クロックに基づき順次シフトするとともに前記クロックサイクル数に応じて信号経路を切り替え制御可能な第２のカウンタ回路を含むレイテンシカウンタと、
を備え、
前記偶数レイテンシが設定されているときは、前記正相クロックにより取り込まれた前記コマンド信号が前記第１のカウンタ回路のみを経由し、かつ、前記逆相クロックにより取り込まれた前記コマンド信号が前記第２のカウンタ回路のみを経由するように信号経路を構成して前記偶数レイテンシに相当するクロックサイクル数をカウントするように制御し、
前記奇数レイテンシが設定されているときは、前記正相クロックにより取り込まれた前記コマンド信号が前記第１のカウンタ回路から前記第２のカウンタ回路に遷移し、かつ、前記逆相クロックにより取り込まれた前記コマンド信号が前記第２のカウンタ回路から前記第１のカウンタ回路に遷移するように信号経路を構成して前記奇数レイテンシに相当するクロックサイクル数をカウントするように制御し、
前記第１のカウンタ回路と前記第２のカウンタ回路のそれぞれは、共通の構成要素を用いて対称的な回路で構成され、
前記第１のカウンタ回路と前記第２のカウンタ回路のそれぞれは、前記コマンド信号を順次シフトするＮ段のシフトレジスタ回路を含み、
前記第１のカウンタ回路と前記第２のカウンタ回路のそれぞれは、前記コマンド信号と前記シフトレジスタ回路の各段の信号をそれぞれ入力してＮ＋１個の信号の中から選択された信号を通過させる第１のセレクタと、前記コマンド信号と前記シフトレジスタ回路の各段の信号をそれぞれ入力してＮ＋１個の信号の中から選択された信号を通過させて他方のカウンタ回路に遷移させる第２のセレクタを含む、
ことを特徴とする同期型半導体記憶装置。
前記第１のカウンタ回路と前記第２のカウンタ回路のそれぞれは、前記第１のセレクタ及び前記他方のカウンタ回路の前記第２のセレクタに接続される出力側回路を含み、前記第２のセレクタと前記出力側回路を経由する信号経路は、前記第１のセレクタと前記出力側回路を経由する信号経路に比べ、前記外部クロックの１周期分だけ長い遅延時間を有することを特徴とする請求項１に記載の同期型半導体記憶装置。
前記レイテンシカウンタは、最小Ｍ（偶数）から最大Ｍ＋２Ｎの範囲内のＮ＋１個の前記偶数レイテンシと、最小Ｍ＋１から最大Ｍ＋１＋２Ｎの範囲内のＮ＋１個の前記奇数レイテンシとを併せた２（Ｎ＋１）個の前記レイテンシを選択的にカウント可能であることを特徴とする請求項２に記載の同期型半導体記憶装置。
前記レイテンシ設定手段は、設定されたレイテンシを更新可能に保持するモードレジスタを含み、前記レイテンシカウンタは、前記モードレジスタに保持されるレイテンシに基づき信号経路を切り替え制御することを特徴とする請求項１から３のいずれかに記載の同期型半導体記憶装置。
前記レイテンシカウンタは、ＤＤＲ−ＳＤＲＡＭの規格に対応する複数のレイテンシをカウント可能であることを特徴とする請求項１から４のいずれかに記載の同期型半導体記憶装置。