JP5932347B2 - 半導体装置 - Google Patents

Description

本発明は、クロックに同期して動作する半導体装置に関し、特に、各種コマンドの発行後の動作タイミングをレイテンシに応じて制御する構成を備えた半導体装置に関するものである。

近年、クロックに同期して動作する同期型半導体記憶装置の動作の高速化が進展している。例えば、ＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random Access Memory）に代表されるＤＲＡＭにおいては、極めて高いデータ転送レートが要求されることから、回路構成の複雑化や消費電流の増加を抑制することが課題となっている。この種のＤＲＡＭにおいては、動作時のコマンド発行タイミングからデータ転送の完了までのクロックサイクル数をレイテンシとしてカウントするレイテンシカウンタ回路が設けられている。このようなレイテンシの仕様に対応するレイテンシカウンタ回路は、できるだけ回路素子数を抑制し、かつ少ない消費電流で動作可能な構成が求められている。例えば、特許文献１には、設定されたレイテンシをカウントするために、外部クロックを２分周したクロックを用いてコマンド信号を順次ラッチさせ、その伝送経路をレイテンシに応じて選択的に制御可能な構成を備えたレイテンシカウンタ回路が開示されている。このような構成を採用すれば、ユーザが設定した所望のレイテンシを高速にカウントする場合における動作マージンを確保可能なレイテンシカウンタ回路を実現することができる。

特開２０１０−３３９７号公報

しかし、ＤＤＲ３−ＳＤＲＡＭの仕様で規定されたＣＡＳレイテンシを例にとると、５クロックサイクル〜１６クロックサイクルの広い範囲のレイテンシが定められている。このような広い範囲のレイテンシをカウントするには、レイテンシカウンタ回路に多数のフリップフロップを搭載する必要がある。また、特に高速動作時に大きいレイテンシをカウントする場合、コマンド信号が多数のフリップフロップを経由して伝送されることになるので、高速クロックを動作させる際の充放電電流の増大が避けられない。この場合のレイテンシカウンタ回路は、動作に必要な回路規模の増加と、高速動作に必要な消費電流の増大という２重のペナルティを抱えるという課題がある。また、ＤＲＡＭにおいてカウントすべきレイテンシは、ＣＡＳレイテンシ以外にも動作モードに応じた多数の種類のレイテンシがあるため、それぞれに対応するレイテンシカウンタを設ける場合の回路規模の増加と消費電流の増大は顕著なものになる。

本発明の半導体装置は、設定情報に基づいて、第１の分周数で入力クロックを分周することによって第１の位相を有する第１の分周クロックを生成するとともに、第２の分周数で前記入力クロックを分周することによって第２の位相を有する第２の分周クロックを生成するクロック生成回路と、入力信号を順次シフトし前記設定情報に基づき遅延された出力信号を出力する複数段のシフトレジスタを含むカウンタ回路とを備え、前記カウンタ回路は、前記設定情報に基づいて、前記シフトレジスタの各段に対し前記第１及び第２の分周クロックのいずれかを選択的に供給して前記各段の動作タイミングを個別に制御するとともに、前記シフトレジスタの各段の出力信号のいずれかを選択的に取り出して前記出力信号として出力することを特徴としている。

本発明の半導体装置によれば、レイテンシカウンタ回路は、設定されたレイテンシをカウントする場合、外部クロックの分周数と位相関係の両方を制御し、それぞれ独自の分周数及び位相を有する２つの第１及び第２の分周クロックを生成した上で、それらを用いて、入力コマンド信号をシフトするシフトレジスタの各段の動作タイミングを制御するとともに、シフトレジスタの各段の出力信号を選択的に出力コマンド信号として出力する。よって、第１及び第２の分周クロックに対し、分周数の制御に応じてレイテンシを広い範囲で制御でき、位相関係の制御に応じてきめ細かくレイテンシを調整でき、さらには、入力コマンドがシフトされて出力信号を取り出す経路を自在に制御することができる。従って、シフトレジスタの段数を大幅に増やすことなく所望のレイテンシをカウントすることができ、高速クロックを動作させる際の充放電電流の低減が可能となる。

本発明によれば、外部クロックを用いて生成した２つの分周クロックの分周数及び位相関係の制御と、シフトレジスタの伝送経路及びクロック供給経路の制御により、シフトレジスタの段数を増加させることなく広い範囲のレイテンシをカウント可能なレイテンシカウンタ回路を実現することができ、半導体装置の回路規模の低減と高速動作時の消費電流の抑制の両立を図ることが可能となる。

本実施形態の半導体装置の要部構成を示すブロック図である。 本実施形態のレイテンシカウンタ回路１２の構成例を示す図である。 本実施形態のレイテンシカウンタ回路１２において、レイテンシ３〜１６をカウントするための分周クロックＣＬＫ１、ＣＬＫ２の分周数及び位相関係、クロック制御信号ＳＣＬＫ、選択信号ＳＳ＜２：０＞の設定条件例を示す表である。 図３の分周クロックＣＬＫ１、ＣＬＫ２の設定に関し、クロック生成回路１３において生成される６通りの波形を示す図である。 図１のクロック生成回路１３の構成例を示す図である。 本実施形態のレイテンシカウンタ回路１２において最小のレイテンシ３をカウントする場合の動作波形の例を示す図である。 本実施形態のレイテンシカウンタ回路１２において最大のレイテンシ１６をカウントする場合の動作波形の例を示す図である。 本実施形態のレイテンシカウンタ回路１２の動作時に必要なクロックサイクル数の推移を説明する表である レイテンシ１１をカウントする際の図２のレイテンシカウンタ回路１２における伝送経路及びクロック供給経路を表す図である。

以下、本発明の実施形態について図面を参照しながら説明する。以下の実施形態では、外部クロックに同期して動作する半導体装置に対して本発明を適用する場合を説明する。本発明を適用する半導体装置の例としては、例えば、各種コマンドに対応して規定されているレイテンシをカウントするためのレイテンシカウンタ回路を備えたＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random Access Memory）を挙げることができる。図１は、本実施形態の半導体装置の要部構成を示すブロック図である。図１に示す半導体装置は、メモリアレイ１０と、制御回路１１と、レイテンシカウンタ回路１２と、クロック生成回路１３とを備えている。また、制御回路１１には、コマンドデコーダ１４及びモードレジスタ１５が含まれる。なお、実際の半導体装置は他の多くの構成要素を含んで構成されるが、図１では本発明の機能に関連する構成要素のみを示している。

以上の構成において、メモリアレイ１０は、マトリクス状に配置された複数のワード線と複数のビット線の交差部に形成された複数のメモリセルからなり、指定されたアドレスに対応するメモリセルに対するリード動作あるいはライト動作が行われる。メモリアレイ１０には、ワード線及びビット線の選択動作等に必要となる周辺回路が付随している。制御回路１１は、本実施形態の半導体装置の動作を全体的に制御し、各部に制御信号を送出する。制御回路１１では、入力される外部コマンドがコマンドデコーダ１４により判別され、コマンド種別に応じた入力コマンド信号ＣＭＤｉｎが出力される。また、制御回路１１のモードレジスタ１５は、半導体装置に対して設定可能な動作モードを保持する役割を有する。モードレジスタ１５には半導体装置の動作に応じたレイテンシを指定する情報が所定の外部コマンドによって予め保持されている。なお、制御回路１１に対して外部から入力される各種制御信号（行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ）の組合せパターンに対応して外部コマンドが規定されている。

クロック生成回路１３は、外部クロックＣＬＫを入力し、外部クロックＣＬＫを２分周又は４分周した２種類の分周クロックとして、分周クロックＣＬＫ１（第１の分周クロック）及び分周クロックＣＬＫ２（第２の分周クロック）をそれぞれ生成する。クロック生成回路１３では、外部クロックＣＬＫの位相を基準として複数通りの位相を有する分周クロックＣＬＫ１、ＣＬＫ２を選択的に生成可能である。クロック生成回路１３は、制御回路１１のモードレジスタ１５から送られるレイテンシ情報ＬＤに基づいて個別に選択された分周数及び位相を有する分周クロックＣＬＫ１、ＣＬＫ２をレイテンシカウンタ回路１２に供給する。なお、クロック生成回路１３の構成及び動作について詳しくは後述する。

本実施形態の半導体装置において、レイテンシカウンタ回路１２は、外部クロックＣＬＫの所定のクロックサイクル数の範囲内の任意のレイテンシを分周クロックＣＬＫ１、ＣＬＫ２を用いてカウントするための回路である。レイテンシカウンタ回路１２は、制御回路１１のコマンドデコーダ１４から入力コマンド信号ＣＭＤｉｎを受け取り、分周クロックＣＬＫ１、ＣＬＫ２を用いて所望のクロックサイクル数をカウントすることで、レイテンシが付与された出力コマンド信号ＣＭＤｏｕｔを生成する。レイテンシカウンタ回路１２の動作は、制御回路１１のモードレジスタ１５から送られるレイテンシ情報ＬＤにより制御される。なお、レイテンシカウンタ回路１２の具体的な構成及び動作については後述する。

レイテンシカウンタ回路１２において、例えば、ＤＤＲ３−ＳＤＲＡＭの仕様に基づきカウント可能レイテンシとしては、リードコマンドの投入からリードデータの読み出しまでのクロックサイクル数を規定するＣＡＳレイテンシＣＬ、ライトコマンドの投入からライトデータの書き込みまでのクロックサイクル数を規定するＣＡＳライトレイテンシＣＷＬ、入力されたリード／ライトコマンドが有効になるまでのクロックサイクル数を規定するアディティブレイテンシＡＬなどがある。これらの各レイテンシをカウントするために、それぞれに対応するレイテンシカウンタ回路１２を設ける必要がある。また、２以上のレイテンシカウンタ回路１２を縦続接続し、２以上の異なるレイテンシを加算したレイテンシをカウント可能な構成としてもよい。例えば、上述のＣＡＳレイテンシ（ＣＬ）用のレイテンシカウンタ回路１２と、アディティブレイテンシ（ＡＬ）用のレイテンシカウンタ回路１２とを縦続接続して得られるリードレイテンシ（ＲＬ＝ＡＬ＋ＣＬ）をカウント可能な構成を挙げることができる。

次に、本実施形態のレイテンシカウンタ回路１２の具体的な構成について説明する。図２は、図１のレイテンシカウンタ回路１２の構成例を示している。ここでは、最小のレイテンシ３から最大のレイテンシ１６の範囲内で１４段階のレイテンシ３〜１６を任意にカウント可能なレイテンシカウンタ回路１２を例にとって説明する。図２に示すレイテンシカウンタ回路１２は、５個のフリップフロップ（Ｆ／Ｆ）２０〜２４と、レイテンシデコーダ２５と、クロックセレクタ２６と、バッファ部２７と、出力セレクタ２８と、出力回路２９とを備えて構成される。

図２の構成において、５個のフリップフロップ２０〜２４は、いずれもマスタースレーブ型のＤフリップフロップであり、５段のシフトレジスタを構成する。初段のフリップフロップ２０には、制御回路１１から入力コマンド信号ＣＭＤｉｎが入力される。初段のフリップフロップ２０の出力側のノードＮａは、２段目のフリップフロップ２１の入力端子に接続される。フリップフロップ２１の出力側のノードＮｂは、２段のインバータからなるバッファ部２７の入力側に接続される。クロック生成回路１３から供給される分周クロックＣＬＫ１は、初段及び２段目のフリップフロップ２０、２１の各クロック端子に接続される。また、クロック生成回路１３から供給される１対の分周クロックＣＬＫ１、ＣＬＫ２は、クロックセレクタ２６に入力される。

レイテンシデコーダ２５には、制御回路１１から送出される１４ビットのレイテンシ情報ＬＤ＜１６：３＞が入力される。レイテンシ情報ＬＤ＜１６：３＞のうち、モードレジスタ１５で設定された任意のレイテンシ値に対応する１ビットが活性化される。レイテンシデコーダ２５は、レイテンシ情報ＬＤ＜１６：３＞の活性化ビットをデコードし、デコード結果に対応する３ビットの選択信号ＳＳ＜２：０＞と、クロック制御信号ＳＣＬＫとをそれぞれ生成する。選択信号ＳＳ＜２：０＞は出力セレクタ２８に供給される。本実施形態のレイテンシカウンタ回路１２では、レイテンシデコーダ２５におけるデコード規則に依存して入力コマンド信号ＣＭＤｉｎの伝送経路と分周クロックＣＬＫ１、ＣＬＫ２の供給経路が制御されるが、詳しくは後述する。

クロックセレクタ２６は、３個のインバータから構成され、一方の分周クロックＣＬＫ１と他方の分周クロックＣＬＫ２とをそれぞれ入力し、上述のクロック制御信号ＳＣＬＫに基づいて、分周クロックＣＬＫ１、ＣＬＫ２のいずれかを選択し、それを選択クロックＣＬＫｓとして出力する。一方、バッファ部２７の出力側のノードＮｃは、３段目のフリップフロップ２２の入力端子に接続される。そして、３、４、５段目のフリップフロップ２２、２３、２４は、この順に縦続接続され、それぞれの出力端子から、選択コマンド信号ＳＣ０、ＳＣ１、ＳＣ２を順次出力する。このような接続により、５個のフリップフロップ２０〜２４が入力コマンド信号ＣＭＤｉｎを順次シフトする５段のシフトレジストとして機能することがわかる。なお、２、３段目のフリップフロップ２１、２２の間に挿入されたバッファ部２７は、入力コマンド信号ＣＭＤｉｎの分周クロックＣＬＫ１から分周クロックＣＬＫ２へのクロック載せ換えマージンを調整する役割がある。クロックセレクタ２６から出力される上述の選択クロックＣＬＫｓは、３、４、５段目のフリップフロップ２２、２３、２４の各クロック端子に接続される。

出力セレクタ２８は、レイテンシデコーダ２５から供給される選択信号ＳＳ＜２：０＞に基づいて、上述した選択コマンド信号ＳＣ０、ＳＣ１、ＳＣ２のいずれかを選択して出力する。出力回路２９は、選択クロックＣＬＫｓを遅延素子２９ａを介して所定時間だけ遅延させた遅延選択クロックＤＣＬＫｓと、出力セレクタ２８により選択された選択コマンド信号ＳＣ０、ＳＣ１、ＳＣ２のいずれかとの論理積を取って、出力コマンド信号ＣＭＤｏｕｔとして出力する。なお、遅延素子２９ａにより遅延される所定時間は、出力回路２９における論理演算に必要なオーバーラップマージンを確保できる値に設定される。出力回路２９から出力される出力コマンド信号ＣＭＤｏｕｔは、入力コマンド信号ＣＭＤｉｎを、レイテンシ情報ＬＤ＜１６：３＞によって指定されるレイテンシ３〜１６の範囲内で所望のレイテンシだけ遅延させたものである。このように、出力セレクタ２８はレイテンシに適合する経路選択の役割を有するが、詳しくは後述する。

次に、図２のレイテンシカウンタ回路１２の具体的な動作について、図３〜図７を参照して説明する。図３は、図２のレイテンシカウンタ回路１２において、レイテンシ３〜１６をカウントするための分周クロックＣＬＫ１、ＣＬＫ２の分周数及び位相関係、クロック制御信号ＳＣＬＫ、選択信号ＳＳ＜２：０＞の設定条件例を示す表である。図３に示すように、分周クロックＣＬＫ１、ＣＬＫ２は、分周数及び位相関係に応じて６通りの組合せがあり、クロック生成回路１３により選択的に生成される。すなわち、分周クロックＣＬＫ１は、２分周／０相、４分周／０相の２通りに設定され、分周クロックＣＬＫ２は、２分周／１相、４分周／１相、４分周／２相、４分周／３相の４通りに設定される。また、クロック制御信号ＳＣＬＫは、ハイ（Ｈ）又はロー（Ｌ）の２通りに設定され、選択信号ＳＳ＜２：０＞は、＜０＞、＜１＞、＜２＞の３通りに設定される。なお、クロック制御信号ＳＣＬＫがローの場合、分周クロックＣＬＫ２は未使用である。

ここで図４は、図３の分周クロックＣＬＫ１、ＣＬＫ２の設定に関し、クロック生成回路１３において生成される６通りの波形を示している。すなわち、所定の周期Ｔを有する外部クロックＣＬＫの立ち上りエッジに同期して分周される波形として、６通りの波形Ｗａ、Ｗｂ、Ｗｃ、Ｗｄ、Ｗｅ、Ｗｆが生成される。このうち、波形Ｗａ、Ｗｂは互いに１８０度異なる位相（０、１相）を有する周期２Ｔの波形であり、波形Ｗｃ、Ｗｄ、Ｗｅ、Ｗｆは９０度ずつ異なる位相（０〜３相）を有する周期４Ｔの波形である。なお、いずれの波形Ｗａ〜Ｗｆについても、外部クロックＣＬＫと同様、パルス幅はＴ／２である。

また、図５は、分周クロックＣＬＫ１、ＣＬＫ２を生成するクロック生成回路１３（図１）の構成例を示している。図５に示すように、クロック生成回路１３は、外部クロックＣＬＫ、リセット信号ＲＳＴＢ、レイテンシ情報ＬＤ＜１６：３＞を入力し、図４のいずれかの波形Ｗａ〜Ｗｆを有する分周クロックＣＬＫ１、ＣＬＫ２を出力する。クロック生成回路１３は、３つのフリップフロップ３０、３１、３２と、遅延素子３３と、ゲート回路Ｇ０、Ｇ１、Ｇ２、Ｇ３と、セレクタ３４と、それ以外の多数の論理素子から構成される。フリップフロップ３０〜３２は３段に縦続接続され、それぞれには入力端子、出力端子、クロック端子に加えて、リセット端子（Ｒ）を備えている。それぞれのリセット端子（Ｒ）には論理素子群を通してリセット信号ＲＳＴ（リセット信号ＲＳＴＢの反転信号）とレイテンシ情報＜１６：３＞が供給される。

図５に示すように、１６ビットのレイテンシ情報ＬＤ＜１６：３＞は５グループに分けられる。すなわち、図３の表に対応して、分周クロックＣＬＫ１、ＣＬＫ２が２分周クロックとなるレイテンシ３、４と、分周クロックＣＬＫ２が２分周クロック（１相）又は４分周クロック（１相）となるレイテンシ３、５、９、１３と、分周クロックＣＬＫ２が４分周クロック（２相）となるレイテンシ６、１０、１４と、分周クロックＣＬＫ２が４分周クロック（３相）となるレイテンシ７、１１、１５と、分周クロックＣＬＫ２が未使用となるレイテンシ８、１２、１６にそれぞれ対応する５グループである。このうち、レイテンシ８、１２、１６に対応するデータ線がフローティングとなり、それ以外のデータ線はグループ毎に対応するＮＯＲゲートに接続される。また、上述の分周クロックＣＬＫ２の１、２、３相に対応する各グループのＮＯＲゲートの出力は、それぞれインバータを介してセレクタ３４の３つの選択信号ＳＬ１、ＳＬ２、ＳＬ３として供給される。

外部クロックＣＬＫは、３つのフリップフロップ３０、３１、３２の各クロック端子に接続される。また、遅延素子３３は、外部クロックＣＬＫを時間ＴＬだけ遅延させた遅延クロックＣＬＫｄを出力する。遅延クロックＣＬＫｄは、４つのゲート回路Ｇ０、Ｇ１、Ｇ２、Ｇ３に入力される。このうち、上部のゲート回路Ｇ０の出力は分周クロックＣＬＫ１（０相）として出力され、その下部の３つのゲート回路Ｇ１、Ｇ２、Ｇ３の各出力は分周クロックＣＬＫ２の１相、２相、３相（図４の波形Ｗｄ、Ｗｅ、Ｗｆ）の各信号として上述のセレクタ３４に入力される。セレクタ３４に入力される分周クロックＣＬＫ２に対応する各分周クロック（１相、２相、３相）のうち、選択信号ＳＬ１、ＳＬ２、ＳＬ３に基づいて選択された分周クロックが分周クロックＣＬＫ２として出力される。

ここで、図５のクロック生成回路１３の具体的な動作を説明する。まず、レイテンシ３が設定されている場合には、図５のレイテンシ情報ＬＤ＜３＞＜４＞のグループの経路が活性化され、フリップフロップ３１のリセット端子（Ｒ）がイネーブル（ハイ）となる。よって、フリップフロップ３１の出力がローに固定され、同時に後段のフリップフロップ３２の出力もローに固定される。その結果、フリップフロップ３０が２分周カウンタとして動作し、外部クロックＣＬＫ（図４）の２分周クロックがフリップフロップ３１でラッチされ、それがゲート回路Ｇ０を介して分周クロックＣＬＫ１（２分周／０相）として出力される。また、フリップフロップ３０を介して分周クロックＣＬＫ１から周期Ｔだけ遅れた２分周クロック（１相）が生成され、それがゲート回路Ｇ１及びセレクタ３４を経由して分周クロックＣＬＫ２（２分周／１相）として出力される。

一方、レイテンシ５、９、１３のいずれかが設定されている場合には、図５のレイテンシ情報ＬＤ＜５＞＜９＞＜１３＞のグループの経路が活性化され、３段のフリップフロップ３０、３１、３２は、いずれもリセット端子（Ｒ）がディスエーブル（ロー）となって４分周カウンタとして動作する。よって、各ゲート回路Ｇ０，Ｇ１、Ｇ２、Ｇ３には、周期Ｔずつ位相がずれた４分周クロックがそれぞれ入力される。よって、ゲート回路Ｇ０を介して分周クロックＣＬＫ１（４分周／０相）が出力されるとともに、レイテンシ情報ＬＤ＜５＞＜９＞＜１３＞のグループの経路を経由して選択信号ＳＬ１がセレクタ３４に供給されるので、ゲート回路Ｇ１及びセレクタ３４を介して分周クロックＣＬＫ２（４分周／１相）が出力される。この場合、クロック生成回路１３は、図３の表に対応して、レイテンシ５、９、１３の全てに対して同様に動作する。

次に、図６及び図７を用いて、図２のレイテンシカウンタ回路１２の動作について説明する。図６は、最小のレイテンシ３をカウントする場合の動作波形の例である。図６の最上部には、周期Ｔの外部クロックＣＬＫをサイクルＴ０〜Ｔ２０の範囲内で示している。図３の表を用いて説明したように、レイテンシ３のときの設定条件として、分周クロックＣＬＫ１（２分周／０相）、分周クロックＣＬＫ２（２分周／１相）、クロック制御信号ＳＣＬＫ＝Ｈ、選択信号ＳＳ＜２：０＞＝＜０＞を想定する。従って、クロック生成回路１３は、図４の波形Ｗａ（２分周／０相）を有する分周クロックＣＬＫ１と、図４の波形Ｗｂ（２分周／１相）を有する分周クロックＣＬＫ２とを生成する。

図６において、最初にサイクルＴ０で入力コマンド信号ＣＭＤｉｎが入力され、そのパルスが分周クロックＣＬＫ１の立ち上りエッジに同期して初段のフリップフロップ２０にラッチされる。よって、ノードＮａには、フリップフロップ２０により分周クロックＣＬＫ１の１周期分であるパルス幅２Ｔのパルスが出力される。また、ノードＮａから２段目のフリップフロップ２１を経由して、ノードＮａのパルスの立ち下がりと同時に立ち上るパルス幅２ＴのパルスがノードＮｂに出力される。さらに、ノードＮｃから、ノードＮｂのパルスがバッファ部２７を介して若干遅延して出力される。

一方、クロックセレクタ２６では、ハイに制御されるクロック制御信号ＳＣＬＫによって分周クロックＣＬＫ２が選択された状態になっている。よって、ノードＮｃのパルスは、分周クロックＣＬＫ２の立ち上りエッジに同期して３段目のフリップフロップ２２にラッチされる。よって、フリップフロップ２２は、サイクルＴ３で立ち上がる周期２Ｔのパルスを選択コマンド信号ＳＣ０として出力する。出力セレクタ２８及び出力回路２９により、選択クロックＣＬＫｓを若干遅延させた遅延選択クロックＤＣＬＫｓを用いて、選択信号ＳＳ＜０＞に基づきサイクルＴ３で立ち上がるパルス幅Ｔの出力コマンド信号ＣＭＤｏｕｔが出力される。このようにして、入力コマンド信号ＣＭＤｉｎに対し、レイテンシ３に相当する遅延時間が付与された出力コマンド信号ＣＭＤｏｕｔを得ることができる。

次に図７は、最大のレイテンシ１６をカウントする場合の動作波形の例である。図７において、外部クロックＣＬＫの表記は図６と共通である。図３の表を用いて説明したように、レイテンシ１６のときの設定条件として、分周クロックＣＬＫ１（４分周／０相）、クロック制御信号ＳＣＬＫ＝Ｌ、選択信号ＳＳ＜２：０＞＝＜２＞を想定する。従って、クロック生成回路１３は、図４の波形Ｗｃ（４分周／０相）を有する分周クロックＣＬＫ１を生成するとともに、分周クロックＣＬＫ２については未使用である。

図７において、入力コマンド信号ＣＭＤｉｎの波形は図６と同様であり、そのパルスが分周クロックＣＬＫ１の立ち上りエッジに同期して初段のフリップフロップ２０にラッチされる。よって、ノードＮａには、フリップフロップ２０により分周クロックＣＬＫ１の１周期分であるパルス幅４Ｔのパルスが出力される。そして、ノードＮａから２段目のフリップフロップ２１を経由して、ノードＮａのパルスの立ち下がりと同時に立ち上るパルス幅４ＴのパルスがノードＮｂに出力される。さらに、ノードＮｃから、ノードＮｂのパルスがバッファ部２７を介して若干遅延して出力される。

一方、クロックセレクタ２６では、ローに制御されるクロック制御信号ＳＣＬＫによって分周クロックＣＬＫ１が選択された状態になっている。よって、ノードＮｃのパルスは、分周クロックＣＬＫ１の立ち上りエッジに同期して３段目のフリップフロップ２２にラッチされる。また、フリップフロップ２４は、サイクルＴ１６で立ち上がる周期４Ｔのパルスを選択コマンド信号ＳＣ２として出力する。出力セレクタ２８及び出力回路２９により、選択クロックＣＬＫｓを若干遅延させた遅延選択クロックＤＣＬＫｓを用いて、選択信号ＳＳ＜２＞に基づきサイクルＴ１６で立ち上がるパルス幅Ｔの出力コマンド信号ＣＭＤｏｕｔを出力する。このようにして、入力コマンド信号ＣＭＤｉｎに対し、レイテンシ１６に相当する遅延時間が付与された出力コマンド信号ＣＭＤｏｕｔを得ることができる。

次に、図８及び図９を用いて、本実施形態のレイテンシカウンタ回路１２を用いる場合の効果について説明する。図８は、１４段階のレイテンシ３〜１６をカウントする場合において、レイテンシカウンタ回路１２の動作時に必要なクロックサイクル数の推移を説明する表である。また、図９は、図８の意味を説明するため、レイテンシ１１をカウントする際の図２のレイテンシカウンタ回路１２における伝送経路及びクロック供給経路を表す図である。ここで、本実施形態との対比のため、図８の表には、従来の構成例として特許文献１に開示されたレイテンシカウンタ回路を用いる場合のクロックサイクル数の推移を比較例として示している。

図８において、レイテンシ３〜１６の範囲内で、それぞれ図３の表の設定条件に従って分周クロックＣＬＫ１、ＣＬＫ２の供給経路と入力コマンド信号ＣＭＤｉｎの伝送経路が設定されることを前提とする。この場合、入力コマンド信号ＣＭＤｉｎの伝送経路に含まれるフリップフロップ２０〜２４の各クロックサイクル数（遅延時間）の合計が出力コマンド信号ＣＭＤｏｕｔに付与されるレイテンシに一致する。例えば、図８のレイテンシ１１の場合の動作について、図９を参照しながら説明する。図９は、図２のレイテンシカウンタ回路１２の構成に対し、入力コマンドＣＭＤｉｎの伝送経路（実線）及び分周クロックＣＬＫ２の供給経路（点線）を示すとともに、伝送経路中のクロックサイクル数の推移を付記したものである。

図３に示すように、レイテンシ１１のときは分周クロックＣＬＫ１が４分周／０相に設定され、分周クロックＣＬＫ２が４分周／３相に設定される。よって、図９において、入力コマンド信号ＣＭＤｉｎは、分周クロックＣＬＫ１に同期して初段のフリップフロップ２０でラッチされた後、その４サイクル後に２段目のフリップフロップ２１でラッチされる。さらに、それ以降のフリップフロップ２２、２３、２４には分周クロックＣＬＫ１に対し３サイクル（３相）ずれた分周クロックＣＬＫ２が供給されるので、３サイクル後（計７サイクル）に３段目のフリップフロップ２２でラッチされた後、その４サイクル後（計１１サイクル）に４段目のフリップフロップ２３でラッチされる。レイテンシ１１では選択信号ＳＳ＜１＞が設定されるため（図３）、入力コマンド信号ＣＭＤｉｎを１１サイクルだけ遅延させた選択コマンド信号ＳＣ１が出力セレクタ２８及び出力回路２９を介して出力コマンド信号ＣＭＤｏｕｔとして出力される。

図８に戻って、レイテンシ３〜１６の範囲内で、上記と同様のクロックサイクル数の加算式中の要素の個数に１を加えた値は、レイテンシカウンタ回路１２の伝送経路中に必要なフリップフロップの台数を意味している。例えば、レイテンシ１１の場合は、上述したように４台のフリップフロップ２０〜２３が用いられる。図８からわかるように、レイテンシ３〜１６に対応するフリップフロップの台数は最大でも５台である。これに対し、図９の比較例(特許文献１の構成)によれば、レイテンシ３〜１４（レイテンシ１５、１６は未対応）の範囲内で、伝送経路中に必要なフリップフロップの台数は本実施形態と比べると明らかに多いことがわかる。このように、本実施形態のレイテンシカウンタ回路１２を採用することにより、動作に必要なフリップフロップの台数を大幅に削減可能となるとともに、これに伴い動作時の消費電流を低減することができる。

以上、本実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、カウントされるレイテンシの範囲やフリップフロップの接続数については、必要に応じて適宜に変更することができる。また、本発明の適用対象には、例えば、ＤＤＲ３−ＤＲＡＭ等のＤＲＡＭに加えて、レイテンシをカウントする必要がある多様な規格の半導体装置が含まれる。さらに、本発明を適用可能な半導体装置には、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等が含まれる。本発明の半導体装置によって実現される機能は、上記実施形態において添付図面を参照して説明した構成及び動作に限定されることなく、多様な構成及び動作により同様の機能を実現することができる。

１０…メモリアレイ
１１…制御回路
１２…レイテンシカウンタ回路
１３…クロック生成回路
１４…コマンドデコーダ
１５…モードレジスタ
２０〜２４、３０〜３２…フリップフロップ
２５…レイテンシデコーダ
２６…クロックセレクタ
２７…バッファ部
２８…出力セレクタ
２９…出力回路
３３…遅延素子
３４…セレクタ
ＣＬＫ…外部クロック
ＣＬＫ１、ＣＬＫ２…分周クロック
ＣＬＫｄ…遅延クロック
ＣＬＫｓ…選択クロック
ＣＭＤｉｎ…入力コマンド信号
ＣＭＤｏｕｔ…出力コマンド信号
ＤＣＬＫｓ…遅延選択クロック
Ｇ０〜Ｇ３…ゲート回路
ＬＤ＜１６：３＞…レイテンシ情報
Ｎａ、Ｎｂ、Ｎｃ…ノード
ＳＬ０、ＳＬ１、ＳＬ２…選択コマンド信号
ＳＣＬＫ…クロック制御信号
ＳＬ１、ＳＬ２、ＳＬ３…選択信号
ＳＳ＜２：０＞…選択信号

Claims (17)

1. 設定情報に基づいて、第１の分周数で入力クロックを分周することによって第１の位相を有する第１の分周クロックを生成するとともに、第２の分周数で前記入力クロックを分周することによって第２の位相を有する第２の分周クロックを生成するクロック生成回路と、
   入力信号を順次シフトし前記設定情報に基づき遅延された出力信号を出力する複数段のシフトレジスタを含むカウンタ回路と、を備え、
   前記カウンタ回路は、前記設定情報に基づいて、前記シフトレジスタの各段に対し前記第１及び第２の分周クロックのいずれかを選択的に供給して前記各段の動作タイミングを個別に制御するとともに、前記シフトレジスタの各段の出力信号のいずれかを選択的に取り出して前記出力信号として出力する、ことを特徴とする半導体装置。
2. 前記第１及び第２の分周クロックは、前記設定情報が１又はそれ以上の所定内容を示している場合、前記分周数が互いに同一であるとともに、前記位相が互いに異なることを特徴とする請求項１に記載の半導体装置。
3. 前記クロック生成回路で使用される複数の分周数は、２分周及び４分周を含み、前記設定情報に基づき遅延が小さい範囲内では前記第１及び第２の分周クロックのそれぞれが２分周クロックであり、前記設定情報に基づき遅延が大きい範囲内では前記第１及び第２の分周クロックのそれぞれが４分周クロックであることを特徴とする請求項２に記載の半導体装置。
4. 前記入力クロックの位相を基準として、前記２分周クロックは互いに１８０度位相が異なる２つの位相のいずれかを有し、前記４分周クロックは９０度ずつ位相がずれた４つの位相のいずれかを有する、ことを特徴とする請求項３に記載の半導体装置。
5. 前記第１の分周クロックの前記位相は前記入力クロックと同一の位相であり、前記第２の分周クロックの前記位相は前記入力クロックと異なる位相であることを特徴とする請求項３又は４に記載の半導体装置。
6. 前記カウンタ回路は、
   クロック制御信号に基づいて前記シフトレジスタのうち所定段のクロック端子に前記第１及び第２の分周クロックのいずれかを選択的に供給するクロックセレクタと、
   選択信号に基づいて前記シフトレジスタのうち所定段の出力端子から出力される信号を選択し、該信号は前記出力信号として出力される、出力セレクタと、を含み、
   前記クロック制御信号及び前記選択信号の状態は、前記設定情報に基づいて定められることを特徴とする請求項１から５のいずれかに記載の半導体装置。
7. 前記カウンタ回路は、前記設定情報をデコードすることにより、前記クロック制御信号を生成して前記クロックセレクタに供給するとともに、前記選択信号を生成して前記出力セレクタに供給するデコーダをさらに含むことを特徴とする請求項６に記載の半導体装置。
8. 前記カウンタ回路に含まれる前記シフトレジスタは、複数個のフリップフロップを縦続接続して構成されることを特徴とする請求項１から７のいずれかに記載の半導体装置。
9. 各々の前記フリップフロップは、前記第１又は第２の分周クロックの立ち上りエッジに同期して前記入力信号をラッチすることを特徴とする請求項８に記載の半導体装置。
10. 前記複数のフリップフロップにおいて、初段からＮ段目までのフリップフロップの各クロック端子には前記第１の分周クロックが供給され、Ｎ＋１段目から最終段までのフリップフロップの各クロック端子には前記第１又は前記第２の分周クロックが選択的に供給される、ことを特徴とする請求項９に記載の半導体装置。
11. 前記Ｎ＋１段目から最終段までのフリップフロップの各出力端子から前記出力信号が選択的に取り出されることを特徴とする請求項１０に記載の半導体装置。
12. 前記入力信号はコマンド信号であることを特徴とする請求項１から１１のいずれかに記載の半導体装置。
13. 前記出力信号は、前記設定情報に基づいて、前記入力信号としてのコマンド信号を所定の時間だけ遅延させることによって得られる信号であることを特徴とする請求項１から１２のいずれかに記載の半導体装置。
14. 前記出力信号はメモリセルアレイの周辺回路にコマンド信号として供給されることを特徴とする請求項１から１３のいずれかに記載の半導体装置。
15. 設定情報に基づいて第１及び第２制御信号を生成するデコーダと、
    前記第１制御信号に基づいて複数のクロック信号からあるクロック信号を選択する第１選択回路と、
    データ入力ノードと、第１データ信号を出力するデータ出力ノードと、前記選択されたクロック信号を受けるクロック入力ノードと、を含む第１ラッチ回路と、
    前記第１ラッチ回路の前記出力ノードに繋がれたデータ入力ノードと、第２データ信号を出力するデータ出力ノードと、前記選択されたクロック信号を受けるクロック入力ノードと、を含む第２ラッチ回路と、
    前記第２制御信号に基づいて前記第１および第２データ信号を含む複数の出力データ信号からある出力データ信号を選択する第２選択回路と、を備えることを特徴とする半導体装置。
16. 前記複数のクロック信号のそれぞれは独立した位相を有することを特徴とする請求項１５に記載の半導体装置。
17. データ入力ノードと、前記第１ラッチ回路の前記データ入力ノードに繋がれたデータ出力ノードと、前記複数のクロック信号のうちのひとつを受けるクロック入力ノードと、を含む第３ラッチ回路をさらに備えることを特徴とする請求項１５または１６に記載の半導体装置。