JP2013149310A5 - - Google Patents

Description

本発明の半導体装置は、設定情報に基づいて、第１の分周数で入力クロックを分周することによって第１の位相を有する第１の分周クロックを生成するとともに、第２の分周数で前記入力クロックを分周することによって第２の位相を有する第２の分周クロックを生成するクロック生成回路と、入力信号を順次シフトし前記設定情報に基づき遅延された出力信号を出力する複数段のシフトレジスタを含むカウンタ回路とを備え、前記カウンタ回路は、前記設定情報に基づいて、前記シフトレジスタの各段に対し前記第１及び第２の分周クロックのいずれかを選択的に供給して前記各段の動作タイミングを個別に制御するとともに、前記シフトレジスタの各段の出力信号のいずれかを選択的に取り出して前記出力信号として出力することを特徴としている。

Claims (17)

1. 設定情報に基づいて、第１の分周数で入力クロックを分周することによって第１の位相を有する第１の分周クロックを生成するとともに、第２の分周数で前記入力クロックを分周することによって第２の位相を有する第２の分周クロックを生成するクロック生成回路と、
   入力信号を順次シフトし前記設定情報に基づき遅延された出力信号を出力する複数段のシフトレジスタを含むカウンタ回路と、を備え、
   前記カウンタ回路は、前記設定情報に基づいて、前記シフトレジスタの各段に対し前記第１及び第２の分周クロックのいずれかを選択的に供給して前記各段の動作タイミングを個別に制御するとともに、前記シフトレジスタの各段の出力信号のいずれかを選択的に取り出して前記出力信号として出力する、ことを特徴とする半導体装置。
2. 前記第１及び第２の分周クロックは、前記設定情報のあるピースに対し、前記分周数が互いに同一であるとともに、前記位相が互いに異なることを特徴とする請求項１に記載の半導体装置。
3. 前記クロック生成回路で使用される複数の分周数は、２分周及び４分周を含み、前記設定情報に基づき遅延が小さい範囲内では前記第１及び第２の分周クロックのそれぞれが２分周クロックであり、前記設定情報に基づき遅延が大きい範囲内では前記第１及び第２の分周クロックのそれぞれが４分周クロックであることを特徴とする請求項２に記載の半導体装置。
4. 前記入力クロックの位相を基準として、前記２分周クロックは互いに１８０度位相が異なる２つの位相のいずれかを有し、前記４分周クロックは９０度ずつ位相がずれた４つの位相のいずれかを有する、ことを特徴とする請求項３に記載の半導体装置。
5. 前記第１の分周クロックの前記位相は前記入力クロックと同一の位相であり、前記第２の分周クロックの前記位相は前記入力クロックと異なる位相であることを特徴とする請求項３又は４に記載の半導体装置。
6. 前記カウンタ回路は、
   クロック制御信号に基づいて前記シフトレジスタのうち所定段のクロック端子に前記第１及び第２の分周クロックのいずれかを選択的に供給するクロックセレクタと、
   選択信号に基づいて前記シフトレジスタのうち所定段の出力端子から出力される信号を選択し、該信号は前記出力信号として出力される、出力セレクタと、を含むことを特徴とする請求項１から５のいずれかに記載の半導体装置。
7. 前記カウンタ回路は、前記クロック制御信号を生成して前記クロックセレクタに供給するとともに、前記選択信号を生成して前記出力セレクタに供給するデコーダをさらに含むことを特徴とする請求項６に記載の半導体装置。
8. 前記カウンタ回路に含まれる前記シフトレジスタは、複数個のフリップフロップを縦続接続して構成されることを特徴とする請求項１から７のいずれかに記載の半導体装置。
9. 各々の前記フリップフロップは、前記第１又は第２の分周クロックの立ち上りエッジに同期して前記入力信号をラッチすることを特徴とする請求項８に記載の半導体装置。
10. 前記複数のフリップフロップにおいて、初段からＮ段目までのフリップフロップの各クロック端子には前記第１の分周クロックが供給され、Ｎ＋１段目から最終段までのフリップフロップの各クロック端子には前記第１又は前記第２の分周クロックが選択的に供給される、ことを特徴とする請求項９に記載の半導体装置。
11. 前記Ｎ＋１段目から最終段までのフリップフロップの各出力端子から前記出力信号が選択的に取り出されることを特徴とする請求項１０に記載の半導体装置。
12. 前記入力信号はコマンド信号であることを特徴とする請求項１から１１のいずれかに記載の半導体装置。
13. 前記出力信号は、前記設定情報に基づいて、前記入力信号としてのコマンド信号を所定の時間だけ遅延させることによって得られる信号であることを特徴とする請求項１から１２のいずれかに記載の半導体装置。
14. 前記出力信号はメモリセルアレイの周辺回路にコマンド信号として供給されることを特徴とする請求項１から１３のいずれかに記載の半導体装置。
15. 第１制御信号に基づいて複数のクロック信号からあるクロック信号を選択する第１選択回路と、
    データ入力ノードと、第１データ信号を出力するデータ出力ノードと、前記選択されたクロック信号を受けるクロック入力ノードと、を含む第１ラッチ回路と、
    前記第１ラッチ回路の前記出力ノードに繋がれたデータ入力ノードと、第２データ信号を出力するデータ出力ノードと、前記選択されたクロック信号を受けるクロック入力ノードと、を含む第２ラッチ回路と、
    第２制御信号に基づいて前記第１および第２データ信号を含む複数の出力データ信号からある出力データ信号を選択する第２選択回路と、を備えることを特徴とする半導体装置。
16. 前記複数のクロック信号のそれぞれは独立した位相を有することを特徴とする請求項１５に記載の半導体装置。
17. データ入力ノードと、前記第１ラッチ回路の前記データ入力ノードに繋がれたデータ出力ノードと、前記複数のクロック信号のうちのひとつを受けるクロック入力ノードと、を含む第３ラッチ回路をさらに備えることを特徴とする請求項１５または１６に記載の半導体装置。