JP2017507323A5

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Publication number: JP2017507323A5
Application number: JP2016544161A
Authority: JP
Filing date: 2014-12-31
Publication date: 2018-02-15
Anticipated expiration: 2034-12-31

Claims

回路であって、
スキャンクロックにより駆動され、１以上の整数であるＭ個のスキャン出力を生成するように構成されるスキャン圧縮アーキテクチャと、
１以上の整数であるｋ個の位相シフトされたスキャンクロックを生成するために前記スキャンクロックをｋで分周するように構成されるクロック分周器と、
前記スキャン圧縮アーキテクチャに結合され、前記Ｍ個のスキャン出力と前記ｋ個の位相シフトされたスキャンクロックとに応答してｋＭ個のスロースキャン出力を生成するように構成されるパッキングロジックと、
を含み、
前記パッキングロジックが、
Ｍ個のパッキング要素であって、前記Ｍ個のパッキング要素の各パッキング要素が、前記Ｍ個のスキャン出力の或るスキャン出力を受信するように構成される、前記Ｍ個のパッキング要素と、
各パッキング要素におけるｋ個のフリップフロップであって、或るパッキング要素における前記ｋ個のフリップフロップの各フリップフロップが、前記スキャン出力と前記ｋ個の位相シフトされたスキャンクロックに応答して前記ｋＭ個のスロースキャン出力の或るスロースキャン出力を生成するように、各フリップフロップが、前記Ｍ個のスキャン出力の或るスキャン出力を受信し、前記ｋ個の位相シフトされたスキャンクロックの或る位相シフトされたスキャンクロックを受信するように構成される、前記各パッキング要素におけるｋ個のフリップフロップと、
を含む、回路。
請求項１に記載の回路であって、
各パッキング要素が、前記スキャン出力と前記ｋ個の位相シフトされたスキャンクロックとに応答してｋ個のスロースキャン出力を生成する、回路。
請求項１に記載の回路であって、
前記スキャン圧縮アーキテクチャが、
１以上の整数であるＮ個のデータ入力を受信し、Ｎ個のスキャン入力を生成するように構成される第１の複数の入力／出力（ＩＯ）回路と、
前記第１の複数のＩＯ回路に結合され、前記Ｎ個のスキャン入力を受信するように構成される伸長器と、
前記伸長器に結合され、前記Ｍ個のスキャン出力を生成するように構成される圧縮器と、
前記伸長器と前記圧縮器との間に結合される複数のスキャンチェーンであって、前記複数のスキャンチェーンの各スキャンチェーンが複数のスキャンセルを含む、前記複数のスキャンチェーンと、
を更に含む、回路。
請求項１に記載の回路であって、
前記パッキングロジックに結合され、前記ｋＭ個のスロースキャン出力に応答してｋＭ個のデータ出力を生成するように構成される第２の複数のＩＯ回路を更に含む、回路。
請求項１に記載の回路であって、
前記複数のスキャンチェーンが前記スキャンクロックにより駆動される、回路。
請求項１に記載の回路であって、
前記伸長器が、前記Ｎ個のスキャン入力に応答して複数のコアスキャン入力を生成するように構成される、回路。
請求項１に記載の回路であって、
前記複数のスキャンチェーンが、前記複数のコアスキャン入力を受信するように構成され、
前記複数のスキャンセルの各スキャンセルが、前記スキャンクロックの周波数で前記複数のコアスキャン入力の或るコアスキャン入力をシフトするように構成される、回路。
請求項１に記載の回路であって、
前記複数のスキャンチェーンが、前記複数のコアスキャン入力に応答して複数のコアスキャン出力を生成するように構成される、回路。
請求項１に記載の回路であって、
前記圧縮器が、前記複数のコアスキャン出力に応答して前記Ｍ個のスキャン出力を生成するように構成される、回路。
集積回路をテストする方法であって、
１以上の整数であるＮ個のデータ入力から１以上の整数であるＭ個のスキャン出力を生成することであって、前記Ｎ個のデータ入力が前記集積回路の各テストサイクルにおいて生成されるビットのセットである、前記Ｍ個のスキャン出力を生成することと、
スキャンクロックから１以上の整数であるｋ個の位相シフトされたスキャンクロックを生成することと、
前記Ｍ個のスキャン出力からｋＭ個のスロースキャン出力を生成するようにパッキングロジックを構成することであって、前記パッキングロジックがＭ個のパッキング要素を含む、前記パッキングロジックを構成することと、
前記Ｍ個のスキャン出力の或るスキャン出力と前記ｋ個の位相シフトされたスキャンクロックとに応答してｋ個のスロースキャン出力を生成するように前記Ｍ個のパッキング要素の各パッキング要素を構成することと、
を含み、
前記ｋＭ個のスロースキャン出力が前記テストの出力である、方法。
請求項１０に記載の方法であって、
前記Ｎ個のデータ入力からＭ個のスキャン出力を生成することが、
前記Ｎ個のデータ入力に応答してＮ個のスキャン入力を生成することと、
前記Ｎ個のスキャン入力に応答して複数のコアスキャン入力を生成することと、
前記複数のコアスキャン入力に応答して複数のコアスキャン出力を生成することと、
前記複数のコアスキャン出力に応答して前記Ｍ個のスキャン出力を生成することと、
を含む、方法。
請求項１０に記載の方法であって、
各パッキング要素がｋ個のフリップフロップを含む、方法。
請求項１０に記載の方法であって、
前記パッキング要素において受信された前記スキャン出力と前記ｋ個の位相シフトされたスキャンクロックの或る位相シフトされたスキャンクロックとに応答してスロースキャン出力を生成するように、パッキング要素における前記ｋ個のフリップフロップの各フリップフロップを構成することを更に含む、方法。
請求項１０に記載の方法であって、
前記複数のコアスキャン入力に応答して複数のコアスキャン出力を生成するように複数のスキャンチェーンを構成することを更に含み、
前記複数のスキャンチェーンの各スキャンチェーンが複数のスキャンセルを含む、方法。
請求項１０に記載の方法であって、
前記複数のスキャンセルの各スキャンセルが、前記スキャンクロックの周波数で前記複数のコアスキャン入力の或るコアスキャン入力をシフトするように構成される、方法。
請求項１０に記載の方法であって、
前記ｋＭ個のスロースキャン出力に応答してｋＭ個のデータ出力を生成することを更に含む、方法。
コンピューティングデバイスであって、
処理ユニットと、
前記処理ユニットに結合される複数の論理回路と、
前記複数の論理回路の少なくとも１つの論理回路に結合されるテスト回路と、
を含み、
前記テスト回路が、
スキャンクロックにより駆動され、１以上の整数であるＭ個のスキャン出力を生成するように構成されるスキャン圧縮アーキテクチャと、
１以上の整数であるｋ個の位相シフトされたスキャンクロックを生成するために前記スキャンクロックをｋで分周するように構成されるクロック分周器と、
前記スキャン圧縮アーキテクチャに結合され、前記Ｍ個のスキャン出力と前記ｋ個の位相シフトされたスキャンクロックとに応答してｋＭ個のスロースキャン出力を生成するように構成されるパッキングロジックと、
を含み、
前記パッキングロジックが、
Ｍ個のパッキング要素であって、前記Ｍ個のパッキング要素の各パッキング要素が、前記Ｍ個のスキャン出力の或るスキャン出力を受信するように構成される、前記Ｍ個のパッキング要素と、
各パッキング要素におけるｋ個のフリップフロップであって、或るパッキング要素における前記ｋ個のフリップフロップの各フリップフロップが、前記スキャン出力と前記位相シフトされたスキャンクロックとに応答して前記ｋＭ個のスロースキャン出力の或るスロースキャン出力を生成するように、各フリップフロップが、前記Ｍ個のスキャン出力の或るスキャン出力を受信し、前記ｋ個の位相シフトされたスキャンクロックの或る位相シフトされたスキャンクロックを受信するように構成される、前記各パッキング要素におけるｋ個のフリップフロップと、
を含む、コンピューティングデバイス。
請求項１７に記載のコンピューティングデバイスであって、
前記スキャン圧縮アーキテクチャが、
整数であるＮ個のデータ入力を受信し、Ｎ個のスキャン入力を生成するように構成される第１の複数の入力／出力（ＩＯ）回路と、
前記第１の複数のＩＯ回路に結合され、前記Ｎ個のスキャン入力を受信するように構成される伸長器と、
前記伸長器に結合され、前記Ｍ個のスキャン出力を生成するように構成される圧縮器と、
前記伸長器と前記圧縮器との間に結合される複数のスキャンチェーンであって、前記複数のスキャンチェーンの各スキャンチェーンが複数のスキャンセルを含む、前記複数のスキャンチェーンと、
を更に含む、コンピューティングデバイス。
請求項１７に記載のコンピューティングデバイスであって、
前記パッキングロジックに結合され、前記ｋＭ個のスロースキャン出力に応答してｋＭ個のデータ出力を生成するように構成される第２の複数のＩＯ回路を更に含む、コンピューティングデバイス。
請求項１７に記載のコンピューティングデバイスであって、
前記複数のスキャンチェーンが、前記複数のコアスキャン入力を受信するように構成され、
前記複数のスキャンセルの各スキャンセルが、前記スキャンクロックの周波数で前記複数のコアスキャン入力の或るコアスキャン入力をシフトするように構成される、コンピューティングデバイス。