JP6379032B2 - 乱数生成装置及び乱数生成方法 - Google Patents
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図1は、本発明の実施の形態1に係る乱数生成装置1の構成を示す図である。図1に示すように乱数生成装置1は、発振回路2と、発振回路2の後段に接続されたサンプリング回路3とを備えて構成されている。
図4は、本発明の実施の形態2に係る乱数生成装置1の構成を示す図である。図4の接続関係で示すように、乱数生成装置1は、発振回路2、サンプリング回路3、及び設定回路7を備えて構成されている。設定回路7は、サンプリング回路3によって生成された真性乱数S4に基づいて選択信号S5を生成する。設定回路7は、サンプリング回路3から乱数S4が出力される毎に選択信号S5を出力する。
図6は、本発明の実施の形態3に係る乱数生成装置1の構成を示す図である。図6に示すように乱数生成装置1は、発振回路2と、発振回路2の後段に接続されたサンプリング回路3とを備えて構成されている。
図8は、本発明の実施の形態4に係る乱数生成装置1の構成を示す図である。図8に示すように乱数生成装置1は、発振回路2と、発振回路2の後段に接続されたサンプリング回路3とを備えて構成されている。
図10は、第1の変形例に係る乱数生成装置1の構成を示す図である。本変形例に係る乱数生成装置1は、上記実施の形態1(図1)と上記実施の形態3(図6)とを組み合わせて適用したものである。選択信号S2によって発振回路2の発振周波数が可変に設定され、選択信号S6によって出力値S3の有効バス幅が可変に設定される。
2 発振回路
3 サンプリング回路
6,7,81〜88 セレクタ
Claims (6)
- 二値論理の「0」と「1」とが交互に繰り返される出力値を出力する発振回路と、
前記発振回路の出力値に基づいて、各ビットにおいて二値論理の「0」と「1」とが交互に繰り返されるNビット(Nは1以上)のバス幅を有する出力値を生成して出力する第1の設定部と、
前記第1の設定部の出力値を所定のサンプリングクロックに基づいてサンプリングすることにより、乱数を生成する乱数生成回路と、
を備え、
前記第1の設定部は、外部入力された選択信号に基づいて、前記第1の設定部の出力値の有効バス幅を可変に設定する、乱数生成装置。 - 前記発振回路は、直列に接続された複数奇数個の論理ゲートを含み、
前記第1の設定部は、複数の入力端子を有するセレクタを含み、
前記セレクタの各々の前記入力端子には、全ての前記論理ゲートのうち異なる数の前記論理ゲートの出力値が入力される、請求項1に記載の乱数生成装置。 - 二値論理の「0」と「1」とが交互に繰り返される出力値を出力する発振回路と、
前記発振回路の出力値に基づいて、各ビットにおいて二値論理の「0」と「1」とが交互に繰り返される複数Nビットのバス幅を有する出力値を生成して出力する第1の設定部と、
前記第1の設定部の出力値を所定のサンプリングクロックに基づいてサンプリングすることにより、乱数を生成する乱数生成回路と、
を備え、
前記第1の設定部は、外部入力された選択信号に基づいて、Nビットの出力値の各ビットにおいて前記発振回路からの出力ビット位置を可変に設定する、乱数生成装置。 - 前記発振回路は、直列に接続された複数奇数個の論理ゲートを含み、
前記第1の設定部は、Nビットの出力値の各ビットに対応して、複数の入力端子を有するセレクタを含み、
前記セレクタの各々の前記入力端子には、全ての前記論理ゲートのうちN個の前記論理ゲートの出力値が入力される、請求項3に記載の乱数生成装置。 - 前記発振回路の発振周波数を可変に設定する第2の設定部をさらに備える、請求項1〜4のいずれか一つに記載の乱数生成装置。
- (A)二値論理の「0」と「1」とが交互に繰り返される出力値を生成するステップと、
(B)前記ステップ(A)で生成された出力値に基づいて、各ビットにおいて二値論理の「0」と「1」とが交互に繰り返されるNビット(Nは1以上)のバス幅を有する出力値を生成するステップと、
(C)前記ステップ(B)で生成された出力値を所定のサンプリングクロックに基づいてサンプリングすることにより、乱数を生成するステップと、
(D)外部入力された選択信号に基づいて、前記ステップ(B)で生成される出力値の有効バス幅を可変に設定するステップと、
を備える、乱数生成方法。
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