JP5092475B2 - 遅延信号発生回路 - Google Patents

Description

本発明は、基準クロックの整数倍の遅延信号を連続発生することができる遅延信号発生回路に関し、特に半導体試験装置や任意信号発生装置に用いるタイミング発生器に用いて好適な遅延信号発生回路に関するものである。

図４に基準クロックの整数倍の遅延信号を発生することができるタイミング発生器の構成を示す。図４において、カウンタ１０ａ〜１０ｎのデータ端子ｄａｔａにはｋビットの幅を有する遅延データが入力され、クロック端子には基準クロックが入力される。また、そのロード端子ｌｏａｄには、インターリーブ制御部１１からロード信号が入力される。通常、ｋの値は２０〜３０、カウンタ１０ａ〜１０ｎの個数（＝インターリーブ制御部１１の出力数）Ｎは４〜５が用いられる。

インターリーブ制御部１１には遅延トリガ信号と基準クロックが入力され、ｌｄａ〜ｌｄｎのＮ個のロード信号を出力する。ｌｄａ〜ｌｄｎはこの順で順番に高レベルになる信号である。インターリーブ制御部１１は基準クロックの立下りのタイミングで遅延トリガ信号を参照し、この遅延トリガ信号が高レベル（有効）であると対応するロード信号を、基準クロックの１周期間高レベル（有効）にする。この動作はＮ個の基準クロックで一巡する。

ロード信号を受けたカウンタ１０ａ〜１０ｎは、そのときの遅延データを取り込み、基準クロックのタイミングでダウンカウントを開始する。そして、カウント値が１の次のサイクル、あるいは遅延データが０の場合はロード信号が高レベルになった次のサイクルで、基準クロックの１周期間出力ｅｎｄを高レベル（有効）にする。カウンタ１０ａ〜１０ｎの出力ｅｎｄはＯＲゲート１２に入力される。ＯＲゲート１２はこれらの入力の論理和を出力する。遅延データは、インターリーブ制御部１１の出力が高レベルになってから遅延信号が出力されるまでの、基準クロックの周期を単位とした時間を表す。

次に、図５タイミングチャートに基づいてこのタイミング発生器の動作を説明する。同図（Ａ）は基準クロック、（Ｂ）は遅延データ、（Ｃ）は遅延トリガ信号である。遅延データは最初４で、時刻ｔ１で５に変化し、この値を維持する。遅延トリガ信号は最初高レベルであり、時刻ｔ３で低レベルに変化する。

（Ｄ）、（Ｆ）、（Ｈ）はインターリーブ制御部１１が出力する１〜３番目のロード信号ｌｄａ〜ｌｄｃであり、それぞれカウンタ１０ａ、１０ｂ、１０ｃ（図示せず）に入力される。遅延トリガ信号が最初から時刻ｔ３まで高レベルなので、ｌｄａは最初からｔ１まで、ｌｄｂはｔ１からｔ２まで、ｌｄｃはｔ２からｔ３まで高レベルになる。ｌｄｄ（図示せず）以降は高レベルになることはない。

（Ｅ）、（Ｇ）、（Ｉ）はそれぞれカウンタ１０ａ、カウンタ１０ｂ、カウンタ１０ｃのカウント値である。カウンタ１０ａはロード信号ｌｄａが高レベル間の基準クロックの立ち上がりで遅延データの４を取り込み、基準クロックの立ち上がりに同期してダウンカウントする。同様に、カウンタ１０ｂ、カウンタ１０ｃはそれぞれロード信号ｌｄｂ、ロード信号ｌｄｃが高レベル間の基準クロックの立ち上がりで遅延データの５を取り込み、基準クロックの立ち上がりに同期してダウンカウントする。

（Ｊ）〜（Ｌ）はそれぞれカウンタ１０ａ〜１０ｃの出力である。時刻ｔ４でカウンタ１０ａのカウント値は１から０に変化するので、（Ｊ）に示すようにその出力は時刻ｔ４から１基準クロック周期の間高レベルになる。同様に、カウンタ１０ｂ、１０ｃのカウント値はそれぞれ時刻ｔ５、ｔ６で１から０に変化するので、時刻ｔ５、ｔ６から１基準クロック周期間高レベルになる。ＯＲゲート１２によって信号（Ｊ）〜（Ｌ）の論理和が取られ、（Ｍ）の遅延信号が得られる。

このタイミング発生器では、カウンタ１０ａ〜１０ｎの個数をＮとすると、インターリーブ制御部１１の出力の周期は、基準クロックの周期を単位としてＮで一巡する。遅延データ≦Ｎであればカウンタ１０ａ〜１０ｎのカウント値はＮ時間（基準クロックの周期単位）内に必ず０になるので、遅延トリガ信号を連続して与えることができる。すなわち、遅延トリガ信号を常時高レベル維持することができる。しかし、遅延データ＞Ｎであると、カウンタ１０ａ〜１０ｎは時間Ｎ内に０にならないので、遅延トリガ信号をＮ時間以上与える（高レベルを維持する）ことはできないという制約がある。

特許文献１には、半導体試験装置に用いるタイミング発生器の発明が記載されている。この発明は、カウンタの代わりにレジスタを多用することによって、回路規模の縮小を図るようにしたものである。以下、図６、図７を用いてこの発明を説明する。図６はタイミング発生器の構成図である。図６において、カウンタ２０はｋビットのカウンタであり、基準クロックでインクリメントされる。このカウンタ２０のカウント値と遅延データは加算器２１で加算される。２２ａ、２２ｂ・・・・２２ｎはレジスタであり、縦接続されている。すなわち、加算器２１の出力はレジスタ２２ａに入力され、このレジスタ２２ａの出力はレジスタ２２ｂに入力される。以下同様にして、レジスタ２２ｎ−１の出力はレジスタ２２ｎに入力される。

ＡＮＤゲート２３には遅延トリガ信号および基準クロックが入力され、その出力はレジスタ２２ａ〜２２ｎのクロック端子に入力される。このため、遅延トリガ信号が高レベルのときは、基準クロックのタイミングで加算器２１の出力はレジスタ２２ａ〜２２ｎをシフトする。

２４ａ〜２４ｎはｋビットのＥＸＮＯＲゲートであり、それぞれレジスタ２２ａ〜２２ｎの出力およびカウンタ２０の出力が入力される。ＥＸＮＯＲゲート２４ａ〜２４ｎは入力された２つの値が一致しているかを調べ、一致しているとその出力を高レベルにする。このＥＸＮＯＲゲート２４ａ〜２４ｎの出力はＯＲゲート２５に入力される。ＯＲゲート２５はこれらの入力の論理和を遅延信号として出力する。

次に、図７タイミングチャートを用いて、このタイミング発生器の動作を説明する。図７において、（Ａ）〜（Ｃ）はそれぞれ基準クロック、遅延データ、遅延トリガ信号である。（Ｄ）はカウンタ２０の出力（カウント値）であり、基準クロックに同期してインクリメントされる。

（Ｅ）〜（Ｇ）はそれぞれレジスタ２２ａ、２２ｂ、２２ｃ（図示せず）の出力である。レジスタ２２ａ〜２２ｎは、遅延トリガ信号が高レベルの期間、加算器２１の出力をシフトするので、同じ時刻におけるレジスタ２２ａ〜２２ｎの出力は１つずれた値になる。遅延トリガ信号は時刻ｔ１０で低レベルになるので、時刻ｔ１０以降のレジスタ２２ａ〜２２ｃの出力はそれぞれ７、６、５に固定される。

（Ｈ）〜（Ｊ）はそれぞれＥＸＮＯＲゲート２４ａ、２４ｂ、２４ｃ（図示せず）の出力である。これらの出力は、カウンタ２０の出力とレジスタ２２ａ、２２ｂ、２２ｃの出力が一致したときに高レベルになるので、それぞれ時刻ｔ１３、ｔ１２、ｔ１１から１基準クロック周期間高レベルになる。（Ｋ）はＯＲゲート２５の出力であり、図５と同じ遅延信号が得られる。

このタイミング発生器はカウンタ２０のカウント値と、カウント値と遅延データを加算した値を比較するものであるので、レジスタ２２ａ〜２２ｎの個数をＮとし、遅延トリガ信号を基準クロックの周期単位で（Ｎ＋１）以上連続して与える（常時高レベルにする）と、これらの値が一致することはなくなる。従って、遅延トリガ信号を連続して与えるためには、遅延データ≦Ｎでなければならないという制約がある。
実開平７−２６７８７号公報

しかしながら、このようなタイミング発生器は、連続して遅延トリガ信号を与えるためには、遅延データがカウンタ１０ａ〜１０ｎ、またはレジスタ２２ａ〜２２ｎの数以下でなければならないという制約があった。ＮをＮ＋１にするためには、図４のタイミング発生器ならカウンタの数、図６のタイミング発生器ではレジスタとＥＸＮＯＲゲートの数を１つ増加しなければならない。これはｋ個の１ビットレジスタの増加に相当する。レジスタの個数を増加すると回路規模が大きくなり、ひいては検査のコストおよび回路の消費電力が増加してしまうという課題があった。

図６従来例ではカウンタの増加を抑えることで回路規模の縮小を図っているが、レジスタの増加を抑えることができないので、やはり回路規模が大きくなってしまうという課題があった。

従って本発明の目的は、図４のタイミング発生器をベースとして、より少ないレジスタの増加で、連続して遅延トリガ信号を与えることができる遅延データの範囲を増加させることができる遅延信号発生回路を提供することにある。

このような課題を解決するために、本発明のうち請求項１記載の発明は、
遅延データ、遅延トリガ信号、基準クロックが入力され、これらのデータおよび信号に基づいて最大Ｎ（Ｎ＞０）個の信号を発生させ、これらＮ個の信号を合成して遅延信号を生成する遅延信号発生回路において、
前記遅延データが入力され、この遅延データ以下であり、かつｍ（ｍ＞０）以下のデータを出力する第２の選択部と、
前記遅延データが入力され、（遅延データ−第２の選択部の出力）のデータを出力する第１の選択部と、
前記遅延トリガ信号および基準クロックが入力され、この遅延トリガ信号が有効な期間、基準クロックに同期した、最大Ｎ個のロード信号を順次出力するインターリーブ制御部と、
前記第１および第２の選択部の出力、前記基準クロック、および前記Ｎ個のロード信号の１つが入力され、
入力されたロード信号が有効な期間に前記第１の選択部の出力を取り込み、前記基準クロックに同期してダウンカウントすると共に、所定のタイミングで有効になる信号を出力するカウンタと、
前記ロード信号が有効な期間に前記第２の選択部の出力を取り込み、この取り込んだデータを保持するシフト制御レジスタと、
前記シフト制御レジスタの出力、前記カウンタの出力および前記基準クロックが入力され、前記シフト制御レジスタの出力によってそのシフト段数を変化させ、かつ前記カウンタの出力を基準クロックに同期してシフトする可変段数シフトレジスタと、
を具備した、Ｎ個の遅延信号生成部と、
前記Ｎ個の遅延信号生成部の出力が入力され、これらの出力の論理和を出力する第１のＯＲゲートと、
を具備したものである。レジスタの増加を抑えて、連続して遅延トリガ信号を与えることができる遅延データを（Ｎ＋ｍ）に拡大することができる。

請求項２記載の発明は、請求項１記載の発明において、
前記第１の選択部は入力される遅延データが１より大きいときは（遅延データ−ｍ）を、それ以外のときは０を出力し、前記第２の選択部は入力される遅延データが１より大きいときはｍを、それ以外のときは入力された遅延データを出力するようにしたものである。可変段数シフトレジスタの構成を簡単にできる。

請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
前記カウンタは、前記第１の選択部から取り込んだ値が１以上のときはカウント値が１になる次の基準クロックのサイクルで、取り込んだ値が０のときは取り込んだ次の基準クロックのサイクルで出力を有効にするようにしたものである。従来と同じカウンタを使用できる。

請求項４記載の発明は、請求項１乃至請求項３いずれかに記載の発明において、
前記可変段数シフトレジスタは、前記シフト制御レジスタの出力によって、シフト段数をｍ段から０段まで変化させるようにしたものである。従来と同じカウンタを使用できる。

請求項５記載の発明は、請求項１乃至請求項４いずれかに記載の発明において、
前記可変段数シフトレジスタは、
前記シフト制御レジスタの出力が入力され、この入力値によって１本の出力が有効になる（ｍ＋１）本の出力を有するエンコーダと、
前記カウンタの出力および前記エンコーダの最上位出力が入力される第１のＡＮＤゲートと、
基準クロックに同期してこの第１のＡＮＤゲートの出力を保持する第１のレジスタと、
前記カウンタの出力および前記エンコーダの出力が入力される第２のＡＮＤゲートと、この第２のＡＮＤゲートの出力および前段ブロック（初段ブロックでは前記第１のレジスタ）の出力が入力される第２のＯＲゲートと、前記基準クロックに同期して前記第２のＯＲゲートの出力を保持する第２のレジスタで構成され、この第２のレジスタの出力を出力とする（ｍ−１）個のブロックと、
前記カウンタの出力および前記エンコーダの最下位出力が入力される第３のＡＮＤゲートと、
この第３のＡＮＤゲートおよび前記ブロックのうち最終ブロック（ｍ＝１では前記第１のレジスタ）の出力が入力される第３のＯＲゲートと、
で構成するようにしたものである。可変段数シフトレジスタの構成を簡単にできる。

請求項６記載の発明は、請求項１乃至請求項５いずれかに記載の発明において、
前記シフト制御レジスタは、前記第１の選択部の出力が０でないか、または入力される前記インターリーブ制御部の出力が有効でないときに、前記第２の選択部の出力を１基準クロック遅延させるようにしたものである。カウンタにロードされるデータが連続してＮであっても、誤動作しない。

請求項７記載の発明は、請求項１乃至請求項６いずれかに記載の発明において、
前記ｍの値を１としたものである。連続して遅延トリガ信号を与えることができる遅延データを１拡大できる。

以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３、４、５、６、および７の発明によれば、遅延データ、遅延トリガ信号、基準クロックが入力され、これらのデータおよび信号に基づいて最大Ｎ（Ｎ＞０）個の信号を発生させ、これらＮ個の信号を合成して遅延信号を生成する遅延信号発生回路において、信号を発生させるカウンタの出力を、遅延データの値によってシフト段数が変化する可変段数シフトレジスタに入力し、この可変段数シフトレジスタでカウンタの出力をシフトさせるようにした。

連続して遅延トリガ信号を与えることができる遅延データの上限を増加させる場合に、図４の従来例に比べて大幅にレジスタの増加数を抑えることができるという効果がある。そのため、回路規模の増加が小さくなり、製造コスト、検査コストを低くすることができる。また、高周波で遅延信号を発生させることが容易になり、半導体試験装置の高速化に容易に対応することができるという効果もある。

以下本発明を、図面を用いて詳細に説明する。図１は本発明に係る遅延信号発生回路の一実施例を示す構成図である。なお、図４と同じ要素には同一符号を付し、説明を省略する。この実施例は、連続して与えることができる遅延データの上限を、図４従来例と比べて１増加させることができる。なお、遅延トリガ信号、インターリーブ制御部１１、カウンタ３１、エンコーダ３３ｄ出力は、高レベルで有効であるとする。

図１において、２０および２１は選択部であり、ｋビットのビット幅を有する遅延データが入力される。選択部２０は、入力された遅延データが１より大きいと（遅延データ−１）を出力し、その他の場合は０を出力する。選択部２１は入力された遅延データが１より大きいと１を出力し、その他の場合は遅延データそのものを出力する。選択部２０の出力幅はｋビットであり、選択部２１の出力幅は１ビットである。なお、選択部２０、２１は組み合わせ回路で実現することができ、内部にレジスタを含まない。

３０ａ〜３０ｎは遅延信号生成部であり、Ｎ個用いられ、かつ同じ構成を有している。遅延信号生成部３０ａ〜３０ｎにはそれぞれインターリーブ制御部１１の出力であるｌｄａ〜ｌｄｎ、および選択部２０、２１出力と基準クロックが入力され、信号ｅｎｄａ〜ｅｎｄｎを出力する。この信号ｅｎｄａ〜ｅｎｄｎはＯＲゲート１２に入力される。ＯＲゲート１２は入力された信号の論理和を出力する。以下、遅延信号生成部３０ａについて説明し、遅延信号生成部３０ｂ〜３０ｎについては説明を省略する。

遅延信号生成部３０ａは、カウンタ３１、シフト制御レジスタ３２および可変段数シフトレジスタ３３で構成されている。カウンタ３１はｋビットのカウンタであり、そのデータ端子ｄａｔａには選択部２０の出力が、ロード端子ｌｏａｄにはインターリーブ制御部１１の出力の１つであるｌｄａが、クロック端子には基準クロックが入力され、出力ｅｎｄはｈｏｌｄ端子に入力される。カウンタ３１は図４従来例のカウンタ１０ａ〜１０ｎと同じ動作を行う。すなわち、ｌｄａが高レベルのときに基準クロックの立ち上がりに同期して選択部２０の出力を取り込み、基準クロックに同期してダウンカウントする。そして、カウント値が１の次のサイクル、あるいは選択部２０の出力が０の場合はｌｄａが高レベルになった次のサイクルで、基準クロックの１周期間出力ｅｎｄを高レベルにする。

シフト制御レジスタ３２はレジスタ３２ａ、３２ｃおよびセレクタ３２ｂで構成されている。レジスタ３２ａのイネーブル端ＥＮにはロード信号ｌｄａが、データ端子Ｄには選択部２１の出力が、クロック端子には基準クロックが入力され、その出力Ｑはセレクタ３２ｂの入力端子ＩＮ２に入力される。入力端子ＩＮ１には選択部２１の出力が入力される。セレクタ３２ｂのセレクト端子Ｓ１には選択部２０の出力が、セレクト端子Ｓ２にはロード信号ｌｄａが入力される。レジスタ３２ｃのデータ端子Ｄにはセレクタ３２ｂの出力Ｑが、クロック端子には基準クロックが入力され、その出力Ｑはシフト制御レジスタ３２の出力になる。

レジスタ３２ａは、ロード信号ｌｄａが高レベルのときに、基準クロックの立ち上がりで選択部２１の出力を保持する。セレクタ３２ｂは、選択部２０の出力が０で、ロード信号ｌｄａが高レベルのときに選択部２１の出力を、それ以外のときにレジスタ３２ａの出力を選択して出力する。レジスタ３２ｃは、基準クロックの立ち上がりでセレクタ３２ｂの出力を保持する。すなわち、シフト制御レジスタ３２はロード信号ｌｄａが高レベルのときの選択部２１出力を保持し、かつ選択部２０の出力が０でないときに１基準クロック遅延させる機能を有する。

可変段数シフトレジスタ３３は、ＡＮＤゲート３３ａ、レジスタ３３ｂ、ＡＮＤＯＲゲート３３ｃおよびエンコーダ３３ｄで構成されている。ＡＮＤゲート３３ａにはカウンタ３１の出力ｅｎｄおよびエンコーダ３３ｄの出力ｅ１が入力され、その出力はレジスタ３３ｂのデータ端子Ｄに入力される。このレジスタ３３ｂのクロック端子には基準クロックが入力される。

ＡＮＤＯＲゲート３３ｃはＡＮＤゲートとＯＲゲートを組み合わせたゲートであり、ＡＮＤゲートの出力をＯＲゲートの入力の一方に入力する構成を有している。このＡＮＤＯＲゲート３３ｃのＯＲゲートにはレジスタ３３ｂの出力Ｑが、ＡＮＤゲートにはカウンタ３１の出力ｅｎｄとエンコーダ３３ｄの出力ｅ０が入力される。ＡＮＤＯＲゲート３３ｃの出力が可変段数レジスタ３３の出力であり、また遅延信号生成部３０ａの出力ｅｎｄａになる。

エンコーダ３３ｄにはシフト制御レジスタ３２の出力が入力される。エンコーダ３３ｄは、シフト制御レジスタ３２の出力が１のときは出力ｅ１を高レベル、出力ｅ０を低レベルにし、０のときは出力ｅ１を低レベル、出力ｅ０を高レベルにする。可変段数シフトレジスタ３３は１段または０段のシフトレジスタとして機能する。

次に、この実施例の動作を図２タイムチャートに基づいて説明する。図２において、（Ａ）は基準クロック、（Ｂ）は選択部２０、２１に入力される遅延データである。遅延データはＮ＋１（Ｎ＞０）に設定されている。（Ｃ）はインターリーブ制御部１１に入力される遅延トリガ信号であり、高レベルを維持している。すなわち、常時遅延トリガ信号が与えられている。（Ｄ），（Ｅ）はそれぞれ選択部２０、２１の出力である。遅延データは１より大きいので、選択部１の出力はＮ、選択部２の出力は１になる。

（Ｆ）はインターリーブ制御部１１が出力するｌｄａであり、カウンタ３１のロード端子ｌｏａｄに入力される。カウンタ３１はこのｌｄａが高レベルのときに基準クロックの立ち上がり（時刻ｔ２０、ｔ２１）で選択部２０の出力（Ｎ）を取り込み、以降基準クロックの立ち上がりに同期してカウントダウンする。（Ｇ）はカウンタ３１のカウント値、（Ｈ）はカウンタ３１の出力である。（Ｈ）はカウント値が１の次の基準クロックサイクルで１になる。（Ｇ）に示すように、このときは選択部２０の出力が再度ロードされるので、カウンタ３１のカウント値はＮになる。

（Ｉ）はレジスタ３２ａ出力、（Ｊ）はレジスタ３２ｃ出力である。遅延データは１より大きいので、選択部２１出力は１になる。レジスタ３２ａは時刻ｔ２０でこの１を取り込む。セレクタ３２ｂはレジスタ３２ａ出力を選択するので、レジスタ３２ｃは基準クロックの次の立ち上がりでレジスタ３２ａ出力を取り込む。

選択部２０の出力がＮのときは、可変段数シフトレジスタ３３がシフトするデータは、インターリーブ制御部１１の１つ前の周期のデータである。従って、前の周期の選択部２１出力を保存しておかなければならない。レジスタ３２ａ出力はロード信号ｌｄａが高レベルのときのみ変化するので、レジスタ３２ｃによって選択部２１出力を１基準クロック周期遅延させることにより、１周期前のデータを保存することができる。

（Ｋ）はレジスタ３３ｂの出力である。レジスタ３２ｃの出力が１なので、エンコーダ３３ｄの出力ｅ１は高レベル、ｅ０は低レベルになる。カウンタ３１の出力ｅｎｄはレジスタ３３ｂのデータ端子Ｄに入力されるので、レジスタ３３ｂは基準クロックの立ち上がりで出力ｅｎｄを取り込む。ｅ０は低レベルなので出力ｅｎｄはＡＮＤＯＲゲート３３ｃで阻止され、レジスタ３３ｂ出力が遅延信号生成部３０ａの出力ｅｎｄａになり、このｅｎｄａはＯＲゲート１２に入力される。すなわち、可変段数シフトレジスタ３３は１段のシフトレジスタとして動作する。

同様にして、遅延信号生成部３０ｂ、３０ｃの出力ｅｎｄｂ、ｅｎｄｃが生成され、ＯＲゲート１２に入力される。ＯＲゲート１２はこれらの入力の論理和を遅延信号として出力する。（Ｎ）は遅延信号である。インターリーブ制御部１１のＮ個の出力はそれぞれ１基準クロックずれて出力されるので、遅延信号生成部３０ａ〜３０ｎはそれぞれ１基準クロックサイクルずれて動作する。

なお、図２タイムチャートは遅延データがＮ＋１のときのものであるが、遅延データがＮ以下であっても同様である。また、遅延データが０のときは選択部２１の出力が０になる。可変段数シフトレジスタ３３は０段のシフトレジスタとして動作する。さらに、選択部２０出力が０のとき（遅延データ≦１）のときはシフト制御レジスタ３２で選択部２１の出力を１基準クロック遅延させると、動作に支障をきたす場合がある。そのため、セレクタ３２ｂによりレジスタ３２ａをスキップする。

また、この実施例ではカウンタ３１として図４従来例と同じカウンタを用いたが、可変段数シフトレジスタ３３のシフト段数を調整することにより、カウンタ３１の出力ｅｎｄが１になるタイミングを変えることもできる。例えば、出力ｅｎｄが１になるタイミングを１基準クロックサイクル早くし、カウント値が１になったときに出力ｅｎｄが１になるカウンタを用いる場合、可変段数シフトレジスタ３３のシフト段数を１段増加させればよい。

この実施例では、可変段数シフトレジスタ３３を用いてカウンタ３１出力を遅延させるようにした。従って、遅延データＮ＋１であっても連続して遅延トリガ信号を与えることができる。１つの遅延信号生成部は（ｋ＋３）個のレジスタで構成することができるので、遅延信号生成部全体で（ｋ＋３）×Ｎ個のレジスタが必要になる。図４従来例では、連続して（Ｎ＋１）遅延トリガ信号を与えるためにはカウンタを１つ増加させなければならないのでｋ×（Ｎ＋１）個のレジスタが必要である。従って、ｋ＝２０、Ｎ＝４とすると、レジスタの数を８個削減することができる。

図３に本発明の他の実施例を示す。この実施例は連続して遅延トリガ信号を与えることができる遅延データの上限を（Ｎ＋ｍ）に拡張したものである。なお、図１と同じ要素には同一符号を付し、説明を省略する。なお、遅延トリガ信号、インターリーブ制御部１１、カウンタ３１、エンコーダ５２ｑ出力は、高レベルで有効であるとする。

図３において、４０、４１は選択部であり、それぞれｋビットの遅延データが入力される。選択部４０は、入力された遅延データがｍ（ｍ＞０）より大きいときは（遅延データ−ｍ）を出力し、ｍに等しいか、ｍより小さいときは０を出力する。選択部４１は、入力された遅延データがｍより大きいとｍを、等しいか小さいときは遅延データそのものを出力する。選択部４０出力のビット幅はｋ、選択部４１出力のビット幅は、ｍが表現できる幅（＝ｋ２）である。

５０ａ〜５０ｎは遅延信号生成部であり、選択部４０、４１の出力、インターリーブ制御部１１の出力ｌｄａ〜ｌｄｎ、基準クロックが入力され、それらの出力はＯＲゲート１２に入力される。遅延信号生成部５０ａにはｌｄａが、５０ｂにはｌｄｂが入力され、５０ｎにはｌｄｎが入力される。遅延信号生成部５０ａ〜５０ｎは同じ構成を有しているので、遅延信号生成部５０ａのみ説明し、他の遅延信号生成部の説明は省略する。

遅延信号生成部５０ａはカウンタ３１、シフト制御レジスタ５１および可変段数シフトレジスタ５２で構成される。選択部４０の出力はカウンタ３１のデータ端子ｄａｔａに入力され、そのロード端子ｌｏａｄにはインターリーブ制御部１１の出力であるｌｄａが入力される。また、クロック端子には基準クロックが、ホールド端子ｈｏｌｄには出力ｅｎｄが入力される。カウンタ３１の動作は図１実施例と同じである。

５１はｋ２ビットのシフト制御レジスタであり、図１のシフト制御レジスタ３２をｋ２ビットに拡張したものである。ビット数がｋ２である以外はシフト制御レジスタ３２と同じなので、説明を省略する。

可変段数シフトレジスタ５２は、ＡＮＤゲート５２ａ、レジスタ５２ｂ、直列接続され、ＡＮＤＯＲゲートとレジスタで構成されたｍ−１個のブロック５２ｃ〜５２ｎ、ＡＮＤＯＲゲート５２ｐ、およびエンコーダ５２ｑで構成されている。

エンコーダ５２ｑにはシフト制御レジスタ５１の出力が入力される。エンコーダ５２ｑはｅｍ〜ｅ０のｍ＋１本の信号を出力する。入力値がｍのときは出力ｅｍのみ高レベルになる。同様に、入力値がｍ−１〜０のときは、それぞれ出力ｅｍ−１〜ｅ０のみ高レベルになる。

ＡＮＤゲート５２ａにはカウンタ３１出力ｅｎｄとエンコーダ５２ｑ出力ｅｍが入力される。レジスタ５２ｂのデータ端子ＤにはＡＮＤゲート５２ａの出力が、クロック端子には基準クロックが入力され、その出力はブロック５２ｃ内のＡＮＤＯＲゲートのＯＲゲートに入力される。

ブロック５２ｃ〜５２ｎ内のＡＮＤＯＲゲートを構成するＡＮＤゲートの一方の入力端子にはカウンタ３１の出力ｅｎｄが、他方の入力端子にはそれぞれエンコーダ５２ｑの出力ｅｍ−１〜ｅ０が入力される。また、これらブロック内のＡＮＤＯＲゲートのＯＲゲートには前段ブロック内のレジスタ出力（ブロック５２ｃではレジスタ５２ｂ出力）が入力される。

ブロック５２ｃ〜５２ｎ内のレジスタのデータ端子Ｄには同じブロックのＡＮＤＯＲゲートの出力が入力され、クロック端子には基準クロックが入力される。ＡＮＤＯＲゲート５２ｐを構成するＡＮＤゲートの一方の入力端子にはカウンタ３１の出力ｅｎｄが、他方の入力端子にはエンコーダ５２ｑの出力ｅ０が入力され、ＯＲゲートの入力端子にはブロック５２ｎ内のレジスタの出力が入力される。

このＡＮＤＯＲゲート５２ｐの出力が遅延信号生成部５０ａの出力ｅｎｄａになる。可変段数シフトレジスタ５２は、シフト制御レジスタ５１の出力によって、カウンタ３１の出力ｅｎｄを基準クロックのｍ〜０サイクル遅延させる。遅延信号生成部５０ａ〜５０ｎの出力ｅｎｄａ〜ｅｎｄｎはＯＲゲート１２に入力される。ＯＲゲート１２は入力信号の論理和信号を出力する。

この実施例では、遅延トリガ信号を連続して与えることができる遅延データの最大値は（Ｎ＋ｍ）になり、ｍ増加する。図４従来例ではｍ増加させるためにはカウンタをｍ個増やさなければならないので、レジスタの増加はｋ×ｍになる（ｋは遅延データのビット数）。図３実施例では、１つの遅延信号生成部のレジスタ増加数は、シフト制御レジスタでｋ２×２個、可変段数シフトレジスタでｍ個になる。遅延信号生成部の数はＮなので、レジスタの増加は（ｋ２×２＋ｍ）×Ｎになる。ｋ＝２０、Ｎ＝４、ｍ＝４とすると、従来例では２０×４＝８０個の増加であるのに対して、図３実施例では（２×２＋４）×４＝３２個の増加になり、増加分を４割に削減することができる。

なお、この実施例でも可変段数シフトレジスタ５２のシフト段数を調整することにより、カウンタ３１の出力ｅｎｄが１になるタイミングを変えることもできる。例えば、出力ｅｎｄが１になるタイミングを１基準クロックサイクル早くし、カウント値が１になったときに出力ｅｎｄが１になるカウンタを用いる場合、可変段数シフトレジスタ５２のシフト段数を１段増加させればよい。

本発明の一実施例を示す構成図である。 本発明の実施例の動作を説明するためのタイムチャートである。 本発明の他の実施例を示す構成図である。 従来のタイミング発生器の構成図である。 図４従来例の動作を説明するためのタイムチャートである。 従来のタイミング発生器の構成図である。 図６従来例の動作を説明するためのタイムチャートである。

符号の説明

１１ インターリーブ制御部
１２ ＯＲゲート
２０、２１、４０、４１ 選択部
３０ａ〜３０ｎ、５０ａ〜５０ｎ 遅延信号生成部
３１ カウンタ
３２、５１ シフト制御レジスタ
３３ａ、５２ａ ＡＮＤゲート
３２ａ、３２ｃ、３３ｂ、５１ａ、５１ｃ、５２ｂ レジスタ
３２ｂ、５１ｂ セレクタ
３３ｃ、５２ｐ ＡＮＤＯＲゲート
３３ｄ、５２ｑ エンコーダ
５２ｃ〜５２ｎ ブロック
ｌｄａ〜ｌｄｎ インターリーブ制御部１１の出力
ｅｎｄａ〜ｅｎｄｎ 遅延信号生成部の出力

Claims (7)

1. 遅延データ、遅延トリガ信号、基準クロックが入力され、これらのデータおよび信号に基づいて最大Ｎ（Ｎ＞０）個の信号を発生させ、これらＮ個の信号を合成して遅延信号を生成する遅延信号発生回路において、
   前記遅延データが入力され、この遅延データ以下であり、かつｍ（ｍ＞０）以下のデータを出力する第２の選択部と、
   前記遅延データが入力され、（遅延データ−第２の選択部の出力）のデータを出力する第１の選択部と、
   前記遅延トリガ信号および基準クロックが入力され、この遅延トリガ信号が有効な期間、基準クロックに同期した、最大Ｎ個のロード信号を順次出力するインターリーブ制御部と、
   前記第１および第２の選択部の出力、前記基準クロック、および前記Ｎ個のロード信号の１つが入力され、
   入力されたロード信号が有効な期間に前記第１の選択部の出力を取り込み、前記基準クロックに同期してダウンカウントすると共に、所定のタイミングで有効になる信号を出力するカウンタと、
   前記ロード信号が有効な期間に前記第２の選択部の出力を取り込み、この取り込んだデータを保持するシフト制御レジスタと、
   前記シフト制御レジスタの出力、前記カウンタの出力および前記基準クロックが入力され、前記シフト制御レジスタの出力によってそのシフト段数を変化させ、かつ前記カウンタの出力を基準クロックに同期してシフトする可変段数シフトレジスタと、
   を具備した、Ｎ個の遅延信号生成部と、
   前記Ｎ個の遅延信号生成部の出力が入力され、これらの出力の論理和を出力する第１のＯＲゲートと、
   を具備したことを特徴とする遅延信号発生回路。
2. 前記第１の選択部は入力される遅延データが１より大きいときは（遅延データ−ｍ）を、それ以外のときは０を出力し、前記第２の選択部は入力される遅延データが１より大きいときはｍを、それ以外のときは入力された遅延データを出力するようにしたことを特徴とする請求項１記載の遅延信号発生回路。
3. 前記カウンタは、前記第１の選択部から取り込んだ値が１以上のときはカウント値が１になる次の基準クロックのサイクルで、取り込んだ値が０のときは取り込んだ次の基準クロックのサイクルで出力を有効にするようにしたことを特徴とする請求項１若しくは請求項２記載の遅延信号発生回路。
4. 前記可変段数シフトレジスタは、前記シフト制御レジスタの出力によって、シフト段数をｍ段から０段まで変化させることを特徴とする請求項１乃至請求項３いずれかに記載の遅延信号発生回路。
5. 前記可変段数シフトレジスタは、
   前記シフト制御レジスタの出力が入力され、この入力値によって１本の出力が有効になる（ｍ＋１）本の出力を有するエンコーダと、
   前記カウンタの出力および前記エンコーダの最上位出力が入力される第１のＡＮＤゲートと、
   基準クロックに同期してこの第１のＡＮＤゲートの出力を保持する第１のレジスタと、
   前記カウンタの出力および前記エンコーダの出力が入力される第２のＡＮＤゲートと、この第２のＡＮＤゲートの出力および前段ブロック（初段ブロックでは前記第１のレジスタ）の出力が入力される第２のＯＲゲートと、前記基準クロックに同期して前記第２のＯＲゲートの出力を保持する第２のレジスタで構成され、この第２のレジスタの出力を出力とする（ｍ−１）個のブロックと、
   前記カウンタの出力および前記エンコーダの最下位出力が入力される第３のＡＮＤゲートと、
   この第３のＡＮＤゲートおよび前記ブロックのうち最終ブロック（ｍ＝１では前記第１のレジスタ）の出力が入力される第３のＯＲゲートと、
   で構成されることを特徴とする請求項１乃至請求項４いずれかに記載の遅延信号発生回路。
6. 前記シフト制御レジスタは、前記第１の選択部の出力が０でないか、または入力される前記インターリーブ制御部の出力が有効でないときに、前記第２の選択部の出力を１基準クロック遅延させるようにしたことを特徴とする請求項１乃至請求項５いずれかに記載の遅延信号発生回路。
7. 前記ｍの値を１としたことを特徴とする請求項１乃至請求項６いずれかに記載の遅延信号発生回路。

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