CN111262559B - 具有校正功能的延迟线电路及其校正方法 - Google Patents

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Abstract

本发明公开一种具有校正功能的延迟线电路，包括N个延迟模块与校正模块。N个延迟模块依序串联耦接。校正模块依据校正信号与时钟信号，产生校正起始信号与校正停止信号，其中校正起始信号输出至N个延迟模块，使N个延迟模块依据N个控制信号与校正起始信号，产生N个延迟信号，且校正模块依据N个延迟信号与校正停止信号，校正N个控制信号，使N个延迟模块依据校正后的N个控制信号与时钟信号，产生校正后的N个延迟信号。其中，校正停止信号的产生时间晚于校正起始信号的产生时间。

Description

具有校正功能的延迟线电路及其校正方法
技术领域
本发明关于一种延迟线电路，特别是关于一种具有校正功能的延迟线电路及其校正方法。
背景技术
现有的时钟滤波器(CLK filter)内设有延迟线(delay line)电路，此延迟线电路的延迟时间用以决定时钟滤波器所过滤的频率。并且，使用者会将延迟线电路的延迟单元(delay cell)微调(tune)一个固定的个数，以过滤(filter)频率。
然而，延迟线电路的延迟单元的个数是固定的。也就是说，在延迟单元的个数固定的情况下，延迟线电路所产生的延迟时间也会固定，并且此延迟线电路所产生的延迟时间仅能符合其中一个制作工艺参数，而无法应用于其他的制作工艺参数的使用，如此会造成使用上的不便。因此，延迟线电路的设计上仍有改善的空间。
发明内容
本发明提供一种具有校正功能的延迟线电路及其校正方法，藉以可依据每一制作工艺参数调整延迟单元的数量对应的延迟时间，以符合每一制作工艺参数的需求。
本发明提供一种具有校正功能的延迟线电路，包括N个延迟模块与校正模块。N个延迟模块依序串联耦接。校正模块依据校正信号与时钟信号(clock signal)，产生校正起始信号与校正停止信号，其中校正起始信号输出至N个延迟模块，使N个延迟模块分别产生N个延迟信号，且校正模块依据N个延迟信号与校正停止信号，产生N个控制信号，使N个延迟模块依据N个控制信号与时钟信号，产生校正后的N个延迟信号。其中，校正停止信号的产生时间晚于校正起始信号的产生时间。
本发明提供一种延迟线电路的校正方法，包括以下步骤。依据校正信号与时钟信号，产生校正起始信号与一校正停止信号。提供校正起始信号至N个延迟模块，使N个延迟模块分别产生N个延迟信号。依据N个延迟信号与校正停止信号，产生N个控制信号，使N个延迟模块依据N个控制信号与时钟信号，使N个延迟模块产生校正后的N个延迟信号。校正停止信号的产生时间晚于校正起始信号的产生时间。
本发明所揭露的具有校正功能的延迟线电路及其校正方法，通过校正模块依据校正信号与时钟信号，产生校正起始信号与校正停止信号，并且校正起始信号输出至N个延迟模块，使N个延迟模块产生N个延迟信号，接着校正模块依据N个延迟信号与校正停止信号，校正N个控制信号，使N个延迟模块依据校正后的N个控制信号与时钟信号，产生校正后的N个延迟信号，其中校正停止信号的产生时间晚于校正起始信号的产生时间。如此一来，可依据每一制作工艺参数调整延迟单元的数量对应的延迟时间，以符合每一制作工艺参数的需求，并可达成省电的效果。
附图说明
图1为依据本发明的一实施例的具有校正功能的延迟线电路的示意图。
图2为图1的N个延迟模块的详细电路示意图。
图3为图1的校正模块的详细电路示意图。
图4为依据本发明的一实施例的具有校正功能的延迟线电路的时序图。
图5为依据本发明的另一实施例的具有校正功能的延迟线电路的示意图。
图6为图5的输出单元与校正模块的详细电路示意图。
图7为依据本发明的一实施例的延迟线电路的校正方法的流程图。
图8为依据本发明的一实施例的延迟线电路的校正方法的流程图。
【符号说明】
100、600：具有校正功能的延迟线电路
110_1～110_N：延迟模块
150、610：校正模块
210_1～210_N：控制单元
220_1～220_N：延迟单元
211_1～211_N：第一与非门
212_1～212_N：反相器
213_1～213_N：第二与非门
221_1_221_N：缓冲器
310：信号产生单元
311：第一D型正反器
312：第二D型正反器
313：第一选择单元
320、620：校正单元
321_1～321_N：第三D型正反器
322_1～322_N：第一异或门
323_1～323_N：第二选择单元
621：第二异或门
622：第五选择单元
650：输出单元
651：第三选择单元
652：第四选择单元
CAL：校正信号
CAL_START：校正起始信号
CAL_STOP：校正停止信号
CLK：时钟信号
CLK_OUT：输出时钟信号
CS_1～CS_N：控制信号
CCS_1～CCS_N：校正控制信号
DS_1～DS_N：延迟信号
rst：重置端
Q：输出端
具体实施方式
在以下所列举的各实施例中，将以相同的标号代表相同或相似的元件或组件。
图1为依据本发明的一实施例的具有校正功能的延迟线电路的示意图。请参考图1，本实施例的具有校正功能的延迟线电路适用于时钟滤波器。并且，具有校正功能的延迟线电路100包括N个延迟模块110_1～110_N与校正模块150，其中N为大于1的正整数。
延迟模块110_1～110_N组依序串联耦接。也就是说，延迟模块110_1与延迟模块110_2耦接，延迟模块110_2与延迟模块110_3耦接，…，延迟模块110_N-1与延迟模块110_N耦接。
校正模块150依据校正信号CAL与时钟信号CLK，产生校正起始信号CAL_START与校正停止信号CAL_STOP(未图示)。其中，校正模块150将校正起始信号CAL_START与N个控制信号CS_1～CS_N输出至延迟模块110_1～110_N，使延迟模块110_1～110_N依据N个控制信号CS_1～CS_N与校正起始信号CAL_START，产生N个延迟信号DS_1～DS_N。其中，控制信号CS_1为高逻辑准位，而控制信号CS_2～CS_N为低逻辑准位，使得延迟模块110_1～110_N可依序产生延迟信号DS_1～DS_N。
接着，校正模块150会接收N个延迟信号DS_1～DS_N，并依据N个延迟信号DS_1～DS_N与校正停止信号CAL_STOP，校正N个控制信号CS_1～CS_N，亦即调整N个控制信号CS_1～CS_N的逻辑准位。之后，校正模块150将校正后的N个控制信号CS_1～CS_N输出至延迟模块110_1～110_N，使延迟模块110_1～110_N依据校正后的控制信号CS_1～CS_N与时钟信号CLK，产生校正后的N个延迟信号，以符合对应制作工艺参数的需求。
在本实施例中，校正停止信号CAL_STOP的产生时间晚于校正起始信号CAL_START的产生时间。并且，校正停止信号CAL_STOP的产生时间与校正起始信号CAL_START的产生时间之间的距离设置为时钟信号CLK的半个周期。也就是说，本实施例的具有校正功能的延迟线电路100是以时钟信号CLK的半个周期作为校正依据。
进一步来说，校正模块150更检测N个延迟信号DS_1～DS_N的产生时间与校正停止信号CAL_START的产生时间。当检测出N个延迟信号DS_1～DS_N中的一延迟信号的产生时间晚于校正停止信号CAL_STOP的产生时间且此延迟信号的产生时间最接近校正停止信号CAL_STOP的产生时间时，校正模块150依据上述延迟信号，校正N个控制信号CS_1～CS_N。
举例来说，当检测出延迟信号DS_2的产生时间晚于校正停止信号CAL_STOP的产生时间且延迟信号DS_2的产生时间最接近校正停止信号CAL_STOP的产生时间时，校正模块150会依据延迟信号DS_2，校正N个控制信号CS_1～CS_N。例如，校正模块150产生低逻辑准位的控制信号CS_1～CS_N-1及高逻辑准位的控制信号CS_N给延迟模块110_1～110_N，以便在正常运作期间，具有校正功能的延迟线电路100通过延迟模块110_N对时钟信号CLK进行延迟，以符合制作工艺参数的需求。并且，延迟模块110_1～110_N-1则不会运作，可以达到省电的效果。
也就是说，当第2个延迟模块110_2的延迟信号DS_2产生时间晚于校正停止信号CAL_STOP的产生时间且延迟信号DS_2的产生时间最接近校正停止信号CAL_STOP的产生时间时，表示具有校正功能的延迟线电路100需要通过1个延迟模块(即延迟模块110_N)对时钟信号CLK进行延迟，以符合制作工艺参数的需求。
当检测出延迟信号DS_3的产生时间晚于校正停止信号CAL_STOP的产生时间且延迟信号DS_3的产生时间最接近校正停止信号CAL_STOP的产生时间时，校正模块150会依据延迟信号DS_3，产生例如低逻辑准位的控制信号CS_1～CS_N-2和CS_N及高逻辑准位的控制信号CS_N-1给延迟模块110_1～110_N，以便在正常运作期间，具有校正功能的延迟线电路100通过延迟模块110_N-1及110_N对时钟信号CLK进行延迟，以符合制作工艺参数的需求。并且，延迟模块110_1～110_N-2则不会运作，可以达到省电的效果。
也就是说，当第3个延迟模块110_3的延迟信号DS_3产生时间晚于校正停止信号CAL_STOP的产生时间且延迟信号DS_3的产生时间最接近校正停止信号CAL_STOP的产生时间时，表示延迟线电路100需要通过2个延迟模块(即延迟模块110_N-1及110_N)对时钟信号CLK进行延迟，以符合制作工艺参数的需求。其余延迟信号与控制信号的产生方式则类推，故在此不再赘述。
图2为图1的N个延迟模块的详细电路示意图。请参考图2，N个延迟模块110_1～110_N各自包括控制单元210_1～210_N与延迟单元220_1～220_N。控制单元210_1～210_N具有第一输入端、第二输入端、第三输入端与输出端。控制单元210_1～210_N的第一输入端接收校正起始信号CAL_START或时钟信号CLK，控制单元210_1～210_N的第二输入端接收控制信号CS_1～CS_N或校正后的控制信号，控制单元210_1～210_N的输出端产生输出信号。
延迟单元220_1～220_N耦接控制单元210_1～210_N的输出端，接收控制单元210_1～210_N所产生的输出信号，以产生延迟信号DS_1～DS_N。其中，第1个延迟模块110_1的控制单元210_1的第三输入端接收低逻辑准位信号，第i个延迟模块110_i的控制单元的第三输入端耦接第i-1个延迟模块110_i-1的延迟单元的输出端，其中1<i≦N。也就是说，第2个延迟模块110_2的控制单元210_2的第三输入端耦接第1个延迟模块110_1的延迟单元220_1的输出端，…，第N个延迟模块110_N的控制单元210_N的第三输入端耦接第N-1个延迟模块110_N-1的延迟单元220_N-1的输出端。
进一步来说，控制单元210_1～210_N各自可以包括第一与非门(NAND gate)211_1～211_N、反相器212_1～212_N与第二与非门213_1～213_N。
第一与非门211_1～211_N具有第一输入端、第二输入端与输出端。第一与非门211_1～211_N的第一输入端作为控制单元210_1～210_N的第一输入端，以接收校正起始信号CAL_START或时钟信号CLK。第一与非门211_1～211_N的第二输入端作为控制单元210_1的第三输入端。
反相器212_1～212_N具有输入端与输出端。反相器212_1～212_N的输入端作为控制单元210_1～210_N的第二输入端。
第二与非门213_1～213_N具有第一输入端、第二输入端与输出端。第二与非门213_1～213_N的第一输入端耦接第一与非门211_1～211_N的输出端。第二与非门213_1的第二输入端耦接反相器212_1～212_N的输出端。第二与非门213_1213_N的输出端作为控制单元210_1～210_N的输出端。
另外，延迟单元220_1～220_N各自可以包括缓冲器221_1_221_N。缓冲器221_1_221_N具有输入端与输出端，缓冲器221_1_221_N的输入端接收控制单元210_1～210_N的输出信号，缓冲器221_1～221_N的输出端产生延迟信号DS_1～DS_N。
图3为图1的校正模块的详细电路示意图。请参考图3，校正模块150包括信号产生单元310与校正单元320。
信号产生单元310耦接N个延迟模块110_1～110_N，接收校正信号CAL与时钟信号CLK，以产生校正起始信号CAL_START或时钟信号CLK以及校正停止信号CAL_STOP。
校正单元320耦接信号产生单元310与N个延迟模块110_1～110_N，接收校正停止信号CAL_STOP及N个延迟信号DS_1～DS_N，以产生N个控制信号CS_1～CS_N。
进一步来说，信号产生单元310包括第一D型正反器311、第二D型正反器312与第一选择单元313。
第一D型正反器311具有时钟输入端、重置端rst与输出端Q，第一D型正反器311的时钟输入端接收时钟信号CLK，第一D型正反器311的重置端rst接收校正信号CAL，第一D型正反器311的输出端Q产生校正起始信号CAL_START。
第二D型正反器312具有时钟输入端与输出端Q，第二D型正反器312的时钟输入端接收反相的时钟信号CLK，第二D型正反器312的输出端Q产生校正停止信号CAL_STOP。
第一选择单元313具有第一输入端、第二输入端、控制端与输出端。第一选择单元313的第一输入端耦接第一D型正反器311的输出端Q，第一选择单元313的第二输入端接收时钟信号CLK，第一选择单元313的控制端接收校正信号CAL，第一选择单元313的输出端输出校正起始信号CAL_START或时钟信号CLK。举例来说，当校正信号CAL例如为高逻辑准位时，第一选择单元313的输出端输出校正起始信号CAL_START(亦即第一选择单元313的第一输入端所接收的校正起始信号CAL_START)。当校正信号CAL例如为低逻辑准位时，第一选择单元313的输出端输出时钟信号CLK(亦即第一选择单元313的第二输入端所接收的校正起始信号CLK)。
校正单元320包括N个第三D型正反器321_1～321_N、N个第一异或门(XOR gate)322_1～322_N与N个第二选择单元323_1～323_N。
N个第三D型正反器321_1～321_N各自具有输入端、时钟输入端与输出端Q。N个第三D型正反器321_1～321_N的输入端接收校正停止信号CAL_STOP。第j个第三D型正反器的时钟输入端接收第j个延迟信号，其中0<j≦N。也就是说，第1个第三D型正反器321_1的时钟输入端接收第1个延迟信号DS_1，第2个第三D型正反器321_2的时钟输入端接收第2个延迟信号DS_2，第3个第三D型正反器321_3的时钟输入端接收第3个延迟信号DS_3，…，第N个第三D型正反器321_N的时钟输入端接收第N个延迟信号DS_N。N个第三D型正反器321_1～321_N的输出端产生N个校正控制信号CCS_1～CCS_N。
N个第一异或门322_1～322_N分别具有第一输入端、第二输入端与输出端。第1个第一异或门322_1的第一输入端接收高逻辑准位信号H。第k个第一异或门322_k的第一输入端耦接第l个第三正反器的输出端，其中k＝2～N，l＝N～2。也就是说，第2个第一异或门322_2的第一输入端耦接第N个第三D型正反器322_N的输出端Q，以接收校正控制信号CCS_N，第3个第一异或门322_3的第一输入端耦接第N-1个第三D型正反器322_N-1的输出端Q，以接收校正控制信号CCS_N-1，…，第N个第一异或门322_N的第一输入端耦接第2个第三D型正反器321_1的输出端Q，以接收校正控制信号CCS_2。
第o个第一异或门322_o的二输入端耦接第p个第三D型正反器321_p的输出端，其中o＝1～N，p＝N～1。也就是说，第1个第一异或门322_1的第二输入端耦接第N个第三D型正反器321_N的输出端Q，以接收校正控制信号CCS_N，第2个第一异或门322_2的第二输入端耦接第N-1个第三D型正反器321_N-1的输出端Q，以接收校正控制信号CCS_N-1，第3个第一异或门322_3的第二输入端耦接第N-2个第三D型正反器321_N-2的输出端Q，以接收校正控制信号CCS_N-2，…，第N个第一异或门322_N的第二输入端耦接第1个第三D型正反器321_1的输出端，以接收校正控制信号CCS_1。
N个第一异或门322_1～322_N的输出端产生校正后的N个控制信号CS_1～CS_N。
N个第二选择单元323_1～323_N分别具有第一输入端、第二输入端、控制端与输出端。第1个第二选择单元323_1的第一输入端接收高逻辑准位信号H。第k个第二选择单元323_k的第一输入端接收低逻辑准位信号L，其中k＝2～N。也就是说，第2～N个第二选择单元323_2～323_N的第一输入端接收低逻辑准位信号。
第o个第二选择单元323_o的第二输入端耦接第o个第一异或门的输出端，其中o＝1～N。也就是说，第1个第二选择单元323_1的第二输入端耦接第1个第一异或门322_1的输出端，以接收校正后的控制信号CS_1，第2个第二选择单元323_2的第二输入端耦接第2个第一异或门322_2的输出端，以接收控制信号CS_2，第3个第二选择单元323_3的第二输入端耦接第3个第一异或门323_2的输出端，以接收校正后的控制信号CS_3，…，第N个第二选择单元323_N的第二输入端耦接第N个第一异或门323_N的输出端，以接收校正后的控制信号CS_N。
N个第二选择单元323_1～323_N的控制端接收校正信号CAL。第1个第二选择单元323_1的输出端产生高逻辑准位信号H或校正后的控制信号CS_1。第k个第二选择单元323_k的输出端产生低逻辑准位信号L或校正后的控制信号，其中k＝2～N。也就是说，第2个第二选择单元323_2的输出端产生低逻辑准位信号L或校正后的控制信号CS_2，…第N个第二选择单元323_N的输出端产生低逻辑准位信号L或校正后的控制信号CS_2。
上述已说明具有校正功能的延迟线电路100及其内部电路，以下将搭配时序图来说明具有校正功能的延迟线电路100的操作。图4为依据本发明的一实施例的具有校正功能的延迟线电路的时序图。
请合并参考图1～图4，在校正期间，校正信号CAL为高逻辑准位，第一D型正反器311依据时钟信号CLK与校正信号CAL，第一D型正反器311的输出端Q产生校正起始信号CAL_START。并且，第一选择单元313依据高逻辑准位的校正信号CAL，选择输出第一D型正反器311所产生的校正起始信号CAL_STRAT。另外，第二选择单元323_1～323_N依据高逻辑准位的校正信号CAL，选择输出高逻辑准位信号H作为控制信号CS_1及低逻辑准位信号L作为控制信号CS_2～CS_N。
接着，延迟模块110～1_110_N依据高逻辑准位的控制信号CS_1、低逻辑准位的控制信号CS_2～CS_N与校正起始信号CAL_START，依序产生延迟信号DS_1～DS_N。
另一方面，由于第二D型正反器312为负缘触发，则第二D型正反器312依据反向的时钟信号CLK，第二D型正反器312的输出端Q产生校正停止信号CAL_STOP。并且，校正停止信号CAL_STOP的产生时间与校正起始时间CAL_START的产生时间之间的距离为时钟信号CLK的半个周期。
接着，校正停止信号CAL_STOP分别输入到第3D型正反器321_1～321_N的输入端。并且，第三D型正反器321_1～321_N依据校正停止信号CAL_STOP与延迟信号DS_1～DS_N，第三D型正反器321_1～321_N的输出端Q会分别产生校正控制信号CCS_1～CCS_N。在本实施例中，第三D型正反器321_1～321_2的输出端Q会产生低逻辑准位的校正控制信号CCS_1～CCS_2，第三D型正反器321_3～321_N的输出端Q会产生高逻辑准位的校正控制信号CCS_3～CCS_N，表示延迟信号DS_3～DS_N的产生时间晚于校正停止信号CAL_STOP的产生时间。
之后，校正控制信号CCS_1～CCS_N会分别输入至第一异或门322_1～322_N的第一输入端或第二输入端，使得第一异或门322_1～322_N依据其第一输入端与第二输入端所接收的信号，第一异或门322_1～322_N的输出端产生校正后的控制信号CS_1～CS_N。
第一异或门322_1的第一输入端与第二输入端分别接收高逻辑准位信号H与高逻辑准位的校正控制信号CSS_N，使得第一异或门322_1的输出端所产生的校正后的控制信号CS_1为低逻辑准位。第一异或门322_2～322_N-2的第一输入端与第二输入端分别接收高逻辑准位的校正控制信号CS_N～CS_4及CS_N-1～CS_3，使得第一异或门322_2～322_N-2的输出端所产生的校正后的控制信号CS_2～CS_N-2为低逻辑准位。第一异或门322_N的第一输入端与第二输入端分别接收低逻辑准位的校正控制信号CS_2及CS_1，使得第一异或门322_N的输出端所产生的校正后的控制信号CS_N为低逻辑准位。
另外，第一异或门322_N-1的第一输入端接收高逻辑准位的校正控制信号CCS_3，且第一异或门332_N-1的第二输入端接收低逻辑准位的校正控制信号CCS_2，使得第一异或门322_N-1的输出端所产生的校正后的控制信号CS_N-1为高逻辑准位，表示第3个延迟模块110_3的延迟信号DS_3产生时间晚于校正停止信号CAL_STOP的产生时间且延迟信号DS_3的产生时间最接近校正停止信号CAL_STOP的产生时间时。也就是说，具有校正功能的延迟线电路100需要2个延迟模块对时钟信号CLK进行延迟，以符合制成参数的需求。
当校正结束后，校正信号CAL由高逻辑准位转换成为低逻辑准位，以进入正常运作模式。接着，第N-1个第二选择单元323_N-1依据低逻辑准位的校正信号CAL，第N-1个第二选择单元323_N-1选择输出高逻辑准位的校正后的控制信号CS_N-1给延迟模块110_N-1，表示具有校正功能的延迟线电路100需要通过2个延迟模块对时钟信号CLK进行延迟。之后，具有校正功能的延迟线电路100通过延迟模块110_N-1和110_N对时钟信号CLK进行延迟，以符合制成参数的需求。
另外，第1～N-2个第二选择单元323_1～323_N-2依据低逻辑准位的校正信号CAL，第1～N-2个第二选择单元323_1～323_N-2选择输出低逻辑准位的校正后的控制信号CS_N-1给延迟模块110_1～110_N-2，使得延迟模块110_1～110_N-2不会运作，将可以达到省电的效果。
图5为依据本发明的另一实施例的具有校正功能的延迟线电路的示意图。请参考图6，本实施例的具有校正功能的延迟线电路500包括N个延迟模块110_1～110_N、校正模块510与输出单元550。其中，本实施例的N个延迟模块110_1～110_N与图1的N个延迟模块110_1～110_N相同，可参考图1的实施例的说明，故在此不再赘述。另外，N个延迟模块110_1～110_N的内部电路及其对应的耦接方式及相关操作，可参考图2的实施例的说明，故在此不再赘述。
输出单元550耦接校正模块510与第N个延迟模块110_N，接收校正起始信号CAL_START或时钟信号CLK、第N个延迟信号DS_N、校正信号CAL与校正模块510产生的选择信号SEL，并依据校正信号CAL与选择信号SEL，产生输出时钟信号CLK_OUT。
图6为图5的输出单元与校正模块的详细电路示意图。请参考图6，输出单元550包括第三选择单元651、第四选择单元652。
第三选择单元651具有第一输入端、第二输入端、控制端与输出端。第三选择单元651的第一输入端接收校正起始信号CAL_START或时钟信号CLK。第三选择单元651之第二输入端接收第N个延迟信号DS_N。第三选择单元651之控制端接收选择信号。第三选择单元651之输出端输出校正起始信号CAL_START或时钟信号CLK或第N个延迟信号DS_N。也就是说，当选择信号为高逻辑准位时，第三选择单元651之输出端输出校正起始信号CAL_START或时钟信号CLK。当选择信号为低逻辑准位时，第三选择单元651的输出端输出第N个延迟信号DS_N。
第四选择单元652具有第一输入端、第二输入端、控制端与输出端。第四选择单元652的第一输入端接收低逻辑准位信号L。第四选择单元652的第二输入端耦接第三选择单元651的输出端。第四选择单元652的控制端接收校正信号CAL。第四选择单元652的输出端产生输出时钟信号CLK_OUT。也就是说，当校正信号CAL为高逻辑准位时，第四选择单元652的输出端输出低逻辑准位信号作为输出时钟信号CLK_OUT。当校正信号CAL为低逻辑准位时，第四选择单元652的输出端输出第四选择单元652的第二输入端所接收的信号作为输出时钟信号CLK_OUT。
校正模块510包括信号产生单元310与校正单元620。其中，本实施例的信号产生单元310与图3的信号产生单元310相同，可参考图3的实施例的说明，故在此不再赘述。另外，信号产生单元310的内部元件及其耦接关系及对应的相关操作，也可参考图3的实施例的说明，故在此不再赘述。
校正单元620包括N个第三D型正反器321_1～321_N、N个第一异或门322_1～322_N与N个第二选择单元323_1～323_N、第二异或门621与第五选择单元622。其中，N个第三D型正反器321_1～321_N、N个第一异或门322_1～322_N与N个第二选择单元323_1～323_N与图3的N个第三D型正反器321_1～321_N、N个第一异或门322_1～322_N与N个第二选择单元323_1～323_N相同，可参考图3的实施例的说明，故在此不再赘述。
第二异或门621具有第一输入端、第二输入端与输出端。第二异或门621的第一输入端接收低逻辑准位信号L。第二异或门621的第二输入端耦接第1个第三D型正反器321_1的输出端Q，以接收第1个校正控制信号CCS_1。
第五选择单元622具有第一输入端、第二输入端、控制端与输出端。第五选择单元622的第一输入端接收高逻辑准位信号H。第五选择单元622的第二输入端耦接第二异或门621的输出端。第五选择单元622的控制端接收校正信号CAL，第五选择单元622的输出端产生选择信号。也就是说，当校正信号CAL为高逻辑准位时，第五选择单元622的输出端产生高逻辑准位信号作为选择信号。当校正信号为低逻辑准位时，第五选择单元622的输出端产生第二异或门621的输出端的输出信号作为选择信号。
藉由上述实施例的说明，可以归纳出一种延迟线电路的校正方法。图7为依据本发明的一实施例的延迟线电路的校正方法的流程图。
在步骤S702中，依据校正信号与时钟信号，产生校正起始信号与校正停止信号。在步骤S704中，提供校正起始信号与N个控制信号至N个延迟模块，使N个延迟模块分别产生N个延迟信号。
在步骤S706中，依据N个延迟信号与校正停止信号，校正N个控制信号。在步骤S708中，依据校正后的N个控制信号与时钟信号，N个延迟模块产生校正后的N个延迟信号。其中，校正停止信号的产生时间晚于校正起始信号的产生时间。在本实施例中，校正停止信号的产生时间与校正起始信号的产生时间之间的距离为时钟信号的半个周期。
图8为依据本发明的一实施例的延迟线电路的校正方法的流程图。在步骤S802中，依据校正信号与时钟信号，产生校正起始信号与校正停止信号。在步骤S804中，提供校正起始信号与N个控制信号至N个延迟模块，使N个延迟模块分别产生N个延迟信号。
在步骤S806中，检测N个延迟信号的产生时间与校正停止信号的产生时间。在步骤S808中，当检测出N个延迟信号中的一延迟信号的产生时间晚于校正停止信号的产生时间且该延迟信号的产生时间最接近校正停止信号的产生时间时，依据该延迟信号，校正N个控制信号。在步骤S810中，依据校正后的N个控制信号与时钟信号，N个延迟模块产生校正后的N个延迟信号。其中，校正停止信号的产生时间晚于校正起始信号的产生时间。在本实施例中，校正停止信号的产生时间与校正起始信号的产生时间之间的距离为时钟信号的半个周期。
综上所述，本发明所揭露的具有校正功能的延迟线电路及其校正方法，通过校正模块依据校正信号与时钟信号，产生校正起始信号与校正停止信号，并且校正起始信号输出至N个延迟模块，使N个延迟模块产生N个延迟信号，接着校正模块依据N个延迟信号与校正停止信号，校正N个控制信号，使N个延迟模块依据校正后的N个控制信号与时钟信号，产生校正后的N个延迟信号，其中校正停止信号的产生时间晚于校正起始信号的产生时间。如此一来，可以依据每一制作工艺参数调整延迟单元的数量对应的延迟时间，以符合每一制作工艺参数的需求。
本发明虽以实施例揭露如上，然其并非用以限定本发明的范围，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当以本发明权利要求范围所界定者为准。

Claims (10)

1.一种具有校正功能的延迟线电路，其特征在于，所述的电路包括：
N个延迟模块，所述N个延迟模块依序串联耦接；以及
一校正模块，依据一校正信号与一时钟信号，产生一校正起始信号与一校正停止信号，其中所述校正起始信号输出至所述N个延迟模块，使所述N个延迟模块依据N个控制信号与所述校正起始信号，产生N个延迟信号，且所述校正模块依据所述N个延迟信号与所述校正停止信号，校正所述N个控制信号，使所述N个延迟模块依据校正后的所述N个控制信号与所述时钟信号，产生校正后的所述N个延迟信号；
其中，所述校正停止信号的产生时间晚于所述校正起始信号的产生时间。
2.如权利要求1所述的具有校正功能的延迟线电路，其特征在于，所述校正停止信号的产生时间与所述校正起始信号的产生时间之间的距离为所述时钟信号的半个周期。
3.如权利要求1所述的具有校正功能的延迟线电路，其特征在于，所述校正模块更检测所述N个延迟信号的产生时间与所述校正停止信号的产生时间，且当检测出所述N个延迟信号中的一延迟信号的产生时间晚于所述校正停止信号的产生时间且所述延迟信号的产生时间最接近所述校正停止信号的产生时间时，所述校正模块依据所述延迟信号，校正所述N个控制信号。
4.如权利要求1所述的具有校正功能的延迟线电路，其特征在于，所述N个延迟模块各自包括：
一控制单元，具有一第一输入端、一第二输入端、一第三输入端与一输出端，所述控制单元的所述第一输入端接收所述校正起始信号或所述时钟信号，所述控制单元的所述第二输入端接收所述控制信号或校正后的所述控制信号，所述控制单元的所述输出端产生一输出信号；以及
一延迟单元，耦接所述控制单元的输出端，接收所述输出信号，以产生所述延迟信号；
其中，第1个延迟模块的所述控制单元的所述第三输入端接收一低逻辑准位信号，第i个延迟模块的所述控制单元的所述第三输入端耦接第i-1个延迟模块的所述延迟单元的输出端，其中1<i≦N。
5.如权利要求1所述的具有校正功能的延迟线电路，其特征在于，所述校正模块包括：
一信号产生单元，耦接所述N个延迟模块，接收所述校正信号与所述时钟信号，以产生所述校正起始信号或所述时钟信号以及所述校正停止信号；以及
一校正单元，耦接所述信号产生单元与所述N个延迟模块，接收所述校正停止信号及所述N个延迟信号，以产生校正后的N个控制信号。
6.如权利要求5所述的具有校正功能的延迟线电路，其特征在于，所述信号产生单元包括：
一第一D型正反器，具有一时钟输入端、一重置端与一输出端，所述第一D型正反器的所述时钟输入端接收所述时钟信号，所述第一D型正反器的所述重置端接收所述校正信号，所述第一D型正反器的所述输出端产生所述校正起始信号；
一第二D型正反器，具有一时钟输入端与一输出端，所述第二D型正反器的所述时钟输入端接收反相的所述时钟信号，所述第二D型正反器的所述输出端产生所述校正停止信号；以及
一第一选择单元，具有一第一输入端、一第二输入端、一控制端与一输出端，所述第一选择单元的所述第一输入端耦接所述第一D型正反器的所述输出端，所述第一选择单元的所述第二输入端接收所述时钟信号，所述第一选择单元的所述控制端接收所述校正信号，所述第一选择单元的所述输出端输出所述校正起始信号或所述时钟信号。
7.如权利要求6所述的具有校正功能的延迟线电路，其特征在于，所述校正单元包括：
N个第三D型正反器，各自具有一输入端、一时钟输入端与一输出端，所述N个第三D型正反器的所述输入端接收所述校正停止信号，第j个第三D型正反器的所述时钟输入端接收第j个延迟信号，所述N个第三D型正反器的所述输出端产生N个校正控制信号，其中0<j≦N；
N个第一异或门，分别具有一第一输入端、一第二输入端与一输出端，第1个第一异或门的所述第一输入端接收一高逻辑准位信号，第k个第一异或门的所述第一输入端耦接第l个第三D型正反器的所述输出端，第o个第一异或门的所述第二输入端耦接第p个第三D型正反器的所述输出端，所述N个第一异或门的所述输出端产生校正后的所述N个控制信号，其中k＝2～N，l＝N～2，o＝1～N，p＝N～1；以及
N个第二选择单元，分别具有一第一输入端、一第二输入端、一控制端与一输出端，第1个第二选择单元的所述第一输入端接收所述高逻辑准位信号，第k个第二选择单元的所述第一输入端接收一低逻辑准位信号，第o个第二选择单元的所述第二输入端耦接第o个第一异或门的所述输出端，所述N个第二选择单元的所述控制端接收所述校正信号，第1个第二选择单元的所述输出端产生所述高逻辑准位信号或校正后的所述控制信号，第k个第二选择单元的所述输出端产生所述低逻辑准位信号或校正后的所述控制信号。
8.如权利要求7所述的具有校正功能的延迟线电路，其特征在于，所述的延迟线电路更包括：
一输出单元，耦接所述校正模块与第N个延迟单元，接收所述校正起始信号或所述时钟信号、第N个延迟信号、所述校正信号与所述校正模块产生的一选择信号，并依据所述校正信号与所述选择信号，产生一输出时钟信号。
9.一种延迟线电路的校正方法，其特征在于，所述的方法包括：
依据一校正信号与一时钟信号，产生一校正起始信号与一校正停止信号；
提供所述校正起始信号与N个控制信号至所述N个延迟模块，使所述N个延迟模块分别产生N个延迟信号；
依据所述N个延迟信号与所述校正停止信号，校正N个控制信号；
依据校正后的所述N个控制信号与所述时钟信号，所述N个延迟模块产生校正后的所述N个延迟信号；
其中，所述校正停止信号的产生时间晚于所述校正起始信号的产生时间。
10.如权利要求9所述的延迟线电路的校正方法，其特征在于，所述校正停止信号的产生时间与所述校正起始信号的产生时间之间的距离为所述时钟信号的半个周期。
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