CN103051337A - 占空比校正装置及相关方法 - Google Patents

Abstract

本发明提供一种占空比校正装置及相关方法，包括输入校正电路、延迟链、第一比较器，以及第二比较器。输入校正电路根据第一控制信号校正输入时钟信号，以产生输入校正时钟信号。延迟链包括串联耦接的多个延迟单元，并用以延迟输入校正时钟信号，产生第一延迟时钟信号和第二延迟时钟信号，其中这些延迟单元中的至少两个分别具有可调延迟时间，而可调延迟时间根据第二控制信号来控制。第一比较器比较输入校正时钟信号与第一延迟时钟信号，以产生第一控制信号。第二比较器比较输入校正时钟信号与第二延迟时钟信号，以产生第二控制信号。本发明可以校正输入时钟信号中的占空比误差。

Description

占空比校正装置及相关方法

【技术领域】

本发明有关于一种电子装置，特别是关于一种占空比校正装置。

【背景技术】

倍频器(Frequency Doubler)在数字电路和现今的频率合成器中为一常见元件，其用以降低相位噪声。在理想情况下，倍频器可根据一输入时钟信号来产生一输出时钟信号，其中该输出时钟信号的频率恰为该输入时钟信号的频率的两倍。

实际上，输入时钟信号通常会有占空比误差(Duty Cycle Error)，这导致频域中产生参考杂散(Reference Spur)，并使得相关的模拟电路或数字电路的性能下降。因此，有必要设计一种新的占空比校正装置来克服上述问题。

【发明内容】

有鉴于此，本发明实施例提供一种占空比校正装置及相关方法，以解决上述占空比误差的问题。

在一实施例中，本发明提供一种占空比校正装置，包括：输入校正电路，根据第一控制信号校正输入时钟信号，以产生输入校正时钟信号；延迟链，包括串联耦接的多个延迟单元，该延迟链用以延迟该输入校正时钟信号，于该延迟链的第一节点处产生第一延迟时钟信号，并于该延迟链的第二节点处产生第二延迟时钟信号，其中该多个延迟单元中的至少两个分别具有可调延迟时间，该可调延迟时间根据一第二控制信号来控制；第一比较器，比较该输入校正时钟信号与该第一延迟时钟信号，以产生该第一控制信号；以及第二比较器，比较该输入校正时钟信号与该第二延迟时钟信号，以产生该第二控制信号。

在另一实施例中，本发明提供一种占空比校正方法，包括下列步骤：经由包括多个延迟单元的延迟链，延迟输入时钟信号，于该延迟链的第一节点处产生第一延迟时钟信号，且于该延迟链的第二节点处产生第二延迟时钟信号，其中该多个延迟单元中的至少两个分别具有可调延迟时间；控制该可调延迟时间，使得该延迟链的总延迟时间恰等于该输入时钟信号的时钟周期；以及校正该输入时钟信号，并产生具有大致为50%的占空比的输入校正时钟信号。

本发明实施例的占空比校正装置及相关方法，可以校正输入时钟信号中的占空比误差。

【附图说明】

图1为根据本发明一实施例所述的占空比校正装置的结构示意图；

图2为根据本发明另一实施例所述的占空比校正装置的结构示意图；

图3A为根据本发明实施例所述的占空比校正装置中的一些时钟信号的波形图；

图3B为根据本发明实施例所述的占空比校正装置中的一些时钟信号的另一波形图；

图4A为根据本发明实施例所述的占空比校正装置中的一些时钟信号的再一波形图；

图4B为根据本发明实施例所述的占空比校正装置中的一些时钟信号的又一波形图；

图5为根据本发明一实施例所述的占空比校正方法的流程图；

图6为根据本发明一实施例所述的占空比校正装置的操作方式的流程图。

【具体实施方式】

图1为根据本发明一实施例所述的占空比校正装置100的结构示意图。如图1所示，占空比校正装置100至少包括：输入校正电路110、包括串联耦接的多个延迟单元120-1、120-2、…、120-N的延迟链120、第一比较器131，以及第二比较器132。输入校正电路110根据第一控制信号SC1校正输入时钟信号CLKIN，以产生输入校正时钟信号CLKC。延迟链120用以延迟输入校正时钟信号CLKC，于延迟链120的第一节点N1处产生第一延迟时钟信号CLKD1，并于延迟链120的第二节点N2处产生第二延迟时钟信号CLKD2。在较佳实施例中，延迟单元120-1、120-2、…、120-N的一半设置于第一节点N1与第二节点N2之间。例如，若延迟单元之数量N等于8，则有四个延迟单元设置于第一节点N1与第二节点N2之间。在一实施例中，第二节点N2可以是延迟链120及其延迟单元120-1、120-2、…、120-N的尾端节点。然而，本发明并不限于此，在其他实施例中，第二节点N2还可为延迟链120及其延迟单元120-1、120-2、…、120-N的内部节点。延迟单元120-1、120-2、…、120-N中的至少两个(其中一个在第一节点N1之前，另一个在第一节点N1之后，例如：延迟单元120-1和120-N)，分别具有一可调延迟时间τ2，其中可调延迟时间τ2根据一第二控制信号SC2来控制。在一些实施例中，每一延迟单元120-1、120-2、…、120-N皆具有一可调延迟时间τ2。第一比较器131可比较输入校正时钟信号CLKC与第一延迟时钟信号CLKD1，以产生第一控制信号SC1。第二比较器132可比较输入校正时钟信号CLKC与第二延迟时钟信号CLKD2，以产生第二控制信号SC2。值得注意的是，输入校正电路110和延迟单元120-1、120-2、…、120-N可不必直接接收第一控制信号SC1和第二控制信号SC2。在一些实施例中，输入校正电路110和延迟单元120-1、120-2、…、120-N由其他装置根据第一控制信号SC1和第二控制信号SC2而控制。

占空比校正装置100可以用下列方式操作。在可调延迟时间τ2根据第二控制信号SC2而进行调整之后，延迟链120的总延迟时间(Total delay time)恰等于输入时钟信号CLKIN的时钟周期。在输入时钟信号CLKIN经由输入校正电路110进行校正之后，对应产生的输入校正时钟信号CLKC会具有约为50%的占空比。在较佳实施例中，在可调延迟时间τ2已经根据第二控制信号SC2进行调整之后，输入时钟信号CLKIN才根据第一控制信号SC1来进行校正。

图2为根据本发明另一实施例所述的占空比校正装置200的结构示意图。如图2所示，占空比校正装置200包括：输入校正电路110、包括串联耦接的延迟单元120-1、120-2、120-3、120-4的延迟链120、D型触发器(D flip-flop)231、232、异或门(XOR Gate)250，以及控制器270。在本实施例中，延迟单元的数量N等于4，而第一比较器131和第二比较器132分别为D型触发器231、232。占空比校正装置200可为倍频器。延迟链120于其第三节点N3处还产生第三延迟时钟信号CLKD3。在较佳实施例中，延迟单元120-1、120-2、120-3、120-4的四分之一(例如：延迟单元120-2)设置于第三节点N3和第一节点N1之间。在另一实施例中，若延迟单元的数量N等于8，则将有二个延迟单元设置于第三节点N3和第一节点N1之间。异或门250根据输入校正时钟信号CLKC和第三延迟时钟信号CLKD3，产生一输出时钟信号CLKOUT，其中输出时钟信号CLKOUT的时钟频率大致为输入时钟信号CLKIN(或是输入校正时钟信号CLKC)的时钟频率的两倍。

如图2所示，输入校正电路110包括反相器(Inverter)112、多工器(Multiplexer)114、输入延迟单元116，以及与门(AND Gate)118。反相器112根据输入时钟信号CLKIN，产生输入反相时钟信号CLKV。多工器114根据第一控制信号SC1，选择输入时钟信号CLKIN或输入反相时钟信号CLKV作为选择时钟信号SS，并转送该选择时钟信号SS。更详细地说，控制器270可根据第一控制信号SC1产生选择信号PL。若选择信号PL等于逻辑1，则多工器114将选择输入时钟信号CLKIN作为选择时钟信号SS。若选择信号PL等于逻辑0，则多工器114将选择输入反相时钟信号CLKV作为选择时钟信号SS。输入延迟单元116则将选择时钟信号SS延迟输入延迟时间τ1，以产生输入延迟时钟信号CLKDI，其中输入延迟时间τ1根据第一控制信号SC1来控制。最后，与门118根据选择时钟信号SS和输入延迟时钟信号CLKDI，产生输入校正时钟信号CLKC。

控制器270可以是数字信号处理器(Digital Signal Processor，DSP)。在较佳实施例中，控制器270根据第二控制信号SC2来控制可调延迟时间τ2，使得第二延迟时钟信号CLKD2的上升沿(Rising Edges)与输入校正时钟信号CLKC的上升沿对齐；而控制器270还根据第一控制信号SC1来控制输入延迟时间τ1，使得第一延迟时钟信号CLKD1的上升沿与输入校正时钟信号CLKC的下降沿(Falling Edges)对齐。此外，在可调延迟时间τ2已被调整且输入时钟信号CLKIN已被校正(或是输入延迟时间τ1已被调整)之后，延迟单元120-1、120-2、120-3、120-4位于第三节点N3和第二节点N2之间的部分被关闭(例如：延迟单元120-2、120-3、120-4被关闭)以节省电力。占空比校正装置200的详细操作方式将于之后进行说明。

图3A为根据本发明实施例所述的占空比校正装置中的一些时钟信号的一波形图，说明第二延迟时钟信号CLKD2的上升沿如何与输入校正时钟信号CLKC的上升沿来进行对齐。在本实施例中，原始的可调延迟时间τ2太长。如图3A所示，实线代表这些时钟信号未经校正时的波形，而虚线代表这些时钟信号在可调延迟时间τ2已经过适当调整后的波形。D型触发器232(或第二比较器132)可以在输入校正时钟信号CLKC的每一上升沿来对第二延迟时钟信号CLKD2(于第二节点N2)进行取样(Sample)。若可调延迟时间τ2太长，则由D型触发器232输出的第二控制信号SC2将会等于逻辑0。通过持续地监测第二控制信号SC2，控制器270可以适当地控制可调延迟时间τ2，使得第二延迟时钟信号CLKD2的上升沿与输入校正时钟信号CLKC的上升沿对齐，在此时，延迟链120的总延迟时间(在此为τ2*4)恰等于输入时钟信号CLKIN的时钟周期。

图3B为根据本发明实施例所述的占空比校正装置中的一些时钟信号的另一波形图，说明第二延迟时钟信号CLKD2的上升沿如何与输入校正时钟信号CLKC的上升沿来进行对齐。在本实施例中，原始的可调延迟时间τ2太短。若可调延迟时间τ2太短，则由D型触发器232输出的第二控制信号SC2将会等于逻辑1。相似地，通过持续地监测第二控制信号SC2，控制器270可以适当地控制可调延迟时间τ2，使得第二延迟时钟信号CLKD2的上升沿与输入校正时钟信号CLKC的上升沿对齐，在此时，延迟链120的总延迟时间(在此为τ2*4)恰等于输入时钟信号CLKIN的时钟周期。

图4A为根据本发明实施例所述的占空比校正装置中的一些时钟信号的再一波形图，说明第一延迟时钟信号CLKD1之上升沿如何与输入校正时钟信号CLKC的下降沿来进行对齐。在本实施例中，输入时钟信号CLKIN的占空比小于50%，因此，输入校正时钟信号CLKC的占空比也小于50%(在此示例中，原始的输入延迟时间τ1假设为0)。如图4A所示，实线代表这些时钟信号未经校正时的波形，而虚线代表这些时钟信号在输入延迟时间τ1已经过适当调整后的波形。D型触发器231(或第一比较器131)可以在第一延迟时钟信号CLKD1(于第一节点N1)的每一上升沿来对输入校正时钟信号CLKC进行取样。若输入校正时钟信号CLKC的占空比小于50%，则由D型触发器231输出的第一控制信号SC1将会等于逻辑0。通过持续地监测第一控制信号SC1，控制器270可以适当地控制输入延迟时间τ1，使得第一延迟时钟信号CLKD1的上升沿与输入校正时钟信号CLKC的下降沿对齐，在此时，输入校正时钟信号CLKC将具有大致为50%的占空比。

图4B为根据本发明实施例所述的占空比校正装置中的一些时钟信号的又一波形图，说明第一延迟时钟信号CLKD1的上升沿如何与输入校正时钟信号CLKC的下降沿来进行对齐。在本实施例中，输入时钟信号CLKIN的占空比大于50%，因此，输入校正时钟信号CLKC的占空比也大于50%(在此示例中，原始的输入延迟时间τ1假设为0)。若输入校正时钟信号CLKC的占空比大于50%，则由D型触发器231输出的第一控制信号SC1将会等于逻辑1。通过持续地监测第一控制信号SC1，控制器270可以适当地控制输入延迟时间τ1，使得第一延迟时钟信号CLKD1的上升沿与输入校正时钟信号CLKC的下降沿对齐，在此时，输入校正时钟信号CLKC将具有大致为50%的占空比。

图5为根据本发明一实施例所述的占空比校正方法的流程图。首先开始，在步骤S510中，经由包括多个延迟单元的延迟链，延迟输入时钟信号，于该延迟链的第一节点处产生第一延迟时钟信号，且于该延迟链的第二节点处产生第二延迟时钟信号，其中该多个延迟单元中的至少两个分别具有可调延迟时间。在步骤S520中，控制该可调延迟时间，使得该延迟链的总延迟时间恰等于该输入时钟信号的时钟周期。最后，在步骤S530中，校正该输入时钟信号，并产生具有约50%的占空比的输入校正时钟信号。值得注意的是，图1-4B所示的所有实施例均可套用至此占空比校正方法当中。

图6为根据本发明一实施例所述的占空比校正装置200的操作方式的流程图。在本实施例中，如图2所示的占空比校正装置200可以用下列方式来操作。首先开始，在步骤S610中，选择信号PL设定为逻辑1，输入延迟时间τ1设定为所有可能值中的最小值，而可调延迟时间τ2设定为所有可能值中的中间值。举例来说，若输入延迟时间τ1的可能值为1、2、3、4，或5(时间单位)，则其中的最小值即为1；另外，若可调延迟时间τ2的可能值为1、2、3、4，或5(时间单位)，则其中的中间值即为3。在步骤S620中，控制器270监测第二控制信号SC2，并找出第一最佳值以更新可调延迟时间τ2。在一些实施例中，控制器270通过在可调延迟时间τ2的所有可能值中使用二分搜寻法(Binary Search)，来找出可调延迟时间τ2的该第一最佳值。在步骤S630中，以第一控制信号SC1来更新选择信号PL。最后，在步骤S640中，控制器270监测第一控制信号SC1，并找出第二最佳值以更新输入延迟时间τ1。在一些实施例中，控制器270通过在输入延迟时间τ1的所有可能值中使用二分搜寻法，来找出输入延迟时间τ1的该第二最佳值。

在前述实施例中的占空比校正装置和方法，不仅校正延迟链的可调延迟时间，还能校正输入时钟信号的占空比。因此，此占空比校正装置可作为良好的倍频器，有效地降低时钟突波，并改善其频率合成器，以及相关的模拟、数字电路的效能。同时，此占空比校正装置仅需要几个时钟周期即可完成整个校正流程。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，本领域任何技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视本发明的权利要求书所界定的范围为准。

Claims (16)

1.一种占空比校正装置，其特征在于，包括：

输入校正电路，根据第一控制信号校正输入时钟信号，以产生一输入校正时钟信号；

延迟链，包括串联耦接的多个延迟单元，该延迟链用以延迟该输入校正时钟信号，于该延迟链的第一节点处产生第一延迟时钟信号，并于该延迟链的第二节点处产生第二延迟时钟信号，其中该多个延迟单元的至少两个分别具有一可调延迟时间，该可调延迟时间根据第二控制信号来控制；

第一比较器，比较该输入校正时钟信号与该第一延迟时钟信号，以产生该第一控制信号；以及

第二比较器，比较该输入校正时钟信号与该第二延迟时钟信号，以产生该第二控制信号。

2.如权利要求1所述的占空比校正装置，其特征在于，该输入校正时钟信号具有大致为50%的占空比。

3.如权利要求1所述的占空比校正装置，其特征在于，该占空比校正装置还包括：

控制器，根据该第二控制信号控制该可调延迟时间，使得该第二延迟时钟信号的上升沿与该输入校正时钟信号的上升沿对齐。

4.如权利要求1所述的占空比校正装置，其特征在于，该第一比较器和该第二比较器均为D型触发器。

5.如权利要求1所述的占空比校正装置，其特征在于，该等延迟单元的一半设置于该第一节点与该第二节点之间。

6.如权利要求1所述的占空比校正装置，其特征在于，该输入校正电路包括：

反相器，根据该输入时钟信号，产生输入反相时钟信号；

多工器，根据该第一控制信号，选择该输入时钟信号或该输入反相时钟信号作为选择时钟信号，并转送该选择时钟信号；

输入延迟单元，将该选择时钟信号延迟输入延迟时间，以产生输入延迟时钟信号，其中该输入延迟时间根据该第一控制信号来控制；以及

与门，根据该选择时钟信号和该输入延迟时钟信号，产生该输入校正时钟信号。

7.如权利要求6所述的工作周期校正装置，其特征在于，该工作周期校正装置还包括：

控制器，根据该第一控制信号，控制该输入延迟时间，使得该第一延迟时钟信号的上升沿与该输入校正时钟信号的下降沿对齐。

8.如权利要求1所述的工作周期校正装置，其特征在于，在该可调延迟时间被调整之后，该延迟链的总延迟时间恰等于该输入时钟信号的时钟周期。

9.如权利要求1所述的占空比校正装置，其特征在于，在该可调延迟时间已经根据该第二控制信号进行调整之后，该输入校正电路才根据该第一控制信号校正该输入时钟信号。

10.如权利要求1所述的占空比校正装置，其特征在于，该占空比校正装置为一倍频器，其中该延迟链还于第三节点处产生第三延迟时钟信号，且该占空比校正装置还包括：

异或门，根据该输入校正时钟信号和该第三延迟时钟信号，产生输出时钟信号，其中该输出时钟信号的时钟频率恰为该输入时钟信号的时钟频率的两倍。

11.如权利要求10所述的占空比校正装置，其特征在于，该多个延迟单元的四分之一设置于该第三节点和该第一节点之间。

12.如权利要求10所述的占空比校正装置，其特征在于，在该可调延迟时间已被调整且该输入时钟信号已被校正之后，该多个延迟单元位于该第三节点和该第二节点之间的部分被关闭。

13.一种占空比校正方法，其特征在于，包括：

经由包括多个延迟单元的延迟链，延迟输入时钟信号，于该延迟链的第一节点处产生第一延迟时钟信号，且于该延迟链的第二节点处产生第二延迟时钟信号，其中该多个延迟单元中的至少两个分别具有一可调延迟时间；

控制该可调延迟时间，使得该延迟链的总延迟时间恰等于该输入时钟信号的时钟周期；以及

校正该输入时钟信号，并产生具有大致为50%的占空比的输入校正时钟信号。

14.如权利要求13所述的占空比校正方法，其特征在于，该控制该可调延迟时间的步骤还包括：

控制该可调延迟时间，使得该第二延迟时钟信号的上升沿与该输入时钟信号的上升沿对齐。

15.如权利要求13所述的占空比校正方法，其特征在于，该校正该输入时钟信号的步骤还包括：

使该第一延迟时钟信号的上升沿与该输入时钟信号的下降沿对齐。

16.如权利要求13所述的占空比校正方法，其特征在于，该校正该输入时钟信号的步骤执行于该控制该可调延迟时间的步骤之后。

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