CN102055436B - 用于校正时钟信号的占空比的装置和方法 - Google Patents

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Abstract

本发明涉及用于校正时钟信号的占空比的装置和方法，其中一种时钟校正电路，包括：延迟锁定环(DLL)，被配置为将外部时钟信号延迟并生成内部时钟信号，第一占空比校正(DCC)单元，被配置为响应于第一占空比代码校正外部时钟信号的占空比，第二DCC单元，被配置为响应于第二占空比代码校正内部时钟信号的占空比，以及占空比代码生成单元，被配置为从第一和第二DCC单元的输出中选择输出并通过检测所选择的输出的占空比比率来生成第一和第二占空比代码。

Description

用于校正时钟信号的占空比的装置和方法
相关申请的交叉引用
本申请要求于2009年10月30日提交的韩国专利申请号No.10-2009-0104624的优先权，其全部内容通过引用结合于本申请中。
背景技术
本发明的示例性实施例涉及一种用于校正时钟信号的占空比的装置。
时钟信号在各种系统和电路中广泛用于调整操作时序。当时钟信号用在系统和电路内部时，时钟信号经常被延迟。为了确保可靠的操作，校正延迟很重要。一般使用延迟锁定环(DLL)来补偿时钟信号的延迟。
图1是示出传统DLL的框图。
传统DLL 100包括相位比较单元110、延迟控制单元120、可变延迟单元130、副本(replica)延迟单元140以及锁定检测单元150。
副本延迟单元140将内部时钟信号DLLCLK延迟并输出反馈时钟信号FBCLK。内部时钟信号DLLCLK是DLL的输出信号。通过对延迟元件的延迟建模来获得副本延迟单元140的延迟量，从DLL输出的内部时钟信号DLLCLK被输入到该延迟元件。相位比较单元110比较外部时钟信号EXTCLK和反馈时钟信号FBCLK的相位并输出向上/向下信号UP/DN。延迟控制单元120响应于向上/向下信号UP/DN控制可变延迟单元130的延迟量。可变延迟单元130将外部时钟信号EXTCLK延迟由延迟控制单元120控制的延迟量，并输出内部时钟信号DLLCLK。锁定检测单元150基于向上/向下信号UP/DN生成指示DLL的锁定状态的锁定信号LOCK。
图2是示出用于校正时钟信号的占空比的传统占空比校正(DCC)电路200的框图。
传统DCC电路200包括分相器单元210、占空比比率检测单元220以及占空比校正单元230。
分相器单元210基于从DCC电路输出的输出时钟信号CLKOUT生成上升时钟信号RCLK和下降时钟信号FCLK。上升时钟信号RCLK与输出时钟信号CLKOUT同相，而下降时钟信号FCLK为异相，即相对于输出时钟信号CLKOUT具有相反的相位。例如，在输出时钟信号CLKOUT具有逻辑高电平的时段期间，上升时钟信号RCLK被使能(enable)为逻辑高电平，在输出时钟信号CLKOUT具有逻辑低电平的时段期间，下降时钟信号被使能为逻辑高电平。
占空比比率检测单元220通过比较上升时钟信号RCLK和下降时钟信号FCLK的使能时段来检测输出时钟信号CLKOUT的占空比比率，并输出占空比代码CODE＜0∶N＞。
占空比校正单元230响应于占空比代码CODE＜0∶N＞来校正被输入到DCC电路的输入时钟信号CLKIN的占空比，并输出输出时钟信号CLKOUT。为了校正输入时钟信号CLKIN的占空比，占空比校正单元230可以调整输入时钟信号CLKIN的转换速率(slew rate)或者控制输入时钟信号的电压电平。
图1中示出的DLL包括在可变延迟单元130内部的多个延迟单元，用于将外部时钟信号EXTCLK延迟以输出内部时钟信号DLLCLK。可变延迟单元130改变外部时钟EXTCLK的占空比。因此，图2中示出的DCC电路通常被包括在DLL中，用于校正外部时钟信号EXTCLK的占空比。
如果DCC电路200被耦合到DLL 100的输入端子，可以给DLL 100提供具有相对精确的占空比的外部时钟信号EXTCLK。然而，由可变延迟单元130引起的占空比的改变没有被校正。同时，如果DCC电路200被耦合到DLL的输出端子，可以校正由可变延迟单元130引起的占空比的改变，但是输入到DLL的外部时钟EXTCLK的占空比没有被校正，并且因此，从DLL输出的内部时钟信号具有不精确的占空比。因此，为了确保外部时钟信号EXTCLK正确的占空比，对于本发明的示例性实施例，期望设计具有耦合到DLL的输入端子和输出端子二者的DCC电路的电路。然而，在此情况下，期望一种包括DLL 100和DCC电路200的电路的尺寸不会不合乎希望地增加的解决方案。
发明内容
本发明的实施例针对用于校正时钟信号的占空比同时芯片尺寸不会增加或者最低限度地增加的装置。
根据本发明的实施例，时钟校正电路包括延迟锁定环(DLL)，被配置为将外部时钟信号延迟并生成内部时钟信号，第一占空比校正(DCC)单元，被配置为响应于第一占空比代码校正外部时钟信号的占空比，第二DCC单元，被配置为响应于第二占空比代码校正内部时钟信号的占空比，以及占空比代码生成单元，被配置为从第一和第二DCC单元的输出中选择输出并通过检测所选择的输出的占空比比率来生成第一和第二占空比代码，其中占空比代码生成单元被配置为在延迟锁定环处于锁定状态之前，基于第一占空比校正单元的输出生成第一占空比代码，并在延迟锁定环处于锁定状态之后，基于第二占空比校正单元的输出生成第二占空比代码。
根据本发明的另一实施例，时钟校正电路包括第一占空比校正(DCC)单元，被配置为校正第一时钟信号的占空比，第二DCC单元，被配置为校正第二时钟信号的占空比，以及占空比代码生成单元，被配置为从第一和第二DCC单元的输出中选择输出并通过检测所选择的输出的占空比比率来生成第一和第二占空比代码，其中第一和第二DCC单元分别响应于第一和第二占空比代码来执行DCC操作，其中占空比代码生成单元被配置为在延迟锁定环(DLL)处于锁定状态之前，基于第一占空比校正单元的输出生成第一占空比代码，并在延迟锁定环处于锁定状态之后，基于第二占空比校正单元的输出生成第二占空比代码。
根据本发明的再一实施例，用于校正外部时钟的占空比的时钟校正方法包括：接收外部时钟，检测外部时钟的占空比比率，响应于检测到的外部时钟的占空比比率来校正外部时钟的占空比并输出校正的外部时钟，通过将校正的外部时钟延迟来生成内部时钟，在外部时钟处于锁定状态之后检测内部时钟的占空比比率，以及响应于检测到的内部时钟的占空比比率来校正内部时钟的占空比并输出校正的内部时钟，其中外部时钟信号和内部时钟信号的占空比比率的检测由共同用于检测两个占空比比率的同一电路来执行。
附图说明
图1是示出传统的延迟锁定环(DLL)的框图；
图2是示出用于校正时钟信号的占空比的传统的占空比校正(DCC)电路的框图；
图3是示出根据本发明的实施例的时钟校正电路的框图；
图4是示出在图3中示出的占空比代码生成单元的框图；
图5是图3中示出的第一占空比校正(DCC)单元的电路原理图；
图6是示出图3的时钟校正电路的操作的流程图。
具体实施方式
下面将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同形式来实现，并且不应当被解释为限制于此处阐明的实施例。更确切地，提供这些实施例使得本公开更彻底和完整，并将充分地向本领域技术人员表达本发明的范围。贯穿本公开，在本发明的各个图和实施例通篇相似的附图标记表示相似的部件。
图3是示出根据本发明的实施例的时钟校正电路的框图。时钟校正电路包括延迟锁定环(DLL)310，第一和第二占空比校正(DCC)单元320和330，以及占空比代码生成单元340。第一DCC单元320响应于第一占空比代码CODE1＜0∶N＞校正第一外部时钟信号EXTCLK1的占空比，并输出第二外部时钟信号EXTCLK2。DLL 310将第二外部时钟信号EXTCLK2延迟，并输出第一内部时钟信号DLLCLK1。第二DCC单元330响应于第二占空比代码CODE2＜0∶N＞校正第一内部时钟信号DLLCLK1的占空比，并输出第二内部时钟信号DLLCLK2。占空比生成单元340检测第二外部时钟信号EXTCLK2和第二内部时钟信号DLLCLK2，并生成第一和第二占空比代码CODE1＜0∶N＞和CODE2＜0∶N＞。
如图3所示，根据本发明的实施例的时钟校正电路包括两个DCC单元，即第一和第二DCC单元320和330，以及单个占空比代码生成单元，即占空比代码生成单元340。通过为两个DCC单元共用占空比代码生成单元340，可以减小包括时钟校正电路的系统的尺寸。尽管图3中所示出的本发明的实施例包括共用单个占空比代码生成单元的两个DCC单元，同样的原理可以应用于根据系统设计需要超过两个DCC单元共用单个占空比代码生成单元340的情况。此外，本实施例中用于校正DLL 310的输入和输出时钟信号的DCC单元320和330也可以用于其它执行时钟占空比校正操作的集成电路和系统。
图4是示出图3中所示的占空比代码生成单元340的框图。
根据示例性实施例的占空比代码生成单元340包括输入选择单元410、分相器单元420、占空比比率检测单元430以及输出选择单元440。
根据示例性实施例的输入选择单元410响应于选择信号SEL选择第二外部时钟信号EXTCLK2和第二内部时钟信号DLLCLK2中的一个，并输出所选择的时钟信号作为所选择的时钟信号SEL_CLK。例如，当选择信号SEL具有逻辑低电平时输入选择单元410可以选择第一外部时钟信号EXTCLK2，并且当选择信号SEL具有逻辑高电平时选择第二内部时钟信号DLLCLK2。
根据示例性实施例的分相器单元420基于所选择的时钟信号SEL_CLK生成上升时钟信号RCLK和下降时钟信号FCLK。上升时钟信号RCLK与所选择的时钟信号SEL_CLK同相，而下降时钟信号FCLK为异相，即相对于所选择的时钟信号SEL_CLK具有相反的相位。例如，上升时钟信号RCLK在所选择的时钟信号SEL_CLK具有逻辑高电平的时段期间可以被使能为逻辑高电平，而下降时钟信号在所选择的时钟信号SEL_CLK具有逻辑低电平的时段期间可以被使能为逻辑高电平。
根据示例性实施例的占空比比率检测单元430通过比较上升时钟信号RCLK和下降时钟信号FCLK的使能时段来检测所选择的时钟信号SEL_CLK的占空比比率，并输出占空比代码CODE＜0∶N＞。
根据示例性实施例的输出选择单元440响应于选择信号SEL输出占空比代码CODE＜0∶N＞作为第一和第二占空比代码CODE1＜0∶N＞和CODE2＜0∶N＞中的一个。例如，当选择信号SEL具有逻辑低电平时，输出选择单元440可以输出占空比代码CODE＜0∶N＞作为第一占空比代码CODE1＜0∶N＞。当选择信号SEL具有逻辑高电平时，输出选择单元440可以输出占空比代码CODE＜0∶N＞作为第二占空比代码CODE2＜0∶N＞。
根据示例性实施例，由DLL 310的锁定检测单元输出的、指示DLL310的锁定状态的锁定信号LOCK被用作选择信号SEL。在此情况下，在DLL 310被锁定之前，第一DCC单元320校正第一外部时钟信号EXTCLK1的占空比并向DLL 310输出第二外部时钟信号EXTCLK2。在DLL 310锁定之后，第二DCC单元330校正被DLL 310锁定之后的第一内部时钟信号DLLCLK1的占空比。
除了图4所示的结构，根据示例性实施例的占空比代码生成单元340可以被实施为任何合理地适当的结构，这种结构选择第二外部时钟信号EXTCLK2和第二内部时钟信号DLLCLK2中的一个，并基于所选择的时钟信号选择性地生成占空比代码。
图5是图3所示的第一DCC单元320的电路原理图。
根据示例性实施例的第一DCC单元320包括：两个反相器INV1和INV2，将第一外部时钟信号EXTCLK1延迟；和多个晶体管T00～T15，控制第一反向器INV1的上拉/下拉驱动功率。晶体管T00～T15由第一占空比代码CODE1＜0∶N＞控制。因此，第一DCC单元320通过控制第一反相器INV1的上拉/下拉驱动功率来校正第一外部时钟信号EXTCLK1的占空比，即：调整第一外部时钟信号EXTCLK1的转换速率。也可以利用根据本发明的其它示例性实施例的不同的结构来实施第一DCC单元320。例如，可以替代地使用增大/减小第一外部时钟信号EXTCLK1的电压电平的电路来校正第一外部时钟信号EXTCLK1的占空比。
第二DCC单元330也可以用图5所示的电路来实施。在此情况下，两个反相器INV1和INV2将第一内部时钟信号DLLCLK1延迟，并且晶体管T00～T15由第二占空比代码CODE2＜0∶N＞控制。
图6是示出根据本发明的示例性实施例的图3的时钟校正电路的操作的流程图。
首先，进行判断是否检测到DLL 310的锁定状态(S610)。当DLL 310没有处于锁定状态时，检测(S620)并校正(S630)第二外部时钟信号EXTCLK2的占空比。在判断DLL 310处于锁定状态之后，进行判断对第二外部时钟信号EXTCLK2的占空比校正操作是否已经完成(S640)。当对第二外部时钟信号EXTCLK2的占空比校正操作还未完成时，继续对第二外部时钟信号EXTCLK2的占空比校正操作(S620和S630)。当DLL 310处于锁定状态并且对第二外部时钟信号EXTCLK2的占空比校正操作已完成时，执行对第二内部时钟信号DLLCLK2的占空比校正操作(S650和S660)。对第二外部时钟信号EXTCLK2还是对第二内部时钟信号DLLCLK2执行占空比校正DCC操作是由选择信号SEL确定的。例如，当执行步骤S620和S630时，选择信号SEL具有逻辑低电平，而当执行步骤S650和S660时，选择信号SEL具有逻辑高电平。
根据本发明实施例的时钟校正电路校正输入到DLL的输入时钟信号以及从DLL输出的输出时钟信号的占空比，其中通过共用占空比代码生成单元不增加或最低程度地增加芯片尺寸。也就是说，时钟校正电路通过在单个占空比代码生成单元中生成占空比代码来减小使用多个DCC电路的系统的尺寸。
虽然已经关于具体实施例描述了本发明，显然地，对于本领域的技术人员来说，在不脱离由以下权利要求书所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (11)

1.一种时钟校正电路，包括：
延迟锁定环DLL，被配置为将外部时钟信号延迟并生成内部时钟信号；
第一占空比校正DCC单元，被配置为响应于第一占空比代码校正所述外部时钟信号的占空比；
第二占空比校正单元，被配置为响应于第二占空比代码校正所述内部时钟信号的占空比；以及
占空比代码生成单元，被配置为从所述第一和第二占空比校正单元的输出中选择输出并通过检测所选择的输出的占空比比率来生成所述第一和第二占空比代码，
其中所述占空比代码生成单元被配置为在所述延迟锁定环处于锁定状态之前，基于所述第一占空比校正单元的输出生成所述第一占空比代码，并在所述延迟锁定环处于所述锁定状态之后，基于所述第二占空比校正单元的输出生成所述第二占空比代码。
2.根据权利要求1所述的时钟校正电路，其中所述占空比代码生成单元包括：
输入选择单元，被配置为选择从所述第一和第二占空比校正单元的输出中所选择的一个；
分相器单元，被配置为基于所选择的输出来生成上升时钟信号和下降时钟信号；
占空比比率检测单元，被配置为比较所述上升时钟信号和所述下降时钟信号并生成占空比代码；以及
输出选择单元，被配置为输出所述占空比代码作为所述第一占空比代码和所述第二占空比代码中的一个。
3.根据权利要求1所述的时钟校正电路，其中所述第一和所述第二占空比校正单元被配置为通过分别调整所述外部时钟信号和所述内部时钟信号的转换速率来执行占空比校正操作。
4.根据权利要求3所述的时钟校正电路，其中所述第一占空比校正单元包括被配置为接收所述外部时钟信号的反相器和被配置为响应于所述第一占空比代码控制所述反相器的驱动功率的多个晶体管。
5.根据权利要求3所述的时钟校正电路，其中所述第二占空比校正单元包括被配置为接收所述内部时钟信号的反相器和被配置为响应于所述第二占空比代码控制所述反相器的驱动功率的多个晶体管。
6.根据权利要求1所述的时钟校正电路，其中所述延迟锁定环包括：
相位比较单元，被配置为比较所述第一占空比校正单元的输出信号和反馈时钟信号；
延迟控制单元，被配置为响应于所述相位比较单元的输出来控制第一延迟量；
可变延迟单元，被配置为将所述外部时钟信号延迟所述第一延迟量并输出所述内部时钟信号；
副本延迟单元，被配置为将所述内部时钟信号延迟第二延迟量并输出所述反馈时钟信号；以及
锁定检测单元，被配置为响应于所述相位比较单元的输出生成指示所述延迟锁定环的锁定状态的锁定信号。
7.根据权利要求6所述的时钟校正电路，其中所述占空比代码生成单元被配置为响应于所述锁定信号选择性地接收所述第一和第二占空比校正单元的输出并选择性地输出所述第一和第二占空比代码。
8.一种时钟校正电路，包括：
第一占空比校正DCC单元，被配置为校正第一时钟信号的占空比；
第二占空比校正单元，被配置为校正第二时钟信号的占空比；以及
占空比代码生成单元，被配置为从所述第一和第二占空比校正单元的输出中选择输出并通过检测所选择的输出的占空比比率来生成所述第一和第二占空比代码，
其中所述第一占空比校正单元被配置为响应于所述第一占空比代码来执行占空比校正操作以及所述第二占空比校正单元被配置为响应于所述第二占空比代码来执行占空比校正操作，
其中所述占空比代码生成单元被配置为在延迟锁定环(DLL)处于锁定状态之前，基于所述第一占空比校正单元的输出生成所述第一占空比代码，并在所述延迟锁定环处于所述锁定状态之后，基于所述第二占空比校正单元的输出生成所述第二占空比代码。
9.根据权利要求8所述的时钟校正电路，其中所述占空比代码生成单元包括：
输入选择单元，被配置为选择从所述第一和第二占空比校正单元的输出中所选择的一个；
分相器单元，被配置为基于所选择的输出来生成上升时钟信号和下降时钟信号；
占空比比率检测单元，被配置为比较所述上升时钟信号和所述下降时钟信号并生成占空比代码；以及
输出选择单元，被配置为输出所述占空比代码作为所述第一占空比代码或所述第二占空比代码中的一个。
10.根据权利要求8所述的时钟校正电路，其中所述第一和所述第二占空比校正单元被配置为通过分别调整所述第一和第二时钟信号的转换速率来执行所述占空比校正操作。
11.一种用于校正外部时钟的占空比的时钟校正方法，包括：
接收所述外部时钟；
检测所述外部时钟的占空比比率；
响应于检测到的所述外部时钟的占空比比率来校正所述外部时钟的占空比并输出校正的外部时钟；
通过将校正的外部时钟延迟来生成内部时钟；
在所述外部时钟处于锁定状态之后检测所述内部时钟的占空比比率；以及
响应于检测到的所述内部时钟的占空比比率来校正所述内部时钟的占空比并输出校正的内部时钟，
其中所述外部时钟信号和所述内部时钟信号的占空比比率的检测由共同用于检测两个占空比比率的同一电路来执行。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105577173A (zh) * 2016-02-26 2016-05-11 西安紫光国芯半导体有限公司 一种检测最终时钟输出的延迟锁相环和占空比矫正电路

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
US8169243B2 (en) * 2009-04-02 2012-05-01 Qualcomm Incorporated Techniques for non-overlapping clock generation
KR20100135552A (ko) * 2009-06-17 2010-12-27 삼성전자주식회사 입력 클락과 출력 클락의 듀티를 보정하는 지연 동기 루프
US8217696B2 (en) * 2009-12-17 2012-07-10 Intel Corporation Adaptive digital phase locked loop
US8624647B2 (en) * 2010-01-19 2014-01-07 Altera Corporation Duty cycle correction circuit for memory interfaces in integrated circuits
KR101659840B1 (ko) * 2010-03-11 2016-09-30 삼성전자주식회사 스큐드 게이트 타입 듀티 교정회로를 갖는 디지털 지연 동기 루프 및 그의 듀티 교정방법
US8461889B2 (en) * 2010-04-09 2013-06-11 Micron Technology, Inc. Clock signal generators having a reduced power feedback clock path and methods for generating clocks
JP2011223436A (ja) * 2010-04-13 2011-11-04 Elpida Memory Inc 半導体回路
KR101095010B1 (ko) * 2010-09-30 2011-12-20 주식회사 하이닉스반도체 반도체 메모리 장치의 ｄｌｌ 회로
US8729941B2 (en) 2010-10-06 2014-05-20 Micron Technology, Inc. Differential amplifiers, clock generator circuits, delay lines and methods
US8395427B1 (en) * 2010-12-20 2013-03-12 National Semiconductor Corporation Low power and low spur sampling PLL
US8373481B2 (en) * 2010-12-20 2013-02-12 National Semiconductor Corporation Spur reduction technique for sampling PLL's
KR101201872B1 (ko) * 2011-02-22 2012-11-15 에스케이하이닉스 주식회사 위상 제어 회로
KR20130001919A (ko) * 2011-06-28 2013-01-07 에스케이하이닉스 주식회사 듀티 싸이클 보정 회로
KR101899084B1 (ko) * 2011-10-20 2018-09-18 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 구동 방법
KR101858471B1 (ko) * 2011-12-22 2018-05-17 에스케이하이닉스 주식회사 지연고정루프
KR20130072874A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 신호 출력 회로 및 이를 포함하는 반도체 장치
US8432207B1 (en) 2011-12-30 2013-04-30 Advanced Micro Devices, Inc. Method and apparatus for correcting the duty cycle of a high speed clock
US8664992B2 (en) * 2012-01-03 2014-03-04 Nanya Technology Corp. Duty cycle controlling circuit, duty cycle adjusting cell, and dutycycle detecting circuit
US8933738B2 (en) * 2012-03-05 2015-01-13 Mediatek Singapore Pte. Ltd. Signal duty cycle detector and calibration system
US9166579B2 (en) 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
US9054675B2 (en) 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
US9329623B2 (en) 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
US9954517B2 (en) * 2012-11-06 2018-04-24 Micron Technology, Inc. Apparatuses and methods for duty cycle adjustment
US8692600B1 (en) * 2013-01-09 2014-04-08 International Business Machines Corporation Multi-protocol driver slew rate calibration system for calibration slew rate control signal values
JP2015012352A (ja) * 2013-06-27 2015-01-19 マイクロン テクノロジー， インク． 半導体装置
US9413339B2 (en) * 2013-10-03 2016-08-09 Samsung Display Co., Ltd. Apparatus and method for offset cancellation in duty cycle corrections
CN103546151B (zh) * 2013-10-30 2017-02-08 西安紫光国芯半导体有限公司 一种高速延迟锁相环
KR102107068B1 (ko) * 2013-11-29 2020-05-08 에스케이하이닉스 주식회사 위상 검출 회로 및 이를 이용하는 지연 고정 루프 회로
US9508417B2 (en) * 2014-02-20 2016-11-29 Micron Technology, Inc. Methods and apparatuses for controlling timing paths and latency based on a loop delay
KR20150133327A (ko) * 2014-05-19 2015-11-30 에스케이하이닉스 주식회사 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
US9413338B2 (en) 2014-05-22 2016-08-09 Micron Technology, Inc. Apparatuses, methods, and circuits including a duty cycle adjustment circuit
CN104283550B (zh) * 2014-09-29 2017-11-10 西安紫光国芯半导体有限公司 一种延迟锁相环和占空比矫正电路
CN104320131A (zh) * 2014-09-29 2015-01-28 山东华芯半导体有限公司 延迟锁相环和占空比矫正电路结构
CN104242921B (zh) 2014-09-30 2017-12-19 西安紫光国芯半导体有限公司 一种高频延迟锁相环及其时钟处理方法
KR102240275B1 (ko) * 2014-12-01 2021-04-14 삼성전자주식회사 지연 고정 루프 및 이를 포함하는 메모리 장치
CN104539286B (zh) * 2014-12-10 2017-12-01 深圳市国微电子有限公司 基频时钟产生电路
US9531363B2 (en) 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
CN106301354B (zh) * 2015-05-29 2021-10-26 京微雅格（北京）科技有限公司 一种占空比校正装置及方法
US9813067B2 (en) 2015-06-10 2017-11-07 Micron Technology, Inc. Clock signal and supply voltage variation tracking
ITUB20159405A1 (it) * 2015-12-23 2017-06-23 St Microelectronics Srl Circuito e metodo di generazione di un segnale di clock con regolazione del duty cycle
CN105610433B (zh) * 2016-02-26 2018-08-14 西安紫光国芯半导体有限公司 一种同时实现占空比矫正和延迟锁相的延迟锁相环电路
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US9865317B2 (en) 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
KR20180072082A (ko) * 2016-12-21 2018-06-29 에스케이하이닉스 주식회사 듀티 보정 회로 및 듀티 보정 방법
US10224938B2 (en) 2017-07-26 2019-03-05 Micron Technology, Inc. Apparatuses and methods for indirectly detecting phase variations
US10622981B2 (en) * 2017-09-25 2020-04-14 International Business Machines Corporation Static compensation of an active clock edge shift for a duty cycle correction circuit
US10892744B2 (en) 2017-09-25 2021-01-12 International Business Machines Corporation Correcting duty cycle and compensating for active clock edge shift
US10063222B1 (en) 2017-09-25 2018-08-28 International Business Machines Corporation Dynamic control of edge shift for duty cycle correction
KR102549549B1 (ko) * 2018-03-12 2023-07-03 에스케이하이닉스 주식회사 듀티 싸이클 보정 회로
JP7223387B2 (ja) * 2018-05-24 2023-02-16 ザインエレクトロニクス株式会社 デューティ補償装置
CN112204664B (zh) 2018-05-29 2024-04-02 美光科技公司 用于设置用于改进时钟工作循环的工作循环调整器的设备及方法
KR20200019379A (ko) * 2018-08-14 2020-02-24 삼성전자주식회사 반도체 메모리 장치의 지연 고정 루프 회로, 반도체 메모리 장치 및 지연 고정 루프 회로의 동작 방법
US10547298B1 (en) * 2018-09-07 2020-01-28 Cadence Design Systems, Inc. Duty cycle correction system and method
US10601410B1 (en) * 2018-11-02 2020-03-24 Micron Technology, Inc. Offset cancellation of duty cycle detector
US11189334B2 (en) 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10715127B2 (en) * 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation
JP7449395B2 (ja) 2020-10-28 2024-03-13 チャンシン メモリー テクノロジーズ インコーポレイテッド メモリ
US11611334B2 (en) * 2020-11-24 2023-03-21 Mediatek Inc. Method and circuit for monitoring and controlling duty margin of a signal
KR20220071470A (ko) 2020-11-24 2022-05-31 삼성전자주식회사 클럭 보정 회로 및 클럭 보정 회로를 포함하는 메모리 시스템
US11885646B2 (en) 2021-08-12 2024-01-30 Allegro Microsystems, Llc Programmable active pixel test injection
US11949421B1 (en) * 2021-10-28 2024-04-02 Synopsys, Inc. Two-step duty-cycle correction for high-speed clocks in communications systems
US11722141B1 (en) * 2022-04-22 2023-08-08 Allegro Microsystems, Llc Delay-locked-loop timing error mitigation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1487669A (zh) * 2002-10-05 2004-04-07 ���ǵ�����ʽ���� 内部修正占空比的延时锁定环电路及其占空比修正方法
CN101232285A (zh) * 2007-01-24 2008-07-30 海力士半导体有限公司 Dll电路及其控制方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100393317B1 (ko) * 1994-02-15 2003-10-23 람버스 인코포레이티드 지연동기루프
JP4392678B2 (ja) * 2000-04-18 2010-01-06 エルピーダメモリ株式会社 Ｄｌｌ回路
KR100393206B1 (ko) * 2000-10-23 2003-07-31 삼성전자주식회사 고주파 특성과 수율 향상을 위한 지연동기회로
KR100434501B1 (ko) * 2002-04-25 2004-06-05 삼성전자주식회사 듀티 정정을 기반으로 하는 주파수 체배기
KR100490655B1 (ko) * 2002-10-30 2005-05-24 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프
KR100868014B1 (ko) * 2007-02-12 2008-11-11 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 그 제어 방법
KR100911195B1 (ko) * 2007-12-07 2009-08-06 주식회사 하이닉스반도체 듀티비 보정 회로
KR100954108B1 (ko) * 2008-09-02 2010-04-27 주식회사 하이닉스반도체 지연고정루프회로
KR100956785B1 (ko) * 2008-10-31 2010-05-12 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1487669A (zh) * 2002-10-05 2004-04-07 ���ǵ�����ʽ���� 内部修正占空比的延时锁定环电路及其占空比修正方法
CN101232285A (zh) * 2007-01-24 2008-07-30 海力士半导体有限公司 Dll电路及其控制方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105577173A (zh) * 2016-02-26 2016-05-11 西安紫光国芯半导体有限公司 一种检测最终时钟输出的延迟锁相环和占空比矫正电路
CN105577173B (zh) * 2016-02-26 2018-05-15 西安紫光国芯半导体有限公司 一种检测最终时钟输出的延迟锁相环和占空比矫正电路

Also Published As

Publication number Publication date
US20110102039A1 (en) 2011-05-05
KR101030275B1 (ko) 2011-04-20
US7990194B2 (en) 2011-08-02
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