KR20200019379A - 반도체 메모리 장치의 지연 고정 루프 회로, 반도체 메모리 장치 및 지연 고정 루프 회로의 동작 방법 - Google Patents

반도체 메모리 장치의 지연 고정 루프 회로, 반도체 메모리 장치 및 지연 고정 루프 회로의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치의 지연 고정 루프(delay-locked loop; DLL) 회로는 제1 듀티 사이클 정정기, 제2 듀티 사이클 정정기, 클럭 트리, 제1 듀티 사이클 검출기 및 제2 듀티 사이클 검출기를 포함한다. 제1 듀티 사이클 정정기는 제1 정정 코드들에 응답하여, 기준 클럭 신호에 기초하여 생성된 멀티 위상을 가지는 제1 내지 제4 분주 클럭 신호들 중 적어도 일부의 듀티를 조절하여 제1 내지 제4 정정 클럭 신호들을 제공한다. 제2 듀티 사이클 정정기는 제2 정정 코드에 응답하여, 제1 내지 제4 지연 클럭 신호들 중에서 제2 내지 제4 지연 클럭 신호들 중 적어도 일부의 지연을 조절하여 제1 내지 제4 소스 클럭 신호들을 제공한다. 클럭 트리는 제1 내지 제4 소스 클럭 신호들을 제1 내지 제4 전파 클럭 신호들로 상기 반도체 메모리 장치의 내부로 제공한다. 제1 듀티 사이클 검출기는 제1 전파 클럭 신호의 듀티를 검출하여, 제1 정정 코드들 중 제1 서브 정정 코드를 생성하고, 제1 내지 제4 전파 클럭 신호들에 기초하여 복원된 제1 복원 클럭 신호 및 제2 복원 클럭 신호의 듀티를 검출하여 제2 정정 코드를 생성한다. 제2 듀티 사이클 검출기는 제2 전파 클럭 신호의 듀티를 검출하여 제1 정정 코드들 중 제2 서브 정정 코드를 생성한다.

Description

반도체 메모리 장치의 지연 고정 루프 회로, 반도체 메모리 장치 및 지연 고정 루프 회로의 동작 방법{Delay-locked loop circuits, semiconductor memory devices, and methods of operating delay-locked loop circuits}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 지연 고정 루프 회로, 반도체 메모리 장치 및 지연 고정 루프 회로의 동작 방법에 관한 것이다.
일반적으로 반도체 장치들은 클럭 신호에 동기하여 서로 데이터를 고속으로 송수신한다. 반도체 장치로 제공되는 클럭 신호의 특성을 향상시키기 위하여 클럭 신호의 듀티를 50%에 가깝도록 조절하기 위한 듀티 사이클 정정기가 이용될 수 있다.
최근에서는 고속으로 동작하는 반도체 메모리 장치에서 내부 주파수의 한계를 해결하기 위하여 외부로부터 제공되는 클럭을 분주하고 분주된 클럭을 내부에서 사용한다.
본 발명의 일 목적은 성능을 높일 수 있는 반도체 메모리 장치의 지연 고정 루프 회로를 제공하는데 있다.
본 발명의 일 목적은 성능을 높일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 성능을 높일 수 있는 지연 고정 루프 회로의 동작 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치의 지연 고정 루프(delay-locked loop; DLL) 회로는 제1 듀티 사이클 정정기, 제2 듀티 사이클 정정기, 클럭 트리, 제1 듀티 사이클 검출기 및 제2 듀티 사이클 검출기를 포함한다. 상기 제1 듀티 사이클 정정기는 제1 정정 코드들에 응답하여, 기준 클럭 신호에 기초하여 생성된 멀티 위상을 가지며, 서로 90도의 위상차를 가지는 제1 내지 제4 분주 클럭 신호들 중 적어도 일부의 듀티를 조절하여 제1 내지 제4 정정 클럭 신호들을 제공한다. 상기 제2 듀티 사이클 정정기는 제2 정정 코드에 응답하여, 상기 제1 내지 제4 정정 클럭 신호들이 지연된 제1 내지 제4 지연 클럭 신호들 중에서 상기 제2 내지 제4 지연 클럭 신호들 중 적어도 일부의 지연을 조절하여 제1 내지 제4 소스 클럭 신호들을 제공한다. 상기 클럭 트리는 상기 제1 내지 제4 소스 클럭 신호들을 제1 내지 제4 전파 클럭 신호들로 상기 반도체 메모리 장치의 내부로 제공한다. 상기 제1 듀티 사이클 검출기는 상기 제1 전파 클럭 신호의 듀티를 검출하여, 상기 제1 정정 코드들 중 제1 서브 정정 코드를 생성하고, 상기 제1 내지 제4 전파 클럭 신호들에 기초하여 복원된 제1 복원 클럭 신호 및 제2 복원 클럭 신호의 듀티를 검출하여 상기 제2 정정 코드를 생성한다. 상기 제2 듀티 사이클 검출기는 상기 제2 전파 클럭 신호의 듀티를 검출하여 상기 제1 정정 코드들 중 제2 서브 정정 코드를 생성한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 지연 고정 루프 회로, 메모리 셀 어레이 및 데이터 입출력 버퍼를 포함한다. 상기 지연 고정 루프 회로는 기준 클럭 신호를 수신하고, 상기 기준 클럭 신호가 분주된 제1 내지 제4 분주 클럭 신호들의 듀티 사이클 에러를 정정하여 상기 기준 클럭 신호와 동기되는 출력 클럭 신호를 생성한다. 상기 메모리 셀 어레이는 복수의 동적 메모리 셀들을 포함한다. 상기 데이터 입출력 버퍼는 상기 메모리 셀 어레이로부터 독출되는 데이터를 저장하고, 상기 출력 클럭 신호에 동기되어 상기 데이터를 출력한다. 상기 지연 고정 루프 회로는 제1 듀티 사이클 정정기, 제2 듀티 사이클 정정기, 클럭 트리, 제1 듀티 사이클 검출기 및 제2 듀티 사이클 검출기를 포함한다. 상기 제1 듀티 사이클 정정기는 제1 정정 코드들에 응답하여, 기준 클럭 신호에 기초하여 생성된 멀티 위상을 가지며, 서로 90도의 위상차를 가지는 상기 제1 내지 제4 분주 클럭 신호들 중 적어도 일부의 듀티를 조절하여 제1 내지 제4 정정 클럭 신호들을 제공한다. 상기 제2 듀티 사이클 정정기는 제2 정정 코드에 응답하여, 상기 제1 내지 제4 정정 클럭 신호들이 지연된 제1 내지 제4 지연 클럭 신호들 중에서 상기 제2 내지 제4 지연 클럭 신호들 중 적어도 일부의 지연을 조절하여 제1 내지 제4 소스 클럭 신호들을 제공한다. 상기 클럭 트리는 상기 제1 내지 제4 소스 클럭 신호들을 제1 내지 제4 전파 클럭 신호들로 상기 반도체 메모리 장치의 내부로 제공한다. 상기 제1 듀티 사이클 검출기는 상기 제1 전파 클럭 신호의 듀티를 검출하여, 상기 제1 정정 코드들 중 제1 서브 정정 코드를 생성하고, 상기 제1 내지 제4 전파 클럭 신호들에 기초하여 복원된 제1 복원 클럭 신호 및 제2 복원 클럭 신호의 듀티를 검출하여 상기 제2 정정 코드를 생성한다. 상기 제2 듀티 사이클 검출기는 상기 제2 전파 클럭 신호의 듀티를 검출하여 상기 제1 정정 코드들 중 제2 서브 정정 코드를 생성한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치의 지연 고정 루프 회로의 동작 방법에서는, 기준 클럭 신호에 기초하여 서로 90도의 위상차를 가지는 제1 내지 제4 분주 클럭 신호들을 생성하고, 상기 제1 분주 클럭 신호와 상기 제2 분주 클럭 신호에 기초하여 제1 전파 클럭 신호와 제2 전파 클럭 신호의 듀티를 검출하여 상기 제1 분주 클럭 신호와 상기 제2 분주 클럭 신호의 하강 에지의 기울기를 조절하고, 상기 제1 내지 제4 분주 클럭 신호들에 기초하여 복원 클럭 신호를 생성하고, 상기 복원 클럭 신호의 듀티를 검출하여 상기 제2 분주 클럭 신호에 기초한 제2 지연 클럭 신호의 지연량을 조절한다.
본 발명의 실시예들에 따르면, 기준 클럭 신호를 분주하여 반도체 메모리 장치 내부에서 사용되는 분주된 클럭 신호들을 생성하고, 두 번의 듀티 사이클 정정을 통하여 분주된 클럭 신호들 사이의 스큐를 보상하여 복원 클럭 신호를 생성한다. 따라서, 반도체 메모리 장치 내부의 주파수 한계에 대응하면서도 분주된 클럭 신호들과 복원 클럭 신호의 듀티 에러를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 지연 고정 루프 회로를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 4의 멀티-위상 클럭 생성기를 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 4의 제1 듀티 사이클 검출기를 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 도 6의 차지 펌프를 나타내는 블록도이고, 도 8은 도 6의 차지 펌프를 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 도 4의 제1 듀티 사이클 정정기를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 도 9의 제1 듀티 사이클 정정기에서 제1 서브 정정기의 구성을 나타낸다.
도 11은 본 발명의 다른 실시예들에 따른 도 9의 제1 듀티 사이클 정정기에서 제1 서브 정정기의 구성을 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 4의 제2 듀티 사이클 정정기를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 도 12의 제2 듀티 사이클 정정기에서 제1 서브 정정기의 구성을 나타낸다.
도 14는 도 4의 지연 고정 루프 회로에서 여러 가지 클럭 신호들을 나타낸다.
도 15는 본 발명의 실시예들에 따른 도 4의 클럭 복원 회로를 나타내는 블록도이다.
도 16은 도 15의 클럭 복원 회로의 동작을 나타낸다.
도 17은 도 10의 제1 서브 정정기의 동작을 나타낸다.
도 18은 도 11의 제1 서브 정정기의 동작을 나타낸다.
도 19는 도 13의 제1 서브 정정기의 동작을 나타낸다.
도 20은 본 발명의 실시예들에 따른 도 4의 지연 고정 루프 회로의 동작을 나타내는 흐름도이다.
도 21은 본 발명의 실시예들에 따른 도 4의 지연 고정 루프 회로의 동작을 나타내는 흐름도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 23은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다. 실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM), LPDDR4(low power DDR4) SDRAM 또는 LPDDR5 SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(또는 클럭, CLK), 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 데이터(DQ)를 주고받을 수 있다. 반도체 메모리 장치(200)는 데이터(DQ)가 저장되는 메모리 셀 어레이(300), 제어 로직 회로(210) 및 지연 고정 루프(delay-locked loop, DLL) 회로(500)를 포함할 수 있다.
지연 고정 루프 회로(500)는 클럭 신호(CLK)에 기초한 기준 클럭이 분주된 제1 내지 제4 분주 클럭들의 듀티 사이클 에러를 정정하여 상기 기준 클럭과 동기되는 출력 클럭을 생성할 수 있다. 제어 로직 회로(210)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 셀 어레이(300)에 대한 액세스를 제어하고, 지연 고정 루프 회로(500)의 동작을 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레시 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), ECC 엔진(400), 클럭 버퍼(430), 지연 고정 루프 회로(500) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
리프레쉬 카운터(245)는 제어 로직 회로(210)의 제어에 따라 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 출력할 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA) 또는 스크러빙 로우 어드레스(SBRA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 칼럼 디코더는 상응하는 입출력 게이팅 회로를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR) 또는 스크러빙 칼럼 어드레스(SBCA)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(400)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 ECC 엔진(400)에 제공되고, ECC 엔진(400)은 데이터(DQ)에 기초하여 패리티 비트들을 생성하고, 상기 데이터(DQ)와 상기 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 코드워드(CW)를 상기 하나의 뱅크 어레이의 서브 페이지에 기입할 수 있다.
데이터 입출력 버퍼(295)는 기입 동작에서는 클럭 신호(CLK)에 기초하여 데이터(DQ)를 ECC 엔진(400)에 제공하고, 독출 동작에서는 위상 고정 루프 회로(500)에서 제공되는 출력 클럭 신호(OCLK)에 기초하여 ECC 엔진(400)으로부터 제공되는 데이터(DQ)를 메모리 컨트롤러(100)에 제공할 수 있다.
ECC 엔진(400)은 제어 로직 회로(210)로부터의 제1 제어 신호(CTL1)에 기초하여 데이터(DQ)에 대한 ECC 인코딩과 ECC 디코딩을 수행할 수 있다. 클럭 버퍼(430)는 클럭 신호(CLK)를 수신하여 기준 클럭 신호(REFCLK)로 제공한다.
지연 고정 루프 회로(500)는 기준 클럭 신호(REFCLK)를 수신하고, 기준 클럭 신호(REFCLK)가 분주된, 서로 90도의 위상차를 가지는 제1 내지 제4 분주 클럭들의 듀티 사이클 에러를 정정하여 전파 클럭들을 제공하고, 기준 클럭 신호(REFCLK)와 동일한 주파수를 가지는 출력 클럭 신호(OCLK)를 생성하고, 상기 출력 클럭 신호(OCLK)를 데이터 입출력 버퍼(295)에 제공할 수 있다. 지연 고정 루프 회로(500)는 제어 로직 회로(210)로부터의 제2 제어 신호(CLT2)에 응답하여 동작할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 ECC 엔진(400)을 제어하는 제1 제어 신호(CTL1) 및 지연 고정 루프 회로(500)를 제어하는 제2 제어 신호(CTL2)를 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 3을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 동적 메모리 셀들(MCs)을 포함한다. 동적 메모리 셀들(MCs) 각각은 워드라인들(WL1~WLm) 각각과 비트라인들(BL1~BLn) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 지연 고정 루프 회로를 나타내는 블록도이다.
도 4를 참조하면, 지연 고정 루프 회로(500)는 멀티-위상 클럭 생성기(510), 제1 듀티 사이클 정정기(520), 지연 라인(545), 제2 듀티 사이클 정정기(550), 클럭 트리(580), 클럭 복원 회로(610), 클럭 멀티플렉서(640), 타이밍 제어기(650), 제1 듀티 사이클 검출기(660) 및 제2 듀티 사이클 검출기(680)를 포함할 수 있다. 지연 고정 루프 회로(500)는 데이터 레플리카 경로(585), 클럭 레플리카 경로(590) 및 위상 검출기(595)를 더 포함할 수 있다.
멀티-위상 클럭 생성기(510)는 기준 클럭 신호(REFCLK)를 수신하고, 기준 클럭 신호(REFCLK)의 주파수를 분주하여 서로 90도의 위상차를 가지는 제1 내지 제4 분주 클럭 신호들(MCLK0, MCLK90, MCLK180, MCLK270)을 생성할 수 있다. 멀티-위상 클럭 생성기(510)는 제1 내지 제4 분주 클럭 신호들(MCLK0, MCLK90, MCLK180, MCLK270)을 평균하여 평균 분주 클럭 신호(MMCLK)를 위상 검출기(595)에 제공할 수 있다. 제1 내지 제4 분주 클럭 신호들(MCLK0, MCLK90, MCLK180, MCLK270) 각각의 주파수는 기준 클럭 신호(REFCLK)의 1/2일 수 있다.
제1 듀티 사이클 정정기(520)는 제1 정정 코드들(CRCD0, CRCD90, CRCD180, CRCD270)에 응답하여 제1 내지 제4 분주 클럭 신호들(MCLK0, MCLK90, MCLK180, MCLK270) 중 적어도 일부의 듀티 에러를 정정하여 제1 내지 제4 정정 클럭 신호들(FCLK0, FCLK90, FCLK180, FCLK270)을 제공한다.
지연 라인(545)은 제1 내지 제4 정정 클럭 신호들(FCLK0, FCLK90, FCLK180, FCLK270) 중 적어도 일부를 지연시켜 제1 내지 제4 지연 클럭 신호들(DCLK0, DCLK90, DCLK180, DCLK270)을 제공한다.
제2 듀티 사이클 정정기(550)는 제2 정정 코드(QEC)에 응답하여 제1 내지 제4 지연 클럭 신호들(DCLK0, DCLK90, DCLK180, DCLK270) 중에서 제2 내지 제4 지연 클럭 신호들(DCLK90, DCLK180, DCLK270) 중 적어도 일부의 지연을 조절하여 제1 내지 제4 소스 클럭 신호들(SCLK0, SCLK90, SCLK180, SCLK270)을 제공한다.
클럭 트리(580)는 제1 내지 제4 소스 클럭 신호들(SCLK0, SCLK90, SCLK180, SCLK270)을 내부 경로들을 통하여 반도체 메모리 장치(200)의 내부로 제1 내지 제4 전파 클럭 신호들(PCLK0, PCLK90, PCLK180, PCLK270)로 제공한다.
데이터 레플리카 경로(585)는 데이터 입출력 버퍼(295)와 실질적으로 동일한 지연량을 제공할 수 있다. 클럭 레플리카 경로(590)는 클럭 버퍼(430)와 실질적으로 동일한 지연량을 제공할 수 있다. 데이터 레플리카 경로(585)와 클럭 레플리카 경로(590)는 클럭 트리(580)에서 제공되는 평균 전파 클럭 신호(MPCLK)를 지연시켜 피드백 클럭 신호(FBCLK)를 위상 검출기(595)에 제공할 수 있다. 위상 검출기(595)는 평균 분주 클럭 신호(MMCLK)와 평균 전파 클럭 신호(MPCLK)의 위상차를 검출하고, 검출된 위상차에 따라 지연 라인(545)의 지연량을 조절할 수 있다.
클럭 복원 회로(610)는 제1 내지 제4 전파 클럭 신호들(PCLK0, PCLK90, PCLK180, PCLK270)을 수신하고, 제1 내지 제4 전파 클럭 신호들(PCLK0, PCLK90, PCLK180, PCLK270)에 기초하여 제1 복원 클럭 신호(RCLK0)와 제2 복원 클럭 신호(RCLK180)를 생성하고, 제1 복원 클럭 신호(RCLK0)와 제2 복원 클럭 신호(RCLK180) 중 하나를 출력 클럭 신호(OCLK)로 출력할 수 있다.
클럭 멀티플렉서(640)는 타이밍 제어기(650)의 제어에 따라서, 제1 복원 클럭(RCLK0)및 제2 복원 클럭(RCLK180) 또는 제1 전파 클럭 신호(PCLK0) 및 제3 전파 클럭 신호(PCLK180) 중 한 쌍을 선택하고, 선택된 한 쌍을 제1 듀티 사이클 검출기(660)에 출력할 수 있다.
제1 듀티 사이클 검출기(660)는 제1 전파 클럭 신호(PCLK0) 및 제3 전파 클럭 신호(PCLK180)의 듀티 에러를 검출하고, 검출된 듀티 에러에 기초하여 제1 서브 정정 코드(CRCD0)와 제3 서브 정정 코드(CRCD180)을 생성하고, 제1 복원 클럭 신호(RCLK0) 및 제2 복원 클럭 신호(RCLK180)의 듀티 에러를 검출하여 제2 정정 코드(QEC)를 생성할 수 있다. 제1 듀티 사이클 검출기(660)는 제1 서브 정정 코드(CRCD0)와 제3 서브 정정 코드(CRCD180)를 제1 듀티 사이클 정정기(520)에 제공하고, 제2 정정 코드(QEC)를 제2 듀티 사이클 정정기(550)에 제공할 수 있다.
제2 듀티 사이클 검출기(680)는 제2 전파 클럭 신호(PCLK90) 및 제4 전파 클럭 신호(PCLK270)의 듀티 에러를 검출하고, 검출된 듀티 에러에 기초하여 제2 서브 정정 코드(CRCD90)와 제4 서브 정정 코드(CRCD270)을 생성할 수 있다. 제2 듀티 사이클 검출기(680)는 제2 서브 정정 코드(CRCD90)와 제4 서브 정정 코드(CRCD270)를 제1 듀티 사이클 정정기(520)에 제공할 수 있다.
타이밍 제어기(650)는 제1 듀티 사이클 검출기(660), 제2 듀티 사이클 검출기(680) 및 클럭 멀티플렉서(640)의 동작 타이밍을 제어할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 4의 멀티-위상 클럭 생성기를 나타내는 블록도이다.
도 5를 참조하면, 멀티-위상 클럭 생성기(510)는 위상 분리기(511) 및 클럭 분주기(513)를 포함할 수 있다.
위상 분리기(511)는 기준 클럭 신호(REFCLK)의 위상을 분리하여 180도의 위상차를 가지는 제1 기준 클럭 신호(REFCLK0) 및 제2 기준 클럭 신호(REFCLK1810)을 출력한다. 클럭 분주기(513)는 제1 기준 클럭 신호(REFCLK0) 및 제2 기준 클럭 신호(REFCLK1810)를 각각 2-분주하여 제1 내지 제4 분주 클럭 신호들(MCLK0, MCLK90, MCLK180, MCLK270)을 출력한다.
도 6은 본 발명의 실시예들에 따른 도 4의 제1 듀티 사이클 검출기를 나타내는 블록도이다.
도 6을 참조하면, 제1 듀티 사이클 검출기(661)는 차지 펌프(661), 비교기(671) 및 카운터(673)를 포함할 수 있다.
차지 펌프(661)는 제1 전파 클럭 신호(PCLK0) 및 제3 전파 클럭 신호(PCLK180)의 듀티 또는 제1 복원 클럭 신호(RCLK0) 및 제2 복원 클럭 신호(RCLK180)의 듀티에 따른 제1 펌프 전압(CPO)과 제2 펌프 전압(CPOB)을 출력한다. 비교기(671)는 제1 펌프 전압(CPO)과 제2 펌프 전압(CPOB)의 레벨을 비교하여 비교 신호(COUT)를 출력한다. 카운터(673)는 비교 신호(COUT)를 카운팅하여 제1 서브 정정 코드(CRCD0) 및 제3 서브 정정 코드(CRCD180) 또는 제2 정정 코드(QEC)를 출력한다.
차지 펌프(661)는 타이밍 제어기(650)로부터의 감지 제어 신호(CSEN) 및 프리차지 제어 신호(CPRE)에 기초하여 동작하고, 카운터(673)는 타이밍 제어기(650)로부터의 제어 신호(CCT)에 기초하여 동작할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 6의 차지 펌프를 나타내는 블록도이고, 도 8은 도 6의 차지 펌프를 나타내는 회로도이다.
도 7 및 도 8을 참조하면, 차지 펌프(661)는 충전부(662), 감지 제어부(665) 및 프리차지 제어부(667)를 포함한다.
충전부(662)는 제1 노드(N11)와 접지 전압(GND) 사이에 연결되는 제1 커패시터(C1), 제2 노드(N12)와 접지 전압(GND) 사이에 연결되는 제1 커패시터(C2) 및 제1 내지 제4 스위치들(T11~T14)를 포함할 수 있다. 제1 스위치(T11)는 전원 전압(VDD)과 제2 노드(N12) 사이에 연결되어, 제1 전파 클럭(PCLK0)을 수신한다. 제3 스위치(T13)는 전원 전압(VDD)과 제1 노드(N11) 사이에 연결되어, 제3 전파 클럭(PCLK180)을 수신한다. 제2 스위치(T12)는 제2 노드(N12)와 접지 전압(GND) 사이에 연결되어 제3 전파 클럭(PCLK180)을 수신한다. 제4 스위치(T14)는 제1 노드(N11)와 접지 전압(GND) 사이에 연결되어 제3 전파 클럭(PCLK180)을 수신한다.
감지 제어부(665)는 제1 노드(N11)와 비교기(671)의 제1 입력단 사이에 연결되는 제1 스위치(T21) 및 제2 노드(N12)와 비교기(671)의 제2 입력단 사이에 연결되는 제2 스위치(T22)를 포함한다. 제1 스위치(T21)는 감지 제어 신호(CSEN)에 응답하여 제1 노드(N11)와 비교기(671)의 제1 입력단 사이의 연결을 제어하고, 제2 스위치(T22)는 감지 제어 신호(CSEN)에 응답하여 제2 노드(N12)와 비교기(671)의 제2 입력단 사이의 연결을 제어한다.
프리차지 제어부(667)는 제1 노드(N11)와 제2 노드(N12) 사이에 연결되는 제3 스위치(T23)를 포함한다. 제3 스위치(T23)는 프리차지 제어 신호(CPRE)에 응답하여 제1 노드(N11)와 제2 노드(N12)의 전기적 연결을 제어한다.
도 6 내지 도 8을 참조하면, 제1 전파 클럭 신호(PCLK0) 및 제3 전파 클럭 신호(PCLK180)에 응답하여 제1 및 제2 커패시터들(C1, C2)은 충전 및 방전 동작을 수행하고, 제1 전파 클럭 신호(PCLK0) 및 제3 전파 클럭 신호(PCLK180)의 듀티에 따라 제1 펌프 전압(CPO)과 제2 펌프 전압(CPOB)이 디벨로프될 수 있다. 즉, 제1 전파 클럭 신호(PCLK0) 및 제3 전파 클럭 신호(PCLK180)의 듀티 특성에 따른 레벨 차이를 가지는 1 펌프 전압(CPO)과 제2 펌프 전압(CPOB)이 비교기(671)로 제공될 수 있다. 따라서 카운터(673)는 제1 전파 클럭 신호(PCLK0) 및 제3 전파 클럭 신호(PCLK180)의 듀티 특성을 나타내는 제1 서브 정정 코드(CRCD0)와 제3 서브 정정 코드(CRCD180)를 제1 듀티 사이클 정정기(520)에 제공할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 4의 제1 듀티 사이클 정정기를 나타내는 블록도이다.
도 9를 참조하면, 제1 듀티 사이클 정정기(520)는 제1 내지 제4 서브 정정기들(520a, 520b, 520c, 520d)를 포함한다. 제1 서브 정정기(520a)는 제1 서브 정정 코드(CRCD0)에 기초하여 제1 분주 클럭 신호(MCLK0)의 듀티 에러를 정정하여(듀티를 조절하여) 제1 정정 클럭 신호(FCLK0)를 출력한다. 제2 서브 정정기(520b)는 제2 서브 정정 코드(CRCD90)에 기초하여 제2 분주 클럭 신호(MCLK90)의 듀티 에러를 정정하여 제2 정정 클럭 신호(FCLK90)를 출력한다. 제3 서브 정정기(520c)는 제3 서브 정정 코드(CRCD180)에 기초하여 제3 분주 클럭 신호(MCLK180)의 듀티 에러를 정정하여 제3 정정 클럭 신호(FCLK180)를 출력한다. 제4 서브 정정기(520d)는 제4 서브 정정 코드(CRCD270)에 기초하여 제4 분주 클럭 신호(MCLK270)의 듀티 에러를 정정하여 제4 정정 클럭 신호(FCLK270)를 출력한다.
도 10은 본 발명의 실시예들에 따른 도 9의 제1 듀티 사이클 정정기에서 제1 서브 정정기의 구성을 나타낸다.
제2 내지 제4 서브 정정기들(520b, 520c, 520d) 각각의 구성은 제1 서브 정정기(520a)의 구성과 실질적으로 동일할 수 있다.
도 10을 참조하면, 제1 서브 정정기(520a)는 제1 스테이지(STG11) 및 제2 스테이지(STG12)를 포함한다. 제1 스테이지(STG11)는 제2 스테이지(STG12)에 중간 클럭 신호(ICLK0)를 제공한다.
제1 스테이지(STG11)는 전원 전압(VDD)에 병렬로 연결되는 피모스 트랜지스터들(521, 522, 523), 피모스 트랜지스터들(521, 522) 각각과 제1 노드(N21) 사이에 연결되는 피모스 트랜지스터들(524, 525), 제1 노드(N21)에 병렬로 연결되는 엔모스 트랜지스터들(526, 527) 및 접지 전압(GND)에 병렬로 연결되는 엔모스 트랜지스터들(528, 529, 530)을 포함한다. 엔모스 트랜지스터들(528, 529) 각각은 엔모스 트랜지스터들(526, 527) 각각 및 접지 전압(GND) 사이에 연결되고, 엔모스 트랜지스터(530)는 제1 노드(N21)와 접지 전압(GND) 사이에 연결된다.
피모스 트랜지스터들(521, 522, 523) 각각의 게이트와 엔모스 트랜지스터들(528, 529, 530) 각각의 게이트에는 제1 분주 클럭 신호(MCLK0)가 인가되고, 피모스 트랜지스터(524)의 게이트에는 제1 해상도 코드(TDC1)이 인가되고, 엔모스 트랜지스터(526)의 게이트에는 제2 해상도 코드(TDC2)가 인가되고, 피모스 트랜지스터(525)의 게이트에는 제1 서브 정정 코드(CRCD0)가 반전된 제1 반전 서브 정정 코드(CRCD0B)가 인가되고, 엔모스 트랜지스터(527)의 게이트에는 고정 코드(FXC)가 인가된다.
제1 해상도 코드(TDC1)와 제2 해상도 코드(TDC2) 서로 다른 로직 레벨을 가지고, 제2 해상도 코드(TDC2)는 코어스(coarse) 락(lock) 모드에서는 로우 레벨을 가지고, 파인(fine) 락(lock) 모드에서는 하이 레벨을 가질 수 있다. 고정 코드(FXC)는 로우 레벨을 가질 수 있다. 따라서, 제1 분주 클럭 신호(MCLK0)가 로우 레벨인 동안에 제1 반전 서브 정정 코드(CRCD0B)에 응답하여 제1 노드(N21)로부터 제2 스테이지(STG12)로 흐르는 전류의 양을 조절하여 제1 분주 클럭 신호(MCLK0)의 하강 에지의 기울기를 조절하여 제1 중간 클럭 신호(ICLK0)를 제공할 수 있다.
제1 해상도 코드(TDC1), 제2 해상도 코드(TDC2) 및 고정 코드(FXC)는 도 2의 제2 제어 신호(CTL2)에 포함되거나 도 2의 제어 로직 회로(210)로부터 제2 제어 신호(CTL2)와는 별도로 제공될 수 있다.
제2 스테이지(STG12)는 전원 전압(VDD)에 병렬로 연결되는 피모스 트랜지스터들(531, 532, 533), 피모스 트랜지스터들(531, 532) 각각과 제2 노드(N22) 사이에 연결되는 피모스 트랜지스터들(534, 535), 제2 노드(N22)에 병렬로 연결되는 엔모스 트랜지스터들(536, 537) 및 접지 전압(GND)에 병렬로 연결되는 엔모스 트랜지스터들(538, 539, 540)을 포함한다. 엔모스 트랜지스터들(538, 539) 각각은 엔모스 트랜지스터들(536, 537) 각각 및 접지 전압(GND) 사이에 연결되고, 엔모스 트랜지스터(540)는 제2 노드(N22)와 접지 전압(GND) 사이에 연결된다.
피모스 트랜지스터들(531, 532, 533) 각각의 게이트와 엔모스 트랜지스터들(538, 539, 540) 각각의 게이트에는 제1 중간 클럭 신호(ICLK0)가 인가되고, 피모스 트랜지스터(534)의 게이트에는 제1 해상도 코드(TDC1)이 인가되고, 엔모스 트랜지스터(536)의 게이트에는 제2 해상도 코드(TDC2)가 인가되고, 피모스 트랜지스터(535)의 게이트에는 고정 코드(FXC)가 인가되고, 엔모스 트랜지스터(537)의 게이트에는 제1 서브 정정 코드(CRCD0)가 인가된다. 따라서, 제1 중간 클럭 신호(ICLK0)가 하이 레벨인 동안에 제1 서브 정정 코드(CRCD0)에 응답하여 제2 노드(N22)로부터 접지 전압(GND)로 흐르는 전류의 양을 조절하여 제1 중간 클럭 신호(ICLK0)의 하강 에지의 기울기를 조절하여 제1 정정 클럭 신호(FCLK0)를 출력할 수 있다.
도 11은 본 발명의 다른 실시예들에 따른 도 9의 제1 듀티 사이클 정정기에서 제1 서브 정정기의 구성을 나타낸다.
도 11의 제1 서브 정정기(520aa)의 구성은 도 10의 서브 정정기(520a)와 동일하고, 엔모스 트랜지스터(527)에 고정 코드(FXC) 대신에 제1 서브 정정 코드(CRCD0)가 인가되고, 피모스 트랜지스터(535)에 고정 코드(FXC) 대신에 제1 반전 서브 정정 코드(CRCD0B)가 인가된다는 점이 도 10의 제1 서브 정정기(120a)와는 차이가 있다. 따라서, 제1 서브 정정기(520aa)는 제1 서브 정정 코드(CRCD0)와 제1 반전 서브 정정 코드(CRCD0B)에 응답하여 제1 분주 클럭 신호(MCLK0)의 상승 에지의 기울기와 하강 에지의 기울기를 조절하여 제1 정정 클럭 신호(FCLK0)로 제공할 수 있다.
즉, 9의 제1 듀티 사이클 정정기(520)는 제1 서브 정정 코드(CRCD0)에 응답하여 제1 분주 클럭 신호(MCLK0)의 에지의 기울기를 조절하여 제1 정정 클럭 신호(FCLK0)로 제공하고, 제2 서브 정정 코드(CRCD90)에 응답하여 제2 분주 클럭 신호(MCLK90)의 에지의 기울기를 조절하여 제2 정정 클럭 신호(FCLK90)로 제공할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 4의 제2 듀티 사이클 정정기를 나타내는 블록도이다.
도 12를 참조하면, 제2 듀티 사이클 정정기(550)는 제1 내지 제4 서브 정정기들(550a, 550b, 550c, 550d)를 포함한다. 제1 서브 정정기(550a)는 제2 정정 코드(QEC)에 기초하여 제1 지연 클럭 신호(DCLK0)의 지연을 유지 및/또는 조절하여 제1 소스 클럭 신호(SCLK0)를 출력한다. 제2 서브 정정기(550b)는 제2 정정 코드(QEC)에 기초하여 제2 지연 클럭 신호(DCLK90)의 지연을 조절하여 제2 소스 클럭 신호(SCLK90)를 출력한다. 제3 서브 정정기(550c)는 제2 정정 코드(QEC)에 기초하여 제3 지연 클럭 신호(DCLK180)의 지연을 조절하여 제3 소스 클럭 신호(SCLK180)를 출력한다. 제4 서브 정정기(550d)는 제2 정정 코드(QEC)에 기초하여 제4 지연 클럭 신호(DCLK270)의 지연을 조절하여 제4 소스 클럭 신호(SCLK270)를 출력한다.
즉, 제2 듀티 사이클 정정기(550)는 제2 내지 제4 지연 클럭 신호들(DCLK90, DCLK180, DCLK270) 중 적어도 일부의 지연(량)을 조절하여 제1 내지 제4 소스 클럭 신호들(SCLK0, SCLK90, SCLK180, SCLK270)을 제공할 수 있따.
도 13은 본 발명의 실시예들에 따른 도 12의 제2 듀티 사이클 정정기에서 제2 서브 정정기의 구성을 나타낸다.
제1, 제3 및 제4 서브 정정기들(550a, 550c, 550d) 각각의 구성은 제2 서브 정정기(550b)의 구성과 실질적으로 동일할 수 있다.
도 13을 참조하면, 제2 서브 정정기(550b)는 제1 스테이지(STG21) 및 제2 스테이지(STG22)를 포함한다. 제1 스테이지(STG21)는 제2 스테이지(STG22)에 중간 클럭 신호(IDCLK90)를 제공한다.
제1 스테이지(STG21)는 피모스 트랜지스터들(551~555) 및 엔모스 트랜지스터들(556~560)을 포함하고, 제2 스테이지(STG22)는 피모스 트랜지스터들(561~565) 및 엔모스 트랜지스터들(566~570)을 포함한다. 제1 스테이지(STG21)는 제2 지연 클럭 신호(DCLK90)를 수신하고, 제1 노드(N31)에서 중간 클럭 신호(IDCLK90)를 제공하고, 제2 스테이지(STG22)는 중간 클럭 신호(IDCLK90)를 수신하고, 제2 노드(N32)에서 제2 소스 클럭 신호(SCLK90)를 제공한다.
제1 스테이지(STG21) 및 제2 스테이지(STG22)의 구성은 도 10의 제1 스테이지(STG11) 및 제2 스테이지(STG12) 각각의 구성과 실질적으로 유사하다. 제1 스테이지(STG21)의 피모스 트랜지스터(555)의 게이트에 제2 정정 코드(QEC)가 인가되고, 엔모스 트랜지스터(557)에 제2 정정 코드(QEC)가 반전된 제2 반전 정정 코드(QECB)가 인가되고, 제1 스테이지(STG21)의 피모스 트랜지스터(565)의 게이트에 제2 정정 코드(QEC)가 인가되고, 엔모스 트랜지스터(567)에 제2 반전 정정 코드(QECB)가 인가된다는 점이 도 10의 제1 서브 정정기(520a)와는 차이가 있다.
따라서, 제2 서브 정정기(550b)는 제2 정정 코드(QEC) 및 제2 반전 정정 코드(QECB)에 응답하여, 제2 지연 클럭 신호(DCLK90)가 하이 레벨인 경우에는 제1 노드(N32)에서 접지 전압으로 흐르는 전류의 양과 전원 전압(VDD)에서 제2 노드(N32)로 흐르는 전류의 양을 조절할 수 있다. 또한 제2 서브 정정기(550b)는 제2 지연 클럭 신호(DCLK90)가 로우 레벨인 경우에는 제1 노드(N32)에서 제2 스테이지(STG22)로 흐르는 전류의 양과 제2 노드(N32)에서 접지 전압(VSS)로 흐르는 전류의 양을 조절할 수 있다. 따라서, 제2 서브 정정기(550b)는 제2 지연 클럭 신호(DCLK90)의 지연량을 조절하여 제2 소스 클럭 신호(SCLK90)로 제공할 수 있다.
도 14는 도 4의 지연 고정 루프 회로에서 여러 가지 클럭 신호들을 나타낸다.
도 14에서는 설명의 편의를 위하여 클럭 신호(CLK)를 함께 도시한다.
도 2, 도 4, 도 5 및 도 14를 참조하면, 클럭 신호(CLK)가 클럭 버퍼(430)에서 지연되어 기준 클럭 신호(REFCLK)로 제공된다. 멀티-위상 클럭 생성기(510)는 기준 클럭 신호(REFCLK)를 분주하여 서로 90도의 위상차를 가지는 제1 내지 제4 분주 클럭 신호들(MCLK0, MCLK90, MCLK180, MCLK270)을 제공한다.
제1 내지 제4 분주 클럭 신호들(MCLK0, MCLK90, MCLK180, MCLK270) 사이에서 듀티 에러가 발생하는 이유는 참조 번호(691)가 나타내는 바와 같이 분주 클럭 신호(MCLK0')에서 듀티 에러가 발생하거나 참조 번호(692)가 나타내는 바와 같이 분주 클럭 신호(MCLK90')의 페이즈에서 스큐가 발생하기 때문이다. 분주 클럭 신호들(MCLK0, MCLK90, MCLK180, MCLK270)에서 듀티 에러가 발생하거나 페이즈 스큐가 발생하면, 복원 클럭 신호들(RCLK0, RCLK180)에서도 듀티 에러가 발생하게 된다. 본 발명에서는 분주 클럭 신호들의 듀티 에러나 페이즈 스큐를 두 번의 듀티 사이클 정정을 통하여 교정할 수 있다.
도 15는 본 발명의 실시예들에 따른 도 4의 클럭 복원 회로를 나타내는 블록도이다.
도 16은 도 15의 클럭 복원 회로의 동작을 나타낸다.
도 15 및 도 16을 참조하면, 클럭 복원 회로(610)는 멀티플렉서들(611~615), 인버터(616) 및 버퍼(617)를 포함할 수 있다.
멀티플렉서들(611~614)은 DDR 멀티플렉서일 수 있고, 멀티플렉서(615)는 밸런스드(balanced) 멀티플렉서일 수 있다. 멀티플렉서들(611~614) 각각은 선택 신호들(SS11~SS14)에 응답하여 제1 내지 제4 전파 클럭 신호들(PCLK0, PCLK90, PCLK180, PCLK270) 각각의 1/4 주기 동안에 활성화되는 제1 내지 제4 선택 클럭 신호들(SSCLK1~SSCLK4)를 출력할 수 있다. 멀티플렉서(615)는 제1 내지 제4 선택 클럭 신호들(SSCLK1~SSCLK4)을 수신하고, 선택 신호(SS15)에 응답하여 제1 선택 클럭 신호(SSCLK1)과 제3 선택 클럭 신호(SSCLK3)를 교번적으로 선택하여 제1 복원 클럭 신호(RCLK0)를 출력한다. 인버터(616)는 제1 복원 클럭 신호(RCLK0)를 반전하여 제2 복원 클럭 신호(RCLK180)를 출력한다. 버퍼(617)는 제1 복원 클럭 신호(RCLK0)를 버퍼링하여 출력 클럭 신호(OCLK)를 출력한다. 선택 신호들(SS11~SS15)은 도 2의 제2 제어 신호(CTL2)에 포함될 수 있다.
도 17은 도 10의 제1 서브 정정기의 동작을 나타낸다.
도 17을 참조하면, 도 10을 참조하여 설명한 바와 같이, 제1 서브 정정기(520a)는 제1 서브 정정 코드(CRCD0)에 응답하여 제1 분주 클럭 신호(MCLK0)의 하강 에지의 기울기를 조절(711)하여 제1 정정 클럭 신호(FCLK0)를 출력할 수 있다.
도 18은 도 11의 제1 서브 정정기의 동작을 나타낸다.
도 18을 참조하면, 도 11을 참조하여 설명한 바와 같이, 제1 서브 정정기(520aa)는 제1 서브 정정 코드(CRCD0)에 응답하여 제1 분주 클럭 신호(MCLK0)의 하강 에지의 기울기를 조절(711)하고 상승 에지의 기울기를 조절(713)하여 제1 정정 클럭 신호(FCLK0)를 출력할 수 있다.
도 19는 도 13의 제2 서브 정정기의 동작을 나타낸다.
도 19를 참조하면, 도 13을 참조하여 설명한 바와 같이, 제2 서브 정정기(550b)는 제2 정정 코드(QEC)에 응답하여 제2 지연 클럭 신호(DCLK90)의 지연량을 조절(715)하여 제2 소스 클럭 신호(SCLK90)를 출력할 수 있다.
도 20은 본 발명의 실시예들에 따른 도 4의 지연 고정 루프 회로의 동작을 나타내는 흐름도이다.
도 4 내지 도 20을 참조하면, 지연 고정 루프 회로(500)를 먼저 활성화시킨다(S210). 지연 고정 루프 회로(500)를 리셋시킨다(S220). 즉, 제1 정정 코드들(CRCD)과 제2 정정 코드(QEC)를 리셋시킨다. 제1 내지 제4 전파 클럭 신호들(PCLK0, PCLK90, PCLK180, PCLK270)의 듀티 에러에 기초하여 생성된 제1 정정 코드들(CRCD)에 응답하여 입력 클럭 신호들(MCLK0, MCLK90, MCLK180, MCLK270)의 듀티 에러를 정정한다(S230). 복원 클럭 신호들(RCLK0, RCLK180)의 듀티 에러에 기초하여 생성된 제2 정정 코드(QEC)에 응답하여 출력 클럭 신호들(DCLK0, DCLK90, DCLK180, DCLK270)의 듀티 에러를 정정한다(S240). 단계들(S230, S240) 사이에 패스트 코어스 락(coarse lock)이 수행될 수 있다.
도 21은 본 발명의 실시예들에 따른 도 4의 지연 고정 루프 회로의 동작을 나타내는 흐름도이다.
도 4 내지 도 19 및 도 20을 참조하면, 지연 고정 루프 회로(500)의 동작 방법에서는 기준 클럭 신호(REFCLK)에 기초하여 서로 90도의 위상차를 가지는 제1 내지 제4 분주 클럭 신호들(MCLK0, MCLK90, MCLK180, MCLK270)을 생성한다(S310).
제1 전파 클럭 신호(PCLK0)와 제2 전파 클럭 신호(PCLK90)의 듀티를 검출하여 제1 분주 클럭 신호(MCLK0)와 제2 분주 클럭 신호(MCLK90)의 에지의 기울기를 조절한다(S320).
분주 클럭 신호들에 기초하여 복원 클럭 신호(RCLK0)를 생성한다(S330). 보다 상세하게는 분주 클럭들 신호들(MCLK0, MCLK90, MCLK180, MCLK270)을 기초로 생성된 전파 클럭 신호들(PCLK0, PCLK90, PCLK180, PCLK270)에 기초하여 복원 클럭 신호(RCLK0)를 생성한다. 복원 클럭 신호(RCLK0, RCLK180)의 듀티를 검출하여 제2 지연 클럭 신호(DCLK90)의 지연량을 조절한다(S340).
즉, 본 발명의 실시예들에 따른 지연 고정 루프 회로(500)의 동작 방법에서는 제1 전파 클럭 신호(PCLK0)와 제2 전파 클럭 신호(PCLK90)의 듀티를 검출하여 제1 분주 클럭 신호(MCLK0)와 제2 분주 클럭 신호(MCLK90)의 에지의 기울기를 조절하여 180도의 위상차이를 가지는 제1 분주 클럭과 제3 분주 클럭 사이의 스큐를 보상하고, 복원 클럭 신호(RCLK0)의 듀티를 검출하여 제2 지연 클럭 신호(DCLK90)의 지연량을 조절하여 90도의 위상차이를 가지는 제1 분주 클럭과 제2 분주 클럭 사이의 스큐를 보상할 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 22를 참조하면, 반도체 메모리 장치(700)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 제1 그룹 다이(710)와 제2 그룹 다이(720)를 포함할 수 있다.
상기 제1 그룹 다이(710)는 적어도 하나의 버퍼 다이(Buffer Die)로 이루어질 수 있다. 상기 제2 그룹 다이(720)는 상기 제1 그룹 다이(710)의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(720-1,720-2,...,720-p)을 포함할 수 있다.
상기 복수의 메모리 다이들(720-1,720-2,...,720-p) 중 적어도 하나는 제1 그룹 다이(710)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 제1 타입 ECC 엔진(722)을 포함할 수 있다. 여기서, 제1 타입 ECC 엔진(722)은 메모리 다이에 설치되는 회로이므로 셀 코어 ECC 엔진으로 칭해질 수 있다.
버퍼 다이(710)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 제2 타입 ECC 엔진(712)을 포함할 수 있다. 여기서, 제2 타입 ECC 엔진(712)은 전송로의 페일을 정정하기 위한 회로이므로 비아 ECC 엔진으로 칭해질 수 있다. 버퍼 다이(710)는 또한 지연 고정 루프 회로(714) 및 데이터 입출력 버퍼(716)를 포함할 수 있다. 지연 고정 루프 회로(714)는 도 4의 지연 고정 루프 회로(500)를 채용할 수 있다. 지연 고정 루프 회로(714)는 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)에 동기되는 출력 클럭 신호(OCLK)를 데이터 입출력 버퍼(716)에 제공할 수 있다. 데이터 입출력 버퍼(716)는 출력 클럭 신호(OCLK)에 동기되어 제2 타입 ECC 엔진(712)으로부터 제공되는 데이터(DQ)를 출력할 수 있다.
반도체 메모리 장치(700)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
제1 타입 ECC 엔진(722)은 전송 데이터가 전송되기 이전에 메모리 다이(720-p)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다.
전송 데이터에 발생된 전송 에러는 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성될 수 있다. 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성되는 데이터 페일은 메모리 다이 자체에 기인하여 발생되는 데이터 페일과는 구별되는 것이므로 소프트 데이터 페일일 수 있다. 이러한 소프트 데이터 페일은 전송로 전송 페일에 의해 발생된 것이므로 ECC 동작 구현에 의해 검출 및 구제될 수 있다.
전송 데이터가 128비트인 경우에 상기 전송 패리티 비트들은 8비트로 설정될 수 있다. 실시예들에 따라서, 설정되는 비트수는 가변될 수 있다.
따라서, 하나의 메모리 다이(720-p)에 형성되는 데이터 TSV 라인 그룹(732)은 128개의 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(734)은 8개의 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(732)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(734)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(720-1~720-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(720-1~720-p) 중 적어도 하나는 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(700)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(710)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
셀 코어 ECC 엔진인 제1 타입 ECC 엔진(722)는 데이터 TSV 라인 그룹(732)을 통해 전송 데이터를 출력한다. 또한, 제1 타입 ECC 엔진(722)는 패리티 TSV 라인 그룹(734)을 통해 전송 패리티 비트들을 출력한다. 상기 출력되는 전송 데이터는 제1 타입 ECC 엔진(732)에 의해 에러 정정된 데이터일 수 있다.
비아 ECC 엔진인 제2 타입 ECC 엔진(712)는 데이터 TSV 라인 그룹(732)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는 지의 여부를 패리티 TSV 라인 그룹(734)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다. 전송 에러가 발생되는 경우에 제2 타입 ECC 엔진(712)는 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 상기 제2 타입 ECC 엔진(712)는 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
고대역폭 메모리(high bandwidth memory; HBM) 이나 스택드 칩 구조에서 독출되는 데이터에 에러가 발생된 경우에 메모리 다이의 자체에서 발생된 에러인지 쓰루 실리콘 비아를 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러인지가 불량 유형의 분석을 위해 구별되어야 한다.
본 발명의 실시예들에서는 도 22에서와 같이 메모리 다이에는 셀 코어 ECC 엔진을 설치하고, 버퍼 다이에는 비아 ECC 엔진을 설치함으로써 소프트 데이터 페일의 검출 및 정정을 검증할 수 있다. 소프트 데이터 페일은 쓰루 실리콘 비아 라인들을 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러를 포함할 수 있다.
도 23은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 23을 참조하면, 반도체 패키지(900)는 하나 이상의 스택형 메모리 장치(910)와 메모리 컨트롤러(920)를 포함할 수있다. 상기 스택형 메모리 장치(910)와 메모리 컨트롤러(920)는 인터포저(Interposer, 930) 상에 장착되고, 스택형 메모리 장치(910)와 메모리 컨트롤러(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 메모리 컨트롤러(920)는 메모리 컨트롤 기능을 수행할 수 있는 반도체 장치에 해당할 수 있으며, 일 예로서 메모리 컨트롤러(920)는 어플리케이션 프로세서(AP)로 구현될 수 있다.
스택형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 스택형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 스택형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고, 버퍼 다이는 지연 고정 루프 회로를 포함할 수 있다.
인터포저(930) 상에는 다수 개의 스택형 메모리 장치(910)들이 장착될 수 있으며, 메모리 컨트롤러(920)는 다수개의 스택형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 스택형 메모리 장치(910)들 각각과 메모리 컨트롤러(920)는 물리(PHY) 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 스택형 메모리 장치(910)들과 메모리 컨트롤러(920) 사이에서 통신이 수행될 수 있다. 한편, 스택형 메모리 장치(910)가 직접 액세스 영역을 포함하는 경우, 패키지 기판(940)의 하부에 장착되는 도전 수단(예컨대, 솔더볼(950)) 및 직접 액세스 영역을 통해 테스트 신호가 스택형 메모리 장치(910) 내부로 제공될 수 있다.
여기서, 인터포저(930)는 실리콘(TSV) 형태, PCB 형태의 오가닉(Organic) 또는 Non-TSV 방식인 EMIB(embedded multi-die interconnect bridge)를 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에서는 기준 클럭 신호를 분주하여 반도체 메모리 장치 내부에서 사용되는 분주된 클럭 신호들을 생성하고, 두 번의 듀티 사이클 정정을 통하여 분주된 클럭 신호들 사이의 스큐를 보상하여 복원 클럭 신호를 생성한다. 따라서, 반도체 메모리 장치 내부의 주파수 한계에 대응하면서도 분주된 클럭 신호들과 복원 클럭 신호의 듀티 에러를 방지할 수 있다.
본 발명은 복수의 동적 메모리 셀들과 지연 고정 루프 회로를 채용하는 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다. 즉 본 발명은 스마트 폰, 내비게이션 시스템, 노트북 컴퓨터, 데스크 탑 컴퓨터, 게임 콘솔 등과 같은 반도체 메모리 장치를 동작 메모리로 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 반도체 메모리 장치의 지연 고정 루프(delay-locked loop; DLL) 회로로서,
    제1 정정 코드들에 응답하여, 기준 클럭 신호에 기초하여 생성된 멀티 위상을 가지며, 서로 90도의 위상차를 가지는 제1 내지 제4 분주 클럭 신호들 중 적어도 일부의 듀티를 조절하여 제1 내지 제4 정정 클럭 신호들을 제공하는 제1 듀티 사이클 정정기;
    제2 정정 코드에 응답하여, 상기 제1 내지 제4 정정 클럭 신호들이 지연된 제1 내지 제4 지연 클럭 신호들 중 상기 제2 내지 제4 지연 클럭 신호들 중 적어도 일부의 지연을 조절하여 제1 내지 제4 소스 클럭 신호들을 제공하는 제2 듀티 사이클 정정기;
    상기 제1 내지 제4 소스 클럭 신호들을 제1 내지 제4 전파 클럭 신호들로 상기 반도체 메모리 장치의 내부로 제공하는 클럭 트리;
    상기 제1 전파 클럭 신호의 듀티를 검출하여, 상기 제1 정정 코드들 중 제1 서브 정정 코드를 생성하고, 상기 제1 내지 제4 전파 클럭 신호들에 기초하여 복원된 제1 복원 클럭 신호 및 제2 복원 클럭 신호의 듀티를 검출하여 상기 제2 정정 코드를 생성하는 제1 듀티 사이클 검출기; 및
    상기 제2 전파 클럭 신호의 듀티를 검출하여 상기 제1 정정 코드들 중 제2 서브 정정 코드를 생성하는 제2 듀티 사이클 검출기를 포함하는 위상 고정 루프 회로.
  2. 제1항에 있어서,
    상기 제1 듀티 사이클 검출기와 상기 제2 듀티 사이클 검출기의 동작 타이밍을 제어하는 타이밍 제어기를 더 포함하고,
    상기 제1 서브 정정 코드는 상기 제1 분주 클럭 신호와 관계되고,
    상기 제2 서브 정정 코드는 상기 제2 분주 클럭 신호와 관계되고,
    상기 제1 내지 제4 분주 클럭 신호들 각각의 주파수는 상기 기준 클럭 신호의 주파수의 1/2이고,
    상기 복원 클럭 신호의 주파수는 상기 기준 클럭 신호의 주파수와 실질적으로 동일한 위상 고정 루프 회로.
  3. 제1항에 있어서,
    상기 제1 듀티 사이클 정정기는 상기 제1 서브 정정 코드에 응답하여 상기 제1 분주 클럭 신호의 에지의 기울기를 조절하여 상기 제1 정정 클럭 신호로 제공하고, 상기 제2 서브 정정 코드에 응답하여 상기 제2 분주 클럭 신호의 에지의 기울기를 조절하여 상기 제2 정정 클럭 신호로 제공하고,
    상기 제1 듀티 사이클 정정기는 상기 제1 분주 클럭 신호의 에지의 기울기를 조절하여 상기 제1 정정 클럭 신호와 상기 제3 정정 클럭 신호 사이의 스큐를 보상하는 위상 고정 루프 회로.
  4. 제1항에 있어서,
    상기 제2 듀티 사이클 정정기는 상기 제2 정정 코드에 응답하여 상기 제2 지연 클럭 신호의 지연량을 조절하여 상기 제2 소스 클럭 신호로 제공하고,
    상기 제2 듀티 사이클 정정기는 상기 제2 정정 코드에 응답하여 상기 제2 지연 클럭 신호의 지연량을 조절하여 상기 제1 소스 클럭 신호와 상기 제2 소스 클럭 신호 사이의 스큐를 보상하는 위상 고정 루프 회로.
  5. 제1항에 있어서, 상기 제1 듀티 사이클 검출기는
    상기 제1 전파 클럭 신호 및 상기 제3 전파 클럭 신호의 듀티 또는 상기 제1 복원 클럭 신호 및 상기 제2 복원 클럭 신호의 듀티에 따른 제1 펌프 전압과 제2 펌프 전압을 출력하는 차지 펌프;
    상기 제1 펌프 전압과 상기 제2 펌프 전압의 레벨을 비교하여 비교 신호를 출력하는 비교기; 및
    상기 비교 신호를 카운팅하여 상기 제1 서브 정정 코드 또는 상기 제2 정정 코드를 출력하는 카운터를 포함하고,
    상기 차지 펌프는
    제1 노드에 연결되는 제1 커패시터;
    제2 노드에 연결되는 제2 커패시터;
    상기 제1 노드에 연결되고, 상기 제1 노드와 상기 비교기의 제1 입력단의 연결을 제어하는 제1 스위치;
    상기 제2 노드에 연결되고, 상기 제2 노드와 상기 비교기의 제2 입력단의 연결을 제어하는 제2 스위치; 및
    상기 제1 노드와 상기 제2 노드의 연결을 제어하는 제3 스위치를 포함하는 위상 고정 루프 회로.
  6. 제1항에 있어서, 상기 제1 듀티 사이클 정정기는
    제1 내지 제4 서브 정정기들을 포함하고,
    상기 제1 서브 정정기는
    상기 제1 분주 클럭 신호를 수신하고, 상기 제1 서브 정정 코드가 반전된 제1 반전 서브 정정 코드에 응답하여 상기 제1 분주 클럭 신호의 하강 에지의 기울기를 조절하여 제1 중간 클럭 신호로 제공하는 제1 스테이지; 및
    상기 제1 스테이지와 연결되고, 상기 제1 서브 정정 코드에 응답하여 상기 제1 중간 클럭 신호의 하강 에지의 기울기를 조절하여 상기 제1 정정 클럭 신호로 제공하는 제2 스테이지를 포함하는 위상 고정 루프 회로.
  7. 제1항에 있어서, 상기 제2 듀티 사이클 정정기는
    제1 내지 제4 서브 정정기들을 포함하고,
    상기 제2 서브 정정기는
    상기 제2 지연 클럭 신호를 수신하고, 상기 제1 정정 코드와 상기 제1 정정 코드가 반전된 제1 반전 정정 코드에 응답하여 제2 지연 클럭 신호의 지연량을 조절하여 제1 중간 클럭 신호로 제공하는 제1 스테이지; 및
    상기 제1 스테이지와 연결되고, 상기 제1 정정 코드 및 상기 제1 반전 정정 코드에 응답하여 상기 제1 중간 클럭 신호의 지연량을 조절하여 상기 제2 소스 클럭 신호로 제공하는 제2 스테이지를 포함하는 지연 고정 루프 회로.
  8. 제1항에 있어서,
    상기 제1 내지 제4 전파 클럭 신호들에 기초하여 상기 제1 복원 클럭 신호와 상기 제2 복원 클럭 신호를 생성하는 클럭 신호 복원 회로를 더 포함하고,
    상기 클럭 신호 복원 회로는
    상기 제1 내지 제4 전파 클럭 신호들을 수신하고, 제1 선택 신호에 응답하여 상기 제1 전파 클럭 신호의 1/4 주기 동안에 활성화되는 제1 선택 클럭 신호를 출력하는 제1 멀티플렉서;
    상기 제1 내지 제4 전파 클럭 신호들을 수신하고, 제2 선택 신호에 응답하여 상기 제2 전파 클럭 신호의 1/4 주기 동안에 활성화되는 제2 선택 클럭 신호를 출력하는 제2 멀티플렉서;
    상기 제1 내지 제4 전파 클럭 신호들을 수신하고, 제3 선택 신호에 응답하여 상기 제3 전파 클럭 신호의 1/4 주기 동안에 활성화되는 제3 선택 클럭 신호를 출력하는 제3 멀티플렉서;
    상기 제1 내지 제4 전파 클럭 신호들을 수신하고, 제4 선택 신호에 응답하여 상기 제4 전파 클럭 신호의 1/4 주기 동안에 활성화되는 제4 선택 클럭 신호를 출력하는 제4 멀티플렉서; 및
    상기 제1 내지 제4 선택 클럭 신호들을 수신하고, 제5 선택 신호에 응답하여 상기 제1 선택 클럭 신호와 상기 제3 선택 클럭 신호를 교번적으로 선택하여 상기 제1 복원 클럭 신호를 출력하는 제5 멀티플렉서를 포함하는 위상 고정 루프 회로.
  9. 기준 클럭 신호를 수신하고, 상기 기준 클럭 신호가 분주된 제1 내지 제4 분주 클럭 신호들의 듀티 사이클 에러를 정정하여 상기 기준 클럭 신호와 동기되는 출력 클럭 신호를 생성하는 지연 고정 루프(delay-locked loop; DLL) 회로;
    복수의 동적 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로부터 독출되는 데이터를 저장하고, 상기 출력 클럭 신호에 동기되어 상기 데이터를 출력하는 데이터 입출력 버퍼를 포함하고,
    상기 지연 고정 루프 회로는,
    서로 90도의 위상차를 가지는 상기 제1 내지 제4 분주 클럭 신호들 중 적어도 일부의 듀티를 조절하여 제1 내지 제4 정정 클럭 신호들을 제공하는 제1 듀티 사이클 정정기;
    제2 정정 코드에 응답하여, 상기 제1 내지 제4 정정 클럭 신호들이 지연된 제1 내지 제4 지연 클럭 신호들 중에서 상기 제2 내지 제4 지연 클럭 신호들 중 적어도 일부의 지연을 조절하여 제1 내지 제4 소스 클럭 신호들을 제공하는 제2 듀티 사이클 정정기;
    상기 제1 내지 제4 소스 클럭 신호들을 제1 내지 제4 전파 클럭 신호들로 상기 반도체 메모리 장치의 내부로 제공하는 클럭 신호 트리;
    상기 제1 전파 클럭 신호의 듀티를 검출하여, 상기 정정 코드들 중 제1 서브 정정 코드를 생성하고, 상기 제1 내지 제4 전파 클럭 신호들에 기초하여 복원된 제1 복원 클럭 신호 및 제2 복원 클럭 신호의 듀티를 검출하여 상기 제2 정정 코드를 생성하는 제1 듀티 사이클 검출기; 및
    상기 제2 전파 클럭 신호의 듀티를 검출하여 상기 제1 정정 코드들 중 제2 서브 정정 코드를 생성하는 제2 듀티 사이클 검출기를 포함하는 반도체 메모리 장치.
  10. 반도체 메모리 장치의 지연 고정 루프(delay-locked loop; DLL) 회로의 동작 방법으로서,
    기준 클럭 신호에 기초하여 서로 90도의 위상차를 가지는 제1 내지 제4 분주 클럭 신호들을 생성하는 단계;
    상기 제1 분주 클럭 신호와 상기 제2 분주 클럭 신호에 기초하여 제1 전파 클럭 신호와 제2 전파 클럭 신호의 듀티를 검출하여 상기 제1 분주 클럭 신호와 상기 제2 분주 클럭 신호의 에지의 기울기를 조절하는 단계;
    상기 제1 내지 제4 분주 클럭 신호들에 기초하여 복원 클럭 신호를 생성하는 단계; 및
    상기 복원 클럭 신호의 듀티를 검출하여 상기 제2 분주 클럭 신호에 기초한 제2 지연 클럭 신호의 지연량을 조절하는 단계를 포함하는 지연 고정 루프 회로의 동작 방법.
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