KR100930404B1 - Ｄｌｌ 회로 및 그 제어 방법 - Google Patents
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Abstract
본 발명의 DLL(Delay Locked Loop) 회로는, 듀얼 루프 타입(Dual Loop Type)의 DLL 회로에 있어서, 제 1 위상 감지 신호에 응답하여 제 1 지연 제어 신호를 생성하여 제 1 지연 라인의 지연량을 제어하고, 제 1 지연량 정보 신호를 출력하는 제 1 지연 제어 수단; 제 2 위상 감지 신호에 응답하여 제 2 지연 제어 신호를 생성하여 제 2 지연 라인의 지연량을 제어하고 제 2 지연량 정보 신호를 출력하며, 상기 제 1 지연 제어 신호와 반주기 정보 신호에 응답하여 상기 제 2 지연 라인의 지연량을 다시 제어하는 제 2 지연 제어 수단; 상기 제 1 지연량 정보 신호와 상기 제 2 지연량 정보 신호를 입력 받아 기준 클럭의 반주기 정보를 추출하여 상기 반주기 정보 신호를 생성하는 반주기 감지 수단; 및 상기 제 1 지연 라인의 출력 클럭과 상기 제 2 지연 라인의 출력 클럭을 조합하여 듀티비 보정 클럭을 출력하는 듀티 사이클 보정 수단;을 포함하는 것을 특징으로 한다.
DLL 회로, 듀티비 보정, 반주기 감지
Description
본 발명은 DLL(Delay Locked Loop) 회로 및 그 제어 방법에 관한 것으로, 보다 상세하게는 외부 클럭에 대해 위상이 앞서는 내부 클럭을 생성하는 DLL 회로 및 그 제어 방법에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다. DLL 회로는 이와 같이 유효 데이터 출력 구간을 증가시키기 위해 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.
DLL 회로로부터 출력되는 클럭은 그 듀티비(Duty Ratio)가 정확히 정해진 비율(예를 들어, 50:50)을 유지하여야만 DLL 회로의 동작 효율 저하를 방지할 수 있다. 그러나 DLL 회로 외부의 지터(Jitter) 특성 및 DLL 회로 내부의 지연 소자들이 갖는 불균일한 지연값 등에 의해 DLL 회로의 출력 클럭의 듀티비는 쉽게 틀어지게 된다. 이러한 부작용을 방지하기 위해, 종래의 DLL 회로는 듀티 사이클 보정 장치를 구비하여 출력 클럭의 듀티비가 정해진 비율을 가지도록 하는 동작을 수행하였다. 그러나 종래의 DLL 회로에 구비된 듀티 사이클 보정 장치들은 점유 면적이 크고 동작 시간이 길거나, 저전력화 구현시 동작 특성이 저하되는 등의 문제점을 가지고 있었다. 반도체 집적 회로의 고속화, 고집적화 및 저전력화 추세에 있어서, 보다 향상된 정확도의 듀티비를 갖는 클럭의 구현이 요구되고 있으며, 이에 따라 보다 효율적인 듀티 사이클 보정 능력을 갖는 DLL 회로가 요구되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 보다 향상된 듀티비 특성을 갖는 클럭을 생성하는 DLL 회로 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 보다 안정적으로 반도체 집적 회로의 동작을 지원하는 DLL 회로 및 그 제어 방법을 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로는, 듀얼 루프 타입(Dual Loop Type)의 DLL 회로에 있어서, 제 1 위상 감지 신호에 응답하여 제 1 지연 제어 신호를 생성하여 제 1 지연 라인의 지연량을 제어하고, 제 1 지연량 정보 신호를 출력하는 제 1 지연 제어 수단; 제 2 위상 감지 신호에 응답하여 제 2 지연 제어 신호를 생성하여 제 2 지연 라인의 지연량을 제어하고 제 2 지연량 정보 신호를 출력하며, 상기 제 1 지연 제어 신호와 반주기 정보 신호에 응답하여 상기 제 2 지연 라인의 지연량을 다시 제어하는 제 2 지연 제어 수단; 상기 제 1 지연량 정보 신호와 상기 제 2 지연량 정보 신호를 입력 받아 기준 클럭의 반주기 정보를 추출하여 상기 반주기 정보 신호를 생성하는 반주기 감지 수단; 및 상기 제 1 지연 라인의 출력 클럭과 상기 제 2 지연 라인의 출력 클럭을 조합하여 듀티비 보정 클럭을 출력하는 듀티 사이클 보정 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 DLL 회로는, 듀얼 루프 타입의 DLL 회로에 있어서, 제 1 위상 감지 신호에 응답하여 제 1 지연 제어 신호를 생성하고, 이후 상기 제 1 지연 제어 신호가 지시하는 지연량과 기준 클럭의 반주기만큼의 지연량을 더한 지연량을 지시하는 제 2 지연 제어 신호를 생성하는 지연 제어 수단; 상기 제 1 지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 제 1 지연 클럭을 생성하는 제 1 지연 라인; 상기 제 2 지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 제 2 지연 클럭을 생성하는 제 2 지연 라인; 및 상기 제 1 지연 클럭과 상기 제 2 지연 클럭을 조합하여 듀티비 보정 클럭을 출력하는 듀티 사이클 보정 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 또 다른 실시예에 따른 DLL 회로의 제어 방법은, 듀얼 루프 타입의 DLL 회로를 제어하는 방법으로서, a) 제 1 위상 감지 신호와 제 2 위상 감지 신호에 응답하여 제 1 지연 라인과 제 2 지연 라인의 지연량을 제어하는 단계; b) 상기 제 1 지연 라인의 지연량 정보와 상기 제 2 지연 라인의 지연량 정보에 따라 기준 클럭의 반주기 정보를 추출하는 단계; c) 상기 반주기 정보 및 상기 제 1 지연 라인의 지연량 정보에 응답하여 상기 제 2 지연 라인의 지연량을 다시 제어하는 단계; 및 d) 상기 제 1 지연 라인의 출력 클럭과 상기 제 2 지연 라인의 출력 클럭을 조합하여 듀티비 보정 클럭을 생성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 DLL 회로 및 그 제어 방법은, 초기 동작시 피드백 클럭의 위상을 모니터링하고 그에 따라 지연 제어 코드를 설정함으로써, 보다 빠른 고정 완료 시간을 갖는 효과가 있다.
또한 본 발명의 DLL 회로 및 그 제어 방법은, 지연 고정 동작을 빠른 시간 내에 완료함으로써, 반도체 집적 회로의 고속화 구현을 보다 효율적으로 지원하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로는, 클럭 입력 버퍼(100), 제 1 지연 라인(110), 제 1 지연 보상 수단(120), 제 1 위상 감지 수단(130), 제 1 지연 제어 수단(140), 제 2 지연 라인(210), 제 2 지연 보상 수단(220), 제 2 위상 감지 수단(230), 제 2 지연 제어 수단(240), 반주기 감지 수단(250), 제 1 클럭 분주 수단(310), 제 2 클럭 분주 수단(320) 및 클럭 조합 수단(330)을 포함한다.
상기 클럭 입력 버퍼(100)는 외부 클럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성한다. 상기 제 1 지연 라인(110)은 제 1 지연 제어 신호(dlycont1)에 응답하여 상기 기준 클럭(clk_ref)을 지연시켜 제 1 지연 클럭(clk_dly1)을 생성한다. 상기 제 1 지연 보상 수단(120)은 상기 제 1 지연 클럭(clk_dly1)의 출력 경로에 존재하는 지연량을 모델링한 지연 시간을 상기 제 1 지연 클럭(clk_dly1)에 부여하여 제 1 피드백 클럭(clk_fb1)을 생성한다. 상기 제 1 위상 감지 수단(130)은 상기 기준 클럭(clk_ref)과 상기 제 1 피드백 클럭(clk_fb1)의 위상을 비교 감지하여 제 1 위상 감지 신호(phdet1)를 생성한다. 상기 제 1 지연 제어 수단(140)은 제 1 펄스 신호(pls1) 및 상기 제 1 위상 감지 신호(phdet1)에 응답하여 상기 제 1 지연 제어 신호(dlycont1), 제 1 지연량 정보 신호(dlyinf1) 및 제 1 고정 완료 신호(lock1)를 생성한다.
상기 제 2 지연 라인(210)은 상기 제 2 지연 제어 신호(dlycont2)에 응답하여 상기 기준 클럭(clk_ref)을 지연시켜 제 2 지연 클럭(clk_dly2)을 생성한다. 상기 제 2 지연 보상 수단(220)은 상기 제 2 지연 클럭(clk_dly2)의 출력 경로에 존재하는 지연량을 모델링한 지연 시간을 상기 제 2 지연 클럭(clk_dly2)에 부여하여 제 2 피드백 클럭(clk_fb2)을 생성한다. 상기 제 2 위상 감지 수단(230)은 상기 기준 클럭(clk_ref)과 상기 제 2 피드백 클럭(clk_fb2)의 위상을 비교 감지하여 제 2 위상 감지 신호(phdet2)를 생성한다. 상기 제 2 지연 제어 수단(240)은 상기 제 1 펄스 신호(pls1), 상기 제 2 위상 감지 신호(phdet2), 상기 제 1 지연 제어 신호(dlycont1), 반주기 정보 신호(hfclinf) 및 지연 초기화 신호(dlyini)에 응답하여 상기 제 2 지연 제어 신호(dlycont2), 제 2 지연량 정보 신호(dlyinf2) 및 제 2 고정 완료 신호(lock2)를 생성한다.
상기 반주기 감지 수단(250)은 제 2 펄스 신호(pls2), 제 3 펄스 신호(pls3), 상기 제 1 고정 완료 신호(lock1), 상기 제 2 고정 완료 신호(lock2), 상기 제 1 지연량 정보 신호(dlyinf1) 및 상기 제 2 지연량 정보 신호(dlyinf2)에 응답하여 상기 지연 초기화 신호(dlyini) 및 상기 반주기 정보 신호(hfclinf)를 생성한다. 상기 제 1 클럭 분주 수단(310)은 상기 제 1 지연 클럭(clk_dly1)을 소정의 분주비로 분주하여 제 1 분주 클럭(clk_div1)을 생성한다. 상기 제 2 클럭 분주 수단(320)은 상기 제 2 지연 클럭(clk_dly2)을 상기 분주비로 분주하여 제 2 분주 클럭(clk_div2)을 생성한다. 상기 클럭 조합 수단(330)은 상기 제 1 분주 클럭(clk_div1)과 상기 제 2 분주 클럭(clk_div2)을 조합하여 듀티비 보정 클럭(clk_crt)을 생성한다.
이와 같이, 본 발명의 일 실시예에 따른 DLL 회로는 상기 제 1 지연 라인(110), 상기 제 1 지연 보상 수단(120), 상기 제 1 위상 감지 수단(130) 및 상기 제 1 지연 제어 수단(140)으로 이루어지는 하나의 피드백 루프와, 상기 제 2 지연 라인(210), 상기 제 2 지연 보상 수단(220), 상기 제 2 위상 감지 수단(230) 및 상기 제 2 지연 제어 수단(240)으로 이루어지는 또 하나의 피드백 루프를 포함하는 듀얼 루프 타입(Dual Loop Type)으로 구현된다.
그리고 상기 제 1 지연 제어 수단(140), 상기 제 2 지연 제어 수단(240) 및 상기 반주기 감지 수단(250)은 상기 제 1 지연 라인(110)과 상기 제 2 지연 라인(210)의 지연량을 제어한다는 의미에서 통칭하여 지연 제어 수단(200)으로 명명할 수 있다. 즉, 상기 지연 제어 수단(200)은 상기 제 1 위상 감지 신호(phdet1)에 응답하여 상기 제 1 지연 제어 신호(dlycont1)를 생성하고, 이후 상기 제 1 지연 제어 신호(dlycont1)가 지시하는 지연량과 상기 기준 클럭(clk_ref)의 반주기만큼의 지연량을 더한 지연량을 지시하는 상기 제 2 지연 제어 신호(dlycont2)를 생성 하는 기능을 수행한다.
또한 상기 제 1 클럭 분주 수단(310), 상기 제 2 클럭 분주 수단(320) 및 상기 클럭 조합 수단(330)은 상기 제 1 지연 클럭(clk_dly1)과 상기 제 2 지연 클럭(clk_dly2)을 조합하여 상기 듀티비 보정 클럭(clk_crt)을 생성한다는 의미에서, 통칭하여 듀티 사이클 보정 수단(300)으로 부를 수 있다.
상기 제 1 펄스 신호(pls1), 상기 제 2 펄스 신호(pls2) 및 상기 제 3 펄스 신호(pls3)는 도시하지는 않았지만 일반적인 클럭 제너레이터로부터 생성되는 신호로서, 각각 상기 기준 클럭(clk_ref)의 소정 주기(예를 들어, 20주기)마다 한 번씩 인에이블 되고 상기 기준 클럭(clk_ref)의 한 주기에 해당하는 인에이블 구간을 갖는다. 여기에서는 상기 제 1 펄스 신호(pls1)가 상기 제 2 펄스 신호(pls2)보다 빠른 인에이블 구간을 갖고, 상기 제 2 펄스 신호(pls2)가 상기 제 3 펄스 신호(pls3)보다 빠른 인에이블 구간을 갖는다고 가정하기로 한다.
상기 제 1 지연 제어 신호(dlycont1)와 상기 제 2 지연 제어 신호(dlycont2)는 각각 m 비트의 디지털 코드 신호로서 구현된다. 또한, 상기 제 1 지연량 정보 신호(dlyinf1)와 상기 제 2 지연량 정보 신호(dlyinf2) 및 상기 반주기 정보 신호(hfclinf)는 각각 n 비트의 디지털 코드 신호로서 구현된다.
이와 같이 구성된 상기 DLL 회로의 동작은 도 2의 타이밍도를 통해 보다 상세히 설명하기로 한다. 여기에서는, 상기 기준 클럭(clk_ref)의 하이 레벨(High Level) 구간이 로우 레벨(Low Level) 구간에 비해 긴 것을 예로 들어 나타내었다.
우선, 상기 제 1 지연 제어 수단(140)은 상기 제 1 위상 감지 신호(phdet1)에 응답하여 상기 제 1 지연 제어 신호(dlycont1)를 생성함으로써, 상기 제 1 지연 라인(110)의 지연량을 제어한다. 상기 제 1 지연 제어 신호(dlycont1)는 초기에 임의의 코드값으로 설정되어 있다가 상기 제 1 펄스 신호(pls1)의 인에이블시마다 그 논리값이 변화하게 된다. 상기 제 1 지연 제어 수단(140)은 상기 제 1 지연 제어 신호(dlycont1)의 논리값의 변화량으로부터 상기 제 1 지연 라인(110)의 지연량 정보를 추출하고, 이를 상기 제 1 지연량 정보 신호(dlyinf1)에 담아 출력한다. 그리고 이와 같은 일차적인 고정 완료 동작이 완료되면 상기 제 1 고정 완료 신호(lock1)를 인에이블 시킨다. 이 때, 상기 제 1 지연 라인(110)은 상기 제 1 피드백 클럭(clk_fb1)과 상기 기준 클럭(clk_ref)이 동기되도록, 상기 기준 클럭(clk_ref)에 양의 지연 시간을 부여하여 상기 제 1 지연 클럭(clk_dly1)을 생성한다.
마찬가지로, 상기 제 2 지연 제어 수단(240)은 상기 제 2 위상 감지 신호(phdet2)에 응답하여 상기 제 2 지연 제어 신호(dlycont2)를 생성함으로써, 상기 제 2 지연 라인(210)의 지연량을 제어한다. 상기 제 2 지연 제어 신호(dlycont2) 또한 초기에 임의의 코드값으로 설정되어 있다가 상기 제 1 펄스 신호(pls1)의 인에이블시마다 그 논리값이 변화하게 된다. 상기 제 2 지연 제어 수단(240)은 상기 제 2 지연 제어 신호(dlycont2)의 논리값의 변화량으로부터 상기 제 2 지연 라인(210)의 지연량 정보를 추출하고, 이를 상기 제 2 지연량 정보 신호(dlyinf2)에 담아 출력한다. 그리고 이와 같은 일차적인 고정 완료 동작이 완료되면 상기 제 2 고정 완료 신호(lock2)를 인에이블 시킨다. 이 때, 상기 제 2 지연 라인(210)은 상기 제 2 피드백 클럭(clk_fb2)과 상기 기준 클럭(clk_ref)이 동기되도록, 상기 기준 클럭(clk_ref)에 음의 지연 시간을 부여하여 상기 제 2 지연 클럭(clk_dly2)을 생성한다.
상기 반주기 감지 수단(250)은 상기 제 1 고정 완료 신호(lock1)와 상기 제 2 고정 완료 신호(lock2)가 인에이블 되면, 상기 제 1 지연 라인(110)이 상기 기준 클럭(clk_ref)에 부여한 지연 시간과 상기 제 2 지연 라인(210)이 상기 기준 클럭(clk_ref)에 부여한 지연 시간으로부터 상기 기준 클럭(clk_ref)의 반주기를 추출하는 동작을 수행한다. 상기 제 1 지연 라인(110)이 상기 기준 클럭(clk_ref)에 부여한 지연 시간을 a라 하고, 상기 제 2 지연 라인(210)이 상기 기준 클럭(clk_ref)에 부여한 지연 시간을 b라 하면, 도면을 통해 확인할 수 있듯이 상기 기준 클럭(clk_ref)의 주기는 a+b가 된다. n 비트의 디지털 코드 신호인 상기 제 1 지연량 정보 신호(dlyinf1)가 a라는 지연량 정보를 전달하고, n 비트의 디지털 코드 신호인 상기 제 2 지연량 정보 신호(dlyinf2)가 b라는 지연량 정보를 전달하면, 상기 반주기 감지 수단(250)은 상기 제 1 지연량 정보 신호(dlyinf1)와 상기 제 2 지연량 정보 신호(dlyinf2)의 논리값을 합산한 후, 합산된 논리값을 각각 하위 비트로 한 비트씩 쉬프트시킴으로써, (a+b)/2의 반주기 정보를 추출한다. 상기 반주기 감지 수단(250)은 이와 같은 반주기 정보를 담는 상기 n 비트의 반주기 정보 신호(hfclinf)를 생성한 후, 상기 지연 초기화 신호(dlyini)를 인에이블 시킨다.
이후, 상기 제 2 지연 제어 수단(240)은 상기 지연 초기화 신호(dlyini)에 응답하여 기 생성되어 있던 상기 제 2 지연 제어 신호(dlycont2)를 초기화시킨다. 그리고 상기 반주기 정보 신호(hfclinf)와 상기 제 1 지연 제어 신호(dlycont1)의 각각의 논리값을 합산한 논리값을 갖는 상기 제 2 지연 제어 신호(dlycont2)를 다시 생성한다. 즉, 상기 반주기 정보 신호(hfclinf)가 갖는 (a+b)/2라는 지연량 정보에 상기 제 1 지연 제어 신호(dlycont1)가 갖는 a라는 지연량 정보를 합산함으로써, 상기 제 2 지연 라인(210)이 상기 기준 클럭(clk_ref)에 a+(a+b)/2의 지연량을 부여하도록 한다. 이러한 동작에 의해, 상기 제 2 지연 클럭(clk_dly2)은 상기 제 1 지연 클럭(clk_dly1)보다 상기 기준 클럭(clk_ref)의 반주기만큼 더 지연된 형태의 위상을 갖게 된다.
상기 제 1 클럭 분주 수단(310)은 상기 제 1 지연 클럭(clk_dly1)을 2분주하여 상기 제 1 분주 클럭(clk_div1)을 생성한다. 마찬가지로 상기 제 2 클럭 분주 수단(320)은 상기 제 2 지연 클럭(clk_dly2)을 2분주하여 상기 제 2 분주 클럭(clk_div2)을 생성한다. 일반적으로 에지 트리거 타입(Edge Trigger Type)의 클럭 분주기를 이용하여 클럭을 분주하면 출력 클럭은 듀티비가 보정된 형태가 된다. 따라서 상기 제 1 분주 클럭(clk_div1)과 상기 제 2 분주 클럭(clk_div2)은 각각 50:50의 분주비를 갖고, 서로 상기 기준 클럭(clk_ref)의 반주기만큼의 위상차를 갖는 형태로 생성된다. 이후, 상기 클럭 조합 수단(330)은 상기 제 1 분주 클럭(clk_div1)과 상기 제 2 분주 클럭(clk_div2)을 조합하여 상기 듀티비 보정 클럭(clk_crt)을 생성한다.
도 3은 도 1에 도시한 제 1 지연 제어 수단의 상세 구성도이다.
도시한 바와 같이, 상기 제 1 지연 제어 수단(140)은 상기 제 1 펄스 신 호(pls1) 및 상기 제 1 위상 감지 신호(phdet1)에 응답하여 상기 제 1 지연 제어 신호(dlycont1) 및 상기 제 1 고정 완료 신호(lock1)를 생성하는 제 1 쉬프트 카운터(142); 및 상기 제 1 지연 제어 신호(dlycont1)를 입력 받아 상기 제 1 지연량 정보 신호(dlyinf1)를 생성하는 제 1 인코더(144);를 포함한다.
상기 제 1 쉬프트 카운터(142)는 일반적인 DLL 회로에 구비되는 지연 제어 수단과 같은 구성을 갖는다. 즉, 상기 제 1 쉬프트 카운터(142)는, m 비트 중 '1'의 논리값을 하나만 포함하는 상기 제 1 지연 제어 신호(dlycont1) 논리값을 초기에 임의의 값으로 설정하고 있다가, 상기 제 1 위상 감지 신호(phdet1)에 응답하여 '1'을 갖는 비트의 자릿수를 쉬프팅한다. 이와 같은 동작을 통해 상기 제 1 지연 라인(110)의 지연량을 변화시키다가, 상기 기준 클럭(clk_ref)과 상기 제 1 피드백 클럭(clk_fb1)의 위상차가 소정 범위 이하로 감소하였다는 정보가 상기 제 1 위상 감지 신호(phdet1)를 통해 전달되면, 상기 쉬프팅 동작을 중지시키고 상기 제 1 고정 완료 신호(lock1)를 인에이블 시킨다.
상기 제 1 인코더(144)는 상기 제 1 지연 제어 신호(dlycont1)에 포함된 '1'값의 비트가 몇 자리를 이동하였는지를 감지하여, 이에 해당하는 상기 제 1 지연량 정보 신호(dlyinf1)를 생성한다. 즉, 상기 제 1 지연 제어 신호(dlycont1)의 초기 논리값을 디폴트 값으로 설정하고 이후 변화된 논리값을 인코딩함으로써, 상기 제 1 지연량 정보 신호(dlyinf1)에 상기 제 1 지연 라인(110)에 부여된 지연량 정보를 담을 수 있다. 이와 같은 상기 제 1 인코더(144)의 구성은 당업자라면 용이하게 실시할 수 있는 구성에 해당한다.
도 4는 도 1에 도시한 제 2 지연 제어 수단의 상세 구성도이다.
상기 제 2 지연 제어 수단(240)은, 상기 제 1 지연 제어 신호(dlycont1)와 상기 반주기 정보 신호(hfclinf)를 합산하여 제 1 합산 신호(sum1)를 생성하는 제 1 가산기(241); 상기 제 2 위상 감지 신호(phdet2)에 응답하여 카운트 신호(count)와 상기 제 2 고정 완료 신호(lock2)를 생성하는 제 2 쉬프트 카운터(243); 상기 지연 초기화 신호(dlyini)에 응답하여 상기 제 1 합산 신호(sum1) 또는 상기 카운트 신호(count)를 선택적으로 출력하는 먹스부(245); 상기 먹스부(245)로부터 출력되는 신호의 각각의 비트를 래치하고, 이를 상기 제 2 지연 제어 신호(dlycont2)로서 출력하는 래치부(247); 및 상기 카운트 신호(count)를 입력 받아 상기 제 2 지연량 정보 신호(dlyinf2)를 생성하는 제 2 인코더(249);를 포함한다.
여기에서, 상기 제 2 쉬프트 카운터(243)와 상기 제 2 인코더(249)의 동작은 상기 제 1 지연 제어 수단(140)의 설명을 통해 용이하게 이해할 수 있다.
상기 지연 초기화 신호(dlyini)는 펄스 신호의 형태로 구현된다. 상기 먹스부(245)는 상기 지연 초기화 신호(dlyini)가 인에이블 되기 이전에는 상기 카운트 신호(count)를 상기 래치부(247)에 전달한다. 이 경우, 상기 래치부(247)는 상기 카운트 신호(count)의 각 비트를 래치하고 이를 상기 제 2 지연 제어 신호(dlycont2)로서 출력한다. 따라서 상기 제 2 지연 제어 신호(dlycont2)는 상기 제 2 위상 감지 신호(phdet2)에 의해 전달되는 상기 기준 클럭(clk_ref)과 상기 제 2 피드백 클럭(clk_fb2)의 위상차를 감소시키기 위한 지연량 정보를 상기 제 2 지연 라인(210)에 전달한다.
그러나 상기 지연 초기화 신호(dlyini)가 인에이블 된 이후, 상기 먹스부(245)는 상기 제 1 합산 신호(sum1)를 상기 래치부(247)에 전달한다. 이 경우, 상기 래치부(247)는 상기 제 1 합산 신호(sum1)의 각 비트를 래치하고 이를 상기 제 2 지연 제어 신호(dlycont2)로서 출력한다. 이 때, 상기 제 1 합산 신호(sum1)는 상기 제 1 지연 제어 신호(dlycont1)가 지시하는 지연량과 상기 반주기 정보 신호(hfclinf)가 지시하는 지연량을 합한 지연량 정보를 가지고 있다. 따라서 이 때의 상기 제 2 지연 제어 신호(dlycont2)는 이와 같이 상기 제 1 합산 신호(sum1)가 갖는 지연량 정보를 상기 제 2 지연 라인(210)에 전달하게 된다.
도 5는 도 1에 도시한 반주기 감지 수단의 상세 구성도이다.
도시한 바와 같이, 상기 반주기 감지 수단(250)은 상기 제 1 고정 완료 신호(lock1)와 상기 제 2 고정 완료 신호(lock2)를 입력 받아 감지 인에이블 신호(deten)를 생성하는 인에이블부(252); 상기 감지 인에이블 신호(deten)에 응답하여 상기 제 1 지연량 정보 신호(dlyinf1)와 상기 제 2 지연량 정보 신호(dlyinf2)를 합산하여 제 2 합산 신호(sum2)를 생성하는 제 2 가산기(254); 상기 제 2 펄스 신호(pls2) 및 상기 감지 인에이블 신호(deten)에 응답하여 상기 제 2 합산 신호(sum2)의 논리값을 각각 한 비트씩 하위 비트로 쉬프팅하여 상기 반주기 정보 신호(hfclinf)를 생성하는 쉬프터(256); 및 상기 제 3 펄스 신호(pls3)와 상기 감지 인에이블 신호(deten)를 입력 받아 상기 지연 초기화 신호(dlyini)를 생성하는 지연 초기화부(258);를 포함한다.
여기에서 상기 인에이블부(252)는 상기 제 1 고정 완료 신호(lock1)와 상기 제 2 고정 완료 신호(lock2)를 입력 받는 제 1 낸드게이트(ND1); 및 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받아 상기 감지 인에이블 신호(deten)를 출력하는 제 1 인버터(IV1);를 포함한다.
그리고 상기 지연 초기화부(258)는 상기 제 3 펄스 신호(pls3)와 상기 감지 인에이블 신호(deten)를 입력 받는 제 2 낸드게이트(ND2); 및 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받아 상기 지연 초기화 신호(dlyini)를 출력하는 제 2 인버터(IV2);를 포함한다.
이와 같은 구성에 의해, 상기 제 1 고정 완료 신호(lock1)와 상기 제 2 고정 완료 신호(lock2)가 모두 인에이블 되면, 상기 감지 인에이블 신호(deten)가 인에이블 되므로, 상기 제 2 가산기(254)의 동작이 시작되어 상기 제 2 합산 신호(sum2)가 생성된다. 이후, 상기 제 2 펄스 신호(pls2)가 인에이블 되면 상기 쉬프터(256)는 상기 제 2 합산 신호(sum2)의 각 비트를 한 비트씩 쉬프트시킨다. 이에 따라, 상기 반주기 정보 신호(hfclinf)는 상기 기준 클럭(clk_ref)의 반주기 정보를 그 논리값에 포함하게 된다. 이후, 상기 제 3 펄스 신호(pls3)가 인에이블 되면 상기 지연 초기화 신호(dlyini)가 인에이블 된다.
도 6은 도 1에 도시한 클럭 조합 수단의 상세 구성도이다.
도시한 바와 같이, 상기 클럭 조합 수단(330)은 상기 제 2 분주 클럭(clk_div2)을 반전시켜 부 제 2 분주 클럭(/clk_div2)을 생성하는 제 1 반전부(331); 상기 제 1 분주 클럭(clk_div1)과 상기 부 제 2 분주 클럭(/clk_div2)을 입력 받아 상기 클럭들의 각각의 라이징 에지 타이밍에 서로를 래치하여 제 1 에지 트리거링 클럭(clk_etrg1)을 생성하는 제 1 에지 트리거부(333); 상기 제 1 분주 클럭(clk_div1)을 반전시켜 부 제 1 분주 클럭(/clk_div1)을 생성하는 제 2 반전부(335); 상기 부 제 1 분주 클럭(/clk_div1)과 상기 제 2 분주 클럭(clk_div2)을 입력 받아 상기 클럭들의 각각의 라이징 에지 타이밍에 서로를 래치하여 제 2 에지 트리거링 클럭(clk_etrg2)을 생성하는 제 2 에지 트리거부(337); 및 상기 제 1 에지 트리거링 클럭(clk_etrg1)과 상기 제 2 에지 트리거링 클럭(clk_etrg2)을 논리곱 연산하여 상기 듀티비 보정 클럭(clk_crt)을 출력하는 연산부(339);를 포함한다.
도 7a는 도 6에 도시한 제 1 에지 트리거부의 상세 구성도이고, 도 7b는 도 6에 도시한 제 2 에지 트리거부의 상세 구성도이다.
도시한 바와 같이, 상기 제 1 에지 트리거부(333)는 상기 제 1 분주 클럭(clk_div1)과 상기 부 제 2 분주 클럭(/clk_div2)에 응답하여 제 1 선택 신호(sel1)를 생성하는 제 1 선택부(3332); 및 상기 제 1 선택 신호(sel1)에 응답하여, 상기 제 1 분주 클럭(clk_div1)의 라이징 에지 타이밍에 상기 부 제 2 분주 클럭(/clk_div2)을 래치하거나, 상기 부 제 2 분주 클럭(/clk_div2)의 라이징 에지 타이밍에 상기 제 1 분주 클럭(clk_div1)을 래치하여 상기 제 1 에지 트리거링 클럭(clk_etrg1)을 생성하는 제 1 트리거링부(3334);를 포함한다.
여기에서, 상기 제 1 선택부(3332)는 상기 부 제 2 분주 클럭(/clk_div2)을 입력 받는 제 3 인버터(IV3); 상기 제 3 인버터(IV3)의 출력 신호를 입력 받는 제 4 인버터(IV4); 상기 제 1 분주 클럭(clk_div1)을 입력 받는 제 5 인버터(IV5); 상 기 제 1 분주 클럭(clk_div1)과 상기 제 5 인버터(IV5)의 출력 신호를 입력 받는 제 3 낸드게이트(ND3); 상기 제 3 낸드게이트(ND3)의 출력 신호를 입력 받는 제 6 인버터(IV6); 상기 제 6 인버터(IV6)의 출력 신호를 입력 받는 제 7 인버터(IV7); 상기 제 1 분주 클럭(clk_div1)과 상기 부 제 2 분주 클럭(/clk_div2)을 입력 받는 제 4 낸드게이트(ND4); 상기 제 4 낸드게이트(ND4)의 출력 신호를 입력 받는 제 8 인버터(IV8); 상기 제 7 인버터(IV7)의 출력 신호와 상기 제 8 인버터(IV8)의 출력 신호를 입력 받는 제 5 낸드게이트(ND5); 상기 제 4 인버터(IV4)의 출력 신호와 상기 제 5 낸드게이트(ND5)의 출력 신호를 입력 받는 제 6 낸드게이트(ND6); 및 상기 제 6 낸드게이트(ND6)의 출력 신호를 입력 받아 상기 제 1 선택 신호(sel1)를 출력하는 제 9 인버터(IV9);를 포함한다.
상기 제 1 트리거링부(3334)는 상기 제 1 선택 신호(sel1)를 입력 받는 제 10 인버터(IV10); 상기 제 1 선택 신호(sel1)와 상기 제 10 인버터(IV10)의 출력 신호에 응답하여 상기 제 1 분주 클럭(clk_div1)을 제 1 노드(N1)에 전달하는 제 1 패스게이트(PG1); 상기 제 1 선택 신호(sel1)와 상기 제 10 인버터(IV10)의 출력 신호에 응답하여 상기 부 제 2 분주 클럭(/clk_div2)을 상기 제 1 노드(N1)에 전달하는 제 2 패스게이트(PG2); 상기 제 1 노드(N1)에 전달된 신호를 입력 받는 제 11 인버터(IV11); 상기 제 11 인버터(IV11)의 출력 신호를 입력 받는 제 12 인버터(IV12); 상기 제 1 선택 신호(sel1)를 입력 받는 제 13 인버터(IV13); 상기 제 1 선택 신호(sel1)와 상기 제 13 인버터(IV13)의 출력 신호에 응답하여 상기 부 제 2 분주 클럭(/clk_div2)을 제 2 노드(N2)에 전달하는 제 3 패스게이트(PG3); 상기 제 1 선택 신호(sel1)와 상기 제 13 인버터(IV13)의 출력 신호에 응답하여 상기 제 1 분주 클럭(clk_div1)을 상기 제 2 노드(N2)에 전달하는 제 4 패스게이트(PG4); 상기 제 2 노드(N2)에 전달된 신호를 입력 받는 제 14 인버터(IV14); 상기 제 14 인버터(IV14)의 출력 신호를 입력 받는 제 15 인버터(IV15); 상기 제 15 인버터(IV15)의 출력 신호의 라이징 에지 타임마다 상기 제 12 인버터(IV12)의 출력 신호를 래치하여 상기 제 1 에지 트리거링 클럭(clk_etrg1)을 출력하는 플립플롭;(FF)을 포함한다.
도 7b에 도시한 상기 제 2 에지 트리거부(337)는 상기 제 1 에지 트리거부(333)와 같은 구성을 가지나, 상기 제 1 분주 클럭(clk_div1) 대신에 상기 부 제 1 분주 클럭(/clk_div1)이 활용되고 상기 부 제 2 분주 클럭(/clk_div2) 대신에 상기 제 2 분주 클럭(clk_div2)이 활용된다는 점에서는 차이가 있다.
즉, 상기 제 2 에지 트리거부(337)는 상기 부 제 1 분주 클럭(/clk_div1)과 상기 제 2 분주 클럭(clk_div2)에 응답하여 제 2 선택 신호(sel2)를 생성하는 제 2 선택부(3372); 및 상기 제 2 선택 신호(sel2)에 응답하여, 상기 부 제 1 분주 클럭(/clk_div1)의 라이징 에지 타이밍에 상기 제 2 분주 클럭(clk_div2)을 래치하거나, 상기 제 2 분주 클럭(clk_div2)의 라이징 에지 타이밍에 상기 부 제 1 분주 클럭(/clk_div1)을 래치하여 상기 제 2 에지 트리거링 클럭(clk_etrg2)을 생성하는 제 2 트리거링부(3374);를 포함한다.
상기 제 2 선택부(3372)와 상기 제 2 트리거링부(3374)의 각 내부 구성 요소들은 상기 제 1 에지 트리거부(333)의 구성 요소들과 같은 도면 부호를 사용하였 다.
이와 같이 구성된 상기 클럭 조합 수단(330)의 동작은 이하의 도 8의 타이밍도를 통해 보다 상세히 설명하기로 한다.
일단, 상기 제 1 에지 트리거부(333)에서, 상기 부 제 2 분주 클럭(/clk_div2)이 하이 레벨이고 상기 제 1 분주 클럭(clk_div1)이 로우 레벨일 때에는 상기 제 1 선택부(3332)의 상기 제 5 낸드게이트(ND5)의 출력 신호가 하이 레벨이 된다. 이 때, 상기 제 4 인버터(IV4)의 출력 신호 또한 하이 레벨이므로, 상기 제 1 선택 신호(sel1)는 하이 레벨이 된다. 이에 따라, 상기 제 1 트리거링부(3334)의 상기 제 2 패스게이트(PG2)와 상기 제 4 패스게이트(PG4)가 턴 온(Turn On) 되고, 이후 상기 제 1 분주 클럭(clk_div1)이 하이 레벨로 상승하면 상기 플립플롭(FF)은 이 때의 상기 부 제 2 분주 클럭(/clk_div2)을 래치하여 하이 레벨의 상기 제 1 에지 트리거링 클럭(clk_etrg1)을 생성한다.
상기 제 1 분주 클럭(clk_div1)의 레벨이 하이 레벨이 됨에 따라, 상기 제 5 낸드게이트(ND5)의 출력 신호는 로우 레벨이 되고, 상기 제 1 선택 신호(sel1) 또한 로우 레벨이 된다. 따라서, 상기 제 1 패스게이트(PG1)와 상기 제 3 패스게이트(PG3)는 턴 온 되고, 상기 제 2 패스게이트(PG2)와 상기 제 4 패스게이트(PG4)는 턴 오프(Turn Off) 된다. 상기 플립플롭(FF)은 상기 부 제 2 분주 클럭(/clk_div2)의 라이징 에지 타이밍에 상기 제 1 분주 클럭(clk_div1)을 래치하는 상태가 되지만, 이 때 상기 부 제 2 분주 클럭(/clk_div2)은 하이 레벨이므로, 기 래치된 상기 제 1 에지 트리거링 클럭(clk_etrg1)을 지속적으로 출력한다. 상기 부 제 2 분주 클럭(clk_div2)이 로우 레벨로 천이하여도 상기 제 1 선택 신호(sel1)는 로우 레벨을 유지하므로, 상기 플립플롭(FF)의 동작은 변하지 않는다. 그러나 이후, 상기 부 제 2 분주 클럭(clk_div2)의 라이징 에지 타이밍이 되면, 상기 플립플롭(FF)은 이 때의 상기 제 1 분주 클럭(clk_div1)을 래치하여 로우 레벨의 상기 제 1 에지 트리거링 클럭(clk_etrg1)을 출력한다. 그리고 상기 제 1 선택 신호(sel1)는 다시 하이 레벨이 된다.
상기 제 1 에지 트리거부(333)는 이와 같은 동작을 반복하여, 도 8에 도시된 것과 같은 형태의 상기 제 1 에지 트리거링 클럭(clk_etrg1)을 생성한다. 즉, 상기 제 1 에지 트리거링 클럭(clk_etrg1)은 상기 제 1 분주 클럭(clk_div1)과 상기 부 제 2 분주 클럭(/clk_div2)이 각각의 라이징 에지 타이밍에 서로를 래치한 형태의 파형을 갖게 된다.
상기 제 2 에지 트리거부(337)는 입력 신호만이 상이할 뿐 상기 제 1 에지 트리거부(333)와 같은 형태로 구성된다. 따라서, 상기 제 2 에지 트리거링 클럭(clk_etrg2)은 상기 부 제 1 분주 클럭(/clk_div1)과 상기 제 2 분주 클럭(clk_div2)이 각각의 라이징 에지 타이밍에 서로를 래치한 형태의 파형을 갖게 되며, 이는 도 8을 통해 확인 가능하다.
상기 연산부(339)는 상기 제 1 에지 트리거링 클럭(clk_etrg1)과 상기 제 2 에지 트리거링 클럭(clk_etrg2)을 논리곱함으로써, 상기 듀티비 보정 클럭(clk_crt)을 생성한다. 상세히 도시하지는 않았지만, 상기 연산부(339)는 낸드게이트와 인버터를 구비함으로써 용이하게 구현할 수 있다.
즉, 상기 클럭 조합 수단(330)은 상기 제 1 분주 클럭(clk_div1)을 반전시켜 상기 부 제 1 분주 클럭(/clk_div1)을 생성하고, 상기 제 2 분주 클럭(clk_div2)을 반전시켜 상기 부 제 2 분주 클럭(/clk_div2)을 생성한다. 이후, 상기 제 1 분주 클럭(clk_div1)과 상기 부 제 2 분주 클럭(/clk_div2)의 각각의 라이징 에지 타이밍에 서로를 래치하여 상기 제 1 에지 트리거링 클럭(clk_etrg1)을 생성하고, 상기 부 제 1 분주 클럭(/clk_div1)과 상기 제 2 분주 클럭(clk_div2)의 각각의 라이징 에지 타이밍에 서로를 래치하여 상기 제 2 에지 트리거링 클럭(clk_etrg2)을 생성한다. 그리고 상기 제 1 에지 트리거링 클럭(clk_etrg1)과 상기 제 2 에지 트리거링 클럭(clk_etrg2)을 논리곱 연산함으로써, 듀티비가 보정된 상기 듀티비 보정 클럭(clk_crt)을 생성하게 된다.
상술한 바와 같이, 본 발명에 따른 DLL 회로는 듀얼 루프 타입으로 구성되며, 일차적으로 제 1 위상 감지 신호에 응답하여 제 1 지연 라인의 지연량을 제어하고, 제 2 위상 감지 신호에 응답하여 제 2 지연 라인의 지연량을 제어한다. 이후, 상기 제 1 지연 라인에 부여된 지연량과 제 2 지연 라인에 부여된 지연량으로부터 기준 클럭의 반주기 정보를 추출한 뒤, 제 2 지연 라인의 지연을 초기화시킨다. 그리고 제 2 지연 라인에 기준 클럭의 반주기만큼의 지연량과 제 1 지연 라인에 부여되는 지연량을 합산한 지연량을 부여함으로써, 제 1 지연 라인의 출력 클럭과 제 2 지연 라인의 출력 클럭이 서로 반주기만큼의 위상차가 나게 한다. 이후, 상기 제 1 지연 라인의 출력 클럭과 상기 제 2 지연 라인의 출력 클럭을 각각 소정 의 분주비로 분주한 후, 분주된 클럭들을 조합함으로써 듀티비가 보정된 클럭을 얻어내게 된다.
이와 같은 구성에 의해, 본 발명의 DLL 회로는 점유 면적을 크게 증가시키지 않는 범위 내에서 보다 향상된 듀티비 특성을 갖는 클럭을 생성할 수 있게 된다. 그리고 출력 클럭의 듀티비 특성을 효율적으로 개선함에 따라, 보다 안정적으로 반도체 집적 회로의 동작을 지원할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 DLL 회로의 동작을 설명하기 위한 타이밍도,
도 3은 도 1에 도시한 제 1 지연 제어 수단의 상세 구성도,
도 4는 도 1에 도시한 제 2 지연 제어 수단의 상세 구성도,
도 5는 도 1에 도시한 반주기 감지 수단의 상세 구성도,
도 6은 도 1에 도시한 클럭 조합 수단의 상세 구성도,
도 7a는 도 6에 도시한 제 1 에지 트리거부의 상세 구성도,
도 7b는 도 6에 도시한 제 2 에지 트리거부의 상세 구성도,
도 8은 도 6, 도 7a 및 도 7b에 도시한 클럭 조합 수단의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 제 1 지연 라인 140 : 제 1 지연 제어 수단
210 : 제 2 지연 라인 240 : 제 2 지연 제어 수단
250 : 반주기 감지 수단 310 : 제 1 클럭 분주 수단
320 : 제 2 클럭 분주 수단 330 : 클럭 조합 수단
Claims (25)
- 듀얼 루프 타입(Dual Loop Type)의 DLL(Delay Locked Loop) 회로에 있어서,제 1 위상 감지 신호에 응답하여 제 1 지연 제어 신호를 생성하여 제 1 지연 라인의 지연량을 제어하고, 제 1 지연량 정보 신호를 출력하는 제 1 지연 제어 수단;제 2 위상 감지 신호에 응답하여 제 2 지연 제어 신호를 생성하여 제 2 지연 라인의 지연량을 제어하고 제 2 지연량 정보 신호를 출력하며, 상기 제 1 지연 제어 신호와 반주기 정보 신호에 응답하여 상기 제 2 지연 라인의 지연량을 다시 제어하는 제 2 지연 제어 수단;상기 제 1 지연량 정보 신호와 상기 제 2 지연량 정보 신호를 입력 받아 기준 클럭의 반주기 정보를 추출하여 상기 반주기 정보 신호를 생성하는 반주기 감지 수단; 및상기 제 1 지연 라인의 출력 클럭과 상기 제 2 지연 라인의 출력 클럭을 조합하여 듀티비 보정 클럭을 출력하는 듀티 사이클 보정 수단;을 포함하는 것을 특징으로 하는 DLL 회로.
- 제 1 항에 있어서,상기 제 1 지연 제어 신호는 복수 비트의 디지털 코드로서 구현되며,상기 제 1 지연 제어 수단은, 상기 제 1 위상 감지 신호에 응답하여 상기 제 1 지연 제어 신호의 디지털 코드의 논리값을 변화시킨 후, 논리값의 변화량에 대한 정보를 상기 제 1 지연량 정보 신호에 담아 출력하는 것을 특징으로 하는 DLL 회로.
- 제 2 항에 있어서,상기 제 1 지연 제어 수단은,클럭 제너레이터로부터 생성되는 제 1 펄스 신호 및 상기 제 1 위상 감지 신호에 응답하여 상기 제 1 지연 제어 신호 및 제 1 고정 완료 신호를 생성하는 제 1 쉬프트 카운터; 및상기 제 1 지연 제어 신호를 입력 받아 상기 제 1 지연량 정보 신호를 생성하는 제 1 인코더;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 3 항에 있어서,상기 제 2 지연 제어 신호와 상기 반주기 정보 신호는 복수 비트의 디지털 코드로서 구현되며,상기 제 2 지연 제어 수단은, 상기 제 2 위상 감지 신호에 응답하여 상기 제 2 지연 제어 신호의 디지털 코드의 논리값을 변화시킨 후, 논리값의 변화량에 대한 정보를 상기 제 2 지연량 정보 신호에 담아 출력하고,지연 초기화 신호에 응답하여 상기 제 2 지연 제어 신호를 초기화시킨 후, 상기 반주기 정보 신호와 상기 제 1 지연 제어 신호의 논리값을 합산한 논리값을 갖는 상기 제 2 지연 제어 신호를 다시 생성하는 것을 특징으로 하는 DLL 회로.
- 제 4 항에 있어서,상기 제 2 지연 제어 수단은,상기 제 1 지연 제어 신호와 상기 반주기 정보 신호를 합산하여 제 1 합산 신호를 생성하는 제 1 가산기;상기 제 2 위상 감지 신호에 응답하여 카운트 신호와 제 2 고정 완료 신호를 생성하는 제 2 쉬프트 카운터;상기 지연 초기화 신호에 응답하여 상기 제 1 합산 신호 또는 상기 카운트 신호를 선택적으로 출력하는 먹스부;상기 먹스부로부터 출력되는 신호의 각각의 비트를 래치하고, 이를 상기 제 2 지연 제어 신호로서 출력하는 래치부; 및상기 카운트 신호를 입력 받아 상기 제 2 지연량 정보 신호를 생성하는 제 2 인코더;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 5 항에 있어서,상기 반주기 감지 수단은, 상기 제 1 지연량 정보 신호와 상기 제 2 지연량 정보 신호의 논리값을 합산한 후, 각각의 비트들을 한 비트씩 하위 비트로 쉬프팅 시켜 상기 반주기 정보 신호를 생성하고, 상기 반주기 정보 신호가 생성되면 상기 지연 초기화 신호를 인에이블 시키는 것을 특징으로 하는 DLL 회로.
- 제 6 항에 있어서,상기 반주기 감지 수단은,상기 제 1 고정 완료 신호와 상기 제 2 고정 완료 신호를 입력 받아 감지 인에이블 신호를 생성하는 인에이블부;상기 감지 인에이블 신호에 응답하여 상기 제 1 지연량 정보 신호와 상기 제 2 지연량 정보 신호를 합산하여 제 2 합산 신호를 생성하는 제 2 가산기;상기 클럭 제너레이터로부터 출력되는 제 2 펄스 신호 및 상기 감지 인에이블 신호에 응답하여 상기 제 2 합산 신호의 논리값을 각각 한 비트씩 하위 비트로 쉬프팅하여 상기 반주기 정보 신호를 생성하는 쉬프터; 및상기 클럭 제너레이터로부터 출력되는 제 3 펄스 신호와 상기 감지 인에이블 신호를 입력 받아 상기 지연 초기화 신호를 생성하는 지연 초기화부;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 1 항에 있어서,상기 듀티 사이클 보정 수단은,상기 제 1 지연 라인의 출력 클럭을 소정의 분주비로 분주하여 제 1 분주 클럭을 생성하는 제 1 클럭 분주 수단;상기 제 2 지연 라인의 출력 클럭을 상기 분주비로 분주하여 제 2 분주 클럭을 생성하는 제 2 클럭 분주 수단; 및상기 제 1 분주 클럭과 상기 제 2 분주 클럭을 조합하여 상기 듀티비 보정 클럭을 생성하는 클럭 조합 수단;을 포함하는 것을 특징으로 하는 DLL 회로.
- 제 8 항에 있어서,상기 클럭 조합 수단은,상기 제 2 분주 클럭을 반전시켜 부 제 2 분주 클럭을 생성하는 제 1 반전부;상기 제 1 분주 클럭과 상기 부 제 2 분주 클럭을 입력 받아, 상기 제 1 분주 클럭과 상기 부 제 2 분주 클럭 각각의 라이징 에지 타이밍에 서로를 래치하여 제 1 에지 트리거링 클럭을 생성하는 제 1 에지 트리거부;상기 제 1 분주 클럭을 반전시켜 부 제 1 분주 클럭을 생성하는 제 2 반전부;상기 부 제 1 분주 클럭과 상기 제 2 분주 클럭을 입력 받아 상기 부 제 1 분주 클럭과 상기 제 2 분주 클럭 각각의 라이징 에지 타이밍에 서로를 래치하여 제 2 에지 트리거링 클럭을 생성하는 제 2 에지 트리거부; 및상기 제 1 에지 트리거링 클럭과 상기 제 2 에지 트리거링 클럭을 논리곱 연산하여 상기 듀티비 보정 클럭을 출력하는 연산부;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 9 항에 있어서,상기 제 1 에지 트리거부는,상기 제 1 분주 클럭과 상기 부 제 2 분주 클럭에 응답하여 선택 신호를 생성하는 선택부; 및상기 선택 신호에 응답하여, 상기 제 1 분주 클럭의 라이징 에지 타이밍에 상기 부 제 2 분주 클럭을 래치하거나, 상기 부 제 2 분주 클럭의 라이징 에지 타이밍에 상기 제 1 분주 클럭을 래치하여 상기 제 1 에지 트리거링 클럭을 생성하는 제 1 트리거링부;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 9 항에 있어서,상기 제 2 에지 트리거부는,상기 부 제 1 분주 클럭과 상기 제 2 분주 클럭에 응답하여 선택 신호를 생성하는 선택부; 및상기 선택 신호에 응답하여, 상기 부 제 1 분주 클럭의 라이징 에지 타이밍에 상기 제 2 분주 클럭을 래치하거나, 상기 제 2 분주 클럭의 라이징 에지 타이밍에 상기 부 제 1 분주 클럭을 래치하여 상기 제 2 에지 트리거링 클럭을 생성하는 제 2 트리거링부;을 포함하는 것을 특징으로 하는 DLL 회로.
- 제 1 항에 있어서,상기 제 1 지연 라인의 출력 클럭의 출력 경로에 존재하는 지연량을 모델링한 지연 시간을 상기 제 1 지연 라인의 출력 클럭에 부여하여 제 1 피드백 클럭을 생성하는 제 1 지연 보상 수단;상기 기준 클럭과 상기 제 1 피드백 클럭의 위상을 비교 감지하여 상기 제 1 위상 감지 신호를 생성하는 제 1 위상 감지 수단;상기 제 2 지연 라인의 출력 클럭의 출력 경로에 존재하는 지연량을 모델링한 지연 시간을 상기 제 2 지연 라인의 출력 클럭에 부여하여 제 2 피드백 클럭을 생성하는 제 2 지연 보상 수단; 및상기 기준 클럭과 상기 제 2 피드백 클럭의 위상을 비교 감지하여 상기 제 2 위상 감지 신호를 생성하는 제 2 위상 감지 수단;을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
- 듀얼 루프 타입(Dual Loop Type)의 DLL(Delay Locked Loop) 회로에 있어서,제 1 위상 감지 신호에 응답하여 제 1 지연 제어 신호를 생성하고, 이후 상기 제 1 지연 제어 신호가 지시하는 지연량과 기준 클럭의 반주기만큼의 지연량을 더한 지연량을 지시하는 제 2 지연 제어 신호를 생성하는 지연 제어 수단;상기 제 1 지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 제 1 지연 클럭을 생성하는 제 1 지연 라인;상기 제 2 지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 제 2 지연 클럭을 생성하는 제 2 지연 라인; 및상기 제 1 지연 클럭과 상기 제 2 지연 클럭을 조합하여 듀티비 보정 클럭을 출력하는 듀티 사이클 보정 수단;을 포함하는 것을 특징으로 하는 DLL 회로.
- 제 13 항에 있어서,상기 지연 제어 수단은,상기 제 1 위상 감지 신호에 응답하여 상기 제 1 지연 제어 신호 및 제 1 지연량 정보 신호를 생성하는 제 1 지연 제어 수단;제 2 위상 감지 신호에 응답하여 상기 제 2 지연 제어 신호 및 제 2 지연량 정보 신호를 생성하며, 상기 제 1 지연 제어 신호와 반주기 정보 신호에 응답하여 상기 제 2 지연 제어 신호를 다시 생성하는 제 2 지연 제어 수단;상기 제 1 지연량 정보 신호와 상기 제 2 지연량 정보 신호를 입력 받아 상기 기준 클럭의 반주기 정보를 추출하여 상기 반주기 정보 신호를 생성하는 반주기 감지 수단;을 포함하는 것을 특징으로 하는 DLL 회로.
- 제 14 항에 있어서,상기 제 1 지연 제어 신호는 복수 비트의 디지털 코드로서 구현되며,상기 제 1 지연 제어 수단은, 상기 제 1 위상 감지 신호에 응답하여 상기 제 1 지연 제어 신호의 디지털 코드의 논리값을 변화시킨 후, 논리값의 변화량에 대한 정보를 상기 제 1 지연량 정보 신호에 담아 출력하는 것을 특징으로 하는 DLL 회로.
- 제 14 항에 있어서,상기 제 2 지연 제어 신호와 상기 반주기 정보 신호는 복수 비트의 디지털 코드로서 구현되며,상기 제 2 지연 제어 수단은, 상기 제 2 위상 감지 신호에 응답하여 상기 제 2 지연 제어 신호의 디지털 코드의 논리값을 변화시킨 후, 논리값의 변화량에 대한 정보를 상기 제 2 지연량 정보 신호에 담아 출력하고,지연 초기화 신호에 응답하여 상기 제 2 지연 제어 신호를 초기화시킨 후, 상기 반주기 정보 신호와 상기 제 1 지연 제어 신호의 논리값을 합산한 논리값을 갖는 상기 제 2 지연 제어 신호를 다시 생성하는 것을 특징으로 하는 DLL 회로.
- 제 16 항에 있어서,상기 반주기 감지 수단은, 상기 제 1 지연량 정보 신호와 상기 제 2 지연량 정보 신호의 논리값을 합산한 후, 각각의 비트들을 한 비트씩 하위 비트로 쉬프팅시켜 상기 반주기 정보 신호를 생성하고, 상기 반주기 정보 신호가 생성되면 상기 지연 초기화 신호를 인에이블 시키는 것을 특징으로 하는 DLL 회로.
- 제 13 항에 있어서,상기 듀티 사이클 보정 수단은,상기 제 1 지연 클럭을 소정의 분주비로 분주하여 제 1 분주 클럭을 생성하는 제 1 클럭 분주 수단;상기 제 2 지연 클럭을 상기 분주비로 분주하여 제 2 분주 클럭을 생성하는 제 2 클럭 분주 수단; 및상기 제 1 분주 클럭과 상기 제 2 분주 클럭을 조합하여 상기 듀티비 보정 클럭을 생성하는 클럭 조합 수단;을 포함하는 것을 특징으로 하는 DLL 회로.
- 제 18 항에 있어서,상기 클럭 조합 수단은,상기 제 2 분주 클럭을 반전시켜 부 제 2 분주 클럭을 생성하는 제 1 반전부;상기 제 1 분주 클럭과 상기 부 제 2 분주 클럭을 입력 받아, 상기 제 1 분주 클럭과 상기 부 제 2 분주 클럭 각각의 라이징 에지 타이밍에 서로를 래치하여 제 1 에지 트리거링 클럭을 생성하는 제 1 에지 트리거부;상기 제 1 분주 클럭을 반전시켜 부 제 1 분주 클럭을 생성하는 제 2 반전부;상기 부 제 1 분주 클럭과 상기 제 2 분주 클럭을 입력 받아, 상기 부 제 1 분주 클럭과 상기 제 2 분주 클럭 각각의 라이징 에지 타이밍에 서로를 래치하여 제 2 에지 트리거링 클럭을 생성하는 제 2 에지 트리거부; 및상기 제 1 에지 트리거링 클럭과 상기 제 2 에지 트리거링 클럭을 논리곱 연산하여 상기 듀티비 보정 클럭을 출력하는 연산부;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 14 항에 있어서,상기 제 1 지연 클럭의 출력 경로에 존재하는 지연량을 모델링한 지연 시간을 상기 제 1 지연 클럭에 부여하여 제 1 피드백 클럭을 생성하는 제 1 지연 보상 수단;상기 기준 클럭과 상기 제 1 피드백 클럭의 위상을 비교 감지하여 상기 제 1 위상 감지 신호를 생성하는 제 1 위상 감지 수단;상기 제 2 지연 클럭의 출력 경로에 존재하는 지연량을 모델링한 지연 시간을 상기 제 2 지연 클럭에 부여하여 제 2 피드백 클럭을 생성하는 제 2 지연 보상 수단; 및상기 기준 클럭과 상기 제 2 피드백 클럭의 위상을 비교 감지하여 상기 제 2 위상 감지 신호를 생성하는 제 2 위상 감지 수단;을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
- 듀얼 루프 타입(Dual Loop Type)의 DLL(Delay Locked Loop) 회로를 제어하는 방법으로서,a) 제 1 위상 감지 신호와 제 2 위상 감지 신호에 응답하여 제 1 지연 라인과 제 2 지연 라인의 지연량을 제어하는 단계;b) 상기 제 1 지연 라인의 지연량 정보와 상기 제 2 지연 라인의 지연량 정보에 따라 기준 클럭의 반주기 정보를 추출하는 단계;c) 상기 반주기 정보 및 상기 제 1 지연 라인의 지연량 정보에 응답하여 상기 제 2 지연 라인의 지연량을 다시 제어하는 단계; 및d) 상기 제 1 지연 라인의 출력 클럭과 상기 제 2 지연 라인의 출력 클럭을 조합하여 듀티비 보정 클럭을 생성하는 단계;를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
- 제 21 항에 있어서,상기 a) 단계는, 상기 제 1 위상 감지 신호에 응답하여 복수 비트의 제 1 지연 제어 신호를 생성하여 상기 제 1 지연 라인의 지연량을 제어하고, 상기 제 2 위상 감지 신호에 응답하여 상기 제 2 지연 라인의 지연량을 제어하며,상기 제 1 지연 제어 신호의 논리값을 변화시킨 후 논리값의 변화량에 대한 정보를 상기 제 1 지연 라인의 지연량 정보로서 출력하고, 제 2 지연 제어 신호의 논리값을 변화시킨 후 논리값의 변화량에 대한 정보를 상기 제 2 지연 라인의 지연량 정보로서 출력하는 단계인 것을 특징으로 하는 DLL 회로의 제어 방법.
- 제 21 항에 있어서,상기 b) 단계는, 상기 제 1 지연 라인의 지연량 정보를 전달하는 신호와 상기 제 2 지연 라인의 지연량 정보를 전달하는 신호의 논리값을 합산한 후, 각각의 비트들을 한 비트씩 하위 비트로 쉬프팅시킴으로써, 상기 기준 클럭의 반주기 정보를 추출하는 단계인 것을 특징으로 하는 DLL 회로의 제어 방법.
- 제 22 항에 있어서,상기 c) 단계는, 상기 제 2 지연 제어 신호를 초기화시킨 후, 상기 제 1 지연 제어 신호가 지시하는 지연량과 상기 기준 클럭의 반주기만큼 지연량을 더한 논리값을 갖는 상기 제 2 지연 제어 신호를 생성하는 단계인 것으로 특징으로 하는 DLL 회로의 제어 방법.
- 제 21 항에 있어서,상기 d) 단계는,d-1) 상기 제 1 지연 라인의 출력 클럭을 소정의 분주비로 분주하여 제 1 분주 클럭을 생성하는 단계;d-2) 상기 제 2 지연 라인의 출력 클럭을 상기 분주비로 분주하여 제 2 분주 클럭을 생성하는 단계;d-3) 상기 제 1 분주 클럭과 상기 제 2 분주 클럭을 각각 반전시켜 부 제 1 분주 클럭과 부 제 2 분주 클럭을 생성하는 단계;d-4) 상기 제 1 분주 클럭과 상기 부 제 2 분주 클럭의 각각의 라이징 에지 타이밍에 서로를 래치하여 제 1 에지 트리거링 클럭을 생성하고, 상기 부 제 1 분주 클럭과 상기 제 2 분주 클럭의 각각의 라이징 에지 타이밍에 서로를 래치하여 제 2 에지 트리거링 클럭을 생성하는 단계; 및d-5) 상기 제 1 에지 트리거링 클럭과 상기 제 2 에지 트리거링 클럭을 논리곱 연산하여 상기 듀티비 보정 클럭을 생성하는 단계;를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
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