KR20200051891A - 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치 - Google Patents

위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치 Download PDF

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Abstract

위상 감지 회로는 클럭 분주기, 단위 지연기, 제 1 위상 감지기, 제 2 위상 감지기 및 초기화 신호 생성기를 포함할 수 있다. 상기 클럭 분주기는 기준 클럭 신호의 주파수를 분주하여 분주 클럭 신호를 생성할 수 있다. 상기 단위 지연기는 입력 클럭 신호를 단위 시간만큼 지연시킬 수 있다. 상기 제 1 위상 감지기는 상기 단위 지연기의 출력과 상기 분주 클럭 신호의 위상을 비교하여 제 1 감지 신호를 생성할 수 있다. 상기 제 2 위상 감지기는 상기 분주 클럭 신호와 상기 입력 클럭 신호의 위상을 비교하여 제 2 감지 신호를 생성할 수 있다. 상기 초기화 신호 생성기는 상기 제 1 위상 감지 신호에 기초하여 초기화 신호를 생성하여 상기 클럭 분주기를 초기화시킬 수 있다.

Description

위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치 {PHASE DETECTION CIRCUIT, CLOCK GENERATION CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE PHASE DETECTION CIRCUIT}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 클럭 신호의 위상을 감지하는 위상 감지 회로, 이를 포함하는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 클럭 신호에 동기되어 동작할 수 있다. 반도체 장치들은 클럭 버스를 통해 전송되는 시스템 클럭 신호를 수신하여 내부 동작에서 사용될 수 있는 내부 클럭 신호를 생성할 수 있다. 상기 반도체 장치들은 상기 시스템 클럭 신호와 상기 내부 클럭 신호의 위상을 동기시키기 위해 지연 고정 루프 회로 및/또는 위상 고정 루프 회로와 같은 클럭 생성 회로를 포함할 수 있다. 상기 클럭 생성 회로들은 위상 감지 회로를 포함하고, 상기 위상 감지 회로는 클럭 신호의 위상이 빠른지 또는 느린지 여부를 감지하여 클럭 신호의 위상이 조절될 수 있도록 한다.
본 발명의 실시예는 기준 클럭 신호를 분주하여 생성된 분주 클럭 신호와 피드백 클럭 신호의 위상을 비교하여 위상을 감지할 수 있는 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치를 포함할 수 있다.
본 발명의 실시예는 제 1 지연 고정 동작이 완료되었을 때 제 2 지연 고정동작에서 사용되는 분주 클럭 신호의 위상을 초기화시킬 수 있는 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치를 포함할 수 있다.
본 발명의 실시예는 제 1 위상을 갖는 클럭 신호와 락킹 신호에 기초하여 제 2 및 제 3 위상을 갖는 클럭 신호 중 하나와 피드백 클럭 신호의 위상을 비교하도록 구성된 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치를 포함할 수 있다.
본 발명의 실시예에 따른 위상 감지 회로는 기준 클럭 신호의 주파수를 분주하여 분주 클럭 신호를 생성하고, 초기화 신호에 기초하여 초기화되는 클럭 분주기; 입력 클럭 신호를 단위 시간만큼 지연시키는 단위 지연기; 상기 단위 지연기의 출력과 상기 분주 클럭 신호의 위상을 비교하여 제 1 감지 신호를 생성하는 제 1 위상 감지기; 상기 입력 클럭 신호과 상기 분주 클럭 신호의 위상을 비교하여 제 2 감지 신호를 생성하는 제 2 위상 감지기; 및 상기 제 1 감지 신호에 기초하여 상기 초기화 신호를 생성하는 초기화 신호 생성기를 포함할 수 있다.
본 발명의 실시예에 따른 클럭 생성 회로는 기준 클럭 신호를 지연시켜 출력 클럭 신호를 생성하고, 상기 출력 클럭 신호의 지연량을 변화시키기 위해 상기 기준 클럭 신호와 상기 출력 클럭 신호로부터 생성된 피드백 클럭 신호의 위상을 감지하여 위상 감지 신호를 생성하는 위상 감지 회로를 포함할 수 있다. 상기 위상 감지 회로는, 상기 기준 클럭 신호를 분주시켜 분주 클럭 신호를 생성하는 클럭 분주기; 상기 피드백 클럭 신호를 단위 시간만큼 지연시키는 단위 지연기; 제 1 지연 고정 동작에서 상기 단위 지연기의 출력과 상기 분주 클럭 신호의 위상을 비교하여 제 1 감지 신호를 생성하는 제 1 위상 감지기; 제 2 지연 고정 동작에서 상기 피드백 클럭 신호과 상기 분주 클럭 신호의 위상을 비교하여 제 2 감지 신호를 생성하는 제 2 위상 감지기; 및 락킹 신호에 기초하여 상기 제 1 및 제 2 감지 신호 중 하나를 상기 위상 감지 신호로 출력하는 출력 선택기를 포함할 수 있다.
본 발명의 실시예에 따른 위상 감지 회로는 기준 클럭 신호를 분주시켜 제 1 분주 클럭 신호, 제 2 분주 클럭 신호 및 제 3 분주 클럭 신호를 생성하는 클럭 분주기; 상기 락킹 신호에 기초하여 상기 제 2 분주 클럭 신호 및 입력 클럭 신호를 비교하여 선택 신호를 생성하는 선택 신호 생성기; 및 상기 선택 신호가 제 1 레벨일 때 상기 제 1 분주 클럭 신호와 상기 입력 클럭 신호의 위상을 비교하여 위상 감지 신호를 생성하고, 상기 선택 신호가 제 2 레벨일 때 상기 제 3 분주 클럭 신호와 상기 입력 클럭 신호의 위상을 비교하여 상기 위상 감지 신호를 생성하는 위상 감지기를 포함할 수 있다.
본 발명의 실시예에 따른 클럭 생성 회로는 기준 클럭 신호를 지연시켜 출력 클럭 신호를 생성하고, 상기 출력 클럭 신호의 지연량을 변화시키기 위해 상기 기준 클럭 신호와 상기 출력 클럭 신호로부터 생성된 피드백 클럭 신호의 위상을 감지하여 위상 감지 신호를 생성하는 위상 감지 회로를 포함할 수 있다. 상기 위상 감지 회로는, 상기 기준 클럭 신호를 분주시켜 제 1 분주 클럭 신호, 제 2 분주 클럭 신호 및 제 3 분주 클럭 신호를 생성하는 클럭 분주기; 상기 락킹 신호에 기초하여 상기 제 2 분주 클럭 신호와 피드백 클럭 신호의 위상을 비교하여 선택 신호를 생성하는 선택 신호 생성기; 및 상기 선택 신호에 기초하여 상기 제 1 및 제 3 분주 클럭 신호 중 하나와 상기 피드백 클럭 신호의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지기를 포함할 수 있다.
본 발명의 실시예는 분주 클럭 신호와 피드백 클럭 신호의 위상을 감지하여 전원 전압의 노이즈와 같은 예기치 못한 위상 변화 조건에서도 정확한 위상 감지 동작이 수행될 수 있도록 한다. 또한, 본 발명의 실시예는 분주 클럭 신호의 위상을 감지하면서 발생될 수 있는 하모니 락킹을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 클럭 생성 회로의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 위상 감지 회로의 구성을 보여주는 도면,
도 3은 도 2에 도시된 초기화 신호 생성기의 구성을 보여주는 도면,
도 4a 및 도 4b는 본 발명의 실시예에 따른 위상 감지 회로 및 클럭 생성 회로의 동작을 보여주는 타이밍도,
도 5는 본 발명의 실시예에 따른 위상 감지 회로의 구성을 보여주는 도면,
도 6a 및 도 6b는 본 발명의 실시예에 따른 위상 감지 회로 및 클럭 생성 회로의 동작을 보여주는 타이밍도,
도 7은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 클럭 생성 회로(100)의 구성을 보여주는 도면이다. 상기 클럭 생성 회로(100)는 시스템 클럭 신호(CLK)를 수신하여 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 상기 시스템 클럭 신호(CLK)는 상기 클럭 생성 회로(100)를 포함하는 반도체 장치의 외부 장치로부터 전송된 외부 클럭 신호일 수 있다. 상기 클럭 생성 회로(100)는 상기 시스템 클럭 신호(CLK)로부터 생성된 기준 클럭 신호(REFCLK)를 지연시켜 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 상기 클럭 생성 회로(100)는 상기 출력 클럭 신호(CLKOUT)의 지연량을 변화시키고, 변화된 지연량을 유지시킬 수 있는 지연 고정 루프 회로일 수 있다. 상기 클럭 생성 회로(100)는 상기 출력 클럭 신호(CLKOUT)의 위상을 변화시키기 위해 위상 감지 회로(110)를 포함할 수 있다. 상기 위상 감지 회로(110)는 상기 기준 클럭 신호(REFCLK)와 상기 출력 클럭 신호(CLKOUT)를 지연시켜 생성된 피드백 클럭 신호(FBCLK)의 위상을 비교하여 위상 감지 신호(PDOUT)를 생성할 수 있다.
도 1에서, 상기 클럭 생성 회로(100)는 지연 라인(120), 클럭 분주 회로(130), 레플리카(140) 및 지연 라인 제어기(150)를 포함할 수 있다. 상기 지연 라인(120)은 상기 기준 클럭 신호(REFCLK)를 지연시켜 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 상기 지연 라인(120)은 지연 제어 신호(DC)를 수신하고, 상기 지연 제어 신호(DC)에 기초하여 변화되는 지연량을 가질 수 있다. 상기 지연 라인(120)은 상기 지연 제어 신호(DC)에 기초하여 설정된 지연량만큼 상기 기준 클럭 신호(REFCLK)를 지연시켜 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다.
상기 클럭 분주 회로(130)는 상기 출력 클럭 신호(CLKOUT)를 수신할 수 있다. 상기 클럭 분주 회로(130)는 상기 출력 클럭 신호(CLKOUT)를 분주하여 분주된 클럭 신호를 생성할 수 있다. 예를 들어, 상기 클럭 분주 회로(130)는 상기 출력 클럭 신호(CLKOUT)의 주파수를 분주할 수 있다. 상기 클럭 분주 회로(130)는 상기 출력 클럭 신호(CLKOUT)의 절반의 주파수를 갖는 클럭 신호를 생성할 수 있다. 상기 레플리카(140)는 상기 클럭 분주 회로(130)의 출력을 수신할 수 있다. 상기 레플리카(140)는 상기 클럭 분주 회로(130)의 출력을 기설정된 지연량만큼 지연시킬 수 있다. 상기 레플리카(140)는 상기 클럭 분주 회로(130)의 출력을 지연시켜 상기 피드백 클럭 신호를 생성할 수 있다. 상기 레플리카(140)의 지연량은 임의로 설정될 수 있다. 예를 들어, 상기 레플리카(140)의 지연량은 상기 클럭 생성 회로(100)를 포함하는 반도체 장치가 상기 시스템 클럭 신호(CLK)를 수신하여 상기 기준 클럭 신호(REFCLK)를 생성할 때까지의 지연 시간에 대응할 수 있다.
상기 위상 감지 회로(110)는 상기 기준 클럭 신호(REFCLK)와 상기 피드백 클럭 신호(FBCLK)를 수신할 수 있다. 상기 위상 감지 회로(110)는 상기 기준 클럭 신호(REFCLK)를 분주시켜 분주 클럭 신호를 생성할 수 있다. 상기 위상 감지 회로(110)는 상기 기준 클럭 신호(REFCLK)의 주파수를 분주하여, 상기 기준 클럭 신호(REFCLK)의 절반의 주파수를 갖는 분주 클럭 신호를 생성할 수 있다. 일 실시예에서, 상기 위상 감지 회로(110)는 상기 기준 클럭 신호(REFCLK)를 분주하여 서로 다른 위상을 갖는 복수의 분주 클럭 신호를 생성할 수 있다. 상기 위상 감지 회로(110)는 상기 분주 클럭 신호와 상기 피드백 클럭 신호(FBCLK)의 위상을 비교하여 위상 감지 신호(PDOUT)를 생성할 수 있다.
상기 지연 라인 제어기(150)는 상기 위상 감지 신호(PDOUT)를 수신할 수 있다. 상기 지연 라인 제어기(150)는 상기 위상 감지 신호(PDOUT)에 기초하여 상기 지연 제어 신호(DC)를 생성할 수 있다. 상기 지연 제어 신호(DC)는 복수의 비트를 갖는 코드 신호일 수 있다. 상기 지연 라인(120)은 복수의 단위 지연기를 포함할 수 있다. 상기 복수의 단위 지연기는 상기 지연 제어 신호(DC)의 비트에 기초하여 각각 제어될 수 있다. 상기 지연 라인 제어기(150)는 상기 지연 제어 신호(DC)의 코드 값을 증가시키고 턴온된 단위 지연기의 개수를 증가시켜 상기 지연 라인(120)의 지연량을 증가시킬 수 있다. 또한, 상기 지연 라인 제어기(150)는 상기 지연 제어 신호(DC)의 코드 값을 감소시키고 턴온된 단위 지연기의 개수를 감소시켜 상기 지연 라인(120)의 지연량을 감소시킬 수 있다.
예를 들어, 상기 위상 감지 회로(110)는 상기 기준 클럭 신호의 위상(REFCLK)이 상기 피드백 클럭 신호(FBCLK)의 위상보다 늦을 때 제 1 레벨을 갖는 상기 위상 감지 신호(PDOUT)를 생성할 수 있다. 상기 제 1 레벨은 로직 로우 레벨일 수 있다. 상기 위상 감지 회로(110)는 상기 기준 클럭 신호(REFCLK)의 위상이 상기 피드백 클럭 신호(FBCLK)의 위상보다 앞설 때 제 2 레벨을 갖는 상기 위상 감지 신호(PDOUT)를 생성할 수 있다. 상기 제 2 레벨은 로직 하이 레벨일 수 있다. 상기 지연 라인 제어기(150)는 상기 위상 감지 신호(PDOUT)가 제 1 레벨일 때, 상기 지연 제어 신호(DC)의 코드 값을 감소시켜 상기 지연 라인(120)의 지연량을 감소시킬 수 있다. 상기 지연 라인 제어기(150)는 상기 위상 감지 신호(PDOUT)가 제 2 레벨일 때, 상기 지연 제어 신호(DC)의 코드 값을 증가시켜 상기 지연 라인(120)의 지연량을 증가시킬 수 있다.
상기 지연 라인 제어기(150)는 상기 위상 감지 신호(PDOUT)에 기초하여 락킹 신호(LOCK)를 생성할 수 있다. 상기 지연 라인 제어기(150)는 상기 위상 감지 회로(110)로부터 서로 다른 레벨을 갖는 위상 감지 신호(PDOUT)가 연속하여 생성될 때 상기 락킹 신호(LOCK)를 인에이블 시킬 수 있다. 상기 락킹 신호(LOCK)는 지연 고정 동작의 완료를 의미하는 신호일 수 있다. 예를 들어, 상기 위상 감지 회로(110)로부터 로우 레벨을 갖는 위상 감지 신호(PDOUT)가 생성된 후 하이 레벨을 갖는 위상 감지 신호(PDOUT)가 생성되거나 상기 위상 감지 회로(110)로부터 하이 레벨을 갖는 위상 감지 신호(PDOUT)가 생성된 후 로우 레벨을 갖는 위상 감지 신호(PDOUT)가 생성될 때, 상기 지연 라인 제어기(150)는 상기 락킹 신호(LOCK)를 인에이블시킬 수 있다.
도 1에서, 상기 클럭 생성 회로(100)는 클럭 버퍼(160) 및 듀티 보정 회로(170, DCC)를 더 포함할 수 있다. 상기 클럭 버퍼(160)는 상기 시스템 클럭 신호(CLK)를 수신하여 상기 기준 클럭 신호(REFCLK)를 생성할 수 있다. 상기 시스템 클럭 신호(CLK)는 싱글 엔디드 (single ended) 신호로서 입력될 수도 있고, 상보 신호(CLKB)와 함께 차동 (differential) 신호로 입력될 수도 있다. 상기 시스템 클럭 신호(CLK)가 싱글 엔디드 신호로 입력될 때, 상기 클럭 버퍼(160)는 상기 시스템 클럭 신호(CLK)와 기준 전압(VREF)을 차동 증폭하여 상기 기준 클럭 신호(REFCLK)를 생성할 수 있다. 상기 기준 전압(VREF)은 상기 시스템 클럭 신호(CLK)의 스윙 폭의 중간에 대응하는 레벨을 가질 수 있다. 상기 시스템 클럭 신호(CLK)가 차동 신호로 입력될 때, 상기 클럭 버퍼(160)는 상기 시스템 클럭 신호(CLK)와 상기 상보 신호(CLKB)를 차동 증폭하여 상기 기준 클럭 신호(REFCLK)를 생성할 수 있다. 상기 듀티 보정 회로(170)는 상기 지연 라인(120)과 연결될 수 있다. 상기 듀티 보정 회로(170)는 상기 출력 클럭 신호(CLKOUT)의 듀티 비를 보정할 수 있다. 예를 들어, 상기 듀티 보정 회로(170)는 상기 출력 클럭 신호(CLKOUT)가 50 대 50의 듀티 비를 가질 수 있도록 상기 출력 클럭 신호(CLKOUT)의 듀티비를 보정할 수 있다.
상기 클럭 생성 회로(100)는 제 1 지연 고정 동작 및 제 2 지연 고정 동작을 수행할 수 있다. 상기 제 1 지연 고정 동작은 코스 (coarse) 지연 고정 동작일 수 있고, 상기 제 2 지연 고정 동작은 파인 (fine) 지연 고정 동작일 수 있다. 상기 제 1 지연 고정 동작에서 상기 지연 라인(120)의 단위 지연량 변화는 상기 제 2 지연 고정 동작에서 상기 지연 라인(120)의 단위 지연량 변화보다 클 수 있다. 예를 들어, 상기 제 1 지연 고정 동작 중에 상기 지연 라인(120)의 지연량은 제 1 단위 지연 시간씩 변화될 수 있고, 상기 제 2 지연 고정 동작 중에 상기 지연 라인(120)의 지연량은 제 2 단위 지연 시간씩 변화될 수 있다. 상기 제 1 단위 지연 시간은 상기 제 2 단위 지연 시간보다 길 수 있다. 상기 클럭 생성 회로(100)는 상기 제 1 지연 고정 동작을 수행하여 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 상기 제 1 지연 고정 동작이 완료되면 상기 제 2 지연 고정 동작을 수행하여 상기 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 상기 제 1 지연 고정 동작이 완료되면 상기 지연 라인 제어기(150)에 의해 상기 락킹 신호(LOCK)가 인에이블될 수 있다.
도 2는 본 발명의 실시예에 따른 위상 감지 회로(200)의 구성을 보여주는 도면이다. 상기 위상 감지 회로(200)는 도 1에 도시된 위상 감지 회로(110)로 적용될 수 있다. 상기 위상 감지 회로(200)는 제 1 지연 고정 동작에서 상기 기준 클럭 신호(REFCLK)를 분주하여 생성된 분주 클럭 신호(ICLK)와 입력 클럭 신호(FBCLK)의 위상을 비교하여 제 1 감지 신호(CPD)를 생성할 수 있다. 상기 위상 감지 회로(200)는 제 2 지연 고정 동작에서 상기 분주 클럭 신호(ICLK)와 상기 입력 클럭 신호(FBCLK)의 위상을 감지하여 제 2 감지 신호(FPD)를 생성할 수 있다. 상기 위상 감지 회로(200)는 상기 제 1 지연 고정 동작에서 상기 제 1 감지 신호(CPD)를 위상 감지 신호(PDOUT)로 출력하고, 상기 제 2 지연 고정 동작에서 상기 제 2 감지 신호(FPD)를 상기 위상 감지 신호(PDOUT)로 출력할 수 있다. 도 2를 참조하면, 상기 위상 감지 회로(200)는 클럭 분주기(210), 단위 지연기(220), 제 1 위상 감지기(230), 제 2 위상 감지기(240)를 포함할 수 있다. 상기 클럭 분주기(210)는 상기 기준 클럭 신호(REFCLK)를 수신할 수 있다. 상기 클럭 분주기(210)는 상기 기준 클럭 신호(REFCLK)의 주파수를 분주하여 분주 클럭 신호(ICLK)를 생성할 수 있다. 상기 분주 클럭 신호(ICLK)는 상기 기준 클럭 신호(REFCLK)와 동일한 위상을 가질 수 있다.
상기 단위 지연기(220)는 입력 클럭 신호(FBCLK)를 수신할 수 있다. 상기 입력 클럭 신호(FBCLK)는 상기 기준 클럭 신호(REFCLK)와 비교되는 대상이 되는 클럭 신호일 수 있다. 상기 입력 클럭 신호(FBCLK)는 도 1에서 피드백 클럭 신호(FBCLK)에 대응하는 클럭 신호일 수 있다. 이하에서, 상기 입력 클럭 신호 및 상기 피드백 클럭 신호는 동일한 클럭 신호를 지칭할 수 있다. 상기 단위 지연기(220)는 상기 입력 클럭 신호(FBCLK)를 단위 지연 시간만큼 지연시켜 출력할 수 있다. 상기 단위 지연 시간은 도 1에서 클럭 생성 회로(100)가 제 1 지연 고정 동작을 수행할 때 상기 지연 라인(120)의 단위 지연량에 대응하는 제 1 단위 지연 시간에 대응할 수 있다.
상기 제 1 위상 감지기(230)는 상기 분주 클럭 신호(ICLK) 및 상기 단위 지연기(220)의 출력을 수신할 수 있다. 상기 제 1 위상 감지기(230)는 제 1 지연 고정 동작이 수행될 때 기준 클럭 신호(REFCLK)와 피드백 클럭 신호(FBCLK)의 위상을 감지하는 위상 감지기로서 기능할 수 있다. 상기 제 1 위상 감지기(230)는 제 1 지연 고정 동작이 수행될 때, 상기 분주 클럭 신호(ICLK)와 상기 입력 클럭 신호(FBCLK)의 위상 차이가 상기 제 1 단위 지연 시간 이내인지 여부를 감지할 수 있다. 상기 제 1 위상 감지기(230)는 상기 분주 클럭 신호(ICLK)의 위상과 상기 단위 지연기(220)의 출력의 위상을 비교하여 제 1 감지 신호(CPD)를 생성할 수 있다.
상기 제 2 위상 감지기(240)는 상기 분주 클럭 신호(ICLK) 및 상기 입력 클럭 신호(FBCLK)를 수신할 수 있다. 상기 제 2 위상 감지기(240)는 제 2 지연 고정 동작이 수행될 때 상기 분주 클럭 신호(ICLK)와 피드백 클럭 신호(FBCLK)의 위상을 감지하는 위상 감지기로서 기능할 수 있다. 상기 제 2 위상 감지기(240)는 상기 제 2 지연 고정 동작이 수행될 때, 상기 분주 클럭 신호(ICLK)와 상기 입력 클럭 신호(FBCLK)의 위상 차이가 상기 제 2 단위 지연 시간 이내인지 여부를 감지할 수 있다. 상기 제 2 위상 감지기(240)는 상기 분주 클럭 신호(ICLK)의 위상과 상기 입력 클럭 신호(FBCLK)의 위상을 비교하여 제 2 감지 신호(FPD)를 생성할 수 있다.
도 2에서, 상기 위상 감지 회로(200)는 초기화 신호 생성기(250)를 더 포함할 수 있다. 상기 초기화 신호 생성기(250)는 위상 감지 신호(PDOUT) 및 상기 입력 클럭 신호(FBCLK)에 기초하여 초기화 신호(INTB)를 생성할 수 있다. 상기 초기화 신호 생성기(250)는 락킹 신호(LOCK), 상기 입력 클럭 신호(FBCLK) 및 상기 기준 클럭 신호(REFCLK)를 수신하여 상기 초기화 신호(INTB)를 생성할 수 있다. 상기 락킹 신호는 상기 제 1 지연 고정 동작 중에 상기 위상 감지 신호(PDOUT)에 기초하여 생성될 수 있다. 상기 락킹 신호(LOCK)는 제 1 지연 고정 동작에서 상기 위상 감지 신호(PDOUT)로 출력되는 상기 제 1 감지 신호(CPD)에 기초하여 생성될 수 있다. 상기 락킹 신호(LOCK)는 상기 제 1 지연 고정 동작이 완료되었을 때 인에이블되는 고정 완료 신호일 수 있다. 상기 초기화 신호에 생성기(250)는 상기 락킹 신호(LOCK)가 인에이블되었을 때, 상기 입력 클럭 신호(FBCLK)에 동기하여 상기 초기화 신호(INTB)를 인에이블시킬 수 있다. 또한, 상기 초기화 신호 생성기(250)는 상기 기준 클럭 신호(REFCLK)에 동기하여 상기 초기화 신호(INTB)를 디스에이블시킬 수 있다. 상기 클럭 분주기(210)는 상기 초기화 신호(INTB)를 수신할 수 있다. 상기 클럭 분주기(210)는 상기 초기화 신호(INTB)에 기초하여 초기화 될 수 있다. 상기 클럭 분주기(210)는 상기 초기화 신호(INTB)에 의해 초기화 되었을 때, 상기 기준 클럭 신호(REFCLK)의 위상에 동기되는 상기 분주 클럭 신호(ICLK)를 새롭게 생성할 수 있다.
상기 위상 감지 회로(200)는 출력 선택기(260)를 더 포함할 수 있다. 상기 출력 선택기(260)는 상기 락킹 신호(LOCK), 상기 제 1 감지 신호(CPD) 및 상기 제 2 감지 신호(FPD)를 수신할 수 있다. 상기 출력 선택기(260)는 상기 락킹 신호(LOCK)에 기초하여 상기 제 1 및 제 2 감지 신호(CPD, FPD) 중 하나를 상기 위상 감지 신호(PDOUT)로 출력할 수 있다. 예를 들어, 상기 락킹 신호(LOCK)가 디스에이블된 상태일 때, 상기 출력 선택기(260)는 상기 제 1 감지 신호(CPD)를 상기 위상 감지 신호(PDOUT)로 출력할 수 있다. 상기 락킹 신호(LOCK)가 인에이블된 상태일 때, 상기 출력 선택기(260)는 상기 제 2 감지 신호(FPD)를 상기 위상 감지 신호(PDOUT)로 출력할 수 있다.
상기 위상 감지 회로(200)는 모델링 지연기(270)를 더 포함할 수 있다. 상기 모델링 지연기(270)는 상기 클럭 분주기(210)에서 발생되는 지연량을 모델링한 지연량을 가질 수 있다. 상기 모델링 지연기(270)는 상기 클럭 분주기(210)가 상기 기준 클럭 신호(REFCLK)를 수신하여 상기 분주 클럭 신호(ICLK)를 생성할 때까지의 시간에 대응하는 지연량을 가질 수 있다. 상기 모델링 지연기(270)는 상기 입력 클럭 신호(FBCLK)를 수신하고, 상기 입력 클럭 신호(FBCLK)를 상기 모델링한 지연량만큼 지연시킬 수 있다. 상기 모델링 지연기(270)는 상기 클럭 분주기(210)에 의한 지연량만큼 상기 입력 클럭 신호(FBCLK)를 지연시킴으로써, 상기 분주 클럭 신호(ICLK)와 상기 입력 클럭 신호(FBCLK)가 상기 제 1 및/또는 제 2 위상 감지기(230, 240)로 입력되는 시점을 맞출 수 있다.
도 3은 도 2에 도시된 초기화 신호 생성기(250)의 구성을 보여주는 도면이다. 도 3에서, 상기 초기화 신호 생성기(250)는 상기 락킹 신호(LOCK), 상기 입력 클럭 신호(FBCLK) 및 상기 기준 클럭 신호(REFCLK)를 수신할 수 있다. 상기 초기화 신호 생성기(250)는 상기 락킹 신호(LOCK)가 디스에이블된 상태일 때, 상기 초기화 신호(INTB)를 인에이블시키지 않을 수 있다. 상기 초기화 신호 생성기(250)는 상기 락킹 신호(LOCK)가 인에이블된 상태일 때, 상기 입력 클럭 신호(FBCLK)에 동기하여 상기 초기화 신호(INTB)를 인에이블시킬 수 있다. 상기 초기화 신호 생성기(250)는 상기 기준 클럭 신호(REFCLK)에 동기하여 상기 초기화 신호(INTB)를 디스에이블시킬 수 있다. 상기 초기화 신호 생성기(250)는 상기 기준 클럭 신호(REFCLK)에 기초하여 상기 기준 클럭 신호(REFCLK)의 임의의 사이클 동안 상기 초기화 신호(INTB)의 인에이블 상태를 유지시킬 수 있다.
상기 초기화 신호 생성기(250)는 제 1 플립플롭(310), 제 2 플립플롭(320), 제 3 플립플롭(330), 제 4 플립플롭(340), 및 펄스 생성기(350)를 포함할 수 있다. 상기 제 1 플립플롭(310)의 입력 단자는 상기 락킹 신호(LOCK)를 수신하고, 상기 제 1 플립플롭(310)의 클럭 단자는 상기 입력 클럭 신호(FBCLK)를 수신할 수 있다. 상기 제 1 플립플롭(310)은 상기 입력 클럭 신호(FBCLK)에 동기하여 상기 락킹 신호(LOCK)를 출력 단자로 출력할 수 있다. 상기 제 2 플립플롭(320)의 입력 단자는 상기 제 1 플립플롭(310)의 출력 단자와 연결되고, 상기 제 2 플립 플롭(320)의 클럭 단자는 상기 기준 클럭 신호(REFCLK)를 수신할 수 있다. 상기 제 2 플립 플롭(320)은 상기 기준 클럭 신호(REFCLK)에 동기하여 상기 입력 단자로 입력된 신호를 출력 단자로 출력할 수 있다. 상기 제 3 플립플롭(330)의 입력 단자는 상기 제 2 플립플롭(320)의 출력 단자와 연결되고, 상기 제 3 플립플롭(330)의 클럭 단자는 상기 기준 클럭 신호(REFCLK)를 수신할 수 있다. 상기 제 3 플립플롭(330)은 상기 기준 클럭 신호(REFCLK)에 동기하여 상기 입력 단자로 입력된 신호를 출력 단자로 출력할 수 있다. 상기 제 4 플립플롭(340)의 입력 단자는 상기 제 3 플립플롭(330)의 출력 단자와 연결되고, 상기 제 4 플립플롭(340)의 클럭 단자는 상기 기준 클럭 신호(REFCLK)를 수신할 수 있다. 상기 제 4 플립 플롭(340)은 상기 기준 클럭 신호(REFCLK)에 동기하여 상기 입력 단자로 입력된 신호를 출력 단자로 출력할 수 있다.
상기 펄스 생성기(350)는 상기 제 1 플립플롭(310)의 출력 단자로부터 출력되는 신호와 상기 제 4 플립플롭(340)의 출력 단자로부터 출력되는 신호를 수신하여 상기 초기화 신호(INTB)를 생성할 수 있다. 상기 펄스 생성기(350)는 상기 제 1 플립플롭(310)의 출력 단자로부터 출력되는 신호에 기초하여 상기 초기화 신호(INTB)를 인에이블시킬 수 있고, 상기 제 4 플립플롭(340)의 출력 단자로부터 출력되는 신호에 기초하여 상기 초기화 신호(INTB)를 디스에이블시킬 수 있다. 상기 초기화 신호 생성기(250)는 다양한 개수의 플립플롭을 구비하도록 다양하게 수정될 수 있다. 도 3에서, 상기 초기화 신호 생성기(250)는 상기 기준 클럭 신호(REFCLK)의 3 사이클 이내의 펄스 폭을 갖는 초기화 신호(INTB)를 생성하기 위해 제 2 내지 제 4 플립플롭(320, 330, 340)을 구비할 수 있다. 상기 초기화 신호(INTB)가 상기 기준 클럭 신호(REFCLK)의 2 사이클 이내의 펄스 폭을 갖거나, 상기 기준 클럭 신호(REFCLK)의 4 사이클 이상의 펄스 폭을 갖도록 하기 위해 상기 초기화 신호 생성기(250)가 구비하는 플립플롭의 개수는 변화될 수 있다.
상기 펄스 생성기(350)는 인버터(351), 제 1 노어 게이트(352) 및 제 2 노어 게이트(353)를 포함할 수 있다. 상기 인버터(351)는 상기 제 1 플립플롭(310)의 출력 단자로부터 출력된 신호를 수신하고, 수신된 신호를 반전시킬 수 있다. 상기 제 1 노어 게이트(352)는 상기 인버터(351)의 출력 및 상기 제 4 플립플롭(340)으로부터 출력된 신호를 수신하고, 상기 신호들에 대해 노어 연산을 수행할 수 있다. 상기 제 2 노어 게이트(353)는 상기 제 1 노어 게이트(352)의 출력 및 리셋 신호(RST)를 수신하여 상기 초기화 신호(INTB)를 출력할 수 있다. 상기 제 2 노어 게이트(353)는 상기 제 1 노어 게이트(352)의 출력을 반전시켜 상기 초기화 신호(INTB)를 생성할 수 있다. 상기 리셋 신호(RST)는 상기 초기화 신호 생성기(250)를 리셋 시키기 위해 수신되는 신호일 수 있다. 상기 리셋 신호(RST)가 디스에이블된 상태일 때 상기 제 2 노어 게이트(353)는 인버터로서 동작할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 위상 감지 회로(200) 및 클럭 생성 회로(100)의 동작을 보여주는 타이밍이다. 도 1 내지 도 4b를 참조하여 본 발명의 실시예에 따른 위상 감지 회로(200) 및 클럭 생성 회로(100)의 동작을 설명하면 다음과 같다. 상기 클럭 생성 회로(100)는 상기 시스템 클럭 신호(CLK)를 수신하여 제 1 지연 고정 동작을 수행할 수 있다. 상기 클럭 분주기(210)는 상기 기준 클럭 신호(REFCLK)의 주파수를 분주하여 상기 분주 클럭 신호(ICLK)를 생성할 수 있다. 상기 제 1 위상 감지기(230)는 상기 단위 지연기(220)에 의해 지연된 피드백 클럭 신호(FBCLK)와 상기 분주 클럭 신호(ICLK)의 위상을 비교하여 상기 제 1 감지 신호(CPD)를 생성할 수 있다. 상기 락킹 신호(LOCK)는 디스에이블된 상태일 수 있고, 상기 출력 선택기(260)는 상기 제 1 감지 신호(CPD)를 상기 위상 감지 신호(PDOUT)로 출력할 수 있다. 상기 지연 라인 제어기(150)는 상기 위상 감지 신호(PDOUT)에 기초하여 상기 지연 제어 신호(DC)의 코드 값을 변화시키고, 상기 지연 라인(120)은 상기 출력 클럭 신호(CLKOUT) 및 상기 피드백 클럭 신호(FBCLK)의 위상을 변화시킬 수 있다. 상기 지연 라인 제어기(150)는 상기 위상 감지 회로(200)로부터 서로 다른 레벨을 갖는 위상 감지 신호(PDOUT)가 연속하여 생성될 때 상기 락킹 신호(LOCK)를 인에이블시켜 제 1 지연 고정 동작을 완료할 수 있다.
상기 락킹 신호(LOCK)가 인에이블되면, 상기 초기화 신호 생성기(250)는 상기 피드백 클럭 신호(FBCLK)에 동기하여 상기 초기화 신호(INTB)를 인에이블시킬 수 있다. 상기 초기화 신호(INTB)가 인에이블되면, 상기 클럭 분주기(210)는 상기 분주 클럭 신호(ICLK)를 출력하지 않을 수 있다. 상기 초기화 신호(INTB)가 디스에이블되면, 상기 클럭 생성 회로(100)는 제 2 지연 고정 동작을 수행할 수 있다. 상기 초기화 신호(INTB)가 디스에이블되면, 상기 클럭 분주기(210)는 상기 기준 클럭 신호(REFCLK)로부터 상기 분주 클럭 신호(ICLK)를 새롭게 생성할 수 있다. 상기 제 2 위상 감지기(240)는 상기 분주 클럭 신호(ICLK)와 상기 피드백 클럭 신호(FBCLK)의 위상을 비교하여 제 2 감지 신호(FPD)를 생성할 수 있다. 상기 출력 선택기(260)는 상기 락킹 신호(LOCK)에 기초하여 상기 제 2 감지 신호(FPD)를 상기 위상 감지 신호(PDOUT)로 출력하고, 상기 지연 라인 제어기(150)는 상기 위상 감지 신호(PDOUT)로 출력된 상기 제 2 감지 신호(FPD)에 기초하여 상기 지연 제어 신호(DC)의 코드 값을 변화시킬 수 있다. 상기 지연 제어 신호(DC)에 기초하여 상기 지연 라인(120)의 지연량이 미세 조절될 수 있고, 상기 제 2 지연 고정 동작이 수행될 수 있다.
도 4a에 도시된 것과 같이, 제 1 지연 고정 동작에서 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 분주 클럭 신호(ICLK)의 라이징 에지에 동기 되도록 위상이 조절된 경우에는 제 2 지연 고정 동작이 수행될 때 하모닉 락킹의 문제가 발생되지 않을 수 있다. 하지만, 도 4b에 도시된 것과 같이, 제 1 지연 고정 동작에서 상기 피드백 클럭 신호(FBCLK)의 위상이 상기 분주 클럭 신호(ICLK)의 폴링 에지에 동기 되도록 위상이 조절될 경우에는 제 2 지연 고정 동작에서 하모닉 락킹의 문제가 발생될 수 있다. 즉, 상기 피드백 클럭 신호(FBCLK)가 상기 분주 클럭 신호(ICLK)의 라이징 에지에 동기되지 않은 상태에서 제 1 지연 고정 동작이 완료될 수 있다. 상기 위상 감지 회로(200)는 상기 클럭 분주기(210)를 초기화시켜 상기 하모닉 락킹의 문제점을 해결할 수 있다. 상기 초기화 신호 생성기(250)는 상기 피드백 클럭 신호(FBCLK)에 동기하여 상기 초기화 신호(INTB)를 인에이블시키지만, 상기 기준 클럭 신호(REFCLK)에 동기하여 상기 초기화 신호(INTB)를 디스에이블시킬 수 있다. 따라서, 상기 클럭 분주기(210)는 상기 초기화 신호(INTB)에 기초하여 상기 분주 클럭 신호(ICLK)를 새롭게 생성하므로, 상기 제 2 위상 감지기(240)가 상기 피드백 클럭 신호(FBCLK)의 라이징 에지와 상기 분주 클럭 신호(ICLK)의 라이징 에지에 대한 위상 비교 동작을 수행하여 제 2 감지 신호(FPD)를 생성할 수 있도록 한다.
도 4a를 참조하면, 상기 초기화 신호(INTB)는 상기 피드백 클럭 신호(FBCLK)의 라이징 에지에 동기되어 인에이블되고, 상기 기준 클럭 신호(REFCLK)의 라이징 에지에 동기되어 디스에이블될 수 있다. 상기 클럭 분주기(210)는 상기 초기화 신호(INTB)가 디스에이블되었을 때 상기 기준 클럭 신호(REFCLK)에 기초하여 새롭게 상기 분주 클럭 신호(ICLK)를 생성할 수 있다. 따라서, 상기 제 2 지연 고정 동작 중에 상기 피드백 클럭 신호(FBCLK)의 라이징 에지와 상기 분주 클럭 신호(ICLK)의 라이징 에지에 대한 위상 비교가 수행될 수 있다. 도 4b를 참조하면, 제 1 지연 고정 동작에서 상기 피드백 클럭 신호(FBCLK)의 라이징 에지는 상기 분주 클럭 신호(ICLK)의 폴링 에지에 동기되었다. 이 때, 상기 클럭 분주기(210)를 초기화시키지 않으면, 상기 제 2 지연 고정 동작에서 상기 피드백 클럭 신호(FBCLK)의 라이징 에지와 상기 분주 클럭 신호(ICLK)의 폴링 에지에 대한 위상 비교가 수행되어 하모닉 락킹의 문제가 발생될 수 있다. 하지만, 상기 클럭 분주기(210)가 초기화되어 상기 분주 클럭 신호(ICLK)를 새롭게 생성하면, 상기 제 2 지연 고정 동작에서 상기 피드백 클럭 신호(FBCLK)의 라이징 에지와 상기 분주 클럭 신호(ICLK)의 라이징 에지에 대한 위상 비교가 수행될 수 있다.
도 5는 본 발명의 실시예에 따른 위상 감지 회로(500)의 구성을 보여주는 도면이다. 도 5를 참조하면, 상기 위상 감지 회로(500)는 클럭 분주기(510), 선택 신호 생성기(520) 및 위상 감지기(530)를 포함할 수 있다. 상기 클럭 분주기(510)는 기준 클럭 신호(REFCLK)를 수신하여 복수의 분주 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)를 생성할 수 있다. 상기 클럭 분주기(510)는 상기 기준 클럭 신호(REFCLK)의 주파수를 분주하여 제 1 분주 클럭 신호(ICLK), 제 2 분주 클럭 신호(QCLK), 제 3 분주 클럭 신호(IBCLK) 및 제 4 분주 클럭 신호(QBCLK)를 생성할 수 있다. 예를 들어, 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)는 상기 기준 클럭 신호(REFCLK)의 절반의 주파수를 가질 수 있다. 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)는 순차적으로 단위 위상에 대응하는 위상 차이를 가질 수 있다. 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)는 순차적으로 90도의 위상 차이를 가질 수 있다. 상기 제 2 분주 클럭 신호(QCLK)는 상기 제 1 및 제 3 분주 클럭 신호(ICLK, IBCLK) 사이의 중간에 대응하는 위상을 가질 수 있다.
상기 선택 신호 생성기(520)는 입력 클럭 신호(FBCLK), 상기 제 2 분주 클럭 신호(QCLK) 및 락킹 신호(LOCK)를 수신할 수 있다. 상기 입력 클럭 신호(FBCLK)는 도 1에 도시된 피드백 클럭 신호(FBCLK)에 대응하는 신호일 수 있다. 상기 선택 신호 생성기(520)는 상기 락킹 신호(LOCK)에 기초하여 상기 제 2 분주 클럭 신호(QCLK)와 상기 입력 클럭 신호(FBCLK)의 위상을 비교하여 상기 선택 신호(SEL)를 생성할 수 있다. 상기 제 1 지연 고정 동작 중에 상기 락킹 신호(LOCK)가 디스에이블된 상태일 때, 상기 선택 신호 생성기(520)는 상기 제 2 분주 클럭 신호(QCLK)와 상기 입력 클럭 신호(FBCLK)의 위상과 무관하게 제 1 레벨을 갖는 선택 신호(SEL)를 생성할 수 있다. 또한, 상기 선택 신호 생성기(520)는 상기 제 2 분주 클럭 신호(QCLK)의 위상과 상기 입력 클럭 신호(FBCLK)의 위상을 비교하여 레벨 결정 신호(LDS)를 생성할 수 있다. 상기 선택 신호 생성기(520)는 상기 입력 클럭 신호(FBCLK)의 라이징 에지에서 상기 제 2 분주 클럭 신호(QCLK)가 제 1 레벨을 가질 때, 제 1 레벨을 갖는 레벨 결정 신호(LDS)를 생성할 수 있다. 상기 선택 신호 생성기(520)는 상기 입력 클럭 신호(FBCLK)의 라이징 에지에서 상기 제 2 분주 클럭 신호(QCLK)가 제 2 레벨을 가질 때, 제 2 레벨을 갖는 상기 레벨 결정 신호(LDS)를 생성할 수 있다. 상기 제 2 지연 고정 동작 중에 상기 락킹 신호(LOCK)가 인에이블되었을 때, 상기 선택 신호 생성기(520)는 상기 레벨 결정 신호(LDS)를 상기 선택 신호(SEL)로 출력할 수 있다.
상기 위상 감지기(530)는 상기 선택 신호(SEL), 상기 제 1 분주 클럭 신호(ICLK), 상기 제 3 분주 클럭 신호(IBCLK) 및 상기 입력 클럭 신호(FBCLK)를 수신할 수 있다. 상기 위상 감지기(530)는 상기 선택 신호(SEL)에 기초하여 상기 제 1 및 제 3 분주 클럭 신호(ICLK, IBCLK) 중 하나와 상기 입력 클럭 신호(FBCLK)의 위상을 비교하여 위상 감지 신호(PDOUT)를 생성할 수 있다. 상기 위상 감지기(530)는 상기 선택 신호(SEL)가 제 1 레벨일 때, 상기 제 1 분주 클럭 신호(ICLK)와 상기 입력 클럭 신호(FBCLK)의 위상을 비교하여 상기 위상 감지 신호(PDOUT)를 생성할 수 있다. 상기 위상 감지기(530)는 상기 선택 신호(SEL)가 제 2 레벨일 때, 상기 제 3 분주 클럭 신호(IBCLK)와 상기 입력 클럭 신호(FBCLK)의 위상을 비교하여 상기 위상 감지 신호(PDOUT)를 생성할 수 있다.
상기 선택 신호 생성기(520)는 인버터(521), 제 1 게이팅부(522), 제 2 게이팅부(523), 제 1 비교기(524) 및 제 3 게이팅부(525)를 포함할 수 있다. 상기 인버터(521)는 상기 락킹 신호(LOCK)를 수신하고, 상기 락킹 신호(LOCK)를 반전시킬 수 있다. 상기 제 1 게이팅부(522)는 상기 제 2 분주 클럭 신호(QCLK)와 상기 인버터(521)의 출력을 수신할 수 있다. 상기 제 1 게이팅부(522)는 상기 제 2 분주 클럭 신호(QCLK)와 상기 인버터(521)의 출력에 대해 앤드 연산을 수행할 수 있다. 상기 제 2 게이팅부(523)는 상기 입력 클럭 신호(FBCLK)와 상기 인버터(521)의 출력을 수신할 수 있다. 상기 제 2 게이팅부(523)는 상기 입력 클럭 신호(FBCLK)와 상기 인버터(521)의 출력에 대해 앤드 연산을 수행할 수 있다. 상기 제 1 비교기(524)는 상기 제 1 및 제 2 게이팅부(522, 523)의 출력을 수신하여 상기 레벨 결정 신호(LDS)를 출력할 수 있다. 상기 제 1 비교기(524)는 상기 제 1 및 제 2 게이팅부(522, 523)의 출력의 위상을 비교하여 상기 레벨 결정 신호(LDS)를 생성할 수 있다. 상기 제 1 비교기(524)는 플립플롭을 포함할 수 있다. 상기 제 1 비교기(524)는 상기 제 2 게이팅부(523)의 출력에 동기하여 상기 제 1 게이팅부(522)의 출력을 상기 레벨 결정 신호(LDS)로 출력할 수 있다. 상기 제 3 게이팅부(525)는 상기 레벨 결정 신호(LDS) 및 상기 락킹 신호(LOCK)를 수신하여 상기 선택 신호(SEL)를 출력할 수 있다. 상기 제 3 게이팅부(525)는 상기 레벨 결정 신호(LDS) 및 상기 락킹 신호(LOCK)에 대해 낸드 연산을 수행하여 상기 선택 신호(SEL)를 생성할 수 있다.
상기 위상 감지기(530)는 클럭 선택부(531) 및 제 2 비교기(532)를 포함할 수 있다. 상기 클럭 선택부(531)는 상기 선택 신호(SEL), 상기 제 1 분주 클럭 신호(ICLK) 및 상기 제 3 분주 클럭 신호(IBCLK)를 수신할 수 있다. 상기 클럭 선택부(531)는 상기 선택 신호(SEL)에 기초하여 상기 제 1 및 제 3 분주 클럭 신호(ICLK, IBCLK) 중 하나를 상기 제 2 비교기(532)로 출력할 수 있다. 상기 클럭 선택부(531)는 인버터(541), 제 1 낸드 게이트(542), 제 2 낸드 게이트(543) 및 제 3 낸드 게이트(544)를 포함할 수 있다. 상기 인버터(541)는 상기 선택 신호(SEL)를 수신하고, 상기 선택 신호(SEL)를 반전시킬 수 있다. 상기 제 1 낸드 게이트(542)는 상기 제 1 분주 클럭 신호(ICLK) 및 상기 선택 신호(SEL)를 수신하고, 상기 제 1 분주 클럭 신호(ICLK) 및 상기 선택 신호(SEL)에 대해 낸드 연산을 수행할 수 있다. 상기 제 2 낸드 게이트(543)는 상기 제 3 분주 클럭 신호(IBCLK) 및 상기 인버터(541)의 출력을 수신하고, 상기 제 3 분주 클럭 신호(IBCLK) 및 상기 인버터(541)의 출력에 대해 낸드 연산을 수행할 수 있다. 상기 제 2 비교기(532)는 상기 입력 클럭 신호(FBCLK) 및 상기 클럭 선택부(531)의 출력을 수신하여 위상 감지 신호(PDOUT)를 출력할 수 있다. 상기 제 2 비교기(532)는 상기 입력 클럭 신호(FBCLK)와 상기 클럭 선택부(531)의 출력의 위상을 비교하여 상기 위상 감지 신호(PDOUT)를 생성할 수 있다. 상기 제 2 비교기(532)는 플립플롭을 포함할 수 있다. 상기 제 2 비교기(532)는 상기 입력 클럭 신호(FBCLK)에 동기하여 상기 클럭 선택부(531)의 출력을 상기 위상 감지 신호(PDOUT)로 출력할 수 있다.
상기 위상 감지기(530)는 더미 지연기(533)를 더 포함할 수 있다. 상기 더미 지연기(533)는 상기 입력 클럭 신호(FBCLK)를 지연시켜 상기 제 2 비교기(532)로 출력할 수 있다. 상기 더미 지연기(533)의 지연량은 상기 클럭 선택부(531)에서 상기 제 1 및 제 3 분주 클럭 신호(ICLK, IBCLK) 중 하나를 선택 및 출력하는데 발생되는 지연량에 대응될 수 있다. 상기 더미 지연기(533)는 제 4 낸드 게이트(545) 및 제 5 낸드 게이트(546)를 포함할 수 있다. 상기 제 4 낸드 게이트(545)는 상기 입력 클럭 신호(FBCLK) 및 전원 전압(VDD)을 수신할 수 있다. 상기 제 5 낸드 게이트(546)는 상기 제 4 낸드 게이트(545)의 출력 및 상기 전원 전압(VDD)을 수신할 수 있다. 상기 전원 전압(VDD)은 하이 레벨의 신호이므로, 상기 제 4 및 제 5 낸드 게이트(545, 546)는 인버터로서 동작할 수 있다. 상기 클럭 선택부(531)에서, 상기 제 1 및 제 3 분주 클럭 신호(ICLK, IBCLK)는 각각 2개의 낸드 게이트를 통해 상기 제 2 비교기(532)로 출력될 수 있다. 상기 더미 지연기(533)는 상기 입력 클럭 신호(FBCLK)가 2개의 낸드 게이트를 통해 지연되도록 함으로써, 상기 클럭 선택부(531)의 출력과 상기 입력 클럭 신호(FBCLK)가 상기 제 2 비교기(532)로 입력되는 시점을 맞출 수 있다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 위상 감지 회로(500) 및 클럭 생성 회로(100)의 동작을 보여주는 타이밍도이다. 도 1, 도 5 내지 도 6b를 참조하여, 본 발명의 실시예에 따른 위상 감지 회로(500) 및 클럭 생성 회로(100)의 동작을 설명하면 다음과 같다. 상기 위상 감지 회로(500)의 클럭 분주기(510)는 상기 기준 클럭 신호(REFCLK)를 분주하여 상기 제 1 분주 클럭 신호(ICLK), 제 2 분주 클럭 신호(QCLK) 및 제 3 분주 클럭 신호(IBCLK)를 생성할 수 있다. 상기 클럭 생성 회로(100)는 제 1 지연 고정 동작을 수행할 수 있고, 상기 락킹 신호(LOCK)는 디스에이블된 상태일 수 있다. 상기 위상 감지 회로(500)는 디스에이블된 락킹 신호(LOCK)에 기초하여 상기 피드백 클럭 신호(FBCLK)와 상기 제 1 분주 클럭 신호(ICLK)의 위상을 비교하여 상기 위상 감지 신호(PDOUT)를 생성할 수 있다.
도 6a는 상기 피드백 클럭 신호(FBCLK)의 라이징 에지에서 상기 제 1 분주 클럭 신호(ICLK)가 로우 레벨에서 하이 레벨로 천이하는 것을 감지하여 상기 제 1 지연 고정 동작이 수행되는 경우를 보여준다. 상기 제 1 지연 고정 동작에서 상기 제 1 분주 클럭 신호(ICLK)의 하이 레벨 천이를 감지하는 경우 하모니 락킹의 문제는 발생되지 않을 수 있다. 상기 피드백 클럭 신호(FBCLK)의 첫 번째 라이징 에지에서 상기 제 1 분주 클럭 신호(ICLK)의 레벨은 로우 레벨이므로, 상기 위상 감지 회로(500)는 로우 레벨을 갖는 상기 위상 감지 신호(PDOUT)를 생성할 수 있다. 상기 피드백 클럭 신호(FBCLK)의 두 번째 라이징 에지에서 상기 제 1 분주 클럭 신호(ICLK)의 레벨은 하이 레벨이므로, 상기 위상 감지 회로(500)는 하이 레벨을 갖는 상기 위상 감지 신호(PDOUT)를 생성할 수 있다. 상기 위상 감지 회로(500)의 출력이 로우 레벨에서 하이 레벨로 변화되는 경우, 상기 지연 라인 제어기(150)는 상기 락킹 신호(LOCK)를 인에이블시킬 수 있다. 상기 락킹 신호(LOCK)가 인에이블되기 직전에, 상기 선택 신호 생성기(520)는 상기 피드백 클럭 신호(FBCLK)의 라이징 에지에서 상기 제 1 분주 클럭 신호(ICLK)보다 단위 위상만큼 위상이 늦은 제 2 분주 클럭 신호(QCLK)의 레벨을 상기 레벨 결정 신호(LDS)로 출력할 수 있다. 따라서, 상기 선택 신호 생성기(520)는 로우 레벨을 갖는 상기 레벨 결정 신호(LDS)를 출력할 수 있다. 상기 락킹 신호(LOCK)가 인에이블되면, 상기 선택 신호 생성기(520)는 상기 레벨 결정 신호(LDS)에 기초하여 하이 레벨을 갖는 상기 선택 신호(SEL)를 출력할 수 있다. 상기 클럭 선택부(531)는 하이 레벨을 갖는 상기 선택 신호(SEL)에 기초하여 상기 제 1 분주 클럭 신호(ICLK)를 상기 제 2 비교기(532)로 출력할 수 있다. 따라서, 상기 제 2 비교기(532)가 상기 제 1 분주 클럭 신호(ICLK)와 상기 피드백 클럭 신호(FBCLK)의 위상을 비교하여 위상 감지 신호(PDOUT)를 생성함으로써, 상기 클럭 생성 회로(100)의 상기 제 2 지연 고정 동작이 수행될 수 있다.
도 6b는 상기 피드백 클럭 신호(FBCLK)의 라이징 에지에서 상기 제 1 분주 클럭 신호(ICLK)가 하이 레벨에서 로우 레벨로 천이하는 것을 감지하여 상기 제 1 지연 고정 동작이 수행되는 경우를 보여준다. 상기 제 1 지연 고정 동작에서 상기 제 1 분주 클럭 신호(ICLK)의 로우 레벨 천이를 감지하는 경우 하모니 락킹의 문제가 발생될 수 있다. 즉, 제 1 지연 고정 동작이 완료된 이후 상기 위상 감지 회로(500)가 상기 제 1 분주 클럭 신호(ICLK)와 상기 피드백 클럭 신호(FBCLK)의 위상을 비교하여 제 2 지연 고정 동작을 수행하는 경우, 상기 피드백 클럭 신호(FBCLK)의 라이징 에지가 상기 기준 클럭 신호(REFCLK)의 정상적인 사이클과 다른 사이클의 라이징 에지에 동기되는 상기 하모니 락킹의 문제가 발생될 수 있다. 상기 피드백 클럭 신호(FBCLK)의 첫 번째 라이징 에지에서 상기 제 1 분주 클럭 신호(ICLK)의 레벨은 하이 레벨이므로, 상기 위상 감지 회로(500)는 하이 레벨을 갖는 상기 위상 감지 신호(PDOUT)를 생성할 수 있다. 상기 피드백 클럭 신호(FBCLK)의 두 번째 라이징 에지에서 상기 제 1 분주 클럭 신호(ICLK)의 레벨은 로우 레벨이므로, 상기 위상 감지 회로(500)는 로우 레벨을 갖는 상기 위상 감지 신호(PDOUT)를 생성할 수 있다. 상기 위상 감지 회로(500)의 출력이 하이 레벨에서 로우 레벨로 변화되는 경우, 상기 지연 라인 제어기(150)는 상기 락킹 신호(LOCK)를 인에이블시킬 수 있다. 상기 락킹 신호(LOCK)가 인에이블되기 직전에, 상기 선택 신호 생성기(520)는 상기 피드백 클럭 신호(FBCLK)의 라이지 에지에서 상기 제 1 분주 클럭 신호(ICLK)보다 단위 위상만큼 위상이 늦은 제 2 분주 클럭 신호(QCLK)의 레벨을 상기 레벨 결정 신호(LDS)로 출력할 수 있다. 따라서, 상기 선택 신호 생성기(520)는 하이 레벨을 갖는 상기 레벨 결정 신호(LDS)를 출력할 수 있다. 상기 락킹 신호(LOCK)가 인에이블되면, 상기 선택 신호 생성기(520)는 상기 레벨 결정 신호(LDS)에 기초하여 로우 레벨을 갖는 상기 선택 신호(SEL)를 출력할 수 있다. 상기 클럭 선택부(531)는 로우 레벨을 갖는 상기 선택 신호(SEL)에 기초하여 상기 제 3 분주 클럭 신호(IBCLK)를 상기 제 2 비교기(532)로 출력할 수 있다. 따라서, 상기 제 2 비교기(532)가 상기 제 3 분주 클럭 신호(IBCLK)와 상기 피드백 클럭 신호(FBCLK)의 위상을 비교하여 위상 감지 신호(PDOUT)를 생성함으로써, 상기 제 2 지연 고정 동작이 수행될 수 있다. 상기 제 3 분주 클럭 신호(IBCLK)와 상기 피드백 클럭 신호(FBCLK)의 위상이 비교되어 상기 제 2 지연 고정 동작이 수행됨으로써, 상기 기준 클럭 신호(REFCLK)의 정상적인 사이클의 라이징 에지와 상기 피드백 클럭 신호(FBCLK)의 라이징 에지가 동기될 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 시스템(7)의 구성을 보여주는 도면이다. 도 7에서, 상기 반도체 시스템(7)은 제 1 반도체 장치(710) 및 제 2 반도체 장치(720)를 포함할 수 있다. 상기 제 1 반도체 장치(710)는 상기 제 2 반도체 장치(720)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(710)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(710)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(720)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 및 제 2 반도체 장치(710, 720)는 데이터를 전송하여, 데이터 통신을 수행할 수 있다. 상기 제 1 반도체 장치(710)는 클럭 신호에 동기하여 상기 데이터를 상기 제 2 반도체 장치(720)로 전송할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(720)는 클럭 신호에 동기하여 상기 데이터를 상기 제 1 반도체 장치(710)로 전송할 수 있다. 상기 반도체 장치(720)는 복수의 버스를 통해 상기 제 1 반도체 장치(710)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 클럭 버스(701) 및 데이터 버스(702) 등을 포함할 수 있다. 상기 클럭 버스(701)는 단방향 버스일 수 있고, 상기 데이터 버스(702)는 양방향 버스일 수 있다. 상기 제 2 반도체 장치(120)는 클럭 버스(701)를 통해 상기 제 1 반도체 장치(710)와 연결되고, 상기 클럭 버스(701)를 통해 시스템 클럭 신호(CLK)를 수신할 수 있다. 상기 시스템 클럭 신호(CLK)는 싱글 엔디드 신호로서 전송될 수도 있고, 상보 신호(CLKB)와 함께 차동 신호로서 전송될 수도 있다. 상기 제 2 반도체 장치(720)는 데이터 버스(702)를 통해 상기 제 1 반도체 장치(710)와 연결되고, 상기 데이터 버스(702)를 통해 상기 제 1 반도체 장치(710)로부터 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(710)로 데이터(DQ)를 전송할 수 있다. 도시되지는 않았지만, 상기 반도체 시스템(7)은 커맨드 어드레스 버스를 더 포함할 수 있다. 상기 커맨드 어드레스 버스는 단방향 버스일 수 있다. 상기 제 1 반도체 장치(710)는 상기 커맨드 어드레스 버스를 통해 상기 제 2 반도체 장치(720)로 커맨드 어드레스 신호를 전송할 수 있다.
상기 제 1 반도체 장치(710)는 클럭 생성 회로(711) 및 데이터 입출력 회로(714)를 포함할 수 있다. 상기 클럭 생성 회로(711)는 상기 시스템 클럭 신호(CLK)를 생성할 수 있다. 상기 클럭 생성 회로(711)는 위상 고정 루프 회로 및/또는 지연 고정 루프 회로를 포함할 수 있다. 상기 클럭 생성 회로(711)는 기준 클럭 신호와 피드백 클럭 신호의 위상을 비교하여 상기 시스템 클럭 신호(CLK)의 위상을 조절할 수 있다. 상기 클럭 생성 회로(711)는 상기 기준 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하는 위상 감지 회로(712)를 포함할 수 있다. 도 1에 도시된 클럭 생성 회로(100)는 상기 클럭 생성 회로(711)로 적용될 수 있다. 도 2 및 도 5 에 도시된 위상 감지 회로(200, 500)는 상기 위상 감지 회로(712)로 적용될 수 있다. 상기 클럭 생성 회로(711)는 클럭 패드(715)를 통해 상기 클럭 버스(701)와 연결될 수 있다. 상기 클럭 생성 회로(711)는 상기 클럭 버스(701)를 통해 상기 시스템 클럭 신호(CLK)를 상기 제 2 반도체 장치(720)로 제공할 수 있다. 또한, 상기 클럭 생성 회로(711)는 상기 시스템 클럭 신호(CLK)를 상기 데이터 입출력 회로(714)로 제공할 수 있다.
상기 데이터 입출력 회로(714)는 데이터 패드(716)를 통해 상기 데이터 버스(702)와 연결될 수 있다. 상기 데이터 입출력 회로(716)는 상기 제 1 반도체 장치(710)의 내부 데이터를 상기 시스템 클럭 신호(CLK)에 동기시켜 상기 데이터 버스(702)로 출력할 수 있다. 상기 데이터 입출력 회로(714)로부터 출력된 데이터는 상기 데이터(DQ)로서 상기 데이터 패드(716) 및 상기 데이터 버스(702)를 통해 상기 제 2 반도체 장치(720)로 전송될 수 있다. 상기 데이터 입출력 회로(714)는 상기 데이터 버스(702)를 통해 상기 제 2 반도체 장치(720)로부터 전송된 데이터를 수신하고, 수신된 데이터로부터 상기 제 1 반도체 장치(710)의 내부 데이터를 생성할 수 있다.
상기 반도체 장치(720)는 클럭 생성 회로(721), 데이터 저장 영역(723) 및 데이터 입출력 회로(724)를 포함할 수 있다. 상기 클럭 생성 회로(721)는 클럭 패드(725)를 통해 상기 클럭 버스(701)와 연결될 수 있다. 상기 클럭 생성 회로(721)는 상기 클럭 버스(701)를 통해 상기 시스템 클럭 신호(CLK)를 수신하여 내부 클럭 신호(INCLK)를 생성할 수 있다. 상기 클럭 생성 회로(721)는 위상 고정 루프 회로 및/또는 지연 고정 루프 회로를 포함할 수 있다. 상기 클럭 생성 회로(721)는 기준 클럭 신호와 피드백 클럭 신호의 위상을 비교하여 상기 내부 클럭 신호(INCLK)의 위상을 조절할 수 있다. 상기 클럭 생성 회로(721)는 상기 기준 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하는 위상 감지 회로(722)를 포함할 수 있다. 도 1에 도시된 클럭 생성 회로(100)는 상기 클럭 생성 회로(721)로 적용될 수 있다. 도 2 및 도 5에 도시된 위상 감지 회로(200, 500)는 상기 위상 감지 회로(722)로 적용될 수 있다.
상기 데이터 저장 영역(723)은 복수의 메모리 셀을 포함하는 메모리 셀 어레이일 수 있다. 상기 데이터 저장 영역(723)은 복수의 비트라인과 복수의 워드라인을 구비하고, 복수의 비트라인과 복수의 워드라인이 교차하는 지점에 각각 연결되는 복수의 메모리 셀을 포함할 수 있다. 상기 복수의 메모리 셀은 휘발성 메모리 셀 및 비휘발성 메모리 셀 중 하나 이상을 포함할 수 있다.
상기 데이터 입출력 회로(724)는 데이터 패드(726)를 통해 상기 데이터 버스(702)와 연결되고, 상기 데이터 저장 영역(723)과 연결될 수 있다. 상기 데이터 입출력 회로(724)는 상기 클럭 생성 회로(721)로부터 상기 내부 클럭 신호(INCLK)를 수신할 수 있다. 상기 데이터 입출력 회로(724)는 상기 데이터 저장 영역(723)으로부터 출력된 데이터를 상기 내부 클럭 신호(INCLK)에 동기시켜 상기 데이터 버스(702)로 출력할 수 있다. 상기 데이터 입출력 회로(724)로부터 출력된 데이터는 상기 데이터(DQ)로서 상기 제 1 반도체 장치(710)로 전송될 수 있다. 상기 데이터 입출력 회로(724)는 상기 데이터 버스(702)를 통해 상기 제 1 반도체 장치(710)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 데이터 입출력 회로(724)는 상기 수신된 데이터를 상기 데이터 저장 영역(723)에 저장시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (26)

  1. 기준 클럭 신호의 주파수를 분주하여 분주 클럭 신호를 생성하고, 초기화 신호에 기초하여 초기화되는 클럭 분주기;
    입력 클럭 신호를 단위 시간만큼 지연시키는 단위 지연기;
    상기 단위 지연기의 출력과 상기 분주 클럭 신호의 위상을 비교하여 제 1 감지 신호를 생성하는 제 1 위상 감지기;
    상기 입력 클럭 신호과 상기 분주 클럭 신호의 위상을 비교하여 제 2 감지 신호를 생성하는 제 2 위상 감지기; 및
    상기 제 1 감지 신호에 기초하여 상기 초기화 신호를 생성하는 초기화 신호 생성기를 포함하는 위상 감지 회로.
  2. 제 1 항에 있어서,
    상기 초기화 신호 생성기는 락킹 신호에 기초하여 초기화 신호를 생성하고, 상기 락킹 신호는 상기 제 1 감지 신호에 기초하여 생성되는 위상 감지 회로.
  3. 제 2 항에 있어서,
    상기 초기화 신호 생성기는 상기 락킹 신호가 인에이블되었을 때, 상기 입력 클럭 신호에 동기하여 상기 초기화 신호를 인에이블시키고, 상기 기준 클럭 신호에 동기하여 상기 초기화 신호를 디스에이블시키는 위상 감지 회로.
  4. 제 2 항에 있어서,
    상기 릭킹 신호에 기초하여 상기 제 1 및 제 2 감지 신호 중 하나를 위상 감지 신호로 출력하는 출력 선택기를 더 포함하는 위상 감지 회로.
  5. 제 1 항에 있어서,
    상기 입력 클럭 신호를 지연시켜 상기 단위 지연기 및 상기 제 2 위상 감지기로 출력하는 모델링 지연기를 더 포함하고,
    상기 모델링 지연기의 지연량은 상기 클럭 분주기에 의해 상기 기준 클럭 신호로부터 상기 분주 클럭 신호가 생성되는 지연량에 대응하는 위상 감지 회로.
  6. 기준 클럭 신호를 지연시켜 출력 클럭 신호를 생성하고, 상기 출력 클럭 신호의 지연량을 변화시키기 위해 상기 기준 클럭 신호와 상기 출력 클럭 신호로부터 생성된 피드백 클럭 신호의 위상을 감지하여 위상 감지 신호를 생성하는 위상 감지 회로를 포함하며,
    상기 위상 감지 회로는, 상기 기준 클럭 신호를 분주시켜 분주 클럭 신호를 생성하는 클럭 분주기;
    상기 피드백 클럭 신호를 단위 시간만큼 지연시키는 단위 지연기;
    제 1 지연 고정 동작에서 상기 단위 지연기의 출력과 상기 분주 클럭 신호의 위상을 비교하여 제 1 감지 신호를 생성하는 제 1 위상 감지기;
    제 2 지연 고정 동작에서 상기 피드백 클럭 신호과 상기 분주 클럭 신호의 위상을 비교하여 제 2 감지 신호를 생성하는 제 2 위상 감지기; 및
    락킹 신호에 기초하여 상기 제 1 및 제 2 감지 신호 중 하나를 상기 위상 감지 신호로 출력하는 출력 선택기를 포함하는 클럭 생성 회로.
  7. 제 6 항에 있어서,
    상기 단위 지연기의 지연량은 상기 입력 클럭 신호의 단위 지연 변화량에 대응하는 클럭 생성 회로.
  8. 제 6 항에 있어서,
    상기 락킹 신호에 기초하여 초기화 신호를 생성하는 초기화 신호 생성기를 더 포함하고,
    상기 클럭 분주기는 상기 초기화 신호에 기초하여 초기화되는 클럭 생성 회로.
  9. 제 8 항에 있어서,
    상기 초기화 신호 생성기는 상기 락킹 신호가 인에이블되었을 때, 상기 피드백 클럭 신호에 동기하여 상기 초기화 신호를 인에이블시키고, 상기 기준 클럭 신호에 동기하여 상기 초기화 신호를 디스에이블시키는 클럭 생성 회로.
  10. 제 6 항에 있어서,
    상기 위상 감지 회로는 상기 입력 클럭 신호를 지연시켜 상기 단위 지연기 및 상기 제 2 위상 감지기로 출력하는 모델링 지연기를 더 포함하고,
    상기 모델링 지연기의 지연량은 상기 클럭 분주기에 의해 상기 기준 클럭 신호로부터 상기 분주 클럭 신호가 생성되는 지연량에 대응하는 클럭 생성 회로.
  11. 제 6 항에 있어서,
    지연 제어 신호에 기초하여 상기 기준 클럭 신호를 지연시켜 상기 출력 클럭 신호를 생성하는 지연 라인;
    상기 출력 클럭 신호를 분주시키는 클럭 분주 회로;
    상기 클럭 분주 회로의 출력을 기설정된 지연량만큼 지연시켜 상기 피드백 클럭 신호를 생성하는 레플리카; 및
    상기 위상 감지 신호에 기초하여 상기 지연 제어 신호 및 상기 락킹 신호를 생성하는 지연 라인 제어기를 더 포함하는 클럭 생성 회로.
  12. 기준 클럭 신호를 분주시켜 제 1 분주 클럭 신호, 제 2 분주 클럭 신호 및 제 3 분주 클럭 신호를 생성하는 클럭 분주기;
    상기 락킹 신호에 기초하여 상기 제 2 분주 클럭 신호 및 입력 클럭 신호를 비교하여 선택 신호를 생성하는 선택 신호 생성기; 및
    상기 선택 신호가 제 1 레벨일 때 상기 제 1 분주 클럭 신호와 상기 입력 클럭 신호의 위상을 비교하여 위상 감지 신호를 생성하고, 상기 선택 신호가 제 2 레벨일 때 상기 제 3 분주 클럭 신호와 상기 입력 클럭 신호의 위상을 비교하여 상기 위상 감지 신호를 생성하는 위상 감지기를 포함하는 위상 감지 회로.
  13. 제 12 항에 있어서,
    상기 제 2 분주 클럭 신호는 상기 제 1 및 제 3 분주 클럭 신호의 위상 차이의 중간에 대응하는 위상을 갖는 위상 감지 회로.
  14. 제 12 항에 있어서,
    상기 선택 신호 생성기는 상기 락킹 신호가 디스에이블된 상태일 때 상기 제 1 레벨을 갖는 상기 선택 신호를 생성하는 위상 감지 회로.
  15. 제 12 항에 있어서,
    상기 선택 신호 생성기는 상기 락킹 신호가 인에이블되었을 때, 상기 제 2 분주 클럭 신호와 상기 입력 클럭 신호의 위상을 비교하여 기초하여 상기 선택 신호를 생성하는 위상 감지 회로.
  16. 제 12 항에 있어서,
    상기 선택 신호 생성기는 상기 락킹 신호에 기초하여 상기 제 2 분주 클럭을 출력하는 제 1 게이팅부;
    상기 락킹 신호에 기초하여 상기 입력 클럭 신호를 출력하는 제 2 게이팅부;
    상기 제 1 게이팅부 및 제 2 게이팅로부터 출력된 신호를 비교하여 레벨 결정 신호를 생성하는 비교기; 및
    상기 레벨 결정 신호 및 상기 락킹 신호에 기초하여 상기 선택 신호를 생성하는 제 3 게이팅부를 포함하는 위상 감지 회로.
  17. 제 12 항에 있어서,
    상기 위상 감지기는 상기 선택 신호에 기초하여 상기 제 1 및 제 3 분주 클럭 신호 중 하나를 출력하는 클럭 선택부; 및
    상기 클럭 선택부의 출력과 상기 입력 클럭 신호를 비교하여 상기 위상 감지 신호를 생성하는 비교기를 포함하는 위상 감지 회로.
  18. 제 12 항에 있어서,
    상기 위상 감지기는 상기 입력 클럭 신호를 지연시키는 더미 지연기를 더 포함하고,
    상기 더미 지연기의 지연량은 상기 클럭 선택부가 상기 제 1 및 제 3 분주 클럭 신호 중 하나를 선택 및 출력하는데 발생되는 지연량에 대응하는 위상 감지 회로.
  19. 기준 클럭 신호를 지연시켜 출력 클럭 신호를 생성하고, 상기 출력 클럭 신호의 지연량을 변화시키기 위해 상기 기준 클럭 신호와 상기 출력 클럭 신호로부터 생성된 피드백 클럭 신호의 위상을 감지하여 위상 감지 신호를 생성하는 위상 감지 회로를 포함하며,
    상기 위상 감지 회로는, 상기 기준 클럭 신호를 분주시켜 제 1 분주 클럭 신호, 제 2 분주 클럭 신호 및 제 3 분주 클럭 신호를 생성하는 클럭 분주기;
    상기 락킹 신호에 기초하여 상기 제 2 분주 클럭 신호와 피드백 클럭 신호의 위상을 비교하여 선택 신호를 생성하는 선택 신호 생성기; 및
    상기 선택 신호에 기초하여 상기 제 1 및 제 3 분주 클럭 신호 중 하나와 상기 피드백 클럭 신호의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지기를 포함하는 클럭 생성 회로.
  20. 제 19 항에 있어서,
    상기 제 2 분주 클럭 신호는 상기 제 1 및 제 3 분주 클럭 신호의 위상 차이의 중간에 대응하는 위상을 갖는 클럭 생성 회로.
  21. 제 19 항에 있어서,
    상기 선택 신호 생성기는 상기 락킹 신호가 디스에이블된 상태일 때 상기 제 1 레벨을 갖는 상기 선택 신호를 생성하고,
    상기 락킹 신호가 인에이블된 상태일 때, 상기 제 2 분주 클럭 신호와 상기 입력 클럭 신호의 위상을 비교하여 상기 제 1 및 제 2 레벨 중 하나를 갖는 상기 선택 신호를 생성하는 클럭 생성 회로.
  22. 제 19 항에 있어서,
    상기 선택 신호 생성기는 상기 락킹 신호에 기초하여 상기 제 2 분주 클럭을 출력하는 제 1 게이팅부;
    상기 락킹 신호에 기초하여 상기 입력 클럭 신호를 출력하는 제 2 게이팅부;
    상기 제 1 게이팅부 및 제 2 게이팅부로부터 출력된 신호를 비교하여 레벨 결정 신호를 생성하는 비교기; 및
    상기 레벨 결정 신호 및 상기 락킹 신호에 기초하여 상기 선택 신호를 생성하는 제 3 게이팅부를 포함하는 클럭 생성 회로.
  23. 제 19 항에 있어서,
    상기 위상 감지기는 상기 선택 신호가 제 1 레벨일 때 상기 제 1 분주 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하여 상기 위상 감지 신호를 생성하고,
    상기 선택 신호가 제 2 레벨일 때 상기 제 3 분주 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하여 상기 위상 감지 신호를 생성하는 클럭 생성 회로.
  24. 제 19 항에 있어서,
    상기 위상 감지기는 상기 선택 신호에 기초하여 상기 제 1 및 제 3 분주 클럭 신호 중 하나를 출력하는 클럭 선택부; 및
    상기 클럭 선택부의 출력과 상기 피드백 클럭 신호를 비교하여 상기 위상 감지 신호를 생성하는 비교기를 포함하는 클럭 생성 회로.
  25. 제 24 항에 있어서,
    상기 위상 감지기는 상기 피드백 클럭 신호를 지연시키는 더미 지연기를 더 포함하고,
    상기 더미 지연기의 지연량은 상기 클럭 선택부가 상기 제 1 및 제 3 분주 클럭 신호 중 하나를 선택 및 출력하는데 발생되는 지연량에 대응하는 클럭 생성 회로.
  26. 제 19 항에 있어서,
    지연 제어 신호에 기초하여 상기 기준 클럭 신호를 지연시켜 상기 출력 클럭 신호를 생성하는 지연 라인;
    상기 출력 클럭 신호를 분주시키는 클럭 분주 회로;
    상기 클럭 분주 회로의 출력을 기설정된 지연량만큼 지연시켜 상기 피드백 클럭 신호를 생성하는 레플리카; 및
    상기 위상 감지 신호에 기초하여 상기 지연 제어 신호 및 상기 락킹 신호를 생성하는 지연 라인 제어기를 더 포함하는 클럭 생성 회로.
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