KR20140012312A - 지연 고정 루프 회로 및 그의 구동 방법 - Google Patents
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Abstract
반도체 장치의 지연 고정 루프 회로 및 그의 구동 방법에 관한 것으로, 본 발명은 입력 클럭을 지연시켜 출력하는 코스 지연 라인; 상기 코스 지연 라인의 출력을 지연하여 출력 클럭을 출력하는 파인 지연 라인; 상기 출력 클럭을 예정된 모델링된 값 만큼 지연시켜 피드백 클럭을 출력하는 레플리카 지연부; 상기 입력 클럭에 동기된 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 제 1 위상 검출 신호를 생성하고, 상기 기준 클럭과 상기 코스 단위 지연만큼 느린 피드백 클럭의 위상을 비교하여 제 2 위상 검출 신호를 생성하고, 상기 기준 클럭과 코스 단위 지연만큼 빠른 피드백 클럭의 위상을 비교하여 제 3 위상 검출 신호를 생성하는 위상 검출부; 상기 제 2 위상 검출 신호의 이전 상태와 현재 상태를 비교하여 생성된 제 1 락킹 검출 신호, 혹은 상기 제 1 내지 제 3 위상 검출 신호의 동일 시점에서의 논리 레벨에 대응하여 생성된 제 2 락킹 검출 신호 중 하나를 선택하여 락킹 신호로 출력하는 락킹 검출부; 및 상기 락킹 신호와 상기 제 1 위상 검출 신호를 입력받아 상기 코스 및 상기 파인 지연 라인을 제어하는 제어부를 포함하는 지연 고정 루프 회로 및 그 구동 방법이 제공된다.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 장치의 지연 고정 루프 회로 및 그의 구동 방법에 관한 것이다.
일반적으로 DLL (delay locked loop) 회로는 외부 클럭을 변환하여 얻은 내부 클럭에 대하여 일정 시간 위상이 앞서는 지연고정된 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터의 출력 타이밍이 동기되지 못하는 문제점을 해결하기 위하여 사용된다.
도 1 은 일반적인 지연 고정 루프의 동작을 나타내는 파형도이다.
도1에 도시된 바와 같이, 지연 고정 루프는 입력된 내부 클럭 INT_CLK 보다 일정하게 앞선 타이밍을 가지는 지연고정된 클럭 신호 DLL_OUT 를 출력한다. 반도체 메모리 장치는 데이터 D0, D1, D2 를 지연고정된 클럭 신호 DLL_OUT 에 동기시켜 출력한다. 이렇게 반도체 메모리 장치가 데이터를 출력시키면, 반도체 메모리 장치의 외부에서는 외부 신호 EXT_CLK 에 정확하게 데이터가 출력되는 것으로 보인다.
지연 고정 루프가 지연고정동작을 완료하면, 락킹 감지부는 이를 감지하여 락킹 감지 신호를 출력한다. 락킹 감지부에서 락킹 감지 신호가 출력되면, 반도체 메모리 장치는 지연 고정 루프에서 출력되는 지연고정된 클럭의 천이에 동기시켜 데이터를 외부로 출력시킨다.
락킹 감지부에서 지연고정동작이 완료되지도 않았는데, 지연고정이 된 것으로 판단하여 락킹 감지 신호를 출력하게 되면, 반도체 메모리 장치가 지연고정된 것으로 잘못 감지하여 데이터를 출력시키게 된다. 이 때, 출력되는 데이터는 외부에서 입력되는 시스템 클럭에 동기되어 출력되지 못한다.
또한, 지연고정동작이 완료될 시점에서 락킹 감지 신호를 출력하지 못하여 지연고정동작을 완료하지 못하게 되는 경우도 발생할 수 있다. 이 때도 마찬가지로 데이터가 외부에서 입력되는 시스템 클럭에 동기되어 출력되지 못한다. 따라서, 반도체 메모리 장치에서 출력되는 데이터를 외부의 장치가 제대로 입력받지 못할 수도 있다
본 발명은 초기 지연 락킹 동작에서 지연 락킹을 에러 없이 감지할 수 있는 지연 고정 루프를 제공함을 목적으로 한다.
또한, 본 발명은 반도체 장치에 사용되는 지연 고정 루프 회로의 초기 락킹(Locking) 과정에서 파워 노이즈 유입으로 인해 하프 위상에서 코스 지연 락신호가 생성되는 하프 위상 락킹 페일(Half phase lock fail)을 방지하는 동시에, 위상 고정 위치에서 지연 락킹을 놓치는 위상 락킹 미스(phase lock miss)를 방지할 수 있는 지연 고정 루프를 제공함을 목적으로 한다.
본 발명의 일 측면에 따르면, 본 발명은 입력 클럭을 지연시켜 출력하는 코스 지연 라인; 상기 코스 지연 라인의 출력을 지연하여 출력 클럭을 출력하는 파인 지연 라인; 상기 출력 클럭을 예정된 모델링된 값 만큼 지연시켜 피드백 클럭을 출력하는 레플리카 지연부; 상기 입력 클럭에 동기된 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 제 1 위상 검출 신호를 생성하고, 상기 기준 클럭과 상기 코스 단위 지연만큼 느린 피드백 클럭의 위상을 비교하여 제 2 위상 검출 신호를 생성하고, 상기 기준 클럭과 코스 단위 지연만큼 빠른 피드백 클럭의 위상을 비교하여 제 3 위상 검출 신호를 생성하는 위상 검출부; 상기 제 2 위상 검출 신호의 이전 상태와 현재 상태를 비교하여 생성된 제 1 락킹 검출 신호, 혹은 상기 제 1 내지 제 3 위상 검출 신호의 동일 시점에서의 논리 레벨에 대응하여 생성된 제 2 락킹 검출 신호 중 하나를 선택하여 락킹 신호로 출력하는 락킹 검출부; 및 상기 락킹 신호와 상기 제 1 위상 검출 신호를 입력받아 상기 코스 및 상기 파인 지연 라인을 제어하는 제어부를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 다수의 단위 딜레이를 구비하여 기준 클럭을 지연하기 위한 가변 지연부; 상기 가변 지연부의 출력 클럭을 예정된 모델링 값만큼 지연시켜 피드백 클럭을 출력하기 위한 레플리카 지연부; 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 제1 위상 검출 신호를 생성하기 위한 제 1 위상 검출부; 상기 기준 클럭과 상기 단위 딜레이만큼 지연된 피드백 클럭의 위상을 비교하여 제2 위상 검출 신호를 생성하기 위한 제 2 위상 검출부; 상기 단위 딜레이만큼 지연된 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 제3 위상검출신호를 생성하기 위한 제 3 위상 검출부; 상기 제 2 위상 검출 신호의 천이를 검출하여 제 1 락킹 검출 신호를 생성하기 위한 제 1 락킹 검출부; 상기 제 1 위상 검출 신호의 논리 레벨에 대응하는 상기 제 2 및 제 3 위상 검출 신호의 논리 레벨에 따라 제 2 락킹 검출 신호를 생성하기 위한 제 2 락킹 검출부; 상기 제 1 내지 제 3 위상 검출 신호가 특정 조건을 만족할 때 생성되는 선택 신호에 응답하여, 상기 제 1 락킹 검출 신호 또는 상기 제 2 락킹 검출 신호를 최종 락킹 신호로서 출력하기 위한 선택부; 및 상기 최종 락킹 신호 및 상기 제 1 위상 검출 신호에 응답하여 상기 가변 지연부의 지연량을 제어하기 위한 지연 제어부를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 입력 클럭을 코스 지연량만큼 지연시켜 출력하는 코스 지연 단계; 상기 코스 지연된 입력 클럭을 파인 지연량만큼 지연하여 출력 클럭을 출력하는 파인 지연 단계; 상기 출력 클럭을 예정된 모델링된 값 만큼 지연시켜 피드백 클럭을 출력하는 단계; 상기 입력 클럭에 동기된 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 제 1 위상 검출 신호를 생성하고, 상기 기준 클럭과 코스 단위 지연만큼 느린 피드백 클럭의 위상을 비교하여 제 2 위상 검출 신호를 생성하고, 상기 기준 클럭과 상기 코스 단위 지연만큼 빠른 피드백 클럭의 위상을 비교하여 제 3 위상 검출 신호를 생성하는 단계; 상기 제 2 위상 검출 신호의 천이를 검출하여 생성된 제 1 락킹 검출 신호 혹은 제 2 및 제 3 위상 검출 신호의 논리 레벨에 대응하여 생성된 제 2 락킹 검출 신호 중 하나를 선택하여 락킹 신호를 출력하는 단계; 및 상기 락킹 신호와 상기 제 1 위상 검출 신호에 따라 상기 코스 및 상기 파인 지연 량을 제어하는 단계를 포함한다.
본 발명은 지연 고정 루프 회로의 초기 락킹 과정에서 하프 위상 락킹 페일(Half phase lock fail)을 개선한 락킹 검출부 및 위상 고정 위치에서 지연 락킹을 놓치는 위상 락킹 미스(phase lock miss)를 해결할 수 있는 락킹 검출부를 선택적으로 사용한다. 따라서, 코스 지연와 파인 지연을 이용하는 지연 고정 루프 회로가 에러 없이 신뢰성 있는 지연고정된 클럭을 제공할 수 있다는 효과가 있다.
도 1 은 일반적인 지연 고정 루프의 동작을 나타내는 파형도이다.
도 2 는 지연 고정 루프 회로의 블럭도이다.
도 3 은 도 2 에 도시된 위상 검출부의 블럭도이다.
도 4 는 도 3 과 연결되는 도 2 에 도시된 코스 락킹 검출부의 회로도이다.
도 5 는 도 2 내지 도 4 에 도시된 지연 고정 루프 회로의 동작을 나타내는 파형도이다.
도 6 은 도 2 내지 도 4 에 도시된 지연 고정 루프 회로의 동작상 문제점을 보여주는 파형도이다.
도 7 은 도 2 에 도시된 위상 검출부의 블럭도이다.
도 8 은 도 7 과 연결되는 도 2 의 코스 락킹 검출부의 블럭도이다.
도 9 은 도 2, 도 7 및 도 8 에 도시된 지연 고정 루프 회로의 동작을 나타내는 파형도이다.
도 10 는 도 2, 도 7 및 도 8 에 도시된 지연 고정 루프 회로의 동작상 문제점을 보여주는 파형도이다.
도 11 은 본 발명의 바람직한 실시예에 따른 코스 락킹 검출부의 블럭도이다.
도 12 은 도 11 의 제 1 락킹 검출기의 상세 회로도이다.
도 13 는 도 11 의 제 2 락킹 검출기의 상세 회로도이다.
도 14 은 도 11 의 락킹 선택부의 상세 회로도이다.
도 2 는 지연 고정 루프 회로의 블럭도이다.
도 3 은 도 2 에 도시된 위상 검출부의 블럭도이다.
도 4 는 도 3 과 연결되는 도 2 에 도시된 코스 락킹 검출부의 회로도이다.
도 5 는 도 2 내지 도 4 에 도시된 지연 고정 루프 회로의 동작을 나타내는 파형도이다.
도 6 은 도 2 내지 도 4 에 도시된 지연 고정 루프 회로의 동작상 문제점을 보여주는 파형도이다.
도 7 은 도 2 에 도시된 위상 검출부의 블럭도이다.
도 8 은 도 7 과 연결되는 도 2 의 코스 락킹 검출부의 블럭도이다.
도 9 은 도 2, 도 7 및 도 8 에 도시된 지연 고정 루프 회로의 동작을 나타내는 파형도이다.
도 10 는 도 2, 도 7 및 도 8 에 도시된 지연 고정 루프 회로의 동작상 문제점을 보여주는 파형도이다.
도 11 은 본 발명의 바람직한 실시예에 따른 코스 락킹 검출부의 블럭도이다.
도 12 은 도 11 의 제 1 락킹 검출기의 상세 회로도이다.
도 13 는 도 11 의 제 2 락킹 검출기의 상세 회로도이다.
도 14 은 도 11 의 락킹 선택부의 상세 회로도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명 되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2 는 본 발명을 설명하기 위한 지연 고정 루프 회로의 블럭도이다.
도 2 를 참조하면, 지연 고정 루프 회로는 클럭 입력부(100), 코스 지연 라인(110,120), 위상 혼합부(130), 클럭 드라이버(140), 제어부(150), 코스 락킹 검출부(160), 위상 검출부(170), 레플리카 지연부(180)를 포함한다.
상기 클럭 입력부(100)는 외부에서 입력되는 외부 클럭 EXT_CLK을 입력받아 기준 클럭 REF_CLK을 출력한다. 상기 코스 지연 라인(110,120)은 상기 제어부(150)의 제어에 따라 상기 클럭 입력부(100)에서 출력되는 상기 기준 클럭 REF_CLK을 코스 지연시켜 출력한다. 상기 위상 혼합부(130)는 상기 제어부(150)의 제어에 따라 상기 코스 지연 라인(110,120)에서 출력되는 지연된 클럭 신호를 미세 지연키시고, 믹싱시켜 출력한다. 상기 클럭 드라이버(140)는 상기 위상 혼합부(130)에서 출력되는 신호를 입력받아 지연고정된 클럭 RCLK_DLL, FCLK_DLL을 출력한다. 상기 레플리카 지연부(180)는 상기 클럭 드라이버(140)로 입력되는 비교 신호 OUT_CLK을 모델링된 지연값만큼 지연시켜 상기 피드백 클럭 FB_CLK을 출력한다. 상기 레플리카 지연부(180)의 모델링된 지연값은 클럭신호가 반도체 장치에 입력되어 데이터를 출력시키기 위한 데이터 출력 버퍼에 도달하기까지의 지연시간을 모델링한 값이다.
상기 위상 검출부(170)는 상기 기준 클럭 REF_CLK과 상기 피드백 클럭 FB_CLK의 위상을 비교하여 제어 신호들을 출력한다. 상기 코스 락킹 검출부(160)는 상기 위상 검출부(170)으로부터 출력되는 제어 신호들 중 일부에 응답하여 락킹 신호 LOCK를 출력한다. 상기 제어부(150)는 상기 코스 락킹 검출부(160)에서 출력되는 락킹 신호 LOCK와 상기 위상 검출부(170)에서 출력되는 제어 신호들 중 일부를 입력받아 상기 코스 지연 라인(110,120)과, 상기 위상 혼합부(130)를 제어한다. 상기 락킹 신호 LOCK가 활성화되면 상기 코스 지연 라인(110,120)의 코스 지연 동작이 멈추고, 상기 위상 혼합부(130)의 파인 지연 동작이 시작된다.
상기와 같이, 지연 고정 루프 회로는 지터 특성 향상을 위해 코스 지연 동작을 수행하는 코스 지연 라인(110,120)과 파인 지연 동작을 수행하는 파인 지연 라인을 포함하는 위상 혼합부(130)로 구성되어 있다. 코스 지연 라인과 파인 지연 라인은 각각 다수의 단위 지연을 체인 형태로 구비하고 있으며, 상기 제어부(150)의 제어에 응답하여 코스 지연 라인과 파인 지연 라인에서 사용되는 단위 지연의 수가 정해진다. 코스 지연 라인에 구비되는 단위 지연에서 지연되는 지연값이 파인 지연 라인에 구비되는 단위 지연에서 지연되는 지연값보다 더 크다.
도 3 은 도 2 에 도시된 위상 검출부(170)를 나타내는 블럭도이다.
도 3 을 참조하면, 상기 위상 검출부(170)는 코스 단위 지연부(171)와 제 1 및 제 2 위상 비교부(172, 173)를 포함한다.
상기 코스 단위 지연부(171)는 입력되는 피드백 클럭 FB_CLK을 코스 단위 지연만큼 지연한다. 상기 제 1 위상 비교부(172)는 기준 클럭 REF_CLK과 상기 피드백 클럭 FB_CLK의 위상을 비교하여 파인 제어 신호 FINE_CTRL를 출력한다. 상기 제 2 위상 비교부(173)는 상기 코스 단위 지연부(171)에서 출력되는 클럭 신호와 상기 기준 클럭 REF_CLK의 위상을 비교하여 코스 제어 신호 COARSE_CTRL를 출력한다.
상기 위상 검출부(170)는 피드백 클럭 FB_CLK이 기준 클럭 REF_CLK에 비해 어떤 위상의 위치에 있는지를 검출하는 곳으로, 상기 피드백 클럭 FB_CLK의 천이 타이밍이 상기 기준 클럭 REF_CLK의 하이 레벨 위치에 있으면 코스 제어 신호 COARSE_CTRL를 로직 하이 레벨로 출력하고, 상기 기준 클럭 REF_CLK의 로우 레벨 위치에 있으면 로직 로우 레벨로 출력한다.
도 4 는 도 3 과 연결되는 도 2 에 도시된 코스 락킹 검출부(160)를 나타내는 회로도이다.
도 4 를 참조하면, 상기 코스 락킹 검출부(160)는 제 1 및 제 2 플립플롭(161,162)과 신호 조합부(163)와, 락킹 신호 출력부(164)를 포함한다.
상기 제 1 및 제 2 플립플롭(161,162)은 클럭 신호 CLK_CONT에 동기되어 코스 제어 신호 COARSE_CTRL를 각각 제 1 및 제 2 코스 신호 CA, CB로 출력한다. 참고로, 클럭 신호 CLK_CONT는 외부 클럭 EXT_CLK을 4분주 ~ 20분주 정도한 분주한 클럭으로 지연 고정 루프 회로의 제어동작을 동기시키기 위해 사용된다. 신호 조합부(163)는 제 1 및 제 2 플립플롭(161,162)에서 출력되는 제 1 및 제 2 코스 신호 CA, CB를 입력받아 락킹 상태를 알려주는 신호를 출력한다. 상기 락킹 신호 출력부(164)는 상기 신호 조합부(163)로부터 출력되는 신호를 래치하여 락킹 신호 LOCK로 출력한다. 참고로, 상기 제 1 및 제 2 플립플롭(161,162) 및 상기 신호 조합부(163)는 지연 고정 동작의 초기화를 위한 리셋 신호 RST에 의해 초기화된다.
상기 코스 락킹 검출부(160)는 코스 제어 신호 COARSE_CTRL를 입력받아 클럭 신호 CLK_CONT의 천이 타이밍에 코스 제어 신호 COARSE_CTRL가 로직 하이 레벨로 출력되면 락킹 신호 LOCK를 펄스 신호의 형태로 활성화한다. 따라서, 상기 코스 락킹 검출부(160)는 코스 제어 신호 COARSE_CTRL의 이전 상태와 현재 상태를 비교하여 락킹 신호 LOCK를 생성함으로써 코스 지연 동작이 종료될 시점을 알릴 수 있다.
도 5 는 도 2 내지 도 4 에 도시된 지연 고정 루프 회로의 동작을 나타내는 파형도이고, 도 6 은 도 2 내지 도 4 에 지연 고정 루프 회로의 동작상 문제점을 보여주는 파형도이다.
도 5 를 참조하면, 지연 고정 루프 회로가 동작을 시작하면, 동작 초기에 코스 지연 라인(110,120)은 코스 지연 동작을 수행하여 피드백 클럭 FB_CLK과 기준 클럭 REF_CLK의 위상을 최대한 같도록 정렬시킨다. 위상 검출부(170)는 상기 기준 클럭 REF_CLK과 상기 피드백 클럭 FB_CLK의 위상을 비교하여 코스 제어 신호 COARSE_CTRL를 출력한다. 이 때, 상기 피드백 클럭 FB_CLK의 천이 타이밍이 상기 기준 클럭 REF_CLK의 하이 레벨 위치에 있으면, 상기 위상 검출부(170)는 상기 코스 제어 신호 COARSE_CTRL를 로직 하이 레벨로 출력한다. 코스 락킹 검출부(160)는 입력된 상기 코스 제어 신호 COARSE_CTRL에 응답하여, 락킹 신호 LOCK를 활성화한다.
상기 활성화된 락킹 신호 LOCK에 따라, 상기 코스 지연 라인(110,120)의 코스 지연 동작이 끝나고, 위상 혼합부(130)의 파인 지연 동작이 수행되어 상기 피드백 클럭 FB_CLK과 상기 기준 클럭 REF_CLK의 위상을 같도록 정렬시킨다.
만약, 전원 전압의 변동 등에 의한 노이즈가 지연 고정 루프 회로로 유입되면, 점선 위치에 놓여야 할 피드백 클럭 FB_CLK이 실선 상태에 놓이게 된다. (도 6 의 <a>) 이 때, 위상 검출부(170)가 기준 클럭 REF_CLK과 실선 상태에 놓인 피드백 클럭 FB_CLK을 비교하게 되어 코스 제어 신호 COARSE_CTRL가 로직 로우 레벨로 출력된다.
또한, 피드백 클럭 FB_CLK이 코스 지연 라인(110,120)에 의해 딜레이 조정된 이후에 점선위치에 있어야 하나, 파워 불안정 상태로 실선 위치에서 있는 상태에서 위상 검출부(170)가 기준 클럭 REF_CLK과 피드백 클럭 FB_CLK의 위상 비교를 하게 된다. (도 6의 <b>) 이 경우, 실제로는 락킹 신호 LOCK가 하이 레벨로 활성화되면 안되지만 전원전압변동에 의한 노이즈로 인해 하이 레벨로 활성화된다.
이렇게 잘못된 상태로 락킹 신호 LOCK가 하이 레벨로 활성화되면, 파인 딜레이의 지연값 조정이 이루어지고, 그 이후에 최종 락킹 상태로 지연 고정 루프 회로가 인식하게 되는 하프 위상 락킹 페일(Half phase locking fail)인 상태가 발생한다.
따라서, 파워 노이즈 혹은 지터 성분으로 인한 하프 위상 락킹 페일을 방지하기 위해, 코스 락킹 검출부(160)가 위상 검출부(170)의 비교 결과에 대한 감지를 이전 상태와 현재 상태를 비교하지 않고 동일한 시점에서 수행하는 지연 고정 루프 회로가 제안되었다.
도 7 은 도 2 에 도시된 위상 검출부(170)의 블럭도이다.
도 7 을 참조하면, 위상 검출부(170)는 제 1 및 제 2 코스 단위 지연부(174, 175)와 제 1 내지 제 3 위상 비교부(176, 177, 178)를 포함한다.
상기 제 1 코스 단위 지연부(174)는 입력되는 피드백 클럭 FB_CLK을 코스 단위 지연만큼 지연하여 지연된 피드백 클럭 FB_CLKD을 출력한다. 상기 제 2 코스 단위 지연부(175)는 입력되는 기준 클럭 REF_CLK을을 코스 단위 지연만큼 지연하여 지연된 기준 클럭 REF_CLKD을 출력한다. 여기서, 상기 제 1 및 제 2 코스 단위 지연부(174, 175)는 입력되는 클럭을 코스 단위 지연만큼 지연시키지만, 지연되는 지연값은 반도체 메모리 장치의 동작 환경에 대응하여 변할 수 있다.
상기 제 1 위상 비교부(176)는 상기 기준 클럭 REF_CLK과 상기 피드백 클럭 FB_CLK의 위상을 비교하여 파인 제어 신호 FINE_CTRL를 출력한다. 상기 제 2 위상 비교부(177)는 상기 지연된 피드백 클럭 FB_CLKD과 상기 기준 클럭 REF_CLK의 위상을 비교하여 제 1 코스 제어 신호 COARSE_CTRL를 출력한다. 상기 제 3 위상 비교부(178)는 상기 지연된 기준 클럭 REF_CLKD과 상기 피드백 클럭 FB_CLK의 위상을 비교하여 제 2 코스 제어 신호 REVERSE_CTRL를 출력한다.
여기서, 상기 제 2 위상 비교부(177)는 기준 클럭 REF_CLK은 그대로 입력받고, 지연된 피드백 클럭 FB_CLKD을 입력받아 위상을 비교한다. 따라서, 상기 제 2 위상 비교부(177)는 상기 기준 클럭 REF_CLK이 상대적으로 앞쪽으로 당겨진 것과 같은 효과를 나타낸다. 다시 말해서, 입력되는 신호, 즉 기준 클럭 REF_CLK을 앞으로 당길 수는 없지만, 반대의 신호, 즉 피드백 클럭 FB_CLK를 지연시킴으로서 나머지 신호가 앞으로 당겨진 것과 같은 효과를 낼 수 있다.
도 8 은 도 7 과 연결되는 도 2 의 코스 락킹 검출부(160)의 블럭도이다.
도 8 을 참조하면, 코스 락킹 검출부(160)는 신호 입력부(165)와, 신호 구동부(166) 및 락킹 신호 출력부(167)를 포함한다.
상기 신호 입력부(165)는 상기 파인 제어 신호 FINE_CTRL의 논리 레벨에 대응하는 제 1 코스 제어 신호 COARSE_CTRL 및 제 2 코스 제어 신호 REVERSE_CTRL의 논리 레벨에 따라 락킹상태 전달신호 LT를 출력한다. 상기 신호 구동부(166)는 상기 락킹상태 전달신호 LT에 따라 락킹 상태를 알려주는 신호를 출력한다. 상기 락킹 신호 출력부(167)는 상기 신호 구동부(166)로부터 출력되는 신호를 래치하여 락킹 신호 LOCK로 출력한다. 참고로, 상기 신호 구동부(166)는 지연고정동작의 초기화를 위한 리셋 신호 RST에 의해 초기화된다.
보다 자세하게, 상기 신호 입력부(165)는 반전된 파인 제어 신호 FINE_CTRLB와 제 1 코스 제어 신호 COARSE_CTRL를 입력받는 제 1 로직 게이트 LG1와, 파인 제어 신호 FINE_CTRL와 반전된 제 2 코스 제어 신호 REVERSE_CTRLB를 입력받는 제 2 로직 게이트 LG2와, 상기 제 1 로직 게이트 LG1와 제 2 로직 게이트 LG2의 출력들을 논리 조합하여 락킹상태 전달신호 LT를 출력하는 제 3 로직 게이트 LG3을 포함한다. 바람직하게는, 상기 제 1 및 제 2 로직 게이트 LG1, LG2는 앤드(AND) 게이트로 구성될 수 있고, 상기 제 3 로직 게이트는 노아(NOR) 게이트로 구성될 수 있다.
상기 코스 락킹 검출부(160)는 파인 제어 신호 FINE_CTRL의 논리 레벨에 대응하는 제 1 및 제 2 코스 제어 신호 COARSE_CTRL, REVERSE_CTRL의 논리 레벨에 따라 락킹 신호 LOCK를 활성화한다. 따라서, 상기 코스 락킹 검출부(160)는 파인 제어 신호 FINE_CTRL 및 제 1 및 제 2 코스 제어 신호 COARSE_CTRL, REVERSE_CTRL의 동일 시점에서의 논리 레벨에 대응하는 락킹 신호 LOCK를 생성함으로써 코스 지연 동작이 종료될 시점을 알릴 수 있다.
도 9 은 도 2, 도 7 및 도 8 에 도시된 지연 고정 루프 회로의 동작을 나타내는 파형도이고, 도 10 는 도 2, 도 7 및 도 8 에 도시된 지연 고정 루프 회로의 동작상 문제점을 보여주는 파형도이다.
도 9 를 참조하면, 지연 고정 루프 회로가 동작을 시작하면, 동작 초기에 코스 지연 라인(110,120)은 코스 지연 동작을 수행하여 피드백 클럭 FB_CLK과 기준 클럭 REF_CLK의 위상을 최대한 같도록 정렬시킨다. 위상 검출부(170)는 상기 기준 클럭 REF_CLK과 상기 피드백 클럭 FB_CLK의 위상을 비교하여, 파인 제어 신호 FINE_CTRL 및 제 1 및 제 2 코스 제어 신호 COARSE_CTRL, REVERSE_CTRL를 출력한다.
이 때, 코스 락킹 검출부(160)는 상기 제 2 코스 제어 신호 REVERSE_CTRL, 파인 제어 신호 FINE_CTRL, 제 1 코스 제어 신호 COARSE_CTRL가 동시간에 'L-L-H' 이거나 'L-H-H' 가 되면 락킹 신호 LOCK를 활성화시켜 출력한다.
상기 활성화된 락킹 신호 LOCK에 따라, 상기 코스 지연 라인(110,120)의 코스 지연 동작이 끝나고, 위상 혼합부(130)의 파인 지연 동작이 수행되어 상기 피드백 클럭 FB_CLK과 상기 기준 클럭 REF_CLK의 위상을 같도록 정렬시킨다.
도 2, 도 7 및 도 8에 도시된 지연 고정 루프 회로에 따르면, 상기 제 2 코스 제어 신호 REVERSE_CTRL, 파인 제어 신호 FINE_CTRL, 제 1 코스 제어 신호 COARSE_CTRL를 동시점에 검출하여 이로 락킹 시점을 판단함으로써 피드백 클럭 FB_CLK이 파워 노이즈에 의해 지터 성분을 가지더라도 하프 위상 락킹 페일이 발생하지는 않는다.
하지만, 도 10 에 도시된 바와 같이, 파워 노이즈 유입에 의해 피드백 클럭 FB_CLK의 딜레이가 커짐으로 인해 제 2 코스 제어 신호 REVERSE_CTRL, 파인 제어 신호 FINE_CTRL, 제 1 코스 제어 신호 COARSE_CTRL가 'L-L-L' 인 상태에서 'H-H-H' 인 상태로 넘어가는 위상 락킹 미스가 발행하여 지연 고정 루프의 오동작을 유발할 수 있다.
도 11 은 본 발명의 바람직한 실시예에 따른 코스 락킹 검출부의 블럭도이다. 참고로, 본 발명의 일실시예에 따른 지연 고정 루프 회로는 도 2 의 지연 고정 루프 회로와 동일한 구성을 가지며, 도 7 에 도시된 위상 검출부(170)의 구성을 포함한다.
도 11 을 참조하면, 본 발명의 바람직한 실시예에 따른 코스 락킹 검출부(200)는 락킹상태 검출부(220), 신호 구동부(240) 및 락킹 신호 출력부(260)를 포함한다.
상기 락킹상태 검출부(220)는 파인 제어 신호 FINE_CTRL, 제 1 코스 제어 신호 COARSE_CTRL 및 제 2 코스 제어 신호 REVERSE_CTRL에 응답하여 락킹상태 전달신호 LT를 생성한다. 상기 신호 구동부(240)는 상기 락킹상태 전달신호 LT에 따라 락킹 상태를 알려주는 신호를 출력한다. 상기 락킹 신호 출력부(260)는 상기 신호 구동부(240)로부터 출력되는 신호를 래치하여 락킹 신호 LOCK로 출력한다.
보다 자세하게, 상기 락킹상태 검출부(220)는 제 1 락킹 검출기(222), 제 2 락킹 검출기(224), 락킹 선택 신호 생성부(226) 및 선택부(228)를 포함한다.
상기 제 1 락킹 검출기(222)는 상기 제 1 코스 제어 신호 COARSE_CTRL의 이전 상태와 현재 상태를 비교하여 제 1 락킹 검출 신호 LS1를 출력한다. 상기 제 2 락킹 검출기(224)는 파인 제어 신호 FINE_CTRL, 제 1 코스 제어 신호 COARSE_CTRL 및 제 2 코스 제어 신호 REVERSE_CTRL의 동일 시점에서의 논리 레벨에 대응하여 제 2 락킹 검출 신호 LS2를 출력한다. 상기 락킹 선택 신호 생성부(226)는 상기 파인 제어 신호 FINE_CTRL, 상기 제 1 코스 제어 신호 COARSE_CTRL 및 상기 제 2 코스 제어 신호 REVERSE_CTRL가 특정 조건을 만족할 때 선택 신호 SEL를 로직 로우 레벨로 비활성화하여 출력한다. 여기서, 상기 특정 조건이란 도 7 내지 10에 도시된 위상 락킹 미스가 발생할 수 있는 조건을 의미하며, 제 2 코스 제어 신호 REVERSE_CTRL, 파인 제어 신호 FINE_CTRL, 제 1 코스 제어 신호 COARSE_CTRL가 'L-L-L' 인 상태가 되는 조건이다. 상기 선택부(228)는 상기 선택 신호 SEL에 따라 상기 제 1 락킹 검출 신호 LS1 혹은 상기 2 락킹 신호 LS2 중 하나를 선택하여 상기 락킹상태 전달신호 LT로 출력한다. 바람직하게는, 상기 선택부(228)는 2IN-1OUT으로 구성된 멀티플렉서로 구성될 수 있다.
상기 신호 구동부(240)는 상기 락킹상태 전달신호 LT에 따라 락킹 신호 LOCK를 구동한다. 참고로, 상기 신호 구동부(240)는 지연고정동작의 초기화를 위한 리셋 신호 RST에 의해 초기화된다. 바람직하게, 상기 신호 구동부(240)는 락킹상태 전달신호 LT를 게이트로 입력받고, 드레인-소스가 전원전압 VDD와 락킹 신호 (LOCK) 출력 단자 사이에 연결된 제 1 트랜지스터 및 상기 리셋 신호 RST를 게이트로 입력받고, 소스-드레인이 상기 락킹 신호 (LOCK) 출력 단자와 접지 전압 VSS 사이에 연결된 제 2 트랜지스터로 구성될 수 있다.
상기 락킹 신호 출력부(260)는 상기 락킹 신호 (LOCK) 출력 단자의 락킹 신호 LOCK를 래치하여 출력한다.
도 12 는 도 11 의 제 1 락킹 검출기(222)의 상세 회로도이다.
도 12 를 참조하면, 제 1 락킹 검출기(222)는 락킹 신호 입력부(1210)과 제 1 락킹 신호 출력부(1230)를 포함한다.
상기 락킹 신호 입력부(1210)는 클럭 신호 CLK_CONT에 동기되어 코스 제어 신호 COARSE_CTRL를 각각 제 1 및 제 2 코스 신호 COAESE_A, COARSE_B로 출력하는 제 1 및 제 2 플립플롭(1212,1214)를 포함한다. 참고로, 클럭 신호 CLK_CONT는 외부 클럭 EXT_CLK을 4분주 ~ 20분주 정도한 분주한 클럭으로 지연 고정 루프 회로의 제어동작을 동기시키기 위해 사용된다. 상기 제 1 및 제 2 플립플롭(1212, 1214)은 지연고정동작의 초기화를 위한 리셋 신호 RST에 의해 초기화된다.
상기 제 1 락킹 신호 출력부(1230)는 상기 락킹 신호 입력부(1210)에서 출력되는 제 1 및 제 2 코스 신호 COAESE_A, COARSE_B를 입력받아 락킹 상태를 알려주는 제 1 락킹 검출 신호 LS1를 출력한다.
따라서, 상기 제 1 락킹 검출기(222)는 제 1 코스 제어 신호 COARSE_CTRL를 입력받아, 코스 제어 신호 COARSE_CTRL의 이전 상태와 현재 상태를 비교하여 락킹 신호 LOCK를 생성함으로써 코스 지연 동작이 종료될 시점을 알릴 수 있다. 여기서, 상기 제 1 락킹 검출기(222)는 제 1 코스 제어 신호 COARSE_CTRL의 이전 상태와 현재 상태만을 이용하여 제 1 락킹 검출 신호 LS1를 생성하기 때문에, 기준 클럭 REF_CLK의 지터 성분을 고려하여 상기 제 1 락킹 검출 신호 LS1를 생성할 수 없지만, 위상 고정 위치에서 락킹 미스를 발생하지는 않는다.
도 13 는 도 11 의 제 2 락킹 검출기(224)의 상세 회로도이다.
도 13 을 참조하면, 상기 제 2 락킹 검출기(224)는 반전된 파인 제어 신호 FINE_CTRLB와 제 1 코스 제어 신호 COARSE_CTRL를 입력받는 제 1 로직 게이트 LG4와, 파인 제어 신호 FINE_CTRL와 반전된 제 2 코스 제어 신호 REVERSE_CTRLB를 입력받는 제 2 로직 게이트 LG5와, 상기 제 1 로직 게이트 LG4와 제 2 로직 게이트 LG5의 출력들을 논리 조합하여 제 2 락킹 검출 신호 LS2를 출력하는 제 3 로직 게이트 LG6을 포함한다. 본 발명의 일실시예에서, 상기 제 1 및 제 2 로직 게이트 LG4, LG5는 앤드(AND) 게이트로 구성될 수 있고, 상기 제 3 로직 게이트는 노아(NOR) 게이트로 구성될 수 있다.
상기 제 2 락킹 검출기(224)는 파인 제어 신호 FINE_CTRL에 대응하는 제 1 코스 제어 신호 COARSE_CTRL 및 제 2 코스 제어 신호 REVERSE_CTRL의 논리 레벨에 따라 제 2 락킹 검출 신호 LS2를 활성화한다. 따라서, 상기 코스 락킹 검출부(200)는 파인 제어 신호 FINE_CTRL 및 제 1 및 제 2 코스 제어 신호 COARSE_CTRL, REVERSE_CTRL의 동일 시점에서의 논리 레벨에 대응하는 제 2 락킹 검출 신호 LS2를 생성함으로써 코스 지연 동작이 종료될 시점을 알릴 수 있다.
참고로, 도 7 을 다시 참조하면, 상기 제 2 위상 비교부(177)는 기준 클럭 REF_CLK은 그대로 입력받고, 지연된 피드백 클럭 FB_CLKD을 입력받아 위상을 비교한다. 따라서, 상기 제 2 위상 비교부(177)는 기준 클럭 REF_CLK이 상대적으로 앞쪽으로 당겨진 것과 같은 효과를 나타낸다. 다시 말해서, 입력되는 신호, 즉 기준 클럭 REF_CLK을 앞으로 당길 수는 없지만, 반대의 신호, 즉 피드백 클럭 FB_CLK를 지연시킴으로서 나머지 신호가 앞으로 당겨진 것과 같은 효과를 낼 수 있는 것이다. 따라서, 상기 제 2 락킹 검출기(224)는 제 1 코스 제어 신호 COARSE_CTRL 및 제 2 코스 제어 신호 REVERSE_CTRL의 동일 시점에서의 논리 레벨에 따라 제 2 락킹 검출 신호 LS2를 활성화함으로써 기준 클럭 REF_CLK에 지터 성분이 포함되더라도 기준 클럭 REF_CLK의 천이 순간을 제대로 찾아낼 수 있게 된다.
도 14 은 도 11 의 락킹 선택 신호 생성부(226)의 상세 회로도이다.
도 14 를 참조하면, 락킹 선택 신호 생성부(226)는 신호 조합부(1410) 및 선택 신호 출력부(1430)을 포함한다.
상기 신호 조합부(1410)는 파인 제어 신호 FINE_CTRL, 제 1 및 제 2 코스 제어 신호 COARSE_CTRL, REVERSE_CTRL를 입력받아, 이들 중 어느 하나라도 활성화되면 선택 신호 SEL를 로직 하이 레벨로 출력하고, 이들 모두가 비활성화 될 때 선택 신호 SEL를 로직 로우 레벨로 출력한다. 바람직하게는, 상기 신호 조합부(1410)는 노아(NOR) 게이트와 인버터의 조합 혹은 오아(OR) 게이트 단독으로 구현될 수 있다.
상기 선택 신호 출력부(1430)는 클럭 신호 CLK_CONT에 동기되어 상기 신호 조합부(1410)의 출력 신호를 선택 신호 SEL로 출력한다. 바람직하게는, 상기 선택 신호 출력부(1430)는 D-플립플롭으로 구현될 수 있으며, 상기 D-플립플롭은 지연고정동작의 초기화를 위한 리셋 신호 RST에 의해 초기화될 수 있다.
이하, 본 발명에 따른 지연 고정 루프의 구동 방법에 대해 설명하도록 한다.
먼저, 지연 고정 루프 회로가 동작을 시작하면, 동작 초기에 코스 지연 라인(110,120)은 코스 지연 동작을 수행하여 피드백 클럭 FB_CLK과 기준 클럭 REF_CLK의 위상을 최대한 같도록 정렬시킨다.(S1510) 위상 검출부(170)는 기준 클럭 REF_CLK과 피드백 클럭 FB_CLK의 위상을 비교하여 파인 제어 신호 FINE_CTRL를 생성하고, 기준 클럭 REF_CLK과 지연된 피드백 클럭 FB_CLKD의 위상을 비교하여 제 1 코스 제어 신호 COARSE_CTRL를 생성하고, 지연된 기준 클럭 REF_CLKD과 피드백 클럭 FB_CLK의 위상을 비교하여 제 2 코스 제어 신호 REVERSE_CTRL를 출력한다. (S1520)
코스 락킹 검출부(200)는 상기 파인 제어 신호 FINE_CTRL 및 상기 제 1 및 제2 코스 제어 신호 COARSE_CTRL, REVERSE_CTRL에 응답하여 제 1 락킹 검출 신호 LS1 혹은 제 2 락킹 검출 신호 LS2 중 하나를 생성하고(S1530), 선택 신호에 응답하여 락킹 신호 LOCK로 출력한다. (S1540)
보다 상세하게, 코스 락킹 검출부(200)의 제 1 락킹 검출기(222)는 상기 제 1 코스 제어 신호 COARSE_CTRL의 이전 상태와 현재 상태를 비교하여 제 1 락킹 검출 신호 LS1를 출력하고, 제 2 락킹 검출기(224)는 파인 제어 신호 FINE_CTRL, 제 1 코스 제어 신호 COARSE_CTRL 및 제 2 코스 제어 신호 REVERSE_CTRL의 동일 시점에서의 논리 레벨에 대응하여 제 2 락킹 검출 신호 LS2를 출력한다. 락킹 선택 신호 생성부(226)는 상기 파인 제어 신호 FINE_CTRL, 상기 제 1 코스 제어 신호 COARSE_CTRL 및 상기 제 2 코스 제어 신호 REVERSE_CTRL에 응답하여 상기 선택 신호 SEL를 출력한다. 선택부(228)는 상기 선택 신호 SEL에 따라 상기 제 1 락킹 검출 신호 LS1 혹은 상기 제 2 락킹 검출 신호 LS2 중 하나를 선택하여 상기 락킹상태 전달신호 LT로 출력한다. 신호 구동부(240) 및 락킹 신호 출력부(260)는 상기 락킹상태 전달신호 LT를 래치하여 상기 락킹 신호 LOCK로 출력한다.
지연 고정 루프 회로의 초기 동작 시에는, 상기 선택 신호 SEL는 로직 하이 레벨로 활성화되어 있어, 상기 코스 락킹 검출부(200)는 상기 로직 하이 레벨의 선택 신호 SEL에 따라 상기 제 2 락킹 검출 신호 LS2를 선택하여 상기 락킹 신호 LOCK로 출력한다. (S1540, S1550) 하지만, 위상 락킹 미스가 발생할 조건인 경우, 즉, 제 2 코스 제어 신호 REVERSE_CTRL, 파인 제어 신호 FINE_CTRL, 제 1 코스 제어 신호 COARSE_CTRL가 'L-L-L' 인 상태가 되는 조건에서 상기 선택 신호 SEL는 로직 로우 레벨로 비활성화되어, 상기 코스 락킹 검출부(200)는 상기 로직 로우 레벨의 선택 신호 SEL에 따라 상기 제 1 락킹 검출 신호 LS1를 선택하여 상기 락킹 신호 LOCK로 출력한다. (S1540, S1560)
상기의 과정(S1510~1560)은 상기 피드백 클럭 FB_CLK의 위상값이 상기 기준 클럭 REF_CLK의 위상에 가깝게 정렬되었다고 판단되어 상기 락킹 신호 LOCK가 로직 하이 레벨로 활성화될 때까지 되풀이된다.
상기 락킹 신호 LOCK가 로직 하이 레벨로 활성화되면, 상기 코스 지연 라인(110,120)의 코스 지연 동작이 끝나고, 위상 혼합부(130)의 파인 지연 동작이 수행되어 피드백 클럭 FB_CLK과 기준 클럭 REF_CLK의 위상을 같도록 정렬시킨다. (S1580) 이 후, 클럭 드라이버(140)는 상기 위상 혼합부(130)에서 출력되는 신호를 입력받아 지연고정된 클럭 RCLK_DLL, FCLK_DLL을 출력하여 지연 고정이 완료된다. (S1590)
상기와 같이, 본 발명의 실시예에 따르면, 코스 락킹 검출부는 지터 성분이 반영되지 않았으나 지연 고정 위치에서 락킹 미스를 발생할 확률이 적은 방법으로 제 1 락킹 검출 신호 LS1를 생성하고, 지터 성분이 반영되어 하프 위상 락킹 페일이 발생할 확률은 적은 방법으로 제 2 락킹 검출 신호 LS2를 생성한다. 그리고, 동작 초기 구간에서, 기본적으로는 상기 제 2 락킹 검출 신호를 출력하며, 상기 제 1 및 제 2 위상 검출 신호의 논리 조합이 특정 조건, 즉, 위상 고정 미스가 발생할 조건일 때, 상기 제 1 락킹 검출 신호를 출력하는 것을 특징으로 한다.
따라서, 본 실시예에 따른 지연 고정 루프 회로는 하프 위상 락킹 페일을 개선하였기 때문에 락킹 초기 과정에서 파워 변동에 의한 노이즈 유입에 의해 잘못 락킹 신호가 활성화되는 것을 방지할 수 있다. 또한, 본 실시예에 따른 지연 고정 루프 회로는 위상 고정 위치에서 락킹 미스를 발생시키는 오동작을 방지할 수 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
100: 클럭 입력부 110, 120: 코스 지연 라인
130: 위상 혼합부 140: 클럭 드라이버
150: 제어부 160, 200: 코스 락킹 검출부
170: 위상 검출부 180: 레플리카 지연부
220: 락킹상태 검출부 240: 신호 구동부
260: 락킹 신호 출력부 222: 제 1 락킹 검출기
224: 제 2 락킹 검출기 226: 락킹 선택 신호 생성부
228: 선택부
130: 위상 혼합부 140: 클럭 드라이버
150: 제어부 160, 200: 코스 락킹 검출부
170: 위상 검출부 180: 레플리카 지연부
220: 락킹상태 검출부 240: 신호 구동부
260: 락킹 신호 출력부 222: 제 1 락킹 검출기
224: 제 2 락킹 검출기 226: 락킹 선택 신호 생성부
228: 선택부
Claims (23)
- 입력 클럭을 지연시켜 출력하는 코스 지연 라인;
상기 코스 지연 라인의 출력을 지연하여 출력 클럭을 출력하는 파인 지연 라인;
상기 출력 클럭을 예정된 모델링된 값 만큼 지연시켜 피드백 클럭을 출력하는 레플리카 지연부;
상기 입력 클럭에 동기된 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 제 1 위상 검출 신호를 생성하고, 상기 기준 클럭과 상기 코스 단위 지연만큼 느린 피드백 클럭의 위상을 비교하여 제 2 위상 검출 신호를 생성하고, 상기 기준 클럭과 코스 단위 지연만큼 빠른 피드백 클럭의 위상을 비교하여 제 3 위상 검출 신호를 생성하는 위상 검출부;
상기 제 2 위상 검출 신호의 이전 상태와 현재 상태를 비교하여 생성된 제 1 락킹 검출 신호, 혹은 상기 제 1 내지 제 3 위상 검출 신호의 동일 시점에서의 논리 레벨에 대응하여 생성된 제 2 락킹 검출 신호 중 하나를 선택하여 락킹 신호로 출력하는 락킹 검출부; 및
상기 락킹 신호와 상기 제 1 위상 검출 신호를 입력받아 상기 코스 및 상기 파인 지연 라인을 제어하는 제어부
를 포함하는 지연 고정 루프.
- 제 1 항에 있어서,
상기 코스 지연 라인과 상기 파인 지연 라인은 각각 다수의 단위 지연을 체인 형태로 구비하는 지연 고정 루프.
- 제 2 항에 있어서,
상기 코스 지연 라인에 구비되는 단위 지연에서 지연되는 지연값이 파인 지연 라인에 구비되는 단위 지연에서 지연되는 지연값보다 더 큰 것을 특징으로 하는지연 고정 루프.
- 제 1 항에 있어서,
상기 위상 검출부는,
상기 기준 클럭을 소정값 만큼 지연시켜 출력하기 위한 제 1 지연부;
상기 피드백 클럭을 소정값 만큼 지연시켜 출력하기 위한 제 2 지연부;
상기 피드백 클럭과 상기 기준 클럭의 위상을 비교하여 상기 제 1 위상 검출 신호를 출력하는 제 1 위상 비교부
상기 기준 클럭과 상기 제 2 지연부에서 출력되는 클럭의 위상을 비교하여 상기 제 2 위상 검출 신호를 출력하는 제 2 위상 비교부; 및
상기 피드백 클럭과 상기 제 1 지연부에서 출력되는 클럭의 위상을 비교하여 상기 제 3 위상 검출 신호를 출력하는 제 3 위상 비교부
를 구비하는 지연 고정 루프.
- 제 4 항에 있어서,
상기 단위 지연부의 지연량은 상기 코스 지연 라인에 구비되는 단위 지연과 동일한 것을 특징으로 하는 지연 고정 루프.
- 제 1 항에 있어서,
상기 락킹 검출부는,
상기 제 2 위상 검출 신호의 이전 상태와 현재 상태를 비교하여 상기 제 1 락킹 검출 신호를 출력하는 제 1 락킹 검출기;
상기 제 2 및 제 3 위상 검출 신호의 논리 레벨에 대응하여 상기 제 2 락킹 검출 신호를 활성화시켜 출력하는 제 2 락킹 검출기;
상기 제 1 내지 제 3 위상 검출 신호의 논리 조합이 특정 조건을 만족할 때, 선택 신호를 출력하는 락킹 선택 신호 생성부; 및
상기 선택 신호에 따라, 상기 제 1 락킹 검출 신호 혹은 상기 제 2 락킹 검출 신호 중 하나를 선택하여 출력하는 선택부
를 구비하는 지연 고정 루프.
- 제 6 항에 있어서,
상기 락킹 검출부는,
상기 선택부의 출력 신호에 따라 상기 락킹 신호를 구동하는 신호 구동부; 및
상기 신호 구동부의 출력을 래치하여 상기 락킹 신호를 출력하는 락킹 신호 출력부
를 더 구비하는 지연 고정 루프.
- 제 6 항에 있어서,
상기 제 1 락킹 검출기는,
상기 제 2 위상 검출 신호를 클럭 신호에 동기시켜 제 1 및 제 2 코스 신호로 출력하는 락킹 신호 입력부; 및
상기 락킹 신호 입력부에서 출력되는 상기 제 1 및 제 2 코스 신호를 비교하여 상기 제 1 락킹 검출 신호를 출력하는 제 1 락킹 신호 출력부
를 구비하는 지연 고정 루프.
- 제 8 항에 있어서,
상기 락킹 신호 입력부는,
상기 제 2 위상 검출 신호를 상기 클럭 신호에 동기시켜 상기 제 1 코스 신호를 출력하는 제 1 플립플롭; 및
상기 제 1 플립플롭의 출력을 상기 클럭 신호에 동기시켜 상기 제 2 코스 신호를 출력하는 제 2 플립플롭
을 구비하는 지연 고정 루프.
- 제 6 항에 있어서,
상기 제 2 락킹 검출기는,
상기 제 1 위상 검출 신호의 반전 신호와 상기 제 2 위상 검출 신호를 입력받는 제 1 로직 게이트;
상기 제 1 위상 검출 신호와 상기 제 3 위상 검출 신호의 반전 신호를 입력받는 제 2 로직 게이트; 및
상기 제 1 로직 게이트와 제 2 로직 게이트의 출력들을 논리 조합하여 상기 제 2 락킹 검출 신호로 출력하는 제 3 로직 게이트
를 구비하는 지연 고정 루프.
- 제 10 항에 있어서,
상기 제 1 및 제 2 로직 게이트는 앤드(AND) 게이트로 구성되고, 상기 제 3 로직 게이트는 노아(NOR) 게이트로 구성된 것을 특징으로 하는 지연 고정 루프.
- 제 6 항에 있어서,
상기 락킹 선택 신호 생성부는,
상기 제 1 내지 제 3 위상 검출 신호를 입력받아, 이들 중 어느 하나라도 활성화되면 상기 선택 신호를 로직 하이 레벨로 출력하고, 이들 모두가 비활성화 될 때 선택 신호를 로직 로우 레벨로 출력하는 것을 특징으로 하는 지연 고정 루프.
- 제 6 항에 있어서,
상기 락킹 선택 신호 생성부는,
상기 제 1 내지 제 3 위상 검출 신호를 입력받아, 이들 중 어느 하나라도 활성화되면 상기 선택 신호를 로직 하이 레벨로 출력하고, 이들 모두가 비활성화 될 때 선택 신호를 로직 로우 레벨로 출력하는 신호 조합부; 및
상기 신호 조합부의 출력을 클럭 신호에 동기시켜 선택 신호로 출력하는 선택 신호 출력부
를 구비하는 지연 고정 루프.
- 제 13 항에 있어서,
상기 신호 조합부는,
노아(NOR) 게이트와 인버터의 조합 혹은 오아(OR) 게이트 단독으로 구현되는 것을 특징으로 하는 지연 고정 루프.
- 제 13 항에 있어서,
상기 선택 신호 출력부는,
D-플립플롭를 구비하는 것을 특징으로 하는 지연 고정 루프.
- 제 6 항에 있어서,
상기 선택부는,
멀티 플렉서로 구성된 것을 특징으로 하는 지연 고정 루프.
- 제 1 항에 있어서,
외부 클럭을 입력받아 상기 입력 클럭 및 입력 클럭에 동기된 상기 기준 클럭을 출력하는 클럭 입력버퍼; 및
상기 파인 지연 라인에서 출력되는 클럭을 데이터 출력 회로로 출력하기 위한 클럭 드라이버
를 더 구비하는 지연 고정 루프.
- 다수의 단위 딜레이를 구비하여 기준 클럭을 지연하기 위한 가변 지연부;
상기 가변 지연부의 출력 클럭을 예정된 모델링 값만큼 지연시켜 피드백 클럭을 출력하기 위한 레플리카 지연부;
상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 제1 위상 검출 신호를 생성하기 위한 제 1 위상 검출부;
상기 기준 클럭과 상기 단위 딜레이만큼 지연된 피드백 클럭의 위상을 비교하여 제2 위상 검출 신호를 생성하기 위한 제 2 위상 검출부;
상기 단위 딜레이만큼 지연된 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 제3 위상검출신호를 생성하기 위한 제 3 위상 검출부;
상기 제 2 위상 검출 신호의 천이를 검출하여 제 1 락킹 검출 신호를 생성하기 위한 제 1 락킹 검출부;
상기 제 1 위상 검출 신호의 논리 레벨에 대응하는 상기 제 2 및 제 3 위상 검출 신호의 논리 레벨에 따라 제 2 락킹 검출 신호를 생성하기 위한 제 2 락킹 검출부;
상기 제 1 내지 제 3 위상 검출 신호가 특정 조건을 만족할 때 생성되는 선택 신호에 응답하여, 상기 제 1 락킹 검출 신호 또는 상기 제 2 락킹 검출 신호를 최종 락킹 신호로서 출력하기 위한 선택부; 및
상기 최종 락킹 신호 및 상기 제 1 위상 검출 신호에 응답하여 상기 가변 지연부의 지연량을 제어하기 위한 지연 제어부
를 구비하는 지연 고정 루프.
- 제 18 항에 있어서,
상기 제 1 내지 제 3 위상 검출 신호 중 어느 하나라도 활성화되면 상기 선택 신호를 로직 하이 레벨로 출력하고, 이들 모두가 비활성화 될 때 선택 신호를 로직 로우 레벨로 출력하는 선택 신호 생성부
를 더 포함하는 지연 고정 루프.
- 입력 클럭을 코스 지연량만큼 지연시켜 출력하는 코스 지연 단계;
상기 코스 지연된 입력 클럭을 파인 지연량만큼 지연하여 출력 클럭을 출력하는 파인 지연 단계;
상기 출력 클럭을 예정된 모델링된 값 만큼 지연시켜 피드백 클럭을 출력하는 단계;
상기 입력 클럭에 동기된 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 제 1 위상 검출 신호를 생성하고, 상기 기준 클럭과 코스 단위 지연만큼 느린 피드백 클럭의 위상을 비교하여 제 2 위상 검출 신호를 생성하고, 상기 기준 클럭과 상기 코스 단위 지연만큼 빠른 피드백 클럭의 위상을 비교하여 제 3 위상 검출 신호를 생성하는 단계;
상기 제 2 위상 검출 신호의 천이를 검출하여 생성된 제 1 락킹 검출 신호 혹은 제 2 및 제 3 위상 검출 신호의 논리 레벨에 대응하여 생성된 제 2 락킹 검출 신호 중 하나를 선택하여 락킹 신호를 출력하는 단계; 및
상기 락킹 신호와 상기 제 1 위상 검출 신호에 따라 상기 코스 및 상기 파인 지연 량을 제어하는 단계
를 포함하는 지연 고정 루프의 구동 방법.
- 제 20 항에 있어서,
상기 락킹 신호를 출력하는 단계는,
상기 제 2 위상 검출 신호의 이전 상태와 현재 상태를 비교하여 상기 제 1 락킹 검출 신호를 출력하는 단계;
상기 제 1 내지 제 3 위상 검출 신호의 동일 시점에서의 논리 레벨에 따라 상기 제 2 락킹 검출 신호를 활성화하여 출력하는 단계;
상기 제 1 내지 제 3 위상 검출 신호의 논리 조합이 특정 조건을 만족할 때, 선택 신호를 출력하는 단계; 및
상기 선택 신호에 따라, 상기 제 1 락킹 검출 신호 혹은 상기 제 2 락킹 검출 신호 중 하나를 선택하여 상기 락킹 신호를 출력하는 단계
를 구비하는 지연 고정 루프의 구동 방법.
- 제 21 항에 있어서,
상기 선택 신호를 출력하는 단계는,
상기 제 1 내지 제 3 위상 검출 신호를 입력받아, 이들 중 어느 하나라도 활성화되면 상기 선택 신호를 로직 하이 레벨로 출력하고, 이들 모두가 비활성화 될 때 선택 신호를 로직 로우 레벨로 출력하는 지연 고정 루프의 구동 방법.
- 제 21 항에 있어서,
외부 클럭을 입력받아 상기 입력 클럭 및 입력 클럭에 동기된 상기 기준 클럭을 출력하는 단계; 및
상기 파인 지연 단계에서 출력되는 클럭을 데이터 출력회로로 출력하는 단계
를 더 구비하는 지연 고정 루프의 구동 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120078808A KR20140012312A (ko) | 2012-07-19 | 2012-07-19 | 지연 고정 루프 회로 및 그의 구동 방법 |
| US13/686,592 US8829960B2 (en) | 2012-07-19 | 2012-11-27 | Delay locked loop circuit and method of driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120078808A KR20140012312A (ko) | 2012-07-19 | 2012-07-19 | 지연 고정 루프 회로 및 그의 구동 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140012312A true KR20140012312A (ko) | 2014-02-03 |
Family
ID=49946044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120078808A KR20140012312A (ko) | 2012-07-19 | 2012-07-19 | 지연 고정 루프 회로 및 그의 구동 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8829960B2 (ko) |
| KR (1) | KR20140012312A (ko) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US8829960B2 (en) | 2014-09-09 |
| US20140021990A1 (en) | 2014-01-23 |
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