KR100954117B1 - 지연 고정 루프 장치 - Google Patents

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Abstract

본 발명은 지연 고정 루프 장치에 관한 것으로서, 본 발명의 일 측면에 따르면, 레퍼런스 클럭을 지연시켜 라이징 클럭을 생성하고, 레플리카 지연된 라이징 클럭을 상기 레퍼런스 클럭에 동기시키는 제 1 지연 수단; 상기 레퍼런스 클럭을 지연시켜 폴링 클럭을 생성하고, 상기 폴링 클럭을 상기 레퍼런스 클럭에 동기된 라이징 클럭에 동기시키는 제 2 지연 수단; 상기 라이징 클럭을 지연시켜 상기 레플리카 지연된 라이징 클럭을 출력하기 위한 레플리카 지연부; 상기 레퍼런스 클럭과 상기 레플리카 지연된 라이징 클럭의 위상을 비교하여 상기 라이징 클럭의 동기를 제어하고, 상기 레퍼런스 클럭에 동기된 라이징 클럭과 상기 폴링 클럭의 위상을 비교하여 상기 폴링 클럭의 동기를 조절하기 위한 동기조절수단; 및 상기 제 1 지연 수단으로부터 출력된 상기 라이징 클럭을 상기 레플리카 지연부에 전달하여 출력펄스를 출력하고, 서로 동기된 상기 라이징 클럭과 상기 폴링 클럭의 펄스 폭을 조정하기 위한 듀티사이클보정 출력부를 구비하는 지연 고정 루프 장치가 제공된다.

Description

지연 고정 루프 장치{Delay Locked Loop Apparatus}
도 1은 디지털 DCC의 개념을 나타낸 타이밍 다이어그램.
도 2는 본 발명에 따른 지연 고정 루프 장치의 바람직한 실시예를 나타내는 블록도.
도 3은 도 1의 제 1 및 제 2 코스(Coarse) 지연부를 예시한 회로도.
도 4는 도 1의 제 1 및 제 2 미세 지연부를 예시한 회로도.
도 5는 도 1의 업데이트 강화 위상 검출기를 예시한 회로도.
도 6은 도 1의 루프 셀렉터를 예시한 회로도.
도 7은 도 1의 DCC부의 상세 회로도.
본 발명은 지연 고정 루프 장치에 관한 것으로서, 보다 상세하게는 싱글 레플리카 지연부를 채용하여 외부 클럭과 데이터 또는 외부 클럭과 내부 클럭 간의 스큐를 보상하기 위한 회로를 구현한 지연 고정 루프 장치에 관한 것이다.
일반적으로, 지연 고정 루프(DLL)란 클럭을 사용하는 반도체 장치나 컴퓨터 시스템 등에서 외부 클럭과 데이터 또는 외부 클럭과 내부 클럭과 같이 디지털 신 호 간의 동기화를 수행하기 위하여 사용하는 것이다.
이에 관련된 종래의 DLL 장치가 대한민국 특허공개 제2004-95981호에 개시된 바 있다.
상술한 바와 같은 종래의 DLL 장치는 두 개의 레플리카 지연부를 채용하고 있다.
즉, 종래의 DLL 장치는 대개 라이징 클럭을 생성하는 첫 번째 루프와 폴링 클럭을 생성하는 두 번째 루프를 포함하며, 각 루프에서 클럭 버퍼를 통해서 입력되는 기준 클럭과 레플리카 지연부를 통해서 피드백된 클럭의 위상차를 위상 검출기에서 검출하고, 검출된 결과로서 지연을 보정하고, 보정된 상태로 클럭을 잠근다(Locking).
통상, 두 루프에는 라이징 클럭과 폴링 클럭이 적용되며, 디지털 DCC(Duty Cycle Correction)는 이들 위상이 반대인 클럭으로서 서로의 라이징 에지에 맞추어 수행된다.
종래의 디지털 DCC의 개념은 도 1과 같다.
클럭신호 CLK, /CLK가 입력되면, 이들을 이용하여 REF 클럭이 생성된다. REF 클럭은 첫 번째 루프에서 지연되어 라이징 클럭 R_CLK로 변환되고, 두 번째 루프에서 지연되어 폴링 클럭 F_CLK로 변환된다. 이들 두 클럭은 서로 위상이 반대이면서 펄스 폭(tck/2-△, tck/2+△)이 다른 신호이므로, 두 클럭은 라이징 에지가 맞춰지고, 펄스 폭은 하프 페이즈 블랜딩(Half phase blending)으로 조정된다. 그에 따라 50 ％의 듀티비를 갖는 출력 클럭 CLK_OUT이 생성된다.
상술한 종래의 DLL 회로는 듀얼 루프를 사용하며, 각 루프 별로 레플리카 딜 레이 관련 구성을 갖는다. 그리고 DCC 동작 이전에는 두 루프 모두 동작을 수행하지만, 클럭이 보정된 이후 DCC 동작 시작 이후에는 하나의 루프(폴링 클럭에 해당하는 루프)에 포함되는 레플리카 지연부, 위상 검출기, 더미 디지털 DCC회로, 및 더미 로드 등과 같은 레플리카 지연 관련 회로는 사용되지 않는다.
그러므로, 종래의 DLL 회로는 DCC 동작 시작 이후에 불필요한 회로들이 존재함으로써 불필요하게 전류의 소모가 발생되며, 이들에 의하여 불필요하게 면적이 소요되는 문제점이 있다.
또한, 폴링 클럭에 대응되는 레플리카 지연부는 오프 상태로 전환되는데, 이때 순간적인 전류가 소모되어서 지터가 발생되며, 그에 따른 추가적인 락킹 타임(Locking Time)이 필요한 문제점이 있다.
본 발명의 목적은 하나의 레플리카 지연부를 포함하는 루프를 이용하여 외부 클럭과 데이터 또는 외부 클럭과 내부 클럭 간의 스큐를 보상하기 위한 지연 고정 루프 장치를 제공함에 있다.
본 발명의 다른 목적은 하나의 레플리카 지연부를 적용하여 전류의 소모 양을 줄이면서 레플리카 딜레이가 차지하는 면적을 줄임에 있다.
본 발명의 또다른 목적은 하나의 레플리카 지연부가 적용됨으로써 순간적인 전류 소모를 억제함에 있다.
본 발명의 다른 목적은 첫 번째 루프 동작에서 레퍼런스 클럭과 라이징 클럭을 비교하여 라이징 클럭을 락킹하고, 두 번째 루프 동작에서 라이징 클럭과 폴링 클럭을 비교하여 폴링 클럭을 락킹함으로써 클럭 간의 스큐를 보상함에 있다.
본 발명의 또다른 목적은 상기 라이징 클럭과 폴링 클럭이 락킹된 후 DCC 회로에서 듀티를 보정함에 있다.
본 발명의 일 측면에 따르면, 레퍼런스 클럭을 지연시켜 라이징 클럭을 생성하고, 레플리카 지연된 라이징 클럭을 상기 레퍼런스 클럭에 동기시키는 제 1 지연 수단; 상기 레퍼런스 클럭을 지연시켜 폴링 클럭을 생성하고, 상기 폴링 클럭을 상기 레퍼런스 클럭에 동기된 라이징 클럭에 동기시키는 제 2 지연 수단; 상기 라이징 클럭을 지연시켜 상기 레플리카 지연된 라이징 클럭을 출력하기 위한 레플리카 지연부; 상기 레퍼런스 클럭과 상기 레플리카 지연된 라이징 클럭의 위상을 비교하여 상기 라이징 클럭의 동기를 제어하고, 상기 레퍼런스 클럭에 동기된 라이징 클럭과 상기 폴링 클럭의 위상을 비교하여 상기 폴링 클럭의 동기를 조절하기 위한 동기조절수단; 및 상기 제 1 지연 수단으로부터 출력된 상기 라이징 클럭을 상기 레플리카 지연부에 전달하여 출력펄스를 출력하고, 서로 동기된 상기 라이징 클럭과 상기 폴링 클럭의 펄스 폭을 조정하기 위한 듀티사이클보정 출력부를 구비하는 지연 고정 루프 장치가 제공된다.
본 발명의 다른 측면에 따르면, 레퍼런스 클럭을 라이징 클럭, 레플리카 지연된 라이징 클럭으로 변환하고, 상기 레플리카 지연된 라이징 클럭의 지연을 조정하여 상기 라이징 클럭의 라이징 에지와 상기 레퍼런스 클럭의 라이징 에지를 동기시키기 위한 라이징 클럭 동기 수단; 상기 레퍼런스 클럭을 폴링 클럭으로 변환하고, 상기 폴링 클럭의 라이징 에지를 상기 레퍼런스 클럭에 동기된 라이징 클럭의 라이징 에지와 동기시키기 위한 폴링 클럭 동기 수단; 상기 레퍼런스 클럭과 상기 레플리카 지연된 라이징 클럭의 위상차, 상기 레퍼런스 클럭에 동기된 상기 라이징 클럭과 상기 폴링 클럭의 위상차를 각각 비교하여, 상기 라이징 클럭 동기 수단 및 상기 폴링 클럭 동기 수단의 동기 동작을 각각 조절하기 위한 동기조절수단; 및 상기 라이징 클럭 동기 수단 및 상기 폴링 클럭 동기 수단에 의해 각각 동기된 상기 라이징 클럭 및 상기 폴링 클럭을 이용하여 출력 클럭을 생성하고, 듀티사이클보정을 수행하기 위한 듀티사이클보정 수단을 구비하는 지연 고정 루프 장치가 제공된다.
이하, 본 발명에 따른 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 지연 고정 루프 장치를 나타내는 블록도이며, 도 2에는 하나의 레플리카(Replica) 지연부가 구성된다.
구체적으로, 도 2에는 클럭 CLK, /CLK를 입력받아서 레퍼런스(REF) 클럭으로 제공하는 클럭 버퍼(10), 레퍼런스 클럭을 순차적으로 지연하여 라이징 클럭(Rising Clock)으로 변환하는 제 1 지연수단을 이루는 제 1 코스(Course) 지연부(12)와 제 1 미세 지연부(14), 레퍼런스 클럭을 순차적으로 지연하여 폴링 클럭(Falling Clock)으로 변환하는 제 2 지연수단을 이루는 제 2 코스 지연부(16)와 제 2 미세 지연부(18), 상기 제 1 및 제 2 코스 지연부(12, 16)와 상기 제 1 및 제 2 미세 지연부(14, 18)의 동작을 제어하는 제어부(20), 레플리카 지연부(22), 레플리카 지연부(22)의 출력과 레퍼런스 클럭의 위상을 비교하여 검출 신호 PD1를 출력하는 위상검출기(24), 레플리카 지연부(22)의 출력과 레퍼런스 클럭의 위상을 비교하여 강화 검출 신호 UPD를 출력하는 업데이트 강화 위상 검출기(Update enhancer phase detector)(26), 검출신호 PD1, PD2(후술됨), 및 강화 검출 신호 UPD로써 업데이트 모드 신호를 제어부(20)로 출력하는 업데이트 모드 발생부(Undate mode generator)(28), 제 1 미세 지연부(14)와 제 2 미세 지연부(18)의 출력(라이징 클럭 R_CLK과 폴링 클럭 F_CLK)을 입력받아서 펄스폭을 조정하는 DCC부(30), 제 1 미세 지연부(14)와 제 2 미세 지연부(18)의 출력(라이징 클럭 R_CLK과 폴링 클럭 F_CLK) 간의 위상차를 비교하여 검출 신호 PD2를 출력하는 위상 검출기(32), 위상 검출기들(24, 32)의 검출 신호 PD1, PD2로써 루프 선택 신호를 제어부(20)로 제공하는 루프 셀렉터(Loop Selector)(34), 및 DCC부(30)의 출력을 버퍼링하여 출력 클럭 CLK_OUT으로 출력하는 출력 버퍼(40)를 구비한다.
상술한 도 2에서 제 1 코스 지연부(12)와 제 1 미세 지연부(14)에 의하여 라이징 클럭 R_CLK이 1차적으로 생성되고, 라이징 클럭 R_CLK는 DCC부(30)를 통하여 레플리카 지연부(22)에 의하여 피드백되며, 레플리카 지연부(22)에 의하여 피드백된 라이징 클럭 R_CLK는 위상검출기(24)와 업데이트 강화 위상 검출기(26)에서 레퍼런스 클럭 REF와 위상이 비교되고, 그 결과가 위상 검출기(24)와 업데이트 강화 위상 검출기에서 검출 신호 PD1, 강화 검출 신호 UPD로 검출된다. 검출 신호 PD1와 강화 검출 신호 UPD는 후술되는 바와 같이 논리적 하이 또는 로우의 값을 가지며 업데이트 모드 발생부(28)로 출력된다.
여기에서, 업데이트 강화 위상 검출기(26)는 레퍼런스 클럭 REF과 라이징 클럭 R_CLK 간의 위상 차가 클 때 빠르게 제어하기 위한 강화 검출 신호 UPD를 업데 이트 모드 발생기(28)에 제공하는 것이며, 업데이트 모드 발생기(28)는 검출 신호 PD1와 강화 검출 신호 UPD에 따른 라이징 클럭 R_CLK의 위상을 제어하기 위한 업데이트 모드 제어신호를 제어부(20)로 제공하며, 제어부(20)는 그에 따라 제 1 코스 지연부(12)와 제 1 미세 지연부(14)의 각각의 지연을 제어하여 라이징 클럭 R_CLK을 락킹한다.
상기 동작에 의하여 라이징 클럭 R_CLK의 라이징 에지와 레퍼런스 클럭 REF의 라이징 에지의 위상차는 제 1 코스 지연부(12)에 의하여 큰 값으로 조정되고, 제 2 코스 지연부(12)에 의하여 미세하게 조정된다. 만약, 양자 간의 위상차가 크면, 업데이트 강화 위상 검출기(26)에 의하여 그 상태가 검출됨으로써 그에 대한 정보를 갖도록 업데이트 모드 발생부(28)가 업데이트 모드 제어신호를 제어부(20)로 제공하고, 제 1 코스 지연부(12)에서 라이징 클럭 R_CLK가 많은 시간 지연되도록 제어된다.
상기한 바와 같이 라이징 클럭 R_CLK의 락킹이 완료되면, 위상 검출기(32)는 라이징 클럭 R_CLK의 위상과 폴링 클럭 F_CLK의 위상차를 검출한다. 위상 검출기(32)는 이들 간의 위상차를 비교하여 그에 대응되는 검출 신호 PD2를 루프 셀렉터(34)와 엡데이트 모드 발생부(28)로 제공한다.
루프 셀렉터(34)는 제어부(20)가 제 2 코스 지연부(16)와 제 2 미세 지연부(18)를 제어하도록 루프 선택 신호를 제공하고, 제어부(20)는 검출 신호 PD2를 참조한 업데이트 모드 발생부(28)의 업데이트 모드 제어신호에 의하여 제 2 코스 지연부(16)와 제 2 미세 지연부(18)의 각 지연 상태를 제어하여 폴링 클럭 F_CLK의 지연을 조절한다.
상기와 같이 폴링 클럭 F_CLK가 제어됨에 따라서, 라이징 클럭 R_CLK의 에지에 폴링 클럭 F_CLK의 에지가 동기된다.
상기와 같이 레퍼런스 클럭 REF를 기준으로 라이징 클럭 R_CLK가 동기되고, 그 후 라이징 클럭 R_CLK를 기준으로 폴링 클럭 F_CLK가 동기되면, DCC부(30)는 라이징 클럭 R_CLK에 폴링 클럭 F_CLK를 동기화하여 DCC 동작을 수행하며, 이때 DCC부(30)의 제어는 라이징 클럭 R_CLK와 폴링 클럭 F_CLK의 각각 반전된 위상을 비교하여 그에 대한 검출 신호를 제공하는 DCC 위상 검출기(36)와 DCC 위상 검출기(36)에서 제공되는 검출 신호에 의하여 제어신호를 생성하는 DCC 제어부(38)에 의하여 이루어지며, DCC부(30)의 출력은 출력 버퍼(40)를 통하여 출력 클럭 CLK_OUT으로 출력된다.
상술한 바에서, 제 1 코스 지연부(12)와 제 2 코스 지연부(16)는 도 3과 같이 구성된다.
구체적으로, REF를 제 1 지연신호 DL1로 출력하는 상부 지연 파트와 REF를 제 1 지연신호 DL1보다 단위 유니트 셀의 지연 시간에 해당하는 만큼 더 지연되는 제 2 지연신호 DL2로 출력하는 하부 지연 파트로 구분된다.
상부 지연 파트는 시프트 레지스터(202), 복수 개의 낸드 게이트(206, 208, 210) 및 복수 개의 단위 유니트 셀(D1, D2, D3)과 지연된 신호의 출력을 위한 낸드 게이트(212)를 구비한다.
상기 구성에서, 시프트 레지스터(202)는 시프트 라이트 제어 신호 UP_SR와 시프트 레프트 제어신호 UP_SL를 제어부(20)로부터 제공받아서 시프트 신호 SL11, SL12, ... SL1n를 출력한다.
복수 개의 낸드 게이트(206, 208, 210)는 레퍼런스 클럭 REF와 각각 하나의 시프트 신호 SL11, SL12, SL1n를 입력받아서 낸드 조합한 신호를 각 단위 유니트 셀(D1, D2, D3)로 제공한다.
단위 유니트 셀(D1, D2, D3)은 딜레이 체인 구조를 가지며, 낸드 게이트(206, 208, 210)로부터 인가되는 신호에 의하여 인에이블되는 제 1 낸드 게이트의 출력을 제 2 낸드 게이트가 입력받고, 제 2 낸드 게이트는 그를 반전하여 출력하는 구성을 갖는다.
그리고, 최종단 단위 유니트 셀(D3)에서 출력되는 지연 신호는 일단이 하이 레벨로 고정된 낸드 게이트(212)를 통하여 반전되어 제 1 지연 신호 DL1로 출력된다.
그리고, 하부 지연 파트는 시프트 레지스터(202)는 시프트 라이트 제어 신호 UP_SR와 시프트 레프트 제어신호 UP_SL를 제어부(20)로부터 제공받아서 시프트 신호 SL11, SL12, ... SL1n를 출력하는 시프트 레지스터(202)를 구비하고, 레퍼런스 클럭 REF와 시프트 레지스터(204)의 출력을 낸드 조합하여 출력하는 낸드 게이트(214, 216, 218)를 구비하고, 낸드 게이트(214, 216, 218)로부터 출력되는 신호에 의하여 인에이블되는 단위 유니트 셀(D4, D5, D6)의 체인이 구성된다. 그리고, 하부 지연 파트에는 단위 유니트 셀(D6)과 제 2 지연 신호 DL2를 출력하는 낸드 게이트(220) 사이에 단위 유니트 셀(D7)이 더 구성된다.
상기한 구성을 갖는 제 1 및 제 2 코스 지연부(12, 16)는 단위 유니트 셀의 지연 단위로 딜레이가 조정되며, 제 1 및 제 2 코스 지연부(12, 16)에서 상부 지연 파트의 제 1 지연 신호 DL1와 하부 지연 파트의 제 2 지연 신호 DL2가 단위 유니트 셀의 지연 시간만큼 지연 시간 차를 갖는 것은, 단위 유니트 셀의 지연 시간 범위 내에서 제 1 및 제 2 미세 지연부(14, 18)에서 지연을 조정하기 위함이다.
도 4를 참조하면, 제 1 및 제 2 미세 지연부(14, 18)는 제 1 지연 신호 DL1이 입력되는 복수 개의 인버터들이 병렬 연결된 인버터 그룹(IV1)과 제 2 지연 신호 DL2가 입력되는 복수 개의 인버터들이 병렬 연결된 제 2 인버터 그룹(IV2)을 구비하고, 제 1 인버터 그룹(IV1)의 공통 출력과 제 2 인버터 그룹(IV2)의 공통 출력을 공통 입력으로 갖는 인버터(300)가 구성된다. 여기에서, 제 1 인버터 그룹(IV1)과 제 2 인버터 그룹(IV2)에 포함된 인버터의 수는 동일하고, 각 인버터는 제어부(20)로부터 제공되는 상보적인 제어신호에 의하여 구동되며, 제 1 인버터 그룹(IV1)과 제 2 인버터 그룹(IV2)은 상보적으로 제어신호를 인가받는다.
즉, 제 1 인버터 그룹(IV1)에서 소정 개수의 인버터가 구동되는 것으로 선택되면, 제 2 인버터 그룹(IV2)에는 전체 인버터 개수에서 제 1 인버터 그룹(IV1)에서 선택된 개수를 뺀 수의 인버터가 구동되는 것으로 선택된다. 따라서, 단위 유니트 셀의 지연 시간은 제 1 및 제 2 미세 지연부(14, 18)의 각 그룹에 속한 수(n) 만큼 분할되고, 인버터가 선택된 수에 대응하여 지연시간이 분할 단위로 조절된다.
한편, 레플리카 지연부(22)에 의하여 피드백 클럭 FBCLK과 레퍼런스 클럭 REF는 도 5의 업데이트 강화 위상검출기(26)에 의하여 비교되고 그 결과에 대응되 는 신호를 출력한다.
도 5에서 업데이트 강화 위상 검출기(26)는 피드백된 클럭 FBCLK를 서로 다른 시간으로 지연하는 지연부(500, 502)와, 지연부(500)의 지연 클럭과 레퍼런스 클럭 REF의 위상을 비교하는 위상검출기(504), 지연부(502)의 지연 클럭과 레퍼런스 클럭 REF의 위상을 비교하는 위상검출기(506), 위상검출기(506)의 출력을 반전하는 인버터(508), 위상검출기(504)와 인버터(508)의 출력을 낸드 조합하는 낸드 게이트(510), 낸드 게이트의 출력을 DCC 인에이블 신호에 의하여 선택적으로 강화 검출 신호 UPD로 출력하는 앤드 게이트(512)를 구비한다.
여기에서, 지연부(500, 502)는 레퍼런스 클럭 REF의 라이징 에지를 기준으로 일정 범위를 벗어나서 피드백된 클럭 FBCLK의 라이징 에지가 위치하는 경우 이를 검출하기 위한 상한 지연 시간과 하한 지연 시간이 각각 적용될 수 있다.
상기 구성에 의하여 피드백된 클럭 FBCLK의 라이징 에지가 레퍼런스 클럭 REF의 라이징 에지를 기준으로 일정 기준 이내에 위치한 경우와 반대의 경우를 구분가능한 상태로 낸드 게이트(510)의 출력이 결정되고, 그에 따라 강화 검출 신호 UPD가 결정되어 출력된다.
그리고, 도 6에 루프 셀렉터(34)의 상세 회로가 예시되고 있다.
위상 검출기(32)의 검출신호 PD2가 로오패스필터(600)로 입력되고, 로오패스필터(600)는 검출신호 PD2가 위상차를 검출한 것에 해당되는 경우 멀티플렉서(602)에 선택신호 SEL를 출력하여 로오패스필터(600)의 출력 A를 선택하도록 제어한다. 멀티플렉서(602)는 반대의 경우 익스클루시브오아(618)의 출력 B를 선택하도록 세 팅된다.
멀티플렉서(602)의 출력은 래치(604)에 래치되고, 검출신호 PD1이 인버터(608)의 의하여 반전된 신호와 래치(604)의 신호가 인버터(606)에 의하여 반전된 신호가 배타적논리합(610)에 의하여 논리조합되어 루프 선택 신호 SEL_L로 출력된다.
한편, 루프 셀렉터(34)는 제 2 코스 지연부(12)와 제 2 지연부(18)에서 반복되게 동일한 방향으로 위상 조정이 이루어진 경우 그에 대한 이전 단계의 제어신호 up_downb(n-1)와 현재 제어신호 up_downb(n)을 배타적논리합(612)에 의하여 논리조합되어 D플립플롭(614)의 입력단으로 제공하고, D플립플롭(614)의 출력은 배타적논리합(618)에 인가된다. 그리고, 배타적 논리합(618)은 D플립플롭(614)의 출력과 래치(604)에서 래치된 출력을 반전하여 출력하는 D플립플롭(616)의 출력을 논리연산하여 멀티플렉서(602)의 입력 B로 제공한다.
그에 따라서 루프 셀렉터(34)는 현재 지연을 수행해야 할 루프(제 1 코스 지연부(12)와 제 1 미세지연부(14) 또는 제 2 코스 지연부(16)와 제 2 미세지연부(18))에 대하여 제어부(20)가 선택할 수 있도록 선택신호를 제공한다.
한편, DCC부(30)는 도 7과 같이 구성될 수 있으며, 도 7에는 병렬로 연결된 인버터들에 라이징 클럭 R_CLK이 인가되는 인버터 그룹(IV71), 병렬로 연결된 인버터들에 폴링 클럭 F_CLK이 인가되는 인버터 그룹(IV72), 라이징 클럭 R_CLK이 인가되는 인버터(702), 폴링 클럭 F_CLK이 인가되는 인버터(704), 인버터(702)와 인버터(704)의 출력이 공통으로 인가되는 인버터(706), 인버터 그룹(IV71)과 인버터 그 룹(IV72)의 공통 출력이 공통으로 입력되는 인버터(708)을 구비하며, 인버터(706)과 인버터(708)의 출력이 합쳐져서 출력 클럭CLK_OUT로 출력된다. 여기에서, 인버터 그룹(IV71)과 인버터 그룹(IV72)는 DCC 제어부(38)에서 제공되는 인에이블 신호 EN1, EN2, EN3에 의하여 상보적인 수로 동작되도록 구성되며, 인버터(702)와 인버터(704)도 DCC 제어부(38)에서 제공되는 인에이블 신호 EN4에 의하여 상보적으로 동작되도록 구성된다.
즉, DCC부(30)는 라이징 클럭 R_CLK과 폴링 클럭 F_CLK의 폴링 에지를 하프 블랜딩함으로써 펄스 폭을 조절하는 역할을 하며, 이는 인버터 그룹(IV71)과 인버터 그룹(IV71) 간의 하프 블랜딩과 인버터(704)와 인버터(702) 간의 하프 블랜딩에 의하여 이루어진다. 여기에서, 인버터 그룹(IV71, IV72)이 펄스 폭을 조절하며, 인버터(702, 704)가 보조적 역할을 한다.
본 발명에 의하면, 하나의 레플리카 지연부를 이용하여 외부 클럭과 데이터 또는 외부 클럭과 내부 클럭 간의 스큐를 보상하기 위한 지연 고정 루프 장치가 구현될 수 있다.
그러므로, 듀얼 레플리카 딜레이를 적용한 종래의 장치에 비하여, 불필요한 전류의 소모를 줄일 수 있고, 레플리카 딜레이가 차지하는 면적이 줄어듬에 따라 면적이 그 만큼 더 확보되는 효과가 있다.
또한, 하나의 레플리카 지연부가 적용됨으로써 순간적인 전류 소모가 억제됨으로써 지터 발생과 지터를 해결하기 위한 추가적인 락킹 타임이 불필요한 효과가 있다.

Claims (2)

  1. 레퍼런스 클럭을 지연시켜 라이징 클럭을 생성하고, 레플리카 지연된 라이징 클럭을 상기 레퍼런스 클럭에 동기시키는 제 1 지연 수단;
    상기 레퍼런스 클럭을 지연시켜 폴링 클럭을 생성하고, 상기 폴링 클럭을 상기 레퍼런스 클럭에 동기된 라이징 클럭에 동기시키는 제 2 지연 수단;
    상기 라이징 클럭을 지연시켜 상기 레플리카 지연된 라이징 클럭을 출력하기 위한 레플리카 지연부;
    상기 레퍼런스 클럭과 상기 레플리카 지연된 라이징 클럭의 위상을 비교하여 상기 라이징 클럭의 동기를 제어하고, 상기 레퍼런스 클럭에 동기된 라이징 클럭과 상기 폴링 클럭의 위상을 비교하여 상기 폴링 클럭의 동기를 조절하기 위한 동기조절수단; 및
    상기 제 1 지연 수단으로부터 출력된 상기 라이징 클럭을 상기 레플리카 지연부에 전달하여 출력펄스를 출력하고, 서로 동기된 상기 라이징 클럭과 상기 폴링 클럭의 펄스 폭을 조정하기 위한 듀티사이클보정 출력부
    를 구비하는 지연 고정 루프 장치.
  2. 레퍼런스 클럭을 라이징 클럭, 레플리카 지연된 라이징 클럭으로 변환하고, 상기 레플리카 지연된 라이징 클럭의 지연을 조정하여 상기 라이징 클럭의 라이징 에지와 상기 레퍼런스 클럭의 라이징 에지를 동기시키기 위한 라이징 클럭 동기 수단;
    상기 레퍼런스 클럭을 폴링 클럭으로 변환하고, 상기 폴링 클럭의 라이징 에지를 상기 레퍼런스 클럭에 동기된 라이징 클럭의 라이징 에지와 동기시키기 위한 폴링 클럭 동기 수단;
    상기 레퍼런스 클럭과 상기 레플리카 지연된 라이징 클럭의 위상차, 상기 레퍼런스 클럭에 동기된 상기 라이징 클럭과 상기 폴링 클럭의 위상차를 각각 비교하여, 상기 라이징 클럭 동기 수단 및 상기 폴링 클럭 동기 수단의 동기 동작을 각각 조절하기 위한 동기조절수단; 및
    상기 라이징 클럭 동기 수단 및 상기 폴링 클럭 동기 수단에 의해 각각 동기된 상기 라이징 클럭 및 상기 폴링 클럭을 이용하여 출력 클럭을 생성하고, 듀티사이클보정을 수행하기 위한 듀티사이클보정 수단
    을 구비하는 지연 고정 루프 장치.
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