KR100915808B1 - 지연고정루프 회로의 지연 회로 및 지연 방법 - Google Patents
지연고정루프 회로의 지연 회로 및 지연 방법 Download PDFInfo
- Publication number
- KR100915808B1 KR100915808B1 KR1020070109771A KR20070109771A KR100915808B1 KR 100915808 B1 KR100915808 B1 KR 100915808B1 KR 1020070109771 A KR1020070109771 A KR 1020070109771A KR 20070109771 A KR20070109771 A KR 20070109771A KR 100915808 B1 KR100915808 B1 KR 100915808B1
- Authority
- KR
- South Korea
- Prior art keywords
- delay
- signal
- control signal
- external control
- cell
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 22
- 238000003491 array Methods 0.000 claims abstract description 10
- 230000003111 delayed effect Effects 0.000 claims description 14
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 230000001934 delay Effects 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 230000011664 signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 239000000872 buffer Substances 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010076 replication Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
Abstract
본 발명은 외부의 제어신호를 이용하여 지연량을 조절할 수 있는 장치에 관한 것으로서, 본 발명에 따른 지연고정루프 회로의 지연 회로는 입력 클럭을 지연하는 다수의 지연 셀 어레이로 이루어진 지연 셀 어레이 체인을 구비하고, 각각의 상기 지연 셀 어레이는 상기 입력 클럭을 지연하여 제 1 지연 신호를 출력하는 제 1 단위 지연 셀; 상기 제 1 지연 신호를 선택적으로 지연하여 제 2 지연 신호를 출력하는 제 2 단위 지연 셀; 및 외부 제어신호에 의해 상기 제 1 단위 셀과 상기 제 2 단위 셀의 출력 중 어느 하나를 선택하여 출력하는 스위칭부;를 포함함을 특징으로 한다.
지연고정루프, 지연회로, 단위 지연 셀
Description
본 발명은 지연고정루프(Delay Locked Loop) 장치에 관한 것으로서, 특히 외부의 제어신호를 이용하여 지연량을 조절할 수 있는 장치에 관한 것이다.
지연고정루프(delay locked loop)란 반도체 메모리 장치에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되도록 내부 클럭을 지연시키는 회로이다. 즉, 외부에서 들어오는 클럭이 내부에서 사용될 때 외부 클럭과 내부 클럭 또는 외부 클럭과 데이터 간에 스큐(skew)가 발생하는데, 이러한 스큐를 줄이기 위해 지연고정루프가 사용된다.
DDR SDRAM(Double Date Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러와 같은 외부 장치로부터 입력되는 외부 클럭 신호에 동기되어 고정된 내부 클럭 신호를 이용하여 외부의 장치들과 데이터의 전송을 수행한다. 이는 메모리와 메모리 컨트롤러 간의 안정적인 데이터 전송을 위해서는 기준 클럭 신호와 데이터 간의 시간적 동기가 매우 중요하기 때문이다. 즉, 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 각 구성요소들에서의 클럭으로부터 데 이터가 버스에 실리는 시간을 역보상하여 데이터를 클럭의 에지(edge), 혹은 중심(center)에 정확하게 위치시켜야만 하기 때문이다. 이러한 역할을 수행하는 클럭 동기회로로는 위상 고정 루프(Phase Locked Loop, PLL)와 지연고정루프(DLL) 회로가 있으며, 외부 클럭 신호의 주파수와 내부 클럭 신호의 주파수가 서로 다른 경우에는 주파수 채배 기능을 사용하여 함으로 위상 고정 루프를 주로 사용하고, 외부 클럭 신호와 내부 클럭 신호의 주파수가 동일한 경우에는 대부분 지연고정루프를 사용한다. 지연고정루프 회로(DLL)는 위상 고정 루프 회로에 비해 잡음이 적고 작은 면적으로 구현할 수 있는 장점이 있어 반도체 메모리 장치에서는 동기 회로로서 일반적으로 사용된다.
도 1은 이러한 종래의 지연고정루프 회로의 블록도이다.
상기 지연고정루프 회로는 클럭 버퍼(10), 지연 라인(20), 위상 혼합부(30), 지연 복제 모델부(40), 위상 검출부(50), 지연라인 제어부(60), 및 출력 드라이버(70)를 포함한다.
상기 클럭 버퍼(10)는 외부 클럭 ECLK와 반전 외부 클럭 ECLKB를 버퍼링하여 내부 클럭 ICLK를 출력한다. 상기 내부 클럭은 외부 클럭 ECLK에 동기된 라이징 내부 클럭 ICLKR과 반전 외부 클럭 CLKB에 동기된 폴링 내부 클럭 ICLKF를 모두 포함한다.
상기 지연라인(20)은 상기 지연라인 제어부의 제어신호 CTR에 의해 상기 내부클럭 ICLK를 소정 시간 지연하여 출력한다. 이때 지연 신호는 짝수(Even) 경로와 홀수(Odd) 경로의 두 경로로 나누어 출력되고, 위상 혼합부(30)에서 혼합되어 상기 제어신호 CTR에 따라 파인 딜레이(fine delay)를 수행한다.
상기 지연 복제 모델부(40)는 상기 위상 혼합부의 출력 신호를 피드백 받아 칩 외부의 클럭이 들어와 나갈 때까지의 지연 요소들을 모델링함으로써 외부 클럭과 실제 내부 클럭 간의 시간 차이를 보상하는 피드백 신호를 출력한다.
상기 위상 검출부(50)는 지연 복제 모델부(40)로부터 피드백 신호와 입력 버퍼부(10)에서 출력되는 내부 클럭을 비교하여 위상 차이를 검출하여 검출 신호로 출력한다.
상기 지연라인 제어부(60)는 상기 검출 신호에 따라 지연 정도를 결정하고 상기 지연라인(20)을 제어한다. 즉, 검출 신호의 값에 따라 패스트 모스(fast mode), 코오스 모드(course mode), 파인 모드(fine mode)를 결정하고 그 모드에 따라 지연라인을 제어한다.
상기 출력 드라이버(70)는 위상 혼합부에서 출력 신호를 입력받아 이를 버퍼링하여 라이징 지연고정루프 클럭 RCKDLL과 폴링 지연고정루프 클럭 FCKDLL을 최종적으로 출력한다.
도 2 및 도 3은 상기 지연라인(20)의 내부 블럭도이다.
상기 지연라인(20)은 심리스 바운더리 스위칭(seamless boundary switching) 기법이 적용되고, 간략히 살펴보면, 도시된 것과 같이 클럭 신호 ICLK와 지연라인 제어신호 CTR을 수신하여 제어신호, 즉 패스트, 코오스, 파인 등의 제어 신호에 따라 지연 셀 어레이의 지연을 제어하는 제어부(22)와 상기 제어부에 의해 클럭 신호를 지연하는 다수의 지연 셀 어레이(23, 24, 25, 26)를 포함한다. 상기 클럭 신호 ICLK는 제어신호에 따라 짝(EVEN) 경로의 지연 셀 어레이 중 하나로 들어가게 된다. 그리고 홀(ODD) 경로는 선택된 짝(EVEN) 경로와 같거나 하나 작은 지연 셀 어레이로 클럭이 들어가게 된다. 상기 홀(ODD) 경로는 짝 경로보다 단위 지연 셀을 하나 더 포함하고 있기 때문에 짝수 경로의 지연 신호 FCLK와 홀수 경로의 지연 신호 SCLK는 약간의 시간 차이를 두고 출력된다.
그리고 도시된 것과 같이 상기 지연 셀 어레이에는 단위 지연 셀(27, 28)이 형성되어 있다. 클럭 신호 CLKIN은 상기 단위 지연 셀(27, 28)을 거치면서 지연되고 출력되는 것이다.
따라서 상기 위상 혼합부(30)는 두 지연 신호 FCLK, SCLK를 이용하여 파인 튜닝을 하게 되고, 이때의 클럭을 조절하는 정확도는 상기 지연 셀 어레이에서 지연되는 지연량에 따라 달라진다.
따라서 상기 지연량이 적어지면 더 정확하게 지연량을 조절할 수 있다. 그러나 종래에는 단위 지연 값이 고정되어 있어서 클럭 주기가 작을 경우(즉, 고주파일 경우)에 민감하게 적용할 수 없는 문제점이 있었다.
본 발명은 고주파에서 동작하는 메모리 장치에서 테스트 모드 신호를 이용하여 단위 지연량을 조절하는 것을 목적으로 한다.
또한, 본 발명은 단위 지연량에 의해 지연되는 지연량을 조절함으로써 지연량을 더욱 정밀하게 조절할 수 있는 지연고정루프 회로의 지연 장치 및 지연 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 지연고정루프회로의 지연 회로는 입력 클럭을 지연하는 다수의 지연 셀 어레이로 이루어진 지연 셀 어레이 체인을 구비하고, 각각의 상기 지연 셀 어레이는 상기 입력 클럭을 지연하여 제 1 지연 신호를 출력하는 제 1 단위 지연 셀; 상기 제 1 지연 신호를 선택적으로 지연하여 제 2 지연 신호를 출력하는 제 2 단위 지연 셀; 및 상기 입력 클럭이 고주파인지의 여부에 따라 인에이블되는 외부 제어신호에 의해 상기 제 1 단위 셀과 상기 제 2 단위 셀의 출력 중 어느 하나를 선택하여 출력하는 스위칭부;를 포함함을 특징으로 한다.
상기 스위칭부는 상기 외부 제어 신호가 인에이블될 때 상기 제 1 지연 신호를 출력하고, 상기 외부 제어 신호가 디스에이블될 때 상기 제 2 지연 신호를 출력하다.
상기 외부 제어신호는 입력 클럭이 고주파이거나 반도체 장치가 테스트 모드인 경우에 인에이블 되는 것이 바람직하다.
상기 제 2 단위 지연 셀은 상기 외부 제어신호가 디스에이블될 때 상기 제 1 지연 신호를 지연한다.
상기 스위칭부는 상기 외부 제어 신호가 인에이블될 때 턴 온 되어 상기 제 1 지연 신호를 출력하는 제 1 전달 게이트와 상기 외부 제어신호가 디스에이블 될 때 턴 온 되어 상기 제 2 지연 신호를 출력하는 제 2 전달 게이트를 포함한다.
상기 입력 클럭이 고주파인지 여부를 나타내는 클럭 주기 신호와 테스트 모드 신호를 조합하여 상기 외부 제어 신호를 생성하는 외부 제어신호 생성부를 더 포함할 수 있다.
상기 외부 제어신호 생성부는 상기 클럭 주기 신호가 인에이블 되거나 상기 테스트 모드 신호가 인에이블될 때 상기 외부 제어신호를 인에이블 시키는 것이 바람직하다.
또한, 본 발명에 따른 지연회로는 외부 클럭에 동기된 내부 클럭이 지연되어 외부로 나갈 때까지 지연 요소들을 모델링한 피드백 클럭의 위상 차이에 따라 상기 내부 클럭을 지연하여 출력하는 제 1 지연 셀; 상기 제 1 지연 셀의 출력 신호를 선택적으로 지연하여 출력하는 제 2 지연 셀; 및 상기 외부 클럭이 고주파인지의 여부에 따라 인에이블되는 외부 제어 신호에 의해 상기 제 1 지연 셀의 출력 신호 또는 제 2 지연 셀의 출력 신호를 선택적으로 선택하여 출력함으로써 지연량을 제어하는 지연 제어부;를 포함하는 것을 특징으로 한다.
상기 지연 제어부는 상기 외부 제어 신호가 인에이블 될 때 상기 제 1 지연 셀의 출력 신호를 출력하고, 상기 외부 제어 신호가 디스에이블 될 때 상기 제 2 지연 셀의 출력 신호를 출력한다.
상기 제 2 지연 셀의 상기 외부 제어신호가 디스에이블될 때 상기 제 1 지연 셀의 출력 신호를 지연하는 것이 바람직하다.
상기 지연 제어부는 상기 외부 제어신호가 인에이블될 때 턴 온 되어 상기 제 1 지연 셀의 출력 신호를 출력하는 전달 게이트와 상기 외부 제어신호가 디스에이블 될 때 턴 온되어 상기 제 2 지연 셀의 출력 신호를 출력하는 제 2 전달 게이트를 포함한다.
상기 외부 클럭이 고주파인지 여부를 나타내는 클럭 주기 신호와 테스트 모드 신호를 조합하여 상기 외부 제어신호를 생성하는 외부 제어신호 생성부를 더 포함할 수 있다.
상기 외부 제어신호 생성부는 상기 클럭 주기 신호 또는 테스트 모드 신호가 인에이블 될 때 상기 외부 제어신호를 인에이블 시킨다.
또한, 본 발명에 따른 지연고정루프 회로의 지연 방법은 입력 클럭을 지연하여 제 1 제어 신호를 출력하고, 상기 제 1 지연 신호를 선택적으로 지연하여 제 2 지연 신호를 출력하고, 상기 입력 클럭이 고주파인지의 여부에 따라 인에이블되는 외부 제어신호의 제어에 의해 상기 제 1 지연 신호 및 제 2 지연신호 중 어느 하나를 선택하여 출력함으로써 지연량을 조절하는 단계를 포함한다.
상기 지연량을 조절하는 단계는 상기 외부 제어신호가 인에이블 되는 경우에는 상기 제 1 지연 신호를 출력하고, 상기 외부 제어신호가 디스에이블 되는 경우에는 상기 제 2 지연 신호를 출력하는 것이 바람직하다.
상기 제 2 지연 신호를 출력하는 단계는 상기 외부 제어신호가 디스에이블 되는 경우에 상기 제 1 지연 신호를 지연하는 것이 바람직하다.
상기 지연 방법은 상기 입력 클럭이 고주파인지 여부를 나타내는 클럭 주기신호와 테스트 모드신호를 조합하여 상기 외부 제어신호를 생성하는 단계를 더 포함할 수 있다.
상기 외부 제어신호를 생성하는 단계는 상기 클럭 주기신호 또는 상기 테스트 모드 신호가 인에이블 되는 경우 인에이블된 외부 제어신호를 생성한다.
본 발명에 의하면, 지연고정루프 회로에서 지연 셀 어레이의 지연량을 조절하여 지연고정루프의 라킹(locking)의 정확도를 높일 수 있다.
또한, 본 발명에 의하면, 테스트 모드 신호나 클럭 주기 신호를 감지하여 그 값에 따라 지연량을 조절할 수 있다.
본 발명은 지연고정루프 회로의 지연라인의 지연 셀 에레이에 지연량을 조절할 수 있는 스위치를 추가하여 지연량을 조절하는 장치 및 방법에 관한 것이다.
이하에서는 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 살펴보기로 한다.
도 4는 본 발명의 일 실시예를 나타낸 지연 셀 어레이의 내부 블럭도이다. 지연고정루프 회로의 나머지 부분은 앞서 살펴본 도 1 및 도 2와 동일하므로 이를 참조하기로 하고 이하에서는 설명을 생략한다. 즉, 상기 지연 셀 어레이는 반도체 장치의 지연고정회로의 지연라인의 일 구성요소로서, 다수의 지연 셀 어레이 중 하 나를 도시한 것이다.
상기 지연 셀 어레이는 도시된 것과 같이, 입력 클럭 신호 CLKIN을 소정 시간 지연하여 지연신호 CLKOUT으로 출력한다.
상기 지연 셀 어레이는 상기 입력 클럭 신호 CLKIN을 단위 시간(예를 들면 1클럭) 지연하여 제 1 지연 신호 D1를 출력하는 제 1 단위 지연 셀(100), 상기 제 1 지연 신호 D1을 단위 지연 시간만큼 지연하여 제 2 지연 신호 D2를 출력하는 제 2 단위 지연 셀(200), 및 상기 제 1 지연 신호 D1와 상기 제 2 지연 신호 D2 중 어느 하나를 선택하여 지연 셀 어레이의 최종 출력 신호 CLKOUT으로 출력하는 스위칭부(300)를 포함한다.
상기 스위칭부(300)는 상기 제 1 지연 신호 D1과 상기 제 2 지연 신호 D2 중 어느 하나만을 출력함으로써 지연 량을 조절하는데, 이는 외부에서 인가되는 제어신호 HALF_EN에 의해 조절된다. 즉, 상기 제어신호 HALF_EN가 인에이블되면 제 1 지연 신호D1을 출력하고, 상기 제어신호 HALF_EN이 디스에이블되면 제 2 지연 신호 제 1 지연 신호D1과 제 2 지연 신호D2를 출력한다.
도 5는 본 발명의 일 실시예에 따른 지연 셀 어레이의 상세 회로도이다.
본 도면에서는, 상기 도 4에서 살펴본, 제 1 단위 지연 셀(100), 제 2 단위 지연 셀(200), 및 스위칭부(300)부 이외에 제어신호 생성부(400)를 도시하였다.
상기 제어신호 생성부(400)는 지연 셀 어레이의 외부에서 인가되는 제어신호 HALF_EN를 생성하기 위한 구성으로서, 클럭 주기를 감지하여 고주파인지 여부를 나타내는 클럭 주기 신호 TCK와 테스트 모드 신호 TM를 조합하여 상기 제어신호를 생성하여 출력한다. 상기 제어신호 생성부(400)는 상기 지연 셀 어레이의 외부에 형성되는 것이 바람직하지만, 설명의 편의상 도 5에 함께 도시하였다. 상기 제어신호 생성부(400)는 상기 클럭 주기 신호 TCK와 테스트 모드 신호 TM신호를 입력으로 하는 오아(OR) 게이트로 구성되며 상기 입력 신호들 TCK, TM 중 어느 하나만 인에이블되면 상기 제어신호를 인에이블 시킨다.
상기 제 1 단위 지연 셀(100)과 상기 제 2 단위 지연 셀(200)은 2 개의 낸드 게이트의 조합으로 이루어질 수 있다.
상기 단위 지연 셀들(100, 200)의 내부 구성은 동일하다. 다만, 상기 제 2 단위 지연 셀(200)은 상기 제어신호에 따라 오프 되거나 온 되어야 하므로 반전 제어신호 HALF_ENB를 낸드 게이트의 입력으로 한다는 점이 제 1 단위 지연 셀(200)과 상이하다.
상기 스위칭부(300)는 상기 제어신호 HALF_EN의 위상을 반전하는 인버터 IV1, 상기 제어신호 HALF_EN와 상기 인버터 IV1에 반전된 제어신호 HALF_ENB의 제어에 의해 온/오프가 제어되는 전달 게이트 TG1과 TG2를 포함한다. 상기 인버터 IV1의 출력쪽에 전달 게이트 TG1의 PMOS 트랜지스터와 전달 게이트 TG2의 NMOS 트랜지스터가 연결되도록 하여, 두 개의 전달 게이트가 상보적으로 동작하도록 한다. 즉, 전달 게이트 TG1이 온 되는 경우에는 전달 게이트 TG2가 오프 되도록하고, 반대로 전달 게이트 TG1이 오프되는 경우에는 전달 게이트 TG2가 온 되도록 한다.
상기 제어신호 HALF_EN이 인에이블 되는 경우에는 상기 전달 게이트 TG1이 턴 온 되고, 반대로 제어신호 HALF_EN이 디스에이블되면 상기 전달 게이트 TG2가 턴 온 된다.
따라서 상기 제어신호 HALF_EN가 인에이블 되는 경우에는 제 1 지연 신호 D1를 출력 신호 CLKOUT으로 출력하고, 상기 제어신호 HALF_EN이 디스에이블되는 경우에는 제 2 지연 신호 D2를 출력 신호 CLKOUT으로 출력한다.
이때 상기 제어신호 HALF_EN가 인에이블되는 경우에는 반전 제어신호 HALF_ENB가 상기 제 2 단위 지연 셀(200)의 낸드 게이트 ND3으로 입력되어 제 2 단위 지연 셀이 오프되도록 하여 불필요한 전류 소모를 줄이도록 한다.
도 6은 상기 도 5의 타이밍도이다.
상기 도면을 참조하면, 상기 제어신호 HALF_EN 신호가 하이 레벨로 인에이블 되면 입력 클럭 CLKIN이 소정 시간 지연되어 출력 신호 CLKOUT으로 출력되고, 상기 제어신호 HALF_EN 신호가 로우 레벨로 디스에이블 되면 입력 클럭 CLKIN이 하이 레벨일 때보다 2배 지연되어 출력 신호 CLKOUT로 출력되는 것을 확인할 수 있다.
이상에서 살펴본 것과 같이, 본 발명에 의하면 유닛 셀 어레의 지연량을 조절할 수 있다.
도 1은 종래 기술에 따른 지연고정루프 회로의 전체 블럭도
도 2는 도 1의 지연 라인의 내부 블럭도
도 3은 도 2의 지연 셀 어레이의 내부 블럭도
도 4는 본 발명에 따른 지연 셀 어레이의 내부 블럭도
도 5는 본 발명에 따른 지연 셀 어레이의 상세 회로도
도 6은 도 5의 타이밍도
Claims (18)
- 입력 클럭을 지연하는 다수의 지연 셀 어레이로 이루어진 지연 셀 어레이 체인을 구비하고,각각의 상기 지연 셀 어레이는 상기 입력 클럭을 지연하여 제 1 지연 신호를 출력하는 제 1 단위 지연 셀;상기 제 1 지연 신호를 선택적으로 지연하여 제 2 지연 신호를 출력하는 제 2 단위 지연 셀; 및상기 입력 클럭이 고주파인지의 여부에 따라 인에이블되는 외부 제어신호에 의해 상기 제 1 단위 셀과 상기 제 2 단위 셀의 출력 중 어느 하나를 선택하여 출력하는 스위칭부;를 포함함을 특징으로 하는 지연고정루프 회로의 지연 회로.
- 제 1항에 있어서,상기 스위칭부는 상기 외부 제어 신호가 인에이블될 때 상기 제 1 지연 신호를 출력하고, 상기 외부 제어 신호가 디스에이블될 때 상기 제 2 지연 신호를 출력하는 지연고정루프 회로의 지연 회로.
- 입력 클럭을 지연하는 다수의 지연 셀 어레이로 이루어진 지연 셀 어레이 체인을 구비하고,각각의 상기 지연 셀 어레이는 상기 입력 클럭을 지연하여 제 1 지연 신호를 출력하는 제 1 단위 지연 셀;상기 제 1 지연 신호를 선택적으로 지연하여 제 2 지연 신호를 출력하는 제 2 단위 지연 셀; 및반도체 장치가 테스트 모드인 경우에 인에이블되는 외부 제어신호에 의해 상기 제 1 단위 셀과 상기 제 2 단위 셀의 출력 중 어느 하나를 선택하여 출력하는 스위칭부;를 포함함을 특징으로 하는 지연고정루프 회로의 지연 회로.
- 제 2항에 있어서,상기 제 2 단위 지연 셀은 상기 외부 제어신호가 디스에이블될 때 상기 제 1 지연 신호를 지연하는 지연고정루프 회로의 지연 회로.
- 제 1항에 있어서,상기 스위칭부는 상기 외부 제어 신호가 인에이블될 때 턴 온 되어 상기 제 1 지연 신호를 출력하는 제 1 전달 게이트와 상기 외부 제어신호가 디스에이블 될 때 턴 온 되어 상기 제 2 지연 신호를 출력하는 제 2 전달 게이트를 포함하는 지연고정루프 회로의 지연 회로.
- 제 1항에 있어서,상기 입력 클럭이 고주파인지 여부를 나타내는 클럭 주기 신호와 테스트 모드 신호를 조합하여 상기 외부 제어 신호를 생성하는 외부 제어신호 생성부를 더 포함하는 지연고정루프 회로의 지연회로.
- 제 6항에 있어서,상기 외부 제어신호 생성부는 상기 클럭 주기 신호가 인에이블 되거나 상기 테스트 모드 신호가 인에이블될 때 상기 외부 제어신호를 인에이블 시키는 지연고정루프 회로의 지연 회로.
- 외부 클럭에 동기된 내부 클럭이 지연되어 외부로 나갈 때까지 지연 요소들을 모델링한 피드백 클럭의 위상 차이에 따라 상기 내부 클럭을 지연하여 출력하는 제 1 지연 셀;상기 제 1 지연 셀의 출력 신호를 선택적으로 지연하여 출력하는 제 2 지연 셀; 및상기 외부 클럭이 고주파인지의 여부에 따라 인에이블되는 외부 제어 신호에 의해 상기 제 1 지연 셀의 출력 신호 또는 제 2 지연 셀의 출력 신호를 선택적으로 선택하여 출력함으로써 지연량을 제어하는 지연 제어부;를 포함하는 것을 특징으로 하는 지연 회로.
- 제 8항에 있어서,상기 지연 제어부는 상기 외부 제어 신호가 인에이블 될 때 상기 제 1 지연 셀의 출력 신호를 출력하고, 상기 외부 제어 신호가 디스에이블 될 때 상기 제 2 지연 셀의 출력 신호를 출력하는 지연 회로.
- 제 9항에 있어서,상기 제 2 지연 셀의 상기 외부 제어신호가 디스에이블될 때 상기 제 1 지연 셀의 출력 신호를 지연하는 지연 회로.
- 제 8항에 있어서,상기 지연 제어부는 상기 외부 제어신호가 인에이블될 때 턴 온 되어 상기 제 1 지연 셀의 출력 신호를 출력하는 전달 게이트와 상기 외부 제어신호가 디스에이블 될 때 턴 온되어 상기 제 2 지연 셀의 출력 신호를 출력하는 제 2 전달 게이트를 포함하는 지연 회로.
- 제 8항에 있어서,상기 외부 클럭이 고주파인지 여부를 나타내는 클럭 주기 신호와 테스트 모드 신호를 조합하여 상기 외부 제어신호를 생성하는 외부 제어신호 생성부를 더 포함하는 지연 회로.
- 제 12항에 있어서,상기 외부 제어신호 생성부는 상기 클럭 주기 신호 또는 상기 테스트 모드 신호가 인에이블 될 때 상기 외부 제어신호를 인에이블 시키는 지연 회로.
- 입력 클럭을 지연하여 제 1 제어 신호를 출력하고,상기 제 1 지연 신호를 선택적으로 지연하여 제 2 지연 신호를 출력하고,상기 입력 클럭이 고주파인지의 여부에 따라 인에이블되는 외부 제어신호의 제어에 의해 상기 제 1 지연 신호 및 제 2 지연신호 중 어느 하나를 선택하여 출력함으로써 지연량을 조절하는 단계를 포함하는 지연고정루프 회로의 지연 방법.
- 제 14항에 있어서,상기 지연량을 조절하는 단계는 상기 외부 제어신호가 인에이블 되는 경우에는 상기 제 1 지연 신호를 출력하고, 상기 외부 제어신호가 디스에이블 되는 경우에는 상기 제 2 지연 신호를 출력하는 지연고정루프 회로의 지연 방법.
- 제 15항에 있어서,상기 제 2 지연 신호를 출력하는 단계는 상기 외부 제어신호가 디스에이블 되는 경우에 상기 제 1 지연 신호를 지연하는 지연고정루프 회로의 지연 방법.
- 제 14항에 있어서,상기 입력 클럭이 고주파인지 여부를 나타내는 클럭 주기신호와 테스트 모드신호를 조합하여 상기 외부 제어신호를 생성하는 단계를 더 포함하는 지연고정루프 회로의 지연 방법.
- 제 17항에 있어서,상기 외부 제어신호를 생성하는 단계는 상기 클럭 주기신호 또는 상기 테스트 모드 신호가 인에이블 되는 경우 인에이블된 외부 제어신호를 생성하는 지연고정루프 회로의 지연 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070109771A KR100915808B1 (ko) | 2007-10-30 | 2007-10-30 | 지연고정루프 회로의 지연 회로 및 지연 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070109771A KR100915808B1 (ko) | 2007-10-30 | 2007-10-30 | 지연고정루프 회로의 지연 회로 및 지연 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090043943A KR20090043943A (ko) | 2009-05-07 |
| KR100915808B1 true KR100915808B1 (ko) | 2009-09-07 |
Family
ID=40854581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070109771A KR100915808B1 (ko) | 2007-10-30 | 2007-10-30 | 지연고정루프 회로의 지연 회로 및 지연 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100915808B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160108943A (ko) * | 2015-03-09 | 2016-09-21 | 울산과학기술원 | 지연 고정 루프를 이용한 오프셋 보정 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338981A (ja) | 2000-05-26 | 2001-12-07 | Fujitsu Ltd | 可変遅延回路および可変遅延回路を有する半導体集積回路 |
| KR20010106631A (ko) * | 2000-05-22 | 2001-12-07 | 윤종용 | 동기 지연 루프 회로 |
| KR20030037591A (ko) * | 2001-11-06 | 2003-05-14 | 삼성전자주식회사 | 넓은 동기 범위를 가지는 적응형 지연동기루프 |
| KR20070067399A (ko) * | 2005-12-23 | 2007-06-28 | 삼성전자주식회사 | 지연 동기 루프 |
-
2007
- 2007-10-30 KR KR1020070109771A patent/KR100915808B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010106631A (ko) * | 2000-05-22 | 2001-12-07 | 윤종용 | 동기 지연 루프 회로 |
| JP2001338981A (ja) | 2000-05-26 | 2001-12-07 | Fujitsu Ltd | 可変遅延回路および可変遅延回路を有する半導体集積回路 |
| KR20030037591A (ko) * | 2001-11-06 | 2003-05-14 | 삼성전자주식회사 | 넓은 동기 범위를 가지는 적응형 지연동기루프 |
| KR20070067399A (ko) * | 2005-12-23 | 2007-06-28 | 삼성전자주식회사 | 지연 동기 루프 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160108943A (ko) * | 2015-03-09 | 2016-09-21 | 울산과학기술원 | 지연 고정 루프를 이용한 오프셋 보정 장치 |
| KR101691976B1 (ko) | 2015-03-09 | 2017-01-02 | 울산과학기술원 | 지연 고정 루프를 이용한 오프셋 보정 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090043943A (ko) | 2009-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100554981B1 (ko) | 지연 고정 루프 | |
| KR100477808B1 (ko) | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 | |
| KR100954117B1 (ko) | 지연 고정 루프 장치 | |
| KR100811263B1 (ko) | 듀티사이클 보정회로 및 이를 이용한 지연고정루프 회로 | |
| JP4754191B2 (ja) | Ｄｌｌを含むメモリ装置 | |
| KR100605604B1 (ko) | 지연 고정 루프 및 그 제어 방법 | |
| US7358784B2 (en) | Delay locked loop | |
| KR100477809B1 (ko) | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 | |
| KR100732760B1 (ko) | 지연고정루프회로 | |
| US8698533B2 (en) | Phase mixer with adjustable load-to-drive ratio | |
| US6815985B2 (en) | Clock divider and method for dividing a clock signal in a DLL circuit | |
| US8049544B2 (en) | Delay locked loop circuit | |
| US7605624B2 (en) | Delay locked loop (DLL) circuit for generating clock signal for memory device | |
| KR100838376B1 (ko) | 전원전압 변동에 대비한 디엘엘장치. | |
| US20040212413A1 (en) | DLL Circuit | |
| KR101138833B1 (ko) | 반도체 장치 및 그의 구동 방법 | |
| KR100735548B1 (ko) | 지연동기회로 및 방법 | |
| US8638137B2 (en) | Delay locked loop | |
| KR100541684B1 (ko) | 지연 동기 루프 장치 | |
| KR100915808B1 (ko) | 지연고정루프 회로의 지연 회로 및 지연 방법 | |
| US8379784B2 (en) | Semiconductor memory device | |
| KR20080002590A (ko) | 지연고정 루프회로 | |
| KR100974212B1 (ko) | 주파수에 따라 지연 경로를 달리하는 지연 라인 및 이를이용한 지연고정루프 회로 | |
| KR20090041006A (ko) | 지연고정루프 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |