JP2001338981A - 可変遅延回路および可変遅延回路を有する半導体集積回路 - Google Patents
可変遅延回路および可変遅延回路を有する半導体集積回路Info
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Abstract
(57)【要約】
【課題】 本発明は、遅延時間を所定の値に設定可能な
可変遅延回路の消費電力を低減することを目的とする。 【解決手段】 可変遅延回路は、遅延回路とセレクタと
を備えている。遅延回路は、複数の遅延段が縦続接続さ
れて形成されている。遅延回路は、入力信号を初段で受
け、各遅延段から入力信号を遅延させた遅延信号をそれ
ぞれ出力する。セレクタは、遅延信号と、これ等遅延信
号にそれぞれ対応する選択信号とを受けている。セレク
タは、活性化された選択信号に対応する遅延信号を選択
し、選択した信号を遅延出力信号として出力する。セレ
クタにより選択された遅延信号を出力する遅延段より後
段側の遅延段は、非活性化される。不要な遅延段が動作
しないため、無駄な電力の消費が防止される。
可変遅延回路の消費電力を低減することを目的とする。 【解決手段】 可変遅延回路は、遅延回路とセレクタと
を備えている。遅延回路は、複数の遅延段が縦続接続さ
れて形成されている。遅延回路は、入力信号を初段で受
け、各遅延段から入力信号を遅延させた遅延信号をそれ
ぞれ出力する。セレクタは、遅延信号と、これ等遅延信
号にそれぞれ対応する選択信号とを受けている。セレク
タは、活性化された選択信号に対応する遅延信号を選択
し、選択した信号を遅延出力信号として出力する。セレ
クタにより選択された遅延信号を出力する遅延段より後
段側の遅延段は、非活性化される。不要な遅延段が動作
しないため、無駄な電力の消費が防止される。
Description
【０００１】
【発明の属する技術分野】本発明は、遅延時間を所定の
値に設定可能な可変遅延回路に関する。特に、本発明
は、可変遅延回路の消費電力を低減するための技術に関
する。
値に設定可能な可変遅延回路に関する。特に、本発明
は、可変遅延回路の消費電力を低減するための技術に関
する。
【０００２】
【従来の技術】図７は、従来の可変遅延回路を示してい
る。可変遅延回路は、遅延段２ａが縦続接続された遅延
回路２と、セレクタ４とを有している。遅延回路２は、
初段の遅延段２ａで入力信号INを受け、各遅延段２ａか
らそれぞれ遅延信号DT1、DT2、...、DTn-1、DTnを出力
している。以降、遅延信号DT0〜DTnをまとめて遅延信号
DTとも称する。セレクタ４は、遅延信号DT0、DT
1、...、DTn-1、DTnと、これ等遅延信号DTにそれぞれ対
応する選択信号SS0、SS1、...、SSn-1、SSnとを受けて
いる。以降、選択信号SS0〜SSnをまとめて選択信号SSと
も称する。選択信号SSは、図示しない制御回路から出力
され、そのいずれかが活性化される。セレクタ４は、活
性化された選択信号SSに対応する遅延信号DTを選択し、
選択した遅延信号DTを遅延出力信号OUTとして出力す
る。この結果、可変遅延回路は、入力信号INを選択信号
SSに応じて所定の時間遅らせる回路として動作する。
る。可変遅延回路は、遅延段２ａが縦続接続された遅延
回路２と、セレクタ４とを有している。遅延回路２は、
初段の遅延段２ａで入力信号INを受け、各遅延段２ａか
らそれぞれ遅延信号DT1、DT2、...、DTn-1、DTnを出力
している。以降、遅延信号DT0〜DTnをまとめて遅延信号
DTとも称する。セレクタ４は、遅延信号DT0、DT
1、...、DTn-1、DTnと、これ等遅延信号DTにそれぞれ対
応する選択信号SS0、SS1、...、SSn-1、SSnとを受けて
いる。以降、選択信号SS0〜SSnをまとめて選択信号SSと
も称する。選択信号SSは、図示しない制御回路から出力
され、そのいずれかが活性化される。セレクタ４は、活
性化された選択信号SSに対応する遅延信号DTを選択し、
選択した遅延信号DTを遅延出力信号OUTとして出力す
る。この結果、可変遅延回路は、入力信号INを選択信号
SSに応じて所定の時間遅らせる回路として動作する。
【０００３】
【発明が解決しようとする課題】ところで、上述した可
変遅延回路は、入力信号INの変化を受けたとき、全ての
遅延段２ａを順次動作させて入力信号INの変化を伝達す
る。例えば、セレクタ４が選択信号SS1の活性化を受
け、遅延信号DT1が選択される場合、選択信号DT1を出力
する遅延段２ａより後段側の遅延段２ａは、順次に遅延
信号DT2、DT3、...、DTnを出力する。このように、従来
の可変遅延回路では、不要な遅延段２ａが動作するた
め、無駄な電力が消費されるという問題があった。特
に、遅延時間の変化量を大きくする場合、あるいは遅延
時間を細かく設定する場合には、遅延段２ａの数を多く
する必要があり、このような場合、可変遅延回路の消費
電力は大きくなる。
変遅延回路は、入力信号INの変化を受けたとき、全ての
遅延段２ａを順次動作させて入力信号INの変化を伝達す
る。例えば、セレクタ４が選択信号SS1の活性化を受
け、遅延信号DT1が選択される場合、選択信号DT1を出力
する遅延段２ａより後段側の遅延段２ａは、順次に遅延
信号DT2、DT3、...、DTnを出力する。このように、従来
の可変遅延回路では、不要な遅延段２ａが動作するた
め、無駄な電力が消費されるという問題があった。特
に、遅延時間の変化量を大きくする場合、あるいは遅延
時間を細かく設定する場合には、遅延段２ａの数を多く
する必要があり、このような場合、可変遅延回路の消費
電力は大きくなる。
【０００４】本発明の目的は、所定の遅延時間を設定可
能な可変遅延回路の消費電力を低減することにある。
能な可変遅延回路の消費電力を低減することにある。
【０００５】
【課題を解決するための手段】請求項１の可変遅延回路
および請求項３の可変遅延回路を有する半導体集積回路
は、遅延回路とセレクタとを備えている。遅延回路は、
複数の遅延段が縦続接続されて形成されている。遅延回
路は、入力信号を初段で受け、各遅延段から入力信号を
遅延させた遅延信号をそれぞれ出力する。セレクタは、
遅延信号と、これ等遅延信号にそれぞれ対応する選択信
号とを受けている。セレクタは、活性化された選択信号
に対応する遅延信号を選択し、選択した信号を遅延出力
信号として出力する。セレクタにより選択された遅延信
号を出力する遅延段より後段側の遅延段は、非活性化さ
れる。不要な遅延段が動作しないため、無駄な電力の消
費が防止される。
および請求項３の可変遅延回路を有する半導体集積回路
は、遅延回路とセレクタとを備えている。遅延回路は、
複数の遅延段が縦続接続されて形成されている。遅延回
路は、入力信号を初段で受け、各遅延段から入力信号を
遅延させた遅延信号をそれぞれ出力する。セレクタは、
遅延信号と、これ等遅延信号にそれぞれ対応する選択信
号とを受けている。セレクタは、活性化された選択信号
に対応する遅延信号を選択し、選択した信号を遅延出力
信号として出力する。セレクタにより選択された遅延信
号を出力する遅延段より後段側の遅延段は、非活性化さ
れる。不要な遅延段が動作しないため、無駄な電力の消
費が防止される。
【０００６】請求項２の可変遅延回路および請求項４の
可変遅延回路を有する半導体集積回路では、各遅延段
は、前段から受ける遅延信号に対応する選択信号をそれ
ぞれ受ける。そして、活性化された選択信号を受ける遅
延段は、非活性化される。非活性化された遅延段より後
段の遅延段は、動作を停止するため、無駄な電力の消費
が防止される。また、セレクタで使用される選択信号を
利用して不要な遅延段が非活性化されるため、低消費電
力の可変遅延回路を容易に構成できる。
可変遅延回路を有する半導体集積回路では、各遅延段
は、前段から受ける遅延信号に対応する選択信号をそれ
ぞれ受ける。そして、活性化された選択信号を受ける遅
延段は、非活性化される。非活性化された遅延段より後
段の遅延段は、動作を停止するため、無駄な電力の消費
が防止される。また、セレクタで使用される選択信号を
利用して不要な遅延段が非活性化されるため、低消費電
力の可変遅延回路を容易に構成できる。
【０００７】請求項５の可変遅延回路を有する半導体集
積回路は、内部回路の動作タイミングを調整する調整回
路を備えている。調整回路は、選択信号のいずれかを活
性化する活性化制御回路を備えている。そして、活性化
制御回路がいずれかの選択信号を活性化することで、入
力信号を所定の時間遅延させた遅延出力信号が可変遅延
回路から出力され、内部回路の動作タイミングが調整さ
れる。すなわち、内部回路の動作余裕が評価される。
積回路は、内部回路の動作タイミングを調整する調整回
路を備えている。調整回路は、選択信号のいずれかを活
性化する活性化制御回路を備えている。そして、活性化
制御回路がいずれかの選択信号を活性化することで、入
力信号を所定の時間遅延させた遅延出力信号が可変遅延
回路から出力され、内部回路の動作タイミングが調整さ
れる。すなわち、内部回路の動作余裕が評価される。
【０００８】請求項６の可変遅延回路を有する半導体集
積回路では、調整回路は、ヒューズの溶断により選択信
号のいずれかを活性化するヒューズ回路を備えている。
調整回路は、活性化制御回路およびヒューズ回路のいず
れかの制御に基づいて、選択信号を活性化する。この半
導体集積回路では、まず、セレクタによりヒューズ回路
から活性化制御回路に切り替え、内部回路を動作させる
ことによって、最適なタイミングの遅延出力信号が見つ
けられる。次に、セレクタにより活性化制御回路からヒ
ューズ回路に切り替え、可変遅延回路から最適なタイミ
ングの遅延出力信号が常に出力されるように、ヒューズ
回路の所定のヒューズが溶断される。すなわち、遅延出
力信号のトリミングが行われる。
積回路では、調整回路は、ヒューズの溶断により選択信
号のいずれかを活性化するヒューズ回路を備えている。
調整回路は、活性化制御回路およびヒューズ回路のいず
れかの制御に基づいて、選択信号を活性化する。この半
導体集積回路では、まず、セレクタによりヒューズ回路
から活性化制御回路に切り替え、内部回路を動作させる
ことによって、最適なタイミングの遅延出力信号が見つ
けられる。次に、セレクタにより活性化制御回路からヒ
ューズ回路に切り替え、可変遅延回路から最適なタイミ
ングの遅延出力信号が常に出力されるように、ヒューズ
回路の所定のヒューズが溶断される。すなわち、遅延出
力信号のトリミングが行われる。
【０００９】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。各図面において太線で示した信号線
は、複数本で構成されていることを示している。また、
太線が接続された回路の一部は、複数の要素で構成され
ている。従来技術で説明した回路と同一の回路・信号に
ついては、同一の符号を付し、これ等については、詳細
な説明を省略する。
用いて説明する。各図面において太線で示した信号線
は、複数本で構成されていることを示している。また、
太線が接続された回路の一部は、複数の要素で構成され
ている。従来技術で説明した回路と同一の回路・信号に
ついては、同一の符号を付し、これ等については、詳細
な説明を省略する。
【００１０】図１は、本発明の可変遅延回路の基本原理
を示すブロック図である。可変遅延回路は、複数の遅延
段６ａが縦続接続された遅延回路６と、セレクタ４とを
有している。遅延回路６は、初段の遅延段６ａで入力信
号INを受け、各遅延段６ａから遅延信号DT1、DT
2、...、DTn-1、DTnをそれぞれ出力している。各遅延段
６ａは、前段から供給される遅延信号DTに対応する選択
信号SSを受けている。セレクタ４は、従来と同一の回路
である。セレクタ４は、活性化された選択信号SS0〜SSn
に対応する遅延信号DT0〜DTnを選択し、選択した遅延信
号DTを遅延出力信号OUTとして出力する。選択信号SS0〜
SSnは、図示しない制御回路から出力され、そのいずれ
かが活性化される。
を示すブロック図である。可変遅延回路は、複数の遅延
段６ａが縦続接続された遅延回路６と、セレクタ４とを
有している。遅延回路６は、初段の遅延段６ａで入力信
号INを受け、各遅延段６ａから遅延信号DT1、DT
2、...、DTn-1、DTnをそれぞれ出力している。各遅延段
６ａは、前段から供給される遅延信号DTに対応する選択
信号SSを受けている。セレクタ４は、従来と同一の回路
である。セレクタ４は、活性化された選択信号SS0〜SSn
に対応する遅延信号DT0〜DTnを選択し、選択した遅延信
号DTを遅延出力信号OUTとして出力する。選択信号SS0〜
SSnは、図示しない制御回路から出力され、そのいずれ
かが活性化される。
【００１１】この可変遅延回路では、活性化された選択
信号SSを受けた遅延段６ａは非活性化される。非活性化
された遅延段６ａは、前段からの遅延信号DTを後段に伝
達しない。すなわち、非活性化された遅延段６ａおよび
この遅延段６ａより後段の遅延段６ａは、動作を停止す
る。そのため、電力の無駄な消費が防止される。また、
セレクタ４で使用される選択信号SSを利用して不要な遅
延段６ａが非活性化されるため、低消費電力の可変遅延
回路を容易に構成できる。
信号SSを受けた遅延段６ａは非活性化される。非活性化
された遅延段６ａは、前段からの遅延信号DTを後段に伝
達しない。すなわち、非活性化された遅延段６ａおよび
この遅延段６ａより後段の遅延段６ａは、動作を停止す
る。そのため、電力の無駄な消費が防止される。また、
セレクタ４で使用される選択信号SSを利用して不要な遅
延段６ａが非活性化されるため、低消費電力の可変遅延
回路を容易に構成できる。
【００１２】図２は、本発明の可変遅延回路および可変
遅延回路を有する半導体集積回路の第１の実施形態を示
している。この実施形態は、請求項１ないし請求項６に
対応している。半導体集積回路は、例えば、シリコン基
板上にCMOSプロセス技術を使用してDRAMとして形成され
ている。半導体集積回路は、調整回路１０、デコーダ１
１、メモリセルおよびセンスアンプ等を有する内部回路
１２、可変遅延回路１４、および図示しない入出力回
路、制御回路を有している。
遅延回路を有する半導体集積回路の第１の実施形態を示
している。この実施形態は、請求項１ないし請求項６に
対応している。半導体集積回路は、例えば、シリコン基
板上にCMOSプロセス技術を使用してDRAMとして形成され
ている。半導体集積回路は、調整回路１０、デコーダ１
１、メモリセルおよびセンスアンプ等を有する内部回路
１２、可変遅延回路１４、および図示しない入出力回
路、制御回路を有している。
【００１３】調整回路１０は、活性化制御回路１０ａ、
ヒューズ回路１０ｂ、および複数のセレクタ１０ｃを有
している。活性化制御回路１０ａは、図示しない制御回
路の制御を受けて、活性化信号ACT0〜ACTm（以降、まと
めて活性化信号ACTとも称する）を制御する回路であ
る。所定の活性化信号ACTの活性化は、制御信号（図示
せず）により行われる。ヒューズ回路１０ｂは、ポリシ
リコン等からなる複数のヒューズ（図示せず）を有して
いる。ヒューズ回路１０ｂは、これ等ヒューズの溶断に
応じて、活性化信号ACT0〜ACTmにそれぞれ対応する複数
のヒューズ信号FUS0〜FUSm（以降、まとめてヒューズ信
号FUSとも称する）を制御する回路である。ヒューズの
溶断により活性化されたヒューズ信号FUSは、再び非活
性化できない。
ヒューズ回路１０ｂ、および複数のセレクタ１０ｃを有
している。活性化制御回路１０ａは、図示しない制御回
路の制御を受けて、活性化信号ACT0〜ACTm（以降、まと
めて活性化信号ACTとも称する）を制御する回路であ
る。所定の活性化信号ACTの活性化は、制御信号（図示
せず）により行われる。ヒューズ回路１０ｂは、ポリシ
リコン等からなる複数のヒューズ（図示せず）を有して
いる。ヒューズ回路１０ｂは、これ等ヒューズの溶断に
応じて、活性化信号ACT0〜ACTmにそれぞれ対応する複数
のヒューズ信号FUS0〜FUSm（以降、まとめてヒューズ信
号FUSとも称する）を制御する回路である。ヒューズの
溶断により活性化されたヒューズ信号FUSは、再び非活
性化できない。
【００１４】複数のセレクタ１０ｃは、それぞれ活性化
信号ACT0〜ACTmおよびヒューズ信号FUS0〜FUSmを受け、
制御信号CNTによって、活性化信号ACT0〜ACTmまたはヒ
ューズ信号FUS0〜FUSmのいずれかを、選択信号S0〜Sm
（以降、まとめて選択信号Sとも称する）として出力し
ている。デコーダ１１は、選択信号Sを受け、いずれか
の選択信号SSを活性化する。可変遅延回路１４は、入力
信号INおよび選択信号Sを受け、入力信号INを所定時間
遅延させた遅延出力信号OUTを出力している。この実施
形態では、遅延出力信号OUTは、例えば、内部回路１２
のセンスアンプを活性化するタイミング信号として使用
される。センスアンプは、遅延出力信号OUTが低レベル
のときに活性化される。すなわち、遅延出力信号OUTは
負論理で使用される。
信号ACT0〜ACTmおよびヒューズ信号FUS0〜FUSmを受け、
制御信号CNTによって、活性化信号ACT0〜ACTmまたはヒ
ューズ信号FUS0〜FUSmのいずれかを、選択信号S0〜Sm
（以降、まとめて選択信号Sとも称する）として出力し
ている。デコーダ１１は、選択信号Sを受け、いずれか
の選択信号SSを活性化する。可変遅延回路１４は、入力
信号INおよび選択信号Sを受け、入力信号INを所定時間
遅延させた遅延出力信号OUTを出力している。この実施
形態では、遅延出力信号OUTは、例えば、内部回路１２
のセンスアンプを活性化するタイミング信号として使用
される。センスアンプは、遅延出力信号OUTが低レベル
のときに活性化される。すなわち、遅延出力信号OUTは
負論理で使用される。
【００１５】図３は、可変遅延回路１４の詳細を示して
いる。可変遅延回路１４は、複数の遅延段１６ａが縦続
接続された遅延回路１６と、セレクタ１８とを有してい
る。遅延回路１６の遅延段１６ａは、NANDゲートとイン
バータからなるAND回路で構成されている。遅延回路１
６は、初段の遅延段１６ａで入力信号INの反転信号を受
け、各遅延段１６ａからそれぞれ遅延信号DT1、DT
2、...、DTn-1、DTnを出力している。各遅延段１６ａ
は、前段から供給される遅延信号DT0〜DTn-1に対応する
選択信号SS0〜SSn-1をそれぞれ受けている。
いる。可変遅延回路１４は、複数の遅延段１６ａが縦続
接続された遅延回路１６と、セレクタ１８とを有してい
る。遅延回路１６の遅延段１６ａは、NANDゲートとイン
バータからなるAND回路で構成されている。遅延回路１
６は、初段の遅延段１６ａで入力信号INの反転信号を受
け、各遅延段１６ａからそれぞれ遅延信号DT1、DT
2、...、DTn-1、DTnを出力している。各遅延段１６ａ
は、前段から供給される遅延信号DT0〜DTn-1に対応する
選択信号SS0〜SSn-1をそれぞれ受けている。
【００１６】セレクタ１８は、遅延信号DTにそれぞれ対
応して複数のCMOS伝達ゲート１８ａを有している。CMOS
伝達ゲート１８ａは、一方の入出力端子で遅延信号DTを
それぞれ受けている。CMOS伝達ゲート１８ａの他方の入
出力端子は、互いに接続され、インバータ１８ｂに接続
されている。CMOS伝達ゲート１８ａは、選択信号SSおよ
び選択信号SSの反転信号で制御されており、選択信号SS
が低レベルのときに導通する。インバータ１８ｂは、受
けた信号を遅延出力信号OUTとして出力している。
応して複数のCMOS伝達ゲート１８ａを有している。CMOS
伝達ゲート１８ａは、一方の入出力端子で遅延信号DTを
それぞれ受けている。CMOS伝達ゲート１８ａの他方の入
出力端子は、互いに接続され、インバータ１８ｂに接続
されている。CMOS伝達ゲート１８ａは、選択信号SSおよ
び選択信号SSの反転信号で制御されており、選択信号SS
が低レベルのときに導通する。インバータ１８ｂは、受
けた信号を遅延出力信号OUTとして出力している。
【００１７】次に、上述した回路の動作を説明する。ま
ず、半導体集積回路の製造後、複数の半導体集積回路が
つながっているウエハの状態で、動作試験が実行され
る。図２に示した活性化制御回路１０ａは、活性化信号
ACT0〜ACTmを順次に活性化する。このとき、ヒューズ信
号FUSは、非活性化（低レベル）されている。ここで、
制御信号CNTを活性化（高レベル）させることによっ
て、セレクタ１０ｃは、活性化信号ACTを選択信号とし
てデコーダ１１に出力する。デコーダ１１は、選択信号
Sを受け、いずれかの選択信号SSを活性化する。
ず、半導体集積回路の製造後、複数の半導体集積回路が
つながっているウエハの状態で、動作試験が実行され
る。図２に示した活性化制御回路１０ａは、活性化信号
ACT0〜ACTmを順次に活性化する。このとき、ヒューズ信
号FUSは、非活性化（低レベル）されている。ここで、
制御信号CNTを活性化（高レベル）させることによっ
て、セレクタ１０ｃは、活性化信号ACTを選択信号とし
てデコーダ１１に出力する。デコーダ１１は、選択信号
Sを受け、いずれかの選択信号SSを活性化する。
【００１８】図３に示した活性化された選択信号SSを受
けたCMOS伝達ゲート１８ａは、オンし、所定の遅延信号
DTをインバータ１８ｂに伝達する。インバータは、受け
た遅延信号DT信号を反転し、遅延出力信号OUTとして出
力する。例えば、選択信号SS1が活性化された場合、入
力信号INに対して１つの遅延段１６ａの遅延時間だけ遅
れた遅延信号DT1が遅延出力信号OUTとして出力される。
けたCMOS伝達ゲート１８ａは、オンし、所定の遅延信号
DTをインバータ１８ｂに伝達する。インバータは、受け
た遅延信号DT信号を反転し、遅延出力信号OUTとして出
力する。例えば、選択信号SS1が活性化された場合、入
力信号INに対して１つの遅延段１６ａの遅延時間だけ遅
れた遅延信号DT1が遅延出力信号OUTとして出力される。
【００１９】遅延回路１６において、遅延段１６ａは、
非活性化された選択信号SS（高レベル）を受けて活性化
される。遅延段１６ａは、活性化された選択信号SS（低
レベル）を受けて非活性化され、低レベルの遅延信号DT
を出力し続ける。例えば、選択信号SS1が活性化された
場合、遅延信号DT1を受ける遅延段１６ａは非活性化さ
れ、低レベルの遅延信号DT2を出力する。低レベルの遅
延信号DT2を受けた遅延段１６ａは非活性化され、低レ
ベルの遅延信号DT3（図示せず）を出力する。この結
果、活性化された選択信号SSを受けた遅延段１６ａおよ
びそれ以降の遅延段は、非活性化され動作を停止する。
正確には、低レベルの遅延信号DTを出力し続ける。遅延
段１６ａおよび遅延段１６ａの出力を受ける回路は、CM
OS回路で形成されているため、非活性化された遅延段１
６ａの消費電力は、ほぼゼロになる。したがって、可変
遅延回路１４の消費電力は、従来に比べ大幅に低減され
る。
非活性化された選択信号SS（高レベル）を受けて活性化
される。遅延段１６ａは、活性化された選択信号SS（低
レベル）を受けて非活性化され、低レベルの遅延信号DT
を出力し続ける。例えば、選択信号SS1が活性化された
場合、遅延信号DT1を受ける遅延段１６ａは非活性化さ
れ、低レベルの遅延信号DT2を出力する。低レベルの遅
延信号DT2を受けた遅延段１６ａは非活性化され、低レ
ベルの遅延信号DT3（図示せず）を出力する。この結
果、活性化された選択信号SSを受けた遅延段１６ａおよ
びそれ以降の遅延段は、非活性化され動作を停止する。
正確には、低レベルの遅延信号DTを出力し続ける。遅延
段１６ａおよび遅延段１６ａの出力を受ける回路は、CM
OS回路で形成されているため、非活性化された遅延段１
６ａの消費電力は、ほぼゼロになる。したがって、可変
遅延回路１４の消費電力は、従来に比べ大幅に低減され
る。
【００２０】動作試験により、センスアンプが最適に動
作する遅延出力信号OUTのタイミング（すなわち、この
ときに活性化すべき活性化信号ACT）が明らかになる。
この後、所定のヒューズが溶断されることで、半導体集
積回路の動作時に、制御信号CNTを非活性化（低レベ
ル）することによって、上記活性化信号ACTに対応する
ヒューズ信号FUSが常に活性化され、所定の選択信号SS
が常に活性化される。また、これ以降も、制御信号CNT
を活性化状態（高レベル）にすることによって、ヒュー
ズを溶断した後にも活性化制御回路１０ａは、任意の選
択信号SSを活性化可能になる。活性化された選択信号SS
を受けた遅延段１６ａおよびそれ以降の遅延段は、上述
と同様に、非活性化され動作を停止する。このため、可
変遅延回路１４の消費電力は、従来に比べ大幅に低減さ
れる。
作する遅延出力信号OUTのタイミング（すなわち、この
ときに活性化すべき活性化信号ACT）が明らかになる。
この後、所定のヒューズが溶断されることで、半導体集
積回路の動作時に、制御信号CNTを非活性化（低レベ
ル）することによって、上記活性化信号ACTに対応する
ヒューズ信号FUSが常に活性化され、所定の選択信号SS
が常に活性化される。また、これ以降も、制御信号CNT
を活性化状態（高レベル）にすることによって、ヒュー
ズを溶断した後にも活性化制御回路１０ａは、任意の選
択信号SSを活性化可能になる。活性化された選択信号SS
を受けた遅延段１６ａおよびそれ以降の遅延段は、上述
と同様に、非活性化され動作を停止する。このため、可
変遅延回路１４の消費電力は、従来に比べ大幅に低減さ
れる。
【００２１】動作試験の後、半導体集積回路は、パッケ
ージ状態に組み立てられ、最終の動作試験が実行された
後、出荷される。なお、非活性化された遅延段１６ａ
は、低レベルの遅延信号DTを出力し続ける。このため、
万一電源ノイズ等により、オフしているべきCMOS伝達ゲ
ート１８ａがオンした場合にも、遅延出力信号OUTは、
非活性化状態（高レベル）を維持する。このため、ノイ
ズによるセンスアンプの誤動作が防止される。
ージ状態に組み立てられ、最終の動作試験が実行された
後、出荷される。なお、非活性化された遅延段１６ａ
は、低レベルの遅延信号DTを出力し続ける。このため、
万一電源ノイズ等により、オフしているべきCMOS伝達ゲ
ート１８ａがオンした場合にも、遅延出力信号OUTは、
非活性化状態（高レベル）を維持する。このため、ノイ
ズによるセンスアンプの誤動作が防止される。
【００２２】以上、本実施形態では、選択信号SSにより
非活性化された遅延段１６ａより後段の遅延段６ａは、
動作を停止した。不要な遅延段１６ａが動作しないた
め、電力の無駄な消費を防止できる。遅延段１６ａの非
活性化は、セレクタ１８で使用される選択信号SSを利用
して行われる。このため、低消費電力の可変遅延回路を
容易に構成できる。
非活性化された遅延段１６ａより後段の遅延段６ａは、
動作を停止した。不要な遅延段１６ａが動作しないた
め、電力の無駄な消費を防止できる。遅延段１６ａの非
活性化は、セレクタ１８で使用される選択信号SSを利用
して行われる。このため、低消費電力の可変遅延回路を
容易に構成できる。
【００２３】所定の選択信号SSを活性化させる活性化制
御回路１０ａを備えた。このため、動作試験において、
選択信号を順次に活性化することで、内部回路１２の動
作余裕を評価でき、最適な遅延出力信号OUTのタイミン
グを評価できる。活性化制御回路１０ａおよびヒューズ
回路１０ｂのいずれかの制御により所定の選択信号SSを
活性化させた。このため、内部回路１２の電気的特性評
価に基づいてヒューズ回路１０ｂの所定のヒューズを溶
断することで、最適なタイミングの遅延出力信号OUTを
常に出力できる。
御回路１０ａを備えた。このため、動作試験において、
選択信号を順次に活性化することで、内部回路１２の動
作余裕を評価でき、最適な遅延出力信号OUTのタイミン
グを評価できる。活性化制御回路１０ａおよびヒューズ
回路１０ｂのいずれかの制御により所定の選択信号SSを
活性化させた。このため、内部回路１２の電気的特性評
価に基づいてヒューズ回路１０ｂの所定のヒューズを溶
断することで、最適なタイミングの遅延出力信号OUTを
常に出力できる。
【００２４】図４は、本発明の可変遅延回路の第２の実
施形態を示している。この実施形態は、請求項１および
請求項２に対応している。第１の実施形態で説明した回
路・信号と同一の回路・信号については、同一の符号を
付し、これ等については、詳細な説明を省略する。この
実施形態は、可変遅延回路に形成された遅延回路２２
が、第１の実施形態と相違している。その他の構成は第
１の実施形態と同一である。
施形態を示している。この実施形態は、請求項１および
請求項２に対応している。第１の実施形態で説明した回
路・信号と同一の回路・信号については、同一の符号を
付し、これ等については、詳細な説明を省略する。この
実施形態は、可変遅延回路に形成された遅延回路２２
が、第１の実施形態と相違している。その他の構成は第
１の実施形態と同一である。
【００２５】遅延回路２２は、複数の遅延段２２ａを縦
続接続して構成されている。遅延段２２ａは、NORゲー
トとインバータからなるOR回路で構成されている。遅延
回路２２は、初段の遅延段２２ａで入力信号INの反転信
号を受け、各遅延段２２ａからそれぞれ遅延信号DT1、D
T2、...、DTn-1、DTnを出力している。各遅延段２２ａ
は、前段から供給される遅延信号DT0〜DTn-1に対応する
選択信号SS0〜SSn-1の反転信号をそれぞれ受けている。
続接続して構成されている。遅延段２２ａは、NORゲー
トとインバータからなるOR回路で構成されている。遅延
回路２２は、初段の遅延段２２ａで入力信号INの反転信
号を受け、各遅延段２２ａからそれぞれ遅延信号DT1、D
T2、...、DTn-1、DTnを出力している。各遅延段２２ａ
は、前段から供給される遅延信号DT0〜DTn-1に対応する
選択信号SS0〜SSn-1の反転信号をそれぞれ受けている。
【００２６】すなわち、この実施形態では、遅延段２２
ａは、選択信号SSの活性化（低レベル）を受けて非活性
化され、高レベルの遅延信号DTを出力する。そのため、
遅延出力信号OUTが正論理で使用される場合に、ノイズ
による誤動作が防止される。すなわち、万一電源ノイズ
等により、オフしているべきCMOS伝達ゲート１８ａがオ
ンした場合にも、遅延出力信号OUTは、非活性化状態
（低レベル）を維持する。
ａは、選択信号SSの活性化（低レベル）を受けて非活性
化され、高レベルの遅延信号DTを出力する。そのため、
遅延出力信号OUTが正論理で使用される場合に、ノイズ
による誤動作が防止される。すなわち、万一電源ノイズ
等により、オフしているべきCMOS伝達ゲート１８ａがオ
ンした場合にも、遅延出力信号OUTは、非活性化状態
（低レベル）を維持する。
【００２７】この実施形態の可変遅延回路においても、
上述した第１の実施形態と同様の効果を得ることができ
る。図５は、本発明の可変遅延回路の第３の実施形態を
示している。この実施形態は、請求項１および請求項２
に対応している。第１の実施形態で説明した回路・信号
と同一の回路・信号については、同一の符号を付し、こ
れ等については、詳細な説明を省略する。
上述した第１の実施形態と同様の効果を得ることができ
る。図５は、本発明の可変遅延回路の第３の実施形態を
示している。この実施形態は、請求項１および請求項２
に対応している。第１の実施形態で説明した回路・信号
と同一の回路・信号については、同一の符号を付し、こ
れ等については、詳細な説明を省略する。
【００２８】この実施形態は、可変遅延回路に形成され
た遅延回路２４が、第１の実施形態と相違している。そ
の他の構成は第１の実施形態と同一である。遅延回路２
４は、複数の遅延段２４ａを縦続接続して構成されてい
る。遅延回路２４は、初段の遅延段２４ａで入力信号IN
の反転信号を受け、各遅延段２４ａからそれぞれ遅延信
号DT1、DT2、...、DTn-1、DTnを出力している。各遅延
段２４ａは、前段から供給される遅延信号DT0〜DTn-1に
対応する選択信号SS0〜SSn-1およびその反転信号/SS0〜
/SSn-1をそれぞれ受けている。
た遅延回路２４が、第１の実施形態と相違している。そ
の他の構成は第１の実施形態と同一である。遅延回路２
４は、複数の遅延段２４ａを縦続接続して構成されてい
る。遅延回路２４は、初段の遅延段２４ａで入力信号IN
の反転信号を受け、各遅延段２４ａからそれぞれ遅延信
号DT1、DT2、...、DTn-1、DTnを出力している。各遅延
段２４ａは、前段から供給される遅延信号DT0〜DTn-1に
対応する選択信号SS0〜SSn-1およびその反転信号/SS0〜
/SSn-1をそれぞれ受けている。
【００２９】遅延段２４ａは、CMOS伝達ゲート、２つの
インバータからなるインバータ列、およびnMOSトランジ
スタを有している。CMOS伝達ゲートは、一方の入出力端
子を入力端子に接続し、他方の入出力端子をインバータ
列の入力端子に接続している。インバータ列は、遅延信
号DTを出力している。nMOSトランジスタは、ゲートで選
択信号の反転信号/SSを受け、ドレインをCMOS伝達ゲー
トの他方の入出力端子に接続し、ソースを接地線に接続
している。CMOS伝達ゲートは、選択信号SS（SS0〜SSn-
1）および選択信号SSの反転信号/SS（/SS0〜/SSn-1）で
制御されており、選択信号SSが高レベルのときに導通す
る。
インバータからなるインバータ列、およびnMOSトランジ
スタを有している。CMOS伝達ゲートは、一方の入出力端
子を入力端子に接続し、他方の入出力端子をインバータ
列の入力端子に接続している。インバータ列は、遅延信
号DTを出力している。nMOSトランジスタは、ゲートで選
択信号の反転信号/SSを受け、ドレインをCMOS伝達ゲー
トの他方の入出力端子に接続し、ソースを接地線に接続
している。CMOS伝達ゲートは、選択信号SS（SS0〜SSn-
1）および選択信号SSの反転信号/SS（/SS0〜/SSn-1）で
制御されており、選択信号SSが高レベルのときに導通す
る。
【００３０】すなわち、この実施形態では、選択信号SS
の活性化（低レベル）を受けた遅延段２２ａは、CMOS伝
達ゲートをオフし、nMOSトランジスタをオンすること
で、低レベルの遅延信号DTを出力する。その他の動作は
上述した第１の実施形態と同一である。この実施形態の
可変遅延回路においても、上述した第１の実施形態と同
様の効果を得ることができる。
の活性化（低レベル）を受けた遅延段２２ａは、CMOS伝
達ゲートをオフし、nMOSトランジスタをオンすること
で、低レベルの遅延信号DTを出力する。その他の動作は
上述した第１の実施形態と同一である。この実施形態の
可変遅延回路においても、上述した第１の実施形態と同
様の効果を得ることができる。
【００３１】図６は、本発明の可変遅延回路の第４の実
施形態を示している。この実施形態は、請求項１および
請求項２に対応している。第１の実施形態および第３の
実施形態で説明した回路・信号と同一の回路・信号につ
いては、同一の符号を付し、これ等については、詳細な
説明を省略する。この実施形態は、可変遅延回路に形成
された遅延回路２６が、第３の実施形態と相違してい
る。その他の構成は第３の実施形態と同一である。
施形態を示している。この実施形態は、請求項１および
請求項２に対応している。第１の実施形態および第３の
実施形態で説明した回路・信号と同一の回路・信号につ
いては、同一の符号を付し、これ等については、詳細な
説明を省略する。この実施形態は、可変遅延回路に形成
された遅延回路２６が、第３の実施形態と相違してい
る。その他の構成は第３の実施形態と同一である。
【００３２】遅延回路２６は、複数の遅延段２６ａを縦
続接続して構成されている。遅延回路２６は、初段の遅
延段２６ａで入力信号INの反転信号を受け、各遅延段２
６ａからそれぞれ遅延信号DT1、DT2、...、DTn-1、DTn
を出力している。各遅延段２６ａは、前段から供給され
る遅延信号DT0〜DTn-1に対応する選択信号SS0〜SSn-1お
よびその反転信号/SS0〜/SSn-1をそれぞれ受けている。
続接続して構成されている。遅延回路２６は、初段の遅
延段２６ａで入力信号INの反転信号を受け、各遅延段２
６ａからそれぞれ遅延信号DT1、DT2、...、DTn-1、DTn
を出力している。各遅延段２６ａは、前段から供給され
る遅延信号DT0〜DTn-1に対応する選択信号SS0〜SSn-1お
よびその反転信号/SS0〜/SSn-1をそれぞれ受けている。
【００３３】遅延段２６ａは、CMOS伝達ゲート、２つの
インバータからなるインバータ列、およびpMOSトランジ
スタを有している。CMOS伝達ゲートは、一方の入出力端
子を入力端子に接続し、他方の入出力端子をインバータ
列の入力端子に接続している。インバータ列は、遅延信
号DTを出力している。pMOSトランジスタは、ゲートで選
択信号SSを受け、ドレインをCMOS伝達ゲートの他方の入
出力端子に接続し、ソースを電源線に接続している。CM
OS伝達ゲートは、選択信号SS（SS0〜SSn-1）および選択
信号SSの反転信号/SS（/SS0〜/SSn-1）で制御されてお
り、選択信号SSが高レベルのときに導通する。
インバータからなるインバータ列、およびpMOSトランジ
スタを有している。CMOS伝達ゲートは、一方の入出力端
子を入力端子に接続し、他方の入出力端子をインバータ
列の入力端子に接続している。インバータ列は、遅延信
号DTを出力している。pMOSトランジスタは、ゲートで選
択信号SSを受け、ドレインをCMOS伝達ゲートの他方の入
出力端子に接続し、ソースを電源線に接続している。CM
OS伝達ゲートは、選択信号SS（SS0〜SSn-1）および選択
信号SSの反転信号/SS（/SS0〜/SSn-1）で制御されてお
り、選択信号SSが高レベルのときに導通する。
【００３４】すなわち、この実施形態では、選択信号SS
の活性化（低レベル）を受けた遅延段２６ａは、CMOS伝
達ゲートをオフし、pMOSトランジスタをオンすること
で、高レベルの遅延信号DTを出力する。その他の動作は
上述した第１および第２の実施形態と同一である。この
実施形態の可変遅延回路においても、上述した第１およ
び第２の実施形態と同様の効果を得ることができる。
の活性化（低レベル）を受けた遅延段２６ａは、CMOS伝
達ゲートをオフし、pMOSトランジスタをオンすること
で、高レベルの遅延信号DTを出力する。その他の動作は
上述した第１および第２の実施形態と同一である。この
実施形態の可変遅延回路においても、上述した第１およ
び第２の実施形態と同様の効果を得ることができる。
【００３５】なお、上述した実施形態では、遅延出力信
号OUTを、センスアンプを活性化するタイミング信号と
して使用した例について述べた。しかしながら、本発明
はかかる実施形態に限定されるものではない。例えば、
遅延出力信号OUTを、ワード線またはコラム線を活性化
するタイミング信号として使用してもよい。さらに、本
発明の可変遅延回路を、クロック同期式のDRAM（例え
ば、SDRAM）におけるクロック信号の遅延回路として使
用してもよい。
号OUTを、センスアンプを活性化するタイミング信号と
して使用した例について述べた。しかしながら、本発明
はかかる実施形態に限定されるものではない。例えば、
遅延出力信号OUTを、ワード線またはコラム線を活性化
するタイミング信号として使用してもよい。さらに、本
発明の可変遅延回路を、クロック同期式のDRAM（例え
ば、SDRAM）におけるクロック信号の遅延回路として使
用してもよい。
【００３６】上述した実施形態では、本発明をDRAMに適
用した例について述べた。しかしながら、本発明はかか
る実施形態に限定されるものではない。例えば、本発明
をSRAM等の他の半導体メモリあるいはマイクロコンピュ
ータ、ロジックLSI、システムLSIに適用してもよい。そ
して、本発明が適用される半導体製造プロセスは、CMOS
プロセスに限られず、Bi-CMOSプロセスでもよい。
用した例について述べた。しかしながら、本発明はかか
る実施形態に限定されるものではない。例えば、本発明
をSRAM等の他の半導体メモリあるいはマイクロコンピュ
ータ、ロジックLSI、システムLSIに適用してもよい。そ
して、本発明が適用される半導体製造プロセスは、CMOS
プロセスに限られず、Bi-CMOSプロセスでもよい。
【００３７】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎない。本発明はこれに限定されるものではなく、本発
明を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎない。本発明はこれに限定されるものではなく、本発
明を逸脱しない範囲で変形可能であることは明らかであ
る。
【００３８】
【発明の効果】請求項１の可変遅延回路および請求項３
の可変遅延回路を有する半導体集積回路では、不要な遅
延段の動作を停止できるため、電力の無駄な消費を防止
できる。
の可変遅延回路を有する半導体集積回路では、不要な遅
延段の動作を停止できるため、電力の無駄な消費を防止
できる。
【００３９】請求項２の可変遅延回路および請求項４の
可変遅延回路を有する半導体集積回路では、低消費電力
の可変遅延回路を容易に構成できる。請求項５の可変遅
延回路を有する半導体集積回路は、活性化制御回路によ
り、選択信号を順次に活性化することで、内部回路の動
作余裕を評価できる。請求項６の可変遅延回路を有する
半導体集積回路では、内部回路の評価に基づいてヒュー
ズ回路の所定のヒューズを溶断することで、最適なタイ
ミングの遅延出力信号を常に出力できる。
可変遅延回路を有する半導体集積回路では、低消費電力
の可変遅延回路を容易に構成できる。請求項５の可変遅
延回路を有する半導体集積回路は、活性化制御回路によ
り、選択信号を順次に活性化することで、内部回路の動
作余裕を評価できる。請求項６の可変遅延回路を有する
半導体集積回路では、内部回路の評価に基づいてヒュー
ズ回路の所定のヒューズを溶断することで、最適なタイ
ミングの遅延出力信号を常に出力できる。
【図１】本発明の可変遅延回路の基本原理を示すブロッ
ク図である。
ク図である。
【図２】本発明の可変遅延回路および可変遅延回路を有
する半導体集積回路の第１の実施形態を示すブロック図
である。
する半導体集積回路の第１の実施形態を示すブロック図
である。
【図３】図２の可変遅延回路の詳細を示すブロック図で
ある。
ある。
【図４】第２の実施形態における可変遅延回路の詳細を
示すブロック図である。
示すブロック図である。
【図５】第３の実施形態における可変遅延回路の詳細を
示すブロック図である。
示すブロック図である。
【図６】第４の実施形態における可変遅延回路の詳細を
示すブロック図である。
示すブロック図である。
【図７】従来の可変遅延回路を示すブロック図である。
４ セレクタ ６ 遅延回路 ６ａ 遅延段 １０ 調整回路 １０ａ 活性化制御回路 １０ｂ ヒューズ回路 １０ｃ セレクタ １２ 内部回路 １４ 可変遅延回路 １６ 遅延回路 １６ａ 遅延段 １８ セレクタ １８ａ CMOS伝達ゲート １８ｂ インバータ ２２、２４、２６ 遅延回路 ２２ａ、２４ａ、２６ａ 遅延段 ACT 活性化信号 CNT 制御信号 DT 遅延信号 FUS ヒューズ信号 IN 入力信号 OUT 遅延出力信号 S、SS、/SS 選択信号
Claims (6)
- 【請求項１】 複数の遅延段が縦続接続され、入力信号
を初段で受け、前記各遅延段から該入力信号を遅延させ
た遅延信号をそれぞれ出力する遅延回路と、 前記遅延信号と、これ等遅延信号にそれぞれ対応する選
択信号とを受け、活性化された前記選択信号に対応する
前記遅延信号を選択し、選択した信号を遅延出力信号と
して出力するセレクタとを備え、 前記セレクタにより選択された前記遅延信号を出力する
前記遅延段より後段側の前記遅延段は、非活性化される
ことを特徴とする可変遅延回路。 - 【請求項２】 請求項１記載の可変遅延回路において、 前記各遅延段は、前段から受ける前記遅延信号に対応す
る前記選択信号をそれぞれ受け、 活性化された前記選択信号を受ける前記遅延段は、非活
性化されることを特徴とする可変遅延回路。 - 【請求項３】 可変遅延回路を有する半導体集積回路で
あって、 前記可変遅延回路は、 複数の遅延段が縦続接続され、入力信号を初段で受け、
前記各遅延段から該入力信号を遅延させた遅延信号をそ
れぞれ出力する遅延回路と、 前記遅延信号と、これ等遅延信号にそれぞれ対応する選
択信号とを受け、活性化された前記選択信号に対応する
前記遅延信号を選択し、選択した信号を遅延出力信号と
して出力するセレクタとを備え、 前記セレクタにより選択された前記遅延信号を出力する
前記遅延段より後段側の前記遅延段は、非活性化される
ことを特徴とする可変遅延回路を有する半導体集積回
路。 - 【請求項４】 請求項３記載の可変遅延回路を有する半
導体集積回路において、 前記各遅延段は、前段から受ける前記遅延信号に対応す
る前記選択信号をそれぞれ受け、 活性化された前記選択信号を受ける前記遅延段は、非活
性化されることを特徴とする可変遅延回路を有する半導
体集積回路。 - 【請求項５】 請求項３記載の可変遅延回路を有する半
導体集積回路において、 内部回路の動作タイミングを調整する調整回路を備え、 前記調整回路は、前記選択信号のいずれかを活性化する
活性化制御回路を備えたことを特徴とする可変遅延回路
を有する半導体集積回路。 - 【請求項６】 請求項５記載の可変遅延回路を有する半
導体集積回路において、 前記調整回路は、ヒューズの溶断により前記選択信号の
いずれかを活性化するヒューズ回路を備え、 前記選択信号の活性化は、前記活性化制御回路または前
記ヒューズ回路のいずれかの制御に基づいて行われるこ
とを特徴とする可変遅延回路を有する半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000156843A JP3984412B2 (ja) | 2000-05-26 | 2000-05-26 | 可変遅延回路および可変遅延回路を有する半導体集積回路 |
| US09/843,818 US6459319B2 (en) | 2000-05-26 | 2001-04-30 | Variable delay circuit and semiconductor integrated circuit having the same |
| KR1020010023420A KR100649062B1 (ko) | 2000-05-26 | 2001-04-30 | 가변 지연 회로 및 가변 지연 회로를 구비한 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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