JP3822405B2 - 半導体集積回路装置及びその信号伝送回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置及びその信号伝送回路に関する。
【０００２】
【従来の技術】
多くの半導体装置は、信号伝送回路を用いる。信号伝送回路を用いる代表的な回路として遅延同期ループが挙げられる。ここでは、一例として、遅延同期ループについて、信号伝送回路及び伝送時間制御の必要性を検討する。最近の汎用の複合メモリ装置（ＭＭＬ：Ｍｅｒｇｅｄ Ｍｅｍｏｒｙ ｗｉｔｈ Ｌｏｇｉｃ）、ラムバスＤＲＡＭ（ＲＤＲＡＭ：Ｒａｍｂｕｓ ＤＲＡＭ）、ダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲ：Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等は、外部から入力される基準クロック信号に同期して動作する。
【０００３】
遅延同期ループは、基準クロック信号を受け取って、内部クロック信号を生成する。内部クロック信号は基準クロック信号に位相が合わせられ、半導体メモリ装置の内部回路は内部クロック信号を基準にして動作する。すなわち、遅延同期ループの最終端から出力される内部クロック信号は、半導体メモリ装置の全体に分配されて、回路動作に必要とされるクロック信号が提供される。
【０００４】
しかしながら、遅延同期ループからの出力信号は、集積回路上の様々な回路に提供されるため、極めて大きい出力負荷を駆動する必要がる。かかる大きい出力負荷が原因で、遅延同期ループは一回の駆動だけでも多量の電力を消耗する場合がある。このため、ＭＭＬ、ＲＤＲＡＭ、ＤＤＲなどの集積回路は、余計な電力消耗を抑えるために、集積回路の動作に応じて遅延同期ループの動作モードを分類し、各モードに応じた出力信号を選択的に提供する。また、場合によっては、遅延同期ループの全ての出力信号が提供される状況もある。このとき、集積回路の各内部回路が正確に動作するには、入力信号として作用する遅延同期ループからの複数の出力信号の間で位相が正確に一致する必要がある。遅延同期ループからの複数の出力信号の間で位相が正確に一致しない限り、集積回路の正確な制御ができない。その結果、集積回路全体としての動作速度が顕著に低下したり、誤動作が発生したりする。
【０００５】
これを防止するために、遅延同期ループの中には、伝送時間を調節可能な信号伝送回路を含ものがある。図１は、従来の信号伝送回路を示す図面であって、この信号伝送回路は、ヒューズ（Ｆ）を用い、入力信号Ｓ１に対する出力信号Ｓ２の伝送時間を短縮させることができる。図２は、図１の信号伝送回路の動作を説明するための図面である。時刻ｔ=０で、入力信号Ｓ１が“Ｌ”レベルから“Ｈ”レベルに立ち上がると、時刻ｔ＝０からキャパシタＣに蓄積された電荷の放電が始まる。しかし、出力信号Ｓ２は暫く“Ｌ”レベルを維持し続ける。そして、時刻ｔ=Ｔｄで、キャパシタノードｎ１の電圧がトランジスタＧ２のしきい値電圧まで降下すると、出力信号Ｓ２は“Ｈ”レベルとなる。このため、出力信号Ｓ２は、入力信号Ｓ１がＴｄだけ遅延した信号となる。ここで、図１のヒューズを切断すると、キャパシタノードｎ１ではキャパシタＣ成分の影響がないため、伝送時間Ｔｄが短縮される。しかし、従来の信号伝送回路は、回路設計の際に決定された伝送時間を短縮することしかできない。そのため、従来の信号伝送回路は、伝送時間を延ばすことができず、伝送時間の正確な制御ができないという問題があった。
【０００６】
【発明が解決しようとする課題】
本発明は上記事情に鑑みて成されたものであり、その目的は、例えば、使用者による信号伝送時間のより正確な制御を可能にすることである。
【０００７】
【課題を解決するための手段】
前記目的を達成するために、本発明は、信号伝送線を介して所定の信号を伝送する半導体集積回路装置及びその信号伝送回路を提供する。
【０００８】
本発明の好適な実施の形態によると、前記信号伝送回路は、前記信号伝送線に接続された少なくとも１つの負荷調節部を備える。前記負荷調節部は、キャパシタと、互いに直列に接続された伝送部及びヒューズであって所定の制御信号に応答して前記信号伝送線に前記キャパシタを接続させる前記伝送部と、前記半導体集積回路装置に印加される電源電圧に応答するパワーアップ感知信号を生成するパワー−アップ感知信号生成回路及び前記パワー−アップ感知信号に応答して前記制御信号を生成するプログラマブル部を含む制御信号生成回路とを備える。
【０００９】
本発明の半導体集積回路装置及びその信号伝送回路によると、例えば、入力信号に対する出力信号の伝送時間を使用者がより正確に制御することができる。
【００１０】
さらに、本発明の好適な実施の形態に係るマルチ伝送信号生成回路によると、例えば、多数個の伝送信号について、スキューの影響を排除することができる。
【００１１】
さらに、本発明の信号伝送回路の信号線のキャパシタンスは、使用者により正確に制御され得る。
【００１２】
さらに、本発明によれば、半導体製造工程に関して設計を変更することなく、ヒューズの切断またはパッケージ以降のテスト状態でも信号線のキャパシタンスが調節することができるため、伝送時間の短縮及び延長が簡単であり、また、製造工数を短縮することができる。
【００１３】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１４】
図３は、本発明の第１の実施の形態による信号伝送回路を示す図面である。
【００１５】
図３に示すように、本発明の好適な実施の形態に係る信号伝送回路１０は、信号伝達部１１及び負荷調節部１３を備える。
【００１６】
信号伝送回路１０は、例えば、半導体集積回路装置にその内部回路として組み込まれる。信号伝達部１１は、第１端１１ａに入力される入力信号Ｓ１を遅延経路１１ｎを通して出力信号Ｓ２として出力する。出力信号Ｓ２は、入力信号Ｓ１に対して、所定の遅延時間Ｔｄだけ遅延する。信号伝達部１１の第１端１１ａ及び第２端１１ｂは、例えばインバータで構成することができる。
【００１７】
他の適用例を挙げると、この信号伝送回路は、半導体集積回路装置の外部から入力される外部入力信号Ｓ１を第１端（入力パッド）で受信し、所定の遅延経路１１ｎを通してその入力信号Ｓ１を第２端（入力回路）に伝送し内部入力信号Ｓ２として出力しても良い。さらに他の適用例を挙げると、この信号伝送回路は、半導体集積回路装置の内部で生成される内部信号Ｓ１を第１端（出力回路）で受信し、所定の遅延経路１１ｎを通して第２端（出力パッド）に伝送し外部信号Ｓ２として出力しても良い。また、このほか、信号伝達部１１が各種の形態に変形可能なことは当業者にとって自明である。
【００１８】
負荷調節部１３は、信号伝達部１１の遅延経路１１ｎに接続されて、遅延時間Ｔｄを制御する。負荷調節部１３は、具体的には、ヒューズ１３ａ、伝送トランジスタ１３ｂ及びキャパシタ１３ｃを備える。
【００１９】
ヒューズ１３ａは、その一端が信号伝達部１１の遅延経路１１ｎに接続される。また、ヒューズ１３ａは、パッケージ状態でも使用者により切断可能なことから、製造過程が容易に短縮される。
【００２０】
伝送トランジスタ１３ｂは、制御信号ＣＯＮＴに応答してターンオンされ、ヒューズ１３ａの他端１３ｍの信号を伝送する。好ましくは、伝送トランジスタ１３ｂは、ＣＭＯＳトランジスタで構成することができるが、ＮＭＯＳまたはＰＭＯＳトランジスタだけで構成することもできる。また、制御信号ＣＯＮＴは、内部回路で生成してもよいし、外部から印加してもよい。
【００２１】
キャパシタ１３ｃは、外部電圧端子と伝送トランジスタ１３ｂの一端１３ｎとの間に形成される。好ましくは、キャパシタ１３ｃは、ＭＯＳトランジスタで構成される。
【００２２】
キャパシタ１３ｃは、図３に示されたように、ゲート端子が伝送トランジスタ１３ｂの一端１３ｎに接続され、ソース／ドレイン端子が接地電圧ＶＳＳに共通に接続されるＮＭＯＳトランジスタで構成することができる。
【００２３】
また、キャパシタ１３ｃは、ゲート端子が伝送トランジスタ１３ｂの一端１３ｎに接続され、ソース／ドレイン端子が電源電圧ＶＣＣに共通に接続されるＰＭＯＳトランジスタで構成することもできる。
【００２４】
図３に示された、本発明の第１実施の形態による信号伝送回路１０は、ヒューズ１３ａの開閉及び制御信号ＣＯＮＴの活性／非活性に応じて、遅延経路１１ｎの負荷が減少または増加する。換言すると、ヒューズ１３ａの開閉及び制御信号ＣＯＮＴの活性／非活性に応じて、信号伝達部１１の遅延時間Ｔｄが延長または短縮される。
【００２５】
特に、ＲＤＲＡＭに代表される超高速で動作する製品においては、信号間の僅かなスキューが製品全体としての誤動作を引き起こす場合がある。この観点から、本発明の好適な実施の形態によると、図１に示された従来技術による、ヒューズだけでの負荷調節よりも信号の伝送時間の調節がさらに容易になる。
【００２６】
好ましくは、信号伝送回路１０は、制御信号ＣＯＮＴを生成する制御信号生成部１５をさらに備える。ここで、図３に示す回路からヒューズを削除した負荷調節部を持つ信号伝送回路も、構成が単純であるという観点等で、有用である。
【００２７】
図３において、信号伝達部１１の他の適用例では、第１端１１ａが半導体集積回路装置の外部から入力される信号Ｓ１を受け取るパッドとして構成され、第２端１１ｂがその信号Ｓ１を所定の伝送経路１１ｎを通して伝送する入力回路として構成される。
【００２８】
この場合において、パッドには、例えば、データ入力信号、アドレス信号、クロック信号、指令信号（ＣＯＭＭＡＮＤ）などの信号が印加され得る。ここで、メモリ装置の各アドレス（Ａｉ）ピンがもつキャパシタンスの差は、設計上は０に設定されるが、製造過程における工程の変化等が原因で、各ピンがもつキャパシタンスに違いが生じる場合がある。また、このキャパシタンスの違いは、接続されたメモリデバイスが多いほど大きくなる。その結果、各メモリデバイスのアドレス（Ａｉ）ピン間の動作速度にばらつきが生じ得る。
【００２９】
図３に示されたように、本発明の好適な実施の形態によると、各メモリデバイスのアドレス（Ａｉ）ピンラインがもつキャパシタンスは、ヒューズの切断、制御信号の活性化などの操作を通じて、使用者により調節され得る。 図３における信号伝達部１１のさらに他の適用例では、第１端１１ａには半導体集積回路装置の出力回路からの内部信号Ｓ１が入力され、その信号が所定の伝送経路１１ｎを通って第２端１１ｂとしてのパッドを介して信号Ｓ２として外部に出力される。この場合において、パッドは、データを出力するために使用される。
【００３０】
図４は、図３の制御信号生成部１５の具体的な構成例を占めず図である。同図を参照すると、制御信号ＣＯＮＴの活性／非活性は、イネーブルヒューズ１９の開閉により決定される。イネーブルヒューズ１９が切断されていない場合は、制御信号ＣＯＮＴは、ＮＭＯＳトランジスタ１８に印加されるパワーアップ感知信号ＰＷＵＰの活性化により“Ｈ”レベルに活性化される。パワーアップ感知信号ＰＷＵＰは、パワー（電源電圧）がターンオンされるとき、パワーアップ感知信号生成回路１４により生成されるパルス信号である。制御信号ＣＯＮＴを生成する回路は、多種多様に変形可能なことは当業者にとって自明である。
【００３１】
図５Ａは、図３の制御信号生成部１５の他の具体的な構成例を示す図である。同図を参照すると、制御信号生成部１５’は、制御レジスタ１６及びパワーアップ感知信号生成回路１７を備える。この構成例では、制御レジスタ１６は、多数の制御アドレス（ＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ２）を生成する制御アドレス生成部１６＿１及びプログラマブル部１６＿２で構成される。ここでは、説明上の便宜のため、制御アドレスＡＤＤＲ０によってのみプログラムされるプログラマブル部１６＿２の例について述べる。
【００３２】
図５Ｂは、図５Ａの制御アドレス生成部１６＿１をより具体的に示す図である。同図を参照すると、制御アドレス生成部１６＿１は、直列接続された多数のフリップフロップロジックゲート（Ｆ／Ｆ）１６ａ、１６ｂ、１６ｃを備える。第１Ｆ／Ｆ１６ａは、データ信号ＳＩＯを入力信号とし、クロック信号ＳＣＫをクロック入力として、第１制御アドレスＡＤＤＲ０を出力信号として生成する。また、第２Ｆ／Ｆ１６ｂは、第１Ｆ／Ｆ１６ａからの反転出力信号を入力信号とし、クロック信号ＳＣＫをクロック入力として、第２制御アドレスＡＤＤＲ１を出力信号として生成する。また、第３Ｆ／Ｆ１６ｃの動作も第２Ｆ／Ｆ１６ｂの動作に準じている。指令信号ＣＭＤは、制御アドレス生成部１６＿１をイネーブルさせる信号である。
【００３３】
パワーアップ感知信号生成回路１７は、集積回路に供給される電源電圧ＶＣＣに応答して、パワーアップ感知信号ＰＷＵＰを生成する。
【００３４】
図５Ｃは、図５Ａのプログラマブル部１６＿２をより具体的に示す図である。同図を参照すると、プログラマブル部１６＿２は、抵抗ＲＥＳが切断されていない状態では、制御アドレスＡＤＤＲ０に応答する制御信号ＣＯＮＴを生成する。しかし、抵抗ＲＥＳが切断された状態では、制御信号ＣＯＮＴは制御アドレスＡＤＤＲ０に応答しない。抵抗ＲＥＳは、例えば、所定の電流量以上が流れるときに切断される電気的ヒューズで構成され得る。
【００３５】
図６は、本発明の第２の実施の形態による信号伝送回路を示す図であって、この信号伝送回路は、図３に示された第１の実施の形態の変形例である。この信号伝送回路２０は、信号伝達部２１及び負荷調節部２３を備える。図６の信号伝達部２１は、図３の信号伝達部１１と略同一の構成及び機能を有するため、それについての詳しい説明は省略する。
【００３６】
また、図６の負荷調節部２３及び図３の負荷調節部１３を対比すると、以下のような違いがある。すなわち、図３の負荷調節部１３のキャパシタ１３ｂは、ソース／ドレイン端子が接地端子ＶＳＳまたは電源端子ＶＣＣに共通に接続されている。これに対し、図６の負荷調節部２３のキャパシタ２３ｃは、伝送トランジスタ２３ｂの制御を司る制御信号ＣＯＮＴ１を生成する制御信号生成部２５からの他の出力信号ＣＯＮＴ２がキャパシタ２３ｃを構成するＭＯＳトランジスタのソース／ドレイン端子に共通に接続されている。
【００３７】
好ましくは、制御信号生成部２５からの出力信号ＣＯＮＴ２は、接地ＶＳＳまたは電源電圧ＶＣＣレベルを持つ信号である。キャパシタ２３ｃのキャパシタンスは、キャパシタ２３ｃを構成するＭＯＳトランジスタのソース／ドレイン端子に印加される電圧レベルに応じて変化する。このため、使用者は、製造過程以降のパッケージ段階以前にヒューズを切断することもできるし、パッケージ段階以降に所定のテスト過程を経て信号伝送線のキャパシタンスを調節することもできる。その結果、信号伝送回路２０の信号伝送時間Ｔｄが正確に制御可能となる。
【００３８】
図７は、本発明の第３の実施の形態による信号伝送回路を示す図面であって、この信号伝送回路は、図４の第１の実施の形態の変形例である。ここで、信号伝送回路３１は、信号伝達部３１及び負荷調節部３３を備える。この信号伝達部３１は、図７の信号伝達部１１に略同一の構成及び機能を有するため、それについての詳しい説明は省略する。
【００３９】
また、図７の負荷調節部３３及び図３の負荷調節部１３を対比すると、以下のような違いがでてくる。図３の負荷調節部１３は、１つの伝送トランジスタ１３ｂのみを備える。これに対し、図７の負荷調節部３３は、直列接続された２つ以上の伝送トランジスタ３３ｂ１、３３ｂ２を備える。伝送トランジスタ３３ｂ１、３３ｂ２の各ゲートの制御を司る信号ＣＯＮＴ１、ＣＯＮＴ２もそれぞれの制御信号生成部により独立して生成可能である。ここで、伝送トランジスタ３３ｂ１の寸法（幅Ｗ１、長さＬ１）及び伝送トランジスタ３３ｂ２の寸法（幅Ｗ２、長さＬ２）をそれぞれ異ならしめても良い。
【００４０】
負荷調節部３３の各伝送トランジスタ３３ｂ１、３３ｂ２の制御を司る制御信号ＣＯＮＴ１、ＣＯＮＴ２の活性化は、使用者により各種の段階で制御可能である。すなわち、パッケージ段階前にヒューズを切断することもできるし、パッケージ段階後に所定のテスト過程を経て制御信号ＣＯＮＴ１、ＣＯＮＴ２を制御することもできる。このように、ヒューズの切断または制御信号の制御を通じて、信号伝送回路３０の信号伝送時間Ｔｄの正確な制御が可能となる。
【００４１】
伝送トランジスタ３３ｂ１、３３ｂ２の個数は、必要に応じて２つ以上の多数個に増やす場合もある。これにより、さらなる遅延時間Ｔｄの調節が可能となる。
【００４２】
図８は、本発明の好適な実施の形態に係る信号伝送回路を適用したマルチ信号伝送回路を示す図である。ここでは、説明上の便宜のために、図８に示されたマルチ信号伝送回路１００が入力信号ＩＮを遅延させて多数の伝送信号ＤＣＬＫ１、ＤＣＬＫ２、ＤＣＬＫ３を生成する例について述べる。３つの伝送信号ＤＣＬＫ１、ＤＣＬＫ２、ＤＣＬＫ３は、それぞれ３つの回路ブロック１０３ａ、１０３ｂ、１０３ｃに入力される信号である。また、図８に示された信号伝送回路１０１ａ、１０１ｂ、１０１ｃは、図３から図７において説明された本発明の好適な実施の形態に係る信号伝送回路のいずれか１つである。
【００４３】
このように、１つの入力信号に同期する多数の伝送信号を生成して用いることにより、電力消耗を抑えることができる。例えば、Ａ回路ブロック１０３ａだけを駆動するモードでは、Ａブロック制御信号ＥＮＡだけを活性化させ、且つＢブロック制御信号ＥＮＢ及びＣブロック制御信号ＥＮＣは非活性化させる。その結果、本発明の好適な実施の形態に係るマルチ信号伝送回路は、動作モードに応じた制御信号を活性化させることにより、電力消耗が格段に低減される。
【００４４】
また、２つまたは３つの伝送信号を同時に活性化させるモードが選択される場合において、伝送信号間には、伝送時間スキューを０に設定しておいたのにも拘わらず、製造過程における工程の変化が原因で伝送経路の寄生キャパシタンスの違いができ、その結果伝送時間スキューが生じうる。かかる伝送時間スキューは、図３から図７において説明されたように、ヒューズの開閉、制御信号の活性化／非活性化によって無くすことができる。
【００４５】
図９は、図３に示された本発明の好適な実施の形態に係る信号伝送回路１０を用いる信号伝送時間の調節方法を示すフローチャートである。最初に目標伝送時間Ｔｔｇを設定し（ステップ２０３）、信号伝送回路の実際の伝送時間Ｔｒｅｌを測定する（ステップ２０５）。
【００４６】
続けて、実際の伝送時間Ｔｒｅｌと目標伝送時間Ｔｔｇとの比較を行い（ステップ２０７）、実際の伝送時間Ｔｒｅｌと目標伝送時間Ｔｔｇとの差分が許容範囲から外れているか否かを判断する（ステップ２０９）。
【００４７】
もし、実際の伝送時間Ｔｒｅｌと目標伝送時間Ｔｔｇとの差分が許容範囲以内であれば、調節ヒューズ１ａまたは制御信号ＣＯＮＴを初期の状態に維持する。
【００４８】
これに対し、ステップ２０９において、実際の伝送時間Ｔｒｅｌと目標伝送時間Ｔｔｇとの差分が許容範囲から外れた場合には、実際の伝送時間Ｔｒｅｌと目標伝送時間Ｔｔｇとの大小を比較する（ステップ２１１）。ここで、実際の伝送時間Ｔｒｅｌが目標伝送時間Ｔｔｇよりも大であれば、調節ヒューズ１３ａを切断して（ステップ２１３）、信号伝送回路の伝送時間を短縮させる。また、ステップ２１１において、実際の伝送時間Ｔｒｅｌが目標伝送時間Ｔｔｇよりも小であれば、制御信号ＣＯＮＴを活性化させて（ステップ２１５）、信号伝送回路の伝送時間を延ばす。
【００４９】
このように、図９に示された本発明の好適な実施の形態に係る信号伝送時間の調節方法によれば、調節ヒューズ１３ａを切断したり、制御信号ＣＯＮＴを活性化させたりすることにより、実際の伝送時間を目標伝送時間に一致させることができる。
【００５０】
図１０は、図３に示された本発明の好適な実施の形態に係る信号伝送回路１０を用いる信号伝送線のキャパシタンス調節方法を示すフローチャートである。最初に目標キャパシタンスＣｔｇを設定し（ステップ３０３）、信号伝送線の実際のキャパシタンスＣｒｅｌを測定する（ステップ３０５）。
【００５１】
続けて、実際のキャパシタンスＣｒｅｌと目標キャパシタンスＣｔｇとの比較を行い（ステップ３０７）、実際のキャパシタンスＣｒｅｌと目標キャパシタンスＣｔｇとの違いがが許容範囲から外れているか否かを判断する（ステップ３０９）。
【００５２】
もし、実際のキャパシタンスＣｒｅｌと目標キャパシタンスＣｔｇとの違いが許容範囲以内であれば、調節ヒューズ１３ａまたは制御信号ＣＯＮＴを初期の状態に維持する。
【００５３】
これに対し、ステップ３０９において、実際のキャパシタンスＣｒｅｌと目標キャパシタンスＣｔｇとの違いが許容範囲から外れたならば、実際キャパシタンスＣｒｅｌと目標キャパシタンスＣｔｇとの大小を比較する（ステップ３１１）。ここで、実際キャパシタンスＣｒｅｌが目標キャパシタンスＣｔｇよりも大であれば、調節ヒューズ１３ａを切断して（ステップ３１３）、信号伝送線のキャパシタンスを減少させる。また、ステップ３１１において実際のキャパシタンスＣｒｅｌが目標キャパシタンスＣｔｇよりも小であれば、制御信号ＣＯＮＴを活性化させて（ステップ３１５）、信号伝送線のキャパシタンスを増大させる。
【００５４】
このように、図１０に示された本発明の好適な実施の形態に係る信号伝送線のキャパシタンス調節方法によれば、調節ヒューズ１３ａを切断したり、制御信号ＣＯＮＴを活性化させたりすることにより、実際キャパシタンスを目標キャパシタンスに一致させることができる。
【００５５】
図１１は、多数の半導体メモリ装置のパッド信号が単一の信号線で共有される半導体モジュール装置を示す図であって、この半導体モジュール装置の各半導体メモリ装置には、上記した本発明の好適な実施の形態に係る信号伝送回路が適用可能である。ここで、それぞれの半導体メモリ装置のパッド信号は、メモリコントローラの入出力信号線に共通に接続されている。かかる構造を持つ半導体集積回路装置は、メモリコントローラの入出力信号線に共通に接続されるメモリデバイスの数が多いほど、各メモリデバイスのパッド信号（データ入出力信号、アドレスなどの入力信号、クロック信号など）が持つキャパシタンスは所定値以内に固定される必要がある。すなわち、同一種類のパッド信号伝送線が持つキャパシタンスにΔＣ分の誤差があると仮定すると、各パッド信号伝送線間におけるキャパシタンスの差は、メモリコントローラの入出力信号線に接続されたメモリデバイスの数をかけた値、すなわちｎ×ΔＣとなる。かかるキャパシタンスの違いは、例えば、複数のデータ出力間または各アドレス間に伝送時間の違いをもたらし、モジュール装置の動作速度を低下させる原因となる。
【００５６】
ところが、図１１に示された各メモリデバイスの出力ピン信号ＤＱｉラインが持つキャパシタンスは、ヒューズの切断、制御信号の活性化などを通じて使用者が調節することができる。このように、出力ピン信号ＤＱｉラインが持つキャパシタンスを調節することにより、各メモリデバイスのピンライン間で動作速度を一致させるできる。
【００５７】
以上述べたように、本発明の好適な実施の形態に係る信号伝送回路及び信号伝送調節方法によると、使用者に、入力信号に対する伝送信号の伝送時間を調節するための新たな選択肢を与えることにより、伝送時間の正確な制御が可能となる。
【００５８】
また、本発明の好適な実施の形態に係るマルチ信号伝送回路によると、多数の伝送信号について、スキューの影響を排除することができる。
【００５９】
また、本発明の好適な実施の形態によると、半導体集積回路装置の製造過程にお関して設計を変更することなく、ヒューズの切断またはパッケージ状態でのテストモードにより伝送時間の短縮及び延長が可能なため、製造過程を短縮することができる。
【００６０】
さらに、本発明の好適な実施の形態に係る信号伝送回路及び信号伝送線の負荷調節方法によると、使用者に、伝送線のキャパシタンスを調節するための新たな選択肢を与えることにより、信号伝送線のキャパシタンスを正確に制御することができる。
【００６１】
また、本発明の好適な実施の形態によると、半導体集積回路装置の製造過程に関して設計を変更することなく、ヒューズの切断またはパッケージ状態でのテストモードにより信号伝送線のキャパシタンスの減少及び増大が可能なため、メモリデバイスの各ピン間の動作速度を簡単に一致させることができる。
【００６２】
本発明は図面に示された実施の形態に基づいて説明されたが、これは単なる例示的なものに過ぎず、本技術分野の通常の知識を有する者であれば、これらに基づいて種々の変形及び均等な他の実施形式を採用することが可能なことは言うまでもない。よって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的な思想によって定まるべきである。
【００６３】
【発明の効果】
本発明によれば、使用者による信号伝送時間のより正確な制御が可能になる。
【図面の簡単な説明】
【図１】従来の信号伝送回路を示す図である。
【図２】図１の信号伝送回路の伝送時間を説明するための図である。
【図３】本発明の第１の実施の形態による信号伝送回路を示す図である。
【図４】図３の制御信号生成部を具体的に示す図である。
【図５Ａ】図３の制御信号生成部を具体的に示す他の図である。
【図５Ｂ】図５Ａの制御アドレス生成部をより具体的に示す図である。
【図５Ｃ】図５Ａのプログラマブル部をより具体的に示す図である。
【図６】本発明の第２の実施の形態による信号伝送回路を示す図である。
【図７】本発明の第３の実施の形態による信号伝送回路を示す図である。
【図８】本発明の信号伝送回路を適用したマルチ信号伝送回路を示す図である。
【図９】本発明の好適な実施の形態に係る信号伝送線の伝送時間調節方法を示すフローチャートである。
【図１０】本発明のの好適な実施の形態に係る信号伝送線のキャパシタンス調節方法を示すフローチャートである。
【図１１】多数の半導体メモリ装置のパッド信号が単一の信号線で共有される半導体モジュール装置を示す図である。
【符号の説明】
１０…信号伝送回路、
１１…信号伝達部、
１３…負荷調節部、
１３ａ…ヒューズ、
１３ｍ…ヒューズの他側、
１３ｂ…伝送トランジスタ、
１３ｎ…一側接合、
１３ｃ…キャパシタ、
ＶＳＳ…接地電圧
ＣＯＮＴ…制御信号、
Ｓ１…入力信号、
Ｓ２…出力信号
【発明の属する技術分野】
本発明は半導体集積回路装置及びその信号伝送回路に関する。
【０００２】
【従来の技術】
多くの半導体装置は、信号伝送回路を用いる。信号伝送回路を用いる代表的な回路として遅延同期ループが挙げられる。ここでは、一例として、遅延同期ループについて、信号伝送回路及び伝送時間制御の必要性を検討する。最近の汎用の複合メモリ装置（ＭＭＬ：Ｍｅｒｇｅｄ Ｍｅｍｏｒｙ ｗｉｔｈ Ｌｏｇｉｃ）、ラムバスＤＲＡＭ（ＲＤＲＡＭ：Ｒａｍｂｕｓ ＤＲＡＭ）、ダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲ：Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等は、外部から入力される基準クロック信号に同期して動作する。
【０００３】
遅延同期ループは、基準クロック信号を受け取って、内部クロック信号を生成する。内部クロック信号は基準クロック信号に位相が合わせられ、半導体メモリ装置の内部回路は内部クロック信号を基準にして動作する。すなわち、遅延同期ループの最終端から出力される内部クロック信号は、半導体メモリ装置の全体に分配されて、回路動作に必要とされるクロック信号が提供される。
【０００４】
しかしながら、遅延同期ループからの出力信号は、集積回路上の様々な回路に提供されるため、極めて大きい出力負荷を駆動する必要がる。かかる大きい出力負荷が原因で、遅延同期ループは一回の駆動だけでも多量の電力を消耗する場合がある。このため、ＭＭＬ、ＲＤＲＡＭ、ＤＤＲなどの集積回路は、余計な電力消耗を抑えるために、集積回路の動作に応じて遅延同期ループの動作モードを分類し、各モードに応じた出力信号を選択的に提供する。また、場合によっては、遅延同期ループの全ての出力信号が提供される状況もある。このとき、集積回路の各内部回路が正確に動作するには、入力信号として作用する遅延同期ループからの複数の出力信号の間で位相が正確に一致する必要がある。遅延同期ループからの複数の出力信号の間で位相が正確に一致しない限り、集積回路の正確な制御ができない。その結果、集積回路全体としての動作速度が顕著に低下したり、誤動作が発生したりする。
【０００５】
これを防止するために、遅延同期ループの中には、伝送時間を調節可能な信号伝送回路を含ものがある。図１は、従来の信号伝送回路を示す図面であって、この信号伝送回路は、ヒューズ（Ｆ）を用い、入力信号Ｓ１に対する出力信号Ｓ２の伝送時間を短縮させることができる。図２は、図１の信号伝送回路の動作を説明するための図面である。時刻ｔ=０で、入力信号Ｓ１が“Ｌ”レベルから“Ｈ”レベルに立ち上がると、時刻ｔ＝０からキャパシタＣに蓄積された電荷の放電が始まる。しかし、出力信号Ｓ２は暫く“Ｌ”レベルを維持し続ける。そして、時刻ｔ=Ｔｄで、キャパシタノードｎ１の電圧がトランジスタＧ２のしきい値電圧まで降下すると、出力信号Ｓ２は“Ｈ”レベルとなる。このため、出力信号Ｓ２は、入力信号Ｓ１がＴｄだけ遅延した信号となる。ここで、図１のヒューズを切断すると、キャパシタノードｎ１ではキャパシタＣ成分の影響がないため、伝送時間Ｔｄが短縮される。しかし、従来の信号伝送回路は、回路設計の際に決定された伝送時間を短縮することしかできない。そのため、従来の信号伝送回路は、伝送時間を延ばすことができず、伝送時間の正確な制御ができないという問題があった。
【０００６】
【発明が解決しようとする課題】
本発明は上記事情に鑑みて成されたものであり、その目的は、例えば、使用者による信号伝送時間のより正確な制御を可能にすることである。
【０００７】
【課題を解決するための手段】
前記目的を達成するために、本発明は、信号伝送線を介して所定の信号を伝送する半導体集積回路装置及びその信号伝送回路を提供する。
【０００８】
本発明の好適な実施の形態によると、前記信号伝送回路は、前記信号伝送線に接続された少なくとも１つの負荷調節部を備える。前記負荷調節部は、キャパシタと、互いに直列に接続された伝送部及びヒューズであって所定の制御信号に応答して前記信号伝送線に前記キャパシタを接続させる前記伝送部と、前記半導体集積回路装置に印加される電源電圧に応答するパワーアップ感知信号を生成するパワー−アップ感知信号生成回路及び前記パワー−アップ感知信号に応答して前記制御信号を生成するプログラマブル部を含む制御信号生成回路とを備える。
【０００９】
本発明の半導体集積回路装置及びその信号伝送回路によると、例えば、入力信号に対する出力信号の伝送時間を使用者がより正確に制御することができる。
【００１０】
さらに、本発明の好適な実施の形態に係るマルチ伝送信号生成回路によると、例えば、多数個の伝送信号について、スキューの影響を排除することができる。
【００１１】
さらに、本発明の信号伝送回路の信号線のキャパシタンスは、使用者により正確に制御され得る。
【００１２】
さらに、本発明によれば、半導体製造工程に関して設計を変更することなく、ヒューズの切断またはパッケージ以降のテスト状態でも信号線のキャパシタンスが調節することができるため、伝送時間の短縮及び延長が簡単であり、また、製造工数を短縮することができる。
【００１３】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１４】
図３は、本発明の第１の実施の形態による信号伝送回路を示す図面である。
【００１５】
図３に示すように、本発明の好適な実施の形態に係る信号伝送回路１０は、信号伝達部１１及び負荷調節部１３を備える。
【００１６】
信号伝送回路１０は、例えば、半導体集積回路装置にその内部回路として組み込まれる。信号伝達部１１は、第１端１１ａに入力される入力信号Ｓ１を遅延経路１１ｎを通して出力信号Ｓ２として出力する。出力信号Ｓ２は、入力信号Ｓ１に対して、所定の遅延時間Ｔｄだけ遅延する。信号伝達部１１の第１端１１ａ及び第２端１１ｂは、例えばインバータで構成することができる。
【００１７】
他の適用例を挙げると、この信号伝送回路は、半導体集積回路装置の外部から入力される外部入力信号Ｓ１を第１端（入力パッド）で受信し、所定の遅延経路１１ｎを通してその入力信号Ｓ１を第２端（入力回路）に伝送し内部入力信号Ｓ２として出力しても良い。さらに他の適用例を挙げると、この信号伝送回路は、半導体集積回路装置の内部で生成される内部信号Ｓ１を第１端（出力回路）で受信し、所定の遅延経路１１ｎを通して第２端（出力パッド）に伝送し外部信号Ｓ２として出力しても良い。また、このほか、信号伝達部１１が各種の形態に変形可能なことは当業者にとって自明である。
【００１８】
負荷調節部１３は、信号伝達部１１の遅延経路１１ｎに接続されて、遅延時間Ｔｄを制御する。負荷調節部１３は、具体的には、ヒューズ１３ａ、伝送トランジスタ１３ｂ及びキャパシタ１３ｃを備える。
【００１９】
ヒューズ１３ａは、その一端が信号伝達部１１の遅延経路１１ｎに接続される。また、ヒューズ１３ａは、パッケージ状態でも使用者により切断可能なことから、製造過程が容易に短縮される。
【００２０】
伝送トランジスタ１３ｂは、制御信号ＣＯＮＴに応答してターンオンされ、ヒューズ１３ａの他端１３ｍの信号を伝送する。好ましくは、伝送トランジスタ１３ｂは、ＣＭＯＳトランジスタで構成することができるが、ＮＭＯＳまたはＰＭＯＳトランジスタだけで構成することもできる。また、制御信号ＣＯＮＴは、内部回路で生成してもよいし、外部から印加してもよい。
【００２１】
キャパシタ１３ｃは、外部電圧端子と伝送トランジスタ１３ｂの一端１３ｎとの間に形成される。好ましくは、キャパシタ１３ｃは、ＭＯＳトランジスタで構成される。
【００２２】
キャパシタ１３ｃは、図３に示されたように、ゲート端子が伝送トランジスタ１３ｂの一端１３ｎに接続され、ソース／ドレイン端子が接地電圧ＶＳＳに共通に接続されるＮＭＯＳトランジスタで構成することができる。
【００２３】
また、キャパシタ１３ｃは、ゲート端子が伝送トランジスタ１３ｂの一端１３ｎに接続され、ソース／ドレイン端子が電源電圧ＶＣＣに共通に接続されるＰＭＯＳトランジスタで構成することもできる。
【００２４】
図３に示された、本発明の第１実施の形態による信号伝送回路１０は、ヒューズ１３ａの開閉及び制御信号ＣＯＮＴの活性／非活性に応じて、遅延経路１１ｎの負荷が減少または増加する。換言すると、ヒューズ１３ａの開閉及び制御信号ＣＯＮＴの活性／非活性に応じて、信号伝達部１１の遅延時間Ｔｄが延長または短縮される。
【００２５】
特に、ＲＤＲＡＭに代表される超高速で動作する製品においては、信号間の僅かなスキューが製品全体としての誤動作を引き起こす場合がある。この観点から、本発明の好適な実施の形態によると、図１に示された従来技術による、ヒューズだけでの負荷調節よりも信号の伝送時間の調節がさらに容易になる。
【００２６】
好ましくは、信号伝送回路１０は、制御信号ＣＯＮＴを生成する制御信号生成部１５をさらに備える。ここで、図３に示す回路からヒューズを削除した負荷調節部を持つ信号伝送回路も、構成が単純であるという観点等で、有用である。
【００２７】
図３において、信号伝達部１１の他の適用例では、第１端１１ａが半導体集積回路装置の外部から入力される信号Ｓ１を受け取るパッドとして構成され、第２端１１ｂがその信号Ｓ１を所定の伝送経路１１ｎを通して伝送する入力回路として構成される。
【００２８】
この場合において、パッドには、例えば、データ入力信号、アドレス信号、クロック信号、指令信号（ＣＯＭＭＡＮＤ）などの信号が印加され得る。ここで、メモリ装置の各アドレス（Ａｉ）ピンがもつキャパシタンスの差は、設計上は０に設定されるが、製造過程における工程の変化等が原因で、各ピンがもつキャパシタンスに違いが生じる場合がある。また、このキャパシタンスの違いは、接続されたメモリデバイスが多いほど大きくなる。その結果、各メモリデバイスのアドレス（Ａｉ）ピン間の動作速度にばらつきが生じ得る。
【００２９】
図３に示されたように、本発明の好適な実施の形態によると、各メモリデバイスのアドレス（Ａｉ）ピンラインがもつキャパシタンスは、ヒューズの切断、制御信号の活性化などの操作を通じて、使用者により調節され得る。 図３における信号伝達部１１のさらに他の適用例では、第１端１１ａには半導体集積回路装置の出力回路からの内部信号Ｓ１が入力され、その信号が所定の伝送経路１１ｎを通って第２端１１ｂとしてのパッドを介して信号Ｓ２として外部に出力される。この場合において、パッドは、データを出力するために使用される。
【００３０】
図４は、図３の制御信号生成部１５の具体的な構成例を占めず図である。同図を参照すると、制御信号ＣＯＮＴの活性／非活性は、イネーブルヒューズ１９の開閉により決定される。イネーブルヒューズ１９が切断されていない場合は、制御信号ＣＯＮＴは、ＮＭＯＳトランジスタ１８に印加されるパワーアップ感知信号ＰＷＵＰの活性化により“Ｈ”レベルに活性化される。パワーアップ感知信号ＰＷＵＰは、パワー（電源電圧）がターンオンされるとき、パワーアップ感知信号生成回路１４により生成されるパルス信号である。制御信号ＣＯＮＴを生成する回路は、多種多様に変形可能なことは当業者にとって自明である。
【００３１】
図５Ａは、図３の制御信号生成部１５の他の具体的な構成例を示す図である。同図を参照すると、制御信号生成部１５’は、制御レジスタ１６及びパワーアップ感知信号生成回路１７を備える。この構成例では、制御レジスタ１６は、多数の制御アドレス（ＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ２）を生成する制御アドレス生成部１６＿１及びプログラマブル部１６＿２で構成される。ここでは、説明上の便宜のため、制御アドレスＡＤＤＲ０によってのみプログラムされるプログラマブル部１６＿２の例について述べる。
【００３２】
図５Ｂは、図５Ａの制御アドレス生成部１６＿１をより具体的に示す図である。同図を参照すると、制御アドレス生成部１６＿１は、直列接続された多数のフリップフロップロジックゲート（Ｆ／Ｆ）１６ａ、１６ｂ、１６ｃを備える。第１Ｆ／Ｆ１６ａは、データ信号ＳＩＯを入力信号とし、クロック信号ＳＣＫをクロック入力として、第１制御アドレスＡＤＤＲ０を出力信号として生成する。また、第２Ｆ／Ｆ１６ｂは、第１Ｆ／Ｆ１６ａからの反転出力信号を入力信号とし、クロック信号ＳＣＫをクロック入力として、第２制御アドレスＡＤＤＲ１を出力信号として生成する。また、第３Ｆ／Ｆ１６ｃの動作も第２Ｆ／Ｆ１６ｂの動作に準じている。指令信号ＣＭＤは、制御アドレス生成部１６＿１をイネーブルさせる信号である。
【００３３】
パワーアップ感知信号生成回路１７は、集積回路に供給される電源電圧ＶＣＣに応答して、パワーアップ感知信号ＰＷＵＰを生成する。
【００３４】
図５Ｃは、図５Ａのプログラマブル部１６＿２をより具体的に示す図である。同図を参照すると、プログラマブル部１６＿２は、抵抗ＲＥＳが切断されていない状態では、制御アドレスＡＤＤＲ０に応答する制御信号ＣＯＮＴを生成する。しかし、抵抗ＲＥＳが切断された状態では、制御信号ＣＯＮＴは制御アドレスＡＤＤＲ０に応答しない。抵抗ＲＥＳは、例えば、所定の電流量以上が流れるときに切断される電気的ヒューズで構成され得る。
【００３５】
図６は、本発明の第２の実施の形態による信号伝送回路を示す図であって、この信号伝送回路は、図３に示された第１の実施の形態の変形例である。この信号伝送回路２０は、信号伝達部２１及び負荷調節部２３を備える。図６の信号伝達部２１は、図３の信号伝達部１１と略同一の構成及び機能を有するため、それについての詳しい説明は省略する。
【００３６】
また、図６の負荷調節部２３及び図３の負荷調節部１３を対比すると、以下のような違いがある。すなわち、図３の負荷調節部１３のキャパシタ１３ｂは、ソース／ドレイン端子が接地端子ＶＳＳまたは電源端子ＶＣＣに共通に接続されている。これに対し、図６の負荷調節部２３のキャパシタ２３ｃは、伝送トランジスタ２３ｂの制御を司る制御信号ＣＯＮＴ１を生成する制御信号生成部２５からの他の出力信号ＣＯＮＴ２がキャパシタ２３ｃを構成するＭＯＳトランジスタのソース／ドレイン端子に共通に接続されている。
【００３７】
好ましくは、制御信号生成部２５からの出力信号ＣＯＮＴ２は、接地ＶＳＳまたは電源電圧ＶＣＣレベルを持つ信号である。キャパシタ２３ｃのキャパシタンスは、キャパシタ２３ｃを構成するＭＯＳトランジスタのソース／ドレイン端子に印加される電圧レベルに応じて変化する。このため、使用者は、製造過程以降のパッケージ段階以前にヒューズを切断することもできるし、パッケージ段階以降に所定のテスト過程を経て信号伝送線のキャパシタンスを調節することもできる。その結果、信号伝送回路２０の信号伝送時間Ｔｄが正確に制御可能となる。
【００３８】
図７は、本発明の第３の実施の形態による信号伝送回路を示す図面であって、この信号伝送回路は、図４の第１の実施の形態の変形例である。ここで、信号伝送回路３１は、信号伝達部３１及び負荷調節部３３を備える。この信号伝達部３１は、図７の信号伝達部１１に略同一の構成及び機能を有するため、それについての詳しい説明は省略する。
【００３９】
また、図７の負荷調節部３３及び図３の負荷調節部１３を対比すると、以下のような違いがでてくる。図３の負荷調節部１３は、１つの伝送トランジスタ１３ｂのみを備える。これに対し、図７の負荷調節部３３は、直列接続された２つ以上の伝送トランジスタ３３ｂ１、３３ｂ２を備える。伝送トランジスタ３３ｂ１、３３ｂ２の各ゲートの制御を司る信号ＣＯＮＴ１、ＣＯＮＴ２もそれぞれの制御信号生成部により独立して生成可能である。ここで、伝送トランジスタ３３ｂ１の寸法（幅Ｗ１、長さＬ１）及び伝送トランジスタ３３ｂ２の寸法（幅Ｗ２、長さＬ２）をそれぞれ異ならしめても良い。
【００４０】
負荷調節部３３の各伝送トランジスタ３３ｂ１、３３ｂ２の制御を司る制御信号ＣＯＮＴ１、ＣＯＮＴ２の活性化は、使用者により各種の段階で制御可能である。すなわち、パッケージ段階前にヒューズを切断することもできるし、パッケージ段階後に所定のテスト過程を経て制御信号ＣＯＮＴ１、ＣＯＮＴ２を制御することもできる。このように、ヒューズの切断または制御信号の制御を通じて、信号伝送回路３０の信号伝送時間Ｔｄの正確な制御が可能となる。
【００４１】
伝送トランジスタ３３ｂ１、３３ｂ２の個数は、必要に応じて２つ以上の多数個に増やす場合もある。これにより、さらなる遅延時間Ｔｄの調節が可能となる。
【００４２】
図８は、本発明の好適な実施の形態に係る信号伝送回路を適用したマルチ信号伝送回路を示す図である。ここでは、説明上の便宜のために、図８に示されたマルチ信号伝送回路１００が入力信号ＩＮを遅延させて多数の伝送信号ＤＣＬＫ１、ＤＣＬＫ２、ＤＣＬＫ３を生成する例について述べる。３つの伝送信号ＤＣＬＫ１、ＤＣＬＫ２、ＤＣＬＫ３は、それぞれ３つの回路ブロック１０３ａ、１０３ｂ、１０３ｃに入力される信号である。また、図８に示された信号伝送回路１０１ａ、１０１ｂ、１０１ｃは、図３から図７において説明された本発明の好適な実施の形態に係る信号伝送回路のいずれか１つである。
【００４３】
このように、１つの入力信号に同期する多数の伝送信号を生成して用いることにより、電力消耗を抑えることができる。例えば、Ａ回路ブロック１０３ａだけを駆動するモードでは、Ａブロック制御信号ＥＮＡだけを活性化させ、且つＢブロック制御信号ＥＮＢ及びＣブロック制御信号ＥＮＣは非活性化させる。その結果、本発明の好適な実施の形態に係るマルチ信号伝送回路は、動作モードに応じた制御信号を活性化させることにより、電力消耗が格段に低減される。
【００４４】
また、２つまたは３つの伝送信号を同時に活性化させるモードが選択される場合において、伝送信号間には、伝送時間スキューを０に設定しておいたのにも拘わらず、製造過程における工程の変化が原因で伝送経路の寄生キャパシタンスの違いができ、その結果伝送時間スキューが生じうる。かかる伝送時間スキューは、図３から図７において説明されたように、ヒューズの開閉、制御信号の活性化／非活性化によって無くすことができる。
【００４５】
図９は、図３に示された本発明の好適な実施の形態に係る信号伝送回路１０を用いる信号伝送時間の調節方法を示すフローチャートである。最初に目標伝送時間Ｔｔｇを設定し（ステップ２０３）、信号伝送回路の実際の伝送時間Ｔｒｅｌを測定する（ステップ２０５）。
【００４６】
続けて、実際の伝送時間Ｔｒｅｌと目標伝送時間Ｔｔｇとの比較を行い（ステップ２０７）、実際の伝送時間Ｔｒｅｌと目標伝送時間Ｔｔｇとの差分が許容範囲から外れているか否かを判断する（ステップ２０９）。
【００４７】
もし、実際の伝送時間Ｔｒｅｌと目標伝送時間Ｔｔｇとの差分が許容範囲以内であれば、調節ヒューズ１ａまたは制御信号ＣＯＮＴを初期の状態に維持する。
【００４８】
これに対し、ステップ２０９において、実際の伝送時間Ｔｒｅｌと目標伝送時間Ｔｔｇとの差分が許容範囲から外れた場合には、実際の伝送時間Ｔｒｅｌと目標伝送時間Ｔｔｇとの大小を比較する（ステップ２１１）。ここで、実際の伝送時間Ｔｒｅｌが目標伝送時間Ｔｔｇよりも大であれば、調節ヒューズ１３ａを切断して（ステップ２１３）、信号伝送回路の伝送時間を短縮させる。また、ステップ２１１において、実際の伝送時間Ｔｒｅｌが目標伝送時間Ｔｔｇよりも小であれば、制御信号ＣＯＮＴを活性化させて（ステップ２１５）、信号伝送回路の伝送時間を延ばす。
【００４９】
このように、図９に示された本発明の好適な実施の形態に係る信号伝送時間の調節方法によれば、調節ヒューズ１３ａを切断したり、制御信号ＣＯＮＴを活性化させたりすることにより、実際の伝送時間を目標伝送時間に一致させることができる。
【００５０】
図１０は、図３に示された本発明の好適な実施の形態に係る信号伝送回路１０を用いる信号伝送線のキャパシタンス調節方法を示すフローチャートである。最初に目標キャパシタンスＣｔｇを設定し（ステップ３０３）、信号伝送線の実際のキャパシタンスＣｒｅｌを測定する（ステップ３０５）。
【００５１】
続けて、実際のキャパシタンスＣｒｅｌと目標キャパシタンスＣｔｇとの比較を行い（ステップ３０７）、実際のキャパシタンスＣｒｅｌと目標キャパシタンスＣｔｇとの違いがが許容範囲から外れているか否かを判断する（ステップ３０９）。
【００５２】
もし、実際のキャパシタンスＣｒｅｌと目標キャパシタンスＣｔｇとの違いが許容範囲以内であれば、調節ヒューズ１３ａまたは制御信号ＣＯＮＴを初期の状態に維持する。
【００５３】
これに対し、ステップ３０９において、実際のキャパシタンスＣｒｅｌと目標キャパシタンスＣｔｇとの違いが許容範囲から外れたならば、実際キャパシタンスＣｒｅｌと目標キャパシタンスＣｔｇとの大小を比較する（ステップ３１１）。ここで、実際キャパシタンスＣｒｅｌが目標キャパシタンスＣｔｇよりも大であれば、調節ヒューズ１３ａを切断して（ステップ３１３）、信号伝送線のキャパシタンスを減少させる。また、ステップ３１１において実際のキャパシタンスＣｒｅｌが目標キャパシタンスＣｔｇよりも小であれば、制御信号ＣＯＮＴを活性化させて（ステップ３１５）、信号伝送線のキャパシタンスを増大させる。
【００５４】
このように、図１０に示された本発明の好適な実施の形態に係る信号伝送線のキャパシタンス調節方法によれば、調節ヒューズ１３ａを切断したり、制御信号ＣＯＮＴを活性化させたりすることにより、実際キャパシタンスを目標キャパシタンスに一致させることができる。
【００５５】
図１１は、多数の半導体メモリ装置のパッド信号が単一の信号線で共有される半導体モジュール装置を示す図であって、この半導体モジュール装置の各半導体メモリ装置には、上記した本発明の好適な実施の形態に係る信号伝送回路が適用可能である。ここで、それぞれの半導体メモリ装置のパッド信号は、メモリコントローラの入出力信号線に共通に接続されている。かかる構造を持つ半導体集積回路装置は、メモリコントローラの入出力信号線に共通に接続されるメモリデバイスの数が多いほど、各メモリデバイスのパッド信号（データ入出力信号、アドレスなどの入力信号、クロック信号など）が持つキャパシタンスは所定値以内に固定される必要がある。すなわち、同一種類のパッド信号伝送線が持つキャパシタンスにΔＣ分の誤差があると仮定すると、各パッド信号伝送線間におけるキャパシタンスの差は、メモリコントローラの入出力信号線に接続されたメモリデバイスの数をかけた値、すなわちｎ×ΔＣとなる。かかるキャパシタンスの違いは、例えば、複数のデータ出力間または各アドレス間に伝送時間の違いをもたらし、モジュール装置の動作速度を低下させる原因となる。
【００５６】
ところが、図１１に示された各メモリデバイスの出力ピン信号ＤＱｉラインが持つキャパシタンスは、ヒューズの切断、制御信号の活性化などを通じて使用者が調節することができる。このように、出力ピン信号ＤＱｉラインが持つキャパシタンスを調節することにより、各メモリデバイスのピンライン間で動作速度を一致させるできる。
【００５７】
以上述べたように、本発明の好適な実施の形態に係る信号伝送回路及び信号伝送調節方法によると、使用者に、入力信号に対する伝送信号の伝送時間を調節するための新たな選択肢を与えることにより、伝送時間の正確な制御が可能となる。
【００５８】
また、本発明の好適な実施の形態に係るマルチ信号伝送回路によると、多数の伝送信号について、スキューの影響を排除することができる。
【００５９】
また、本発明の好適な実施の形態によると、半導体集積回路装置の製造過程にお関して設計を変更することなく、ヒューズの切断またはパッケージ状態でのテストモードにより伝送時間の短縮及び延長が可能なため、製造過程を短縮することができる。
【００６０】
さらに、本発明の好適な実施の形態に係る信号伝送回路及び信号伝送線の負荷調節方法によると、使用者に、伝送線のキャパシタンスを調節するための新たな選択肢を与えることにより、信号伝送線のキャパシタンスを正確に制御することができる。
【００６１】
また、本発明の好適な実施の形態によると、半導体集積回路装置の製造過程に関して設計を変更することなく、ヒューズの切断またはパッケージ状態でのテストモードにより信号伝送線のキャパシタンスの減少及び増大が可能なため、メモリデバイスの各ピン間の動作速度を簡単に一致させることができる。
【００６２】
本発明は図面に示された実施の形態に基づいて説明されたが、これは単なる例示的なものに過ぎず、本技術分野の通常の知識を有する者であれば、これらに基づいて種々の変形及び均等な他の実施形式を採用することが可能なことは言うまでもない。よって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的な思想によって定まるべきである。
【００６３】
【発明の効果】
本発明によれば、使用者による信号伝送時間のより正確な制御が可能になる。
【図面の簡単な説明】
【図１】従来の信号伝送回路を示す図である。
【図２】図１の信号伝送回路の伝送時間を説明するための図である。
【図３】本発明の第１の実施の形態による信号伝送回路を示す図である。
【図４】図３の制御信号生成部を具体的に示す図である。
【図５Ａ】図３の制御信号生成部を具体的に示す他の図である。
【図５Ｂ】図５Ａの制御アドレス生成部をより具体的に示す図である。
【図５Ｃ】図５Ａのプログラマブル部をより具体的に示す図である。
【図６】本発明の第２の実施の形態による信号伝送回路を示す図である。
【図７】本発明の第３の実施の形態による信号伝送回路を示す図である。
【図８】本発明の信号伝送回路を適用したマルチ信号伝送回路を示す図である。
【図９】本発明の好適な実施の形態に係る信号伝送線の伝送時間調節方法を示すフローチャートである。
【図１０】本発明のの好適な実施の形態に係る信号伝送線のキャパシタンス調節方法を示すフローチャートである。
【図１１】多数の半導体メモリ装置のパッド信号が単一の信号線で共有される半導体モジュール装置を示す図である。
【符号の説明】
１０…信号伝送回路、
１１…信号伝達部、
１３…負荷調節部、
１３ａ…ヒューズ、
１３ｍ…ヒューズの他側、
１３ｂ…伝送トランジスタ、
１３ｎ…一側接合、
１３ｃ…キャパシタ、
ＶＳＳ…接地電圧
ＣＯＮＴ…制御信号、
Ｓ１…入力信号、
Ｓ２…出力信号
Claims (13)
- 信号伝送線を介して所定の信号を伝送する半導体集積回路装置の信号伝送回路において、
前記信号伝送回路は、前記信号伝送線に接続された少なくとも１つの負荷調節部を有し、
前記負荷調節部は、
キャパシタと、
前記キャパシタに互いに直列に接続された伝送部及びヒューズであって、前記伝送部のオン／オフ及び前記ヒューズの切断／非切断に応じて前記信号伝送線の伝送時間の短縮及び延長が可能な伝送部及びヒューズと、
前記半導体集積回路装置に印加される電源電圧に応答するパワーアップ感知信号を生成するパワーアップ感知信号生成回路及び前記パワーアップ感知信号に応答して前記制御信号を生成するプログラマブル部を含む制御信号生成回路とを備えることを特徴とする半導体集積回路装置の信号伝送回路。 - 前記信号伝送線は、前記半導体集積回路装置の内部に形成されており、入力された信号を所定の伝送時間をかけて伝送することを特徴とする請求項１に記載の半導体集積回路装置の信号伝送回路。
- 前記信号伝送線は、前記半導体集積回路装置の内部から前記半導体集積回路装置のパッドにデータを伝送する出力信号線であることを特徴とする請求項１に記載の半導体集積回路装置の信号伝送回路。
- 前記信号伝送線は、前記半導体集積回路装置の外部から前記半導体集積回路装置のパッドに印加される外部信号を受け取り、該外部信号を前記半導体集積回路装置の内部に伝送するパッド信号の伝送線であることを特徴とする請求項１に記載の半導体集積回路装置の信号伝送回路。
- 前記伝送部は、前記制御信号がゲート端子に接続されたＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体集積回路装置の信号伝送回路。
- 前記伝送部は、直列接続された少なくとも２つの伝送トランジスタを備え、前記制御信号生成回路は、前記少なくとも２つの伝送トランジスタをそれぞれ制御するための少なくとも２つの異なる信号を生成することを特徴とする請求項１に記載の半導体集積回路装置の信号伝送回路。
- 前記各伝送トランジスタは、寸法が互いに異なることを特徴とする請求項６に記載の半導体集積回路装置の信号伝送回路。
- 前記キャパシタは、前記伝送部により伝送された信号がゲート端子に印加され、ソース／ドレイン端子が電圧供給端子に共通に接続されたＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体集積回路装置の信号伝送回路。
- 前記キャパシタは、前記伝送部により伝送された信号がドレイン端子に印加され、ソース／ゲート端子が電圧供給端子に共通に接続されたＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体集積回路装置の信号伝送回路。
- 前記伝送部は、所定のイネーブルヒューズの切断によって活性化される前記制御信号を提供する制御信号生成部をさらに備えることを特徴とする請求項１に記載の半導体集積回路装置の信号伝送回路。
- 前記伝送部は、パッケージ状態でも所定の外部信号に応答して前記制御信号を提供する制御信号生成部をさらに備え、前記制御信号生成部は、前記外部信号に応答するレジスタを備えることを特徴とする請求項１に記載の半導体集積回路装置の信号伝送回路。
- 前記レジスタは、フリップフロップであることを特徴とする請求項１１に記載の半導体集積回路装置の信号伝送回路。
- 信号伝送線を介して所定の信号を伝送する信号伝送回路を含む半導体集積回路装置であって、
前記信号伝送回路は、前記信号伝送線に接続された負荷調節部を有し、前記負荷調節部は、
キャパシタと、
前記キャパシタに互いに直列に接続された伝送部及びヒューズであって、前記伝送部のオン／オフ及び前記ヒューズの切断／非切断に応じて前記信号伝送線の伝送時間の短縮及び延長が可能な伝送部及びヒューズと、
外部から印加される電源電圧に応答してパワーアップ感知信号を生成するパワーアップ感知信号生成回路及び前記パワーアップ感知信号に応答して前記制御信号を生成するプログラマブル部を含む制御信号生成回路とを備えることを特徴とする半導体集積回路装置。
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