JP2000357954A - 遅延線用の周波数レンジトリミング - Google Patents

遅延線用の周波数レンジトリミング

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JP2000357954A JP2000082458A JP2000082458A JP2000357954A JP 2000357954 A JP2000357954 A JP 2000357954A JP 2000082458 A JP2000082458 A JP 2000082458A JP 2000082458 A JP2000082458 A JP 2000082458A JP 2000357954 A JP2000357954 A JP 2000357954A
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voltage
delay line
line
voltage device
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ドルトゥ ジャン−マルク
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ピー ミラー クリストファー
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Abstract

(57)【要約】 （修正有） 【課題】データパスに対する周波数レンジを、遅延ロッ
クループ回路を用いてトリミングする装置を提供する。 【解決手段】入力側および出力側に接続された複数の遅
延素子１１２と、該複数の遅延素子に対して電力を制御
するための電圧装置１１６から遅延線を構成し、前記遅
延素子は、当該遅延素子を通過する信号に対して与える
べき遅延を形成し、前記電圧装置は少なくとも１つの所
定の電圧を前記遅延素子に供給し、当該遅延素子におけ
る遅延が前記少なくとも１つの所定の電圧にしたがって
変更されるように調整可能である。この遅延線は、遅延
ロックループ、クロック回路または他の回路で使用する
ことができる。

Description

【発明の詳細な説明】
【０００１】技術背景 １．技術分野 本発明は、遅延回路、およびより詳細にはデータパスに
対する周波数レンジを、遅延ロックループ回路を用いて
トリミングするための装置に関し、遅延ロックループ回
路は下方分類機能により使用することができる。
【０００２】２．関連分野の説明 遅延ロックループ（ＤＬＬ）は、周期的入力信号を出力
信号と比較するために使用される。このようにして２つ
の信号間の位相差を約ゼロに設定することができる。図
１を参照すると、そこには従来のＤＬＬ１０が示されて
いる。入力信号ＣＫｉｎが遅延線１２と位相比較器１４
に入力される。出力信号ＣＫｏｕｔは入力信号ＣＫｉｎ
と位相比較器１４を用いて比較される。位相比較器１４
は遅延線１２を設定または調整し、入力信号吐出力信号
との間の位相差がゼロになるようにする。遅延線１２
は、入力信号ＣＫｉｎと出力信号ＣＫｏｕｔとの間の遅
延が１クロック期間Ｔまたはその倍数（ｋＴ、ここでｋ
は自然数）に達するときに安定する。ＤＬＬ１０は例え
ば所定の集積回路で、入力クロックを出力クロックと同
期させるために使用できる。
【０００３】図２を参照すると、ＤＬＬの適用が示され
ている。ＤＬＬ２０は、受信器２２とドライバ２４によ
り惹起される遅延を含む。これらの遅延は遅延素子２６
により補償される。遅延素子２６は、フィードバックル
ープでτの遅延補償を供給する。ここでτ＝Ｒ＋Ｄであ
り、Ｒは受信器２２により引き起こされる遅延、Ｄはド
ライバ２４により引き起こされる遅延である。入力クロ
ックＣＫｉｎと出力クロックＣＫｏｕｔはそれぞれ、そ
れらの位相差が２ｋΠであるときに同期される。すなわ
ち入力信号と出力信号との間の遅延がクロック期間、ｋ
Ｔの倍数に等しいときに同期される。その場合、位相比
較器１４はそれら２つの入力２６と２７の間に位相差を
検出しない。入力２６は入力クロック（ＣＫｉｎ）と比
較してＲの遅延を有している。入力２７は入力クロック
（ＣＫｉｎ）と比較してｋＴ＋Ｒの遅延を有している。
ここでＴはクロック期間である。図２に示され、説明し
た場合には、遅延線制御信号（ポインタ）３０は、入力
２６と２７が同期するまで調整される。
【０００４】図３を参照すると、ＤＬＬに対するさらに
特殊な使用が示されている。回路４０は出力データ流Ｄ
Ｑｏｕｔを同期するために使用される。出力データＤＱ
はＤフリップフロップ（ＤＦＦ）でＤＬＬＣＬＫ信号に
よりラッチされる。遅延は、受信器遅延Ｒ、ドライバ遅
延Ｄ、およびフリップフロップＤＦＦにより引き起こさ
れた遅延の和である。
【０００５】遅延ロックループ（ＤＬＬ）に対する周波
数レンジは次のように評価することができる。すなわ
ち、ＤＬＬの最高周波数は、遅延線の最小遅延Ｄｍｉｎ
に相当すると考えられる。Ｄｍｉｎはポインタ（図３の
３０）の最小値にに関連する。ｋＴ＝Ｒ＋Ｄｍｉｎ＋
Ｄ、またはｆｍａｘ＝ｋ／（Ｒ＋Ｄｍｉｎ＋Ｄ）。高い
周波数は、受信器２２および／またはデータ経路の速度
を上昇することにより、Ｄｍｉｎを低減することによ
り、遅延線１２の遅延を挿入することにより、または期
間Ｔの倍数に同期することにより得られる。高周波数で
の動作は、遅延線により惹起される遅延が小さいことを
意味する。これはさらに、遅延ステップをジッタの低減
のために非常に小さく選択しなければならないことを意
味する。
【０００６】ＤＬＬの最低周波数は、遅延線１２の最大
遅延Ｄｍａｘに相当する。Ｄｍａｘはポインタの最大値
に関連する。ｋＴ＝Ｒ＋Ｄｍａｘ＋Ｄ、またはｆｍｉｎ
＝ｋ／（Ｒ＋Ｄｍａｘ＋Ｄ）。
【０００７】いくつかの目的のために、低周波動作が必
要である。Joint Electron DeviceEngineering Council
(JEDEC) は通常周波数の半分で動作する装置を要求す
る（JC-42.3C Subcommittee on RAM Timing and Parame
trics, Albuquerque, New Mexico, June 3, 1998）。例
えば１００ＭＨｚチップは５０ＭＨｚでも動作できなけ
ればならない。この要求はチップの高周波数動作と矛盾
するものである。高周波動作に対しては、遅延素子は遅
延線１２に含まれ、非常に小さくなければならない。な
ぜなら遅延線調整によりチップ動作中に惹起されるジッ
タを最小にするためである。低周波動作に対しては、遅
延線１２により惹起される遅延は非常に大きくなければ
ならない。遅延単位は非常に小さくなければならないか
ら、非常に長い遅延線をこの目的のために使用しなけれ
ばならない。デジタルＤＬＬの場合、正確な動作のため
にはさらにコントロールビットが必要である（ポインタ
信号に対してより多くのビット）。したがって遅延線に
対してより多くのレイアウト面積がチップ上で必要であ
る。低周波動作に対するＪＥＤＥＣ要求はとりわけ次の
場合に困難なものとなる。すなわちチップがチャネル長
の短い素子を有する場合に困難なものとなる。遅延ユニ
ットにショートチャネル素子があると、各遅延線素子の
遅延単位がさらに小さくなり、このことは遅延線により
引き起こすことのできる全遅延時間が小さくなることを
意味する。そしてこのことは最低動作周波数が上昇する
ことを意味する。
【０００８】図４を参照すると、典型的な遅延旋回路７
０が示されている。遅延線７０は遅延制御線７２を含
み、この遅延制御線は位相比較器１４により発生された
デジタル語を入力する（図１から図３）。このデジタル
語は適切なマルチプレクサ７４をイネーブルする。この
マルチプレクサは２：１マルチプレクサである。マルチ
プレクサ７４は階層的に、デジタル語の位置値にしたが
って配置されている。遅延線入力側（ＩＮ）は、クロッ
ク信号のような周期的信号を受け取り、信号を複数の遅
延ユニット７６に供給する。遅延ユニット７６は１対の
インバータ７８を有しており、適切な遅延を入力された
周期的信号に与える。インバータは定電圧源により給電
される。遅延線７０で使用される遅延ユニット７６の数
はマルチプレクサ７４により設定され、このマルチプレ
クサは制御線７２のデジタル語によって作動される。
２：１マルチプレクサ７４は、入力側（ＩＮ）から出力
側（ＯＵＴ）への所定数のインバータ対を通した回路を
完成させ、適切な遅延を供給する。この遅延は、入力信
号と出力信号とが実質的に同期するような遅延である。
【０００９】したがって、高周波数動作と低周波数動作
の両方を、遅延線の遅延素子への供給電圧の変化により
可能とする遅延線が必要である。さらに、集積回路で遅
延線を使用する遅延ロックループが必要である。
【００１０】発明の要点 本発明の遅延線は、入力側と出力側に接続された複数の
遅延素子を有する。この遅延素子は、これを通過する信
号に対して与えるべき遅延を発生する。電圧装置が複数
の遅延素子への電力を制御するために設けられている。
この電圧装置は、所定の電圧を遅延素子に供給し、これ
により遅延素子の遅延が所定の電圧にしたがって変更さ
れるように調整可能である。
【００１１】本発明の遅延ロックループは、入力側と出
力側に接続された遅延線を有し、この遅延線は複数の遅
延素子を有し、さらにこの遅延素子によりこれを通過す
る信号に与えるべき遅延が形成される。位相比較器が入
力側に接続され、出力側に結合されている。この位相比
較器は遅延線に対して制御信号を供給し、遅延線は出力
信号と入力信号とを同期させるような遅延を発生する。
電圧装置が複数の遅延素子に接続されており、この複数
の遅延素子に対する電力を制御する。この電圧装置は遅
延素子に所定の電圧を供給し、これにより遅延素子の遅
延が所定の電圧にしたがって変更されるように調整可能
である。
【００１２】クロック回路が、受信器からの遅延入力信
号を受信するための入力ノードに含まれている。遅延ロ
ックループは、入力ノードと出力ノードに接続された遅
延線と電圧装置とを有する。遅延線は、入力ノードと出
力ノードとの間に接続された複数の遅延素子を有する。
遅延素子は、これを通過する信号に対して与えるべき遅
延を発生する。電圧装置は、複数の遅延素子への電力を
制御する。この電圧装置は、所定の電圧を遅延素子に調
整可能に供給し、この所定の電圧にしたがって遅延素子
の遅延が変更される。位相比較器が出力ノードに結合さ
れている。この位相比較器は、遅延線の遅延を設定する
ための制御信号を供給する。位相比較器は入力ノードに
も接続されている。フリップフロップは遅延線からのク
ロックによりイネーブルされ、データをこのフリップフ
ロップを通して、やはり設けられているドライバへ転送
することができる。
【００１３】択一的実施例では、複数の遅延素子がそれ
ぞれ１つの遅延ユニットを有し、この遅延ユニットは直
列に接続された１対のインバータを有する。複数の遅延
素子は遅延制御信号にしたがって多重化され、適切な数
の遅延素子が遅延制御信号にしたがって作動される。電
圧装置は有利には遅延制御信号にしたがって電圧を出力
する。電圧装置は有利には少なくとも２つの定電圧レベ
ルを供給する。遅延線は、動作周波数からテスティング
周波数まで電圧装置を調整することにより調整可能であ
る。テスティング周波数は動作周波数の約半分とするこ
とができる。制御信号はデジタルで位相比較器により発
生される。遅延ロックループはさらに、出力側と位相比
較器との間に接続された遅延素子を含むことができる。
【００１４】これら本発明の対象、フューチャおよび利
点は、図面と関連した以下の実施例の詳細な説明から明
らかとなろう。
【００１５】有利な実施例の詳細な説明 本発明は、遅延回路、およびより詳細にはデータパスに
対する周波数レンジを、遅延ロックループ回路を用いて
トリミングするための装置に関し、遅延ロックループ回
路は下方分類機能により使用することができる。本発明
は、可変供給電圧を使用して遅延を調整するための回路
を提供する。遅延線にある素子への供給電圧を変化する
ことにより、素子を交換することなしに遅延を調整する
ことができる。有利には遅延線は電圧の変化により、元
から設計された高周波数適用に対しても、チップテステ
ィングのような低周波数適用に対しても使用できる。
【００１６】図面中、同じまたは類似の素子には同じ参
照符号が付してる。まず図５を参照すると、本発明の遅
延ロックループ（ＤＬＬ）１００が示されている。入力
信号ＣＫｉｎが遅延線１１２と位相比較器１１４に入力
される。位相比較器１１４は例えば論理回路を含んでお
り、ノードＡとノードＢを分析し、その周期サイクルを
比較する。出力信号ＣＫｏｕｔが入力信号ＣＫｉｎと位
相比較器１１４によって比較される。位相比較器１１４
は遅延線１１２を設定または調整し、入力信号と出力信
号との間の位相差がゼロになるようにする。このことを
実行するために遅延線１１２の遅延は、ノードＡとＢと
の間の遅延を同期するように増大または減少される。遅
延線１１２は、入力信号ＣＫｉｎと出力信号ＣＫｏｕｔ
との間の遅延がクロック期間Ｔまたはその倍数（ｋＴ、
ここでｋは自然数）に達するときに安定する。図５に示
したように、ポインタＰが位相比較器１１４により、遅
延線１１２の制御のために発生される。本発明によれ
ば、供給電圧発生回路１１６が遅延線１１２の遅延素子
への供給電圧Ｖｄｄを発生し、調整するために使用され
る。電圧発生回路１１６は入力線１１８を含むことがで
き、この入力線は供給電圧を相応に調整するためのポイ
ンタ信号Ｐを受信する。
【００１７】電圧発生回路１１６を使用することによ
り、本発明は有利には、ＤＬＬ１００で使用される回路
に対して周波数レンジをトリミングすることができる。
回路は有利には高周波数適用、すなわちｆ＝１００ＭＨ
ｚまたはそれ以上に対して設計することができ、さらに
例えば１／２ｆでのＪＥＤＥＣ使用にも適合することが
できる。供給電圧を調整することにより、遅延素子は供
給電圧に逆比例して比較的に長いまたは短い全遅延時間
を実現することができる。実施例では供給電圧発生器１
１６は、ＤＬＬ１００に形成された集積回路チップの動
作に対する第１の電圧と、集積回路チップをテスティン
グするための第２の電圧に設定される。この実施例で
は、電圧発生器１１６は２つまたはそれ以上の離散的電
圧を発生し、これらの電圧は制御信号Ｍの供給によって
設定される。択一的変形実施例ではＤＬＬ１００に、電
圧発生器１１６からの電圧出力を制御するためのポイン
タＰが供給され、補償される。電圧発生器１１６は異な
る離散的電圧を異なる遅延素子に、同時または異なる時
間で供給することができる。このことは電圧発生器１１
６の回路でも、または電圧発生器１１６の外部でも実現
できる。
【００１８】図６と図７を参照すると、図６は本発明に
よる遅延線２００の実施例を示す。図７は、遅延線２０
０に対して、遅延と供給電圧Ｖｄｄとの関係をプロット
して示す。遅延線２００は入力側（ＩＮ）と出力側（Ｏ
ＵＴ）をそれぞれ、例えばクロック信号である周期的信
号の入出力のために有する。遅延線２００は複数の遅延
素子を含むことができ、これらはインバータのようなゲ
ートを有する。しかし他のゲートまたは回路を使用して
遅延線２００に遅延を供給することもできる。遅延線の
ゲートは供給電圧発生器２０２により給電され、これは
Ｖｄｄを供給する。図７に示したように、供給電圧Ｖｄ
ｄが増加すると、遅延線２００の遅延は減少する。遅延
線２００における遅延と供給電圧Ｖｄｄとの間で負の線
形関係が図示されているが、これらパラメータ間で他の
関係を使用することもできる。ｓらに遅延線２００の適
用に応じ、他の範囲の供給電圧および遅延を使用するこ
ともできる。遅延線２００の動作中、制御線、比較器、
フィードバックループまたは他のデバイスを使用し、供
給電圧Ｖｄｄを必要な遅延に応じて制御することもでき
る。
【００１９】図８を参照すると、本発明の別の実施例に
よる遅延線３００が示されている。遅延線３００は複数
の遅延ユニット３０２を有する。有利な実施例では遅延
ユニット３０２は直列に接続された１対のインバータを
有する。例えばＲＣ回路のような他の遅延ユニットまた
は回路も同様に使用することができる。電圧発生回路３
０６が各インバータ３０４に結合されており、これに電
力を供給する。この実施例では電圧発生器３０６は位相
比較器および／またはフィードバックループ３０８によ
り制御される。位相比較器および／またはフィードバッ
クループ３０８は、周期的入力信号と周期的出力信号と
を分析し、電圧発生器からの供給電圧Ｖｄｄを調整する
ために制御信号を供給する。別の実施例では、制御信号
Ｃが電圧発生器３０６の供給電圧Ｖｄｄを調整するため
に含まれている。信号Ｃはデジタル語とすることがで
き、このデジタル語は出力すべき供給電圧に比例する値
を有している。デジタル語は論理回路または他の回路に
より供給することができる。このようにして、遅延線３
００を通る遅延が上記のように調整される。別の実施例
では、遅延ユニット３０２は遅延線３００における遅延
を達成するために個別に制御することができる。
【００２０】電圧発生器３０６は同じ供給電圧（Ｖｄｄ
１＝Ｖｄｄ２＝Ｖｄｄ３）を出力することも、別の供給
電圧Ｖｄｄ１≠Ｖｄｄ２≠Ｖｄｄ３を出力することもで
き、これらを設計または所要の遅延に依存して組み合わ
せることもできる。
【００２１】図９を参照すると、本発明の遅延線の別の
実施例が示されている。ここには遅延線４００が示され
ており、遅延線４００は遅延制御線４０２を有する。遅
延制御線には位相比較器４０４により発生されたデジタ
ル語が入力される。デジタル語は適切なマルチプレク
サ、例えば２：１マルチプレクサをイネーブルする。マ
ルチプレクサ４０６は階層的に、デジタル語の位置値に
応じて配置されている。遅延線入力側（ＩＮ）はクロッ
ク信号のような周期信号を受信し、信号を複数の遅延ユ
ニット４０８に供給する。遅延ユニット４０８はそれぞ
れ有利には適切な遅延を入力周期信号に与えるために１
対のインバータを含んでいる。遅延線４００で使用され
る遅延ユニット４０８の数はマルチプレクサ４０６によ
り設定され、このマルチプレクサは制御線４０２のデジ
タル語によって作動される。マルチプレクサ４０６は、
入力側（ＩＮ）から出力側（ＯＵＴ）への所定数のイン
バータ対を通る回路を実現し、適切な遅延を供給して入
力信号と出力信号とが実質的に同期するようにする。本
発明によれば、供給電圧Ｖｄｄは電圧発生器４１２によ
り遅延制御信号にしたがって調整される。別の実施例で
はＶｄｄは、所定の周波数による使用のために、遅延線
４００を調整する所定の値に設定される。例えば第１の
電圧が第１の周波数に対するＶｄｄに使用され、第２の
電圧が第２の周波数に対するＶｄｄに使用される。ここ
で第１の周波数は動作周波数であり、第２の周波数は比
較的に低い周波数、例えば動作周波数の約１／２であ
る。実施例では比較的に低い周波数をテスティングに使
用することができる。または集積回路を比較的に低い周
波数で動作する低速のデバイスとして販売することがで
きる。すなわち１００ＭＨｚで動作することができるチ
ップを、本発明を使用することにより６０ＭＨｚで動作
するチップとして販売することができる。本発明により
ｆｍａｘとｆｍｉｎを上記のように実現することによ
り、より多くのマージンが得られる。なぜならＤｍｉｎ
とＤｍａｘとを動作周波数の改善のために低減できるか
らである。
【００２２】図１０には、本発明の別の実施例が示され
ている。遅延線回路５００が複数の遅延ユニット５０２
を含んでいる。各遅延ユニット５０２は有利にはインバ
ータ５０４を有し、このインバータはＰ型の電界効果ト
ランジスタ（ＰＦＥＴ）５０８とＮ型の電界効果トラン
ジスタ（ＮＦＥＴ）５１０を含む。本発明によれば、Ｎ
ＦＥＴ５１２とＰＦＥＴ５１４が含まれており、インバ
ータ５０４と直列に（ソースがドレインに）接続されて
いる。ＮＦＥＴ５１２とＰＦＥＴ５１４は実質的に電圧
レギュレータ回路５１６により制御される。電圧レギュ
レータ回路５１６は高電圧レギュレータ回路５１８と低
電圧レギュレータ回路５２０を含み、これらはＰＦＥＴ
５１４およびＮＦＥＴ５１２への供給電圧をそれぞれ制
御信号にしたがって調整する。制御信号はフィードバッ
クループまたは外部の設定モードまたはスイッチにより
供給することができる。このようにして遅延線５００を
解する遅延は、ＰＦＥＴ５１４とＮＦＥＴ５１２を使用
したインバータ５０４の速度を制御することにより調整
的に制御できる。レギュレータ５１８および５２０から
の高制御電圧および／または低制御電圧を調整すること
により、ＰＦＥＴ５１４とＮＦＥＴ５１２はそれぞれそ
の抵抗を変化し、インバータ５０４で比較的に長いまた
は短い遅延を供給する。
【００２３】他の回路を使用することもできる。例えば
遅延を供給するインバータの代わりに個別のトランジス
タを使用し、その抵抗がゲート信号にしたがって増加す
るようにすることができる。遅延の長短は作動されるト
ランジスタの数の大小によって決められる。他のＲＣ回
路も同様に使用できる。
【００２４】図１１を参照すると、調整可能な遅延回路
の出力を変化させ、他の回路との互換性を提供すること
が必要な場合がある。図１１に示されているように、レ
ベルトランスレータのような変換回路６００が使用され
る。回路６００は、調整された供給電圧を使用する遅延
素子６０３（１つのインバータ６０１が示されている）
からのデータ出力を受け取り、供給電圧Ｖｄｄｘを使用
してデータを再調整する。この電圧Ｖｄｄｘは遅延線供
給電圧Ｖｄｄより大きいか、またはこれと等しい。この
ようにして変換された出力が発生され、この出力は他の
回路による使用と互換性がある。図１２を参照すると、
変換回路６００が遅延線６１０とフリップフロップＤＦ
Ｆとの間で使用され、本発明により調整された遅延であ
る、遅延線６１０からの出力をフリップフロップＤＦＦ
に適合するよう変換する。変換された出力はフリップフ
ロップＤＦＦにより使用することができ、互換性があ
る。
【００２５】図１３を参照すると、電圧レギュレータ回
路７００が示されており、この回路を本発明により使用
することができる。電圧レギュレータまたは発生回路７
００はＤＬＬ１００に含むことも、別個のユニットとし
て構成することもできる。または、遅延素子への供給電
圧を調整するためのＤＬＬでノイズを低減するために使
用される電圧発生回路とすることもできる。電圧発生回
路７００は、ｎ個のタップを備えた分圧器７０２を含
む。分圧器７０２は制御された供給電圧を基準電圧の集
合Ｖ１〜Ｖｎに分圧する。ｎｔｏ１マルチプレクサ７０
４がこれら基準電圧の１つを選択し、比較器７０６のａ
に基準電圧を入力する。基準電圧ａは、マルチプレクサ
７０４への制御入力信号にしたがって選択される。制御
入力信号はフィードバックループから、または位相比較
器から（例えば位相比較器４０４から）、または外部源
から到来することができる。比較電圧は、他の分圧器７
１１を使用する遅延線に対する電圧供給部から導出さ
れ、比較器７０６の比較入力側ｂに接続される。比較器
７０６が、基準電圧が比較電圧よりも大きいことを検知
すると、比較器７０６の出力が制御装置７１０をターン
オンし、電圧Ｖｄｄを上昇させる。基準電圧が比較電圧
よりも格段に大きければ、制御装置７１０はさらに頻繁
にターンオンし、さらに多くの電流をＶｄｄに供給す
る。
【００２６】基準電圧が比較電圧よりも小さければ、制
御装置は比較器７０６によりターンオフされ、電流をＶ
ｄｄに流さない。このようにして制御入力は遅延線７１
２への電圧を所定のレンジ内で調整する。
【００２７】本発明を遅延回路の例で説明したが、本発
明は種々のデバイス、有利には集積回路デバイスで使用
することができる。このようなデバイスには、ランダム
アクセスメモリ（ＤＲＡＭ）等、プロセッサ、または回
路遅延の結果として同期を必要とする他の回路が含まれ
る。本発明は、図３に示された回路で上記のように使用
することができる。図３を参照すると高周波動作に対し
ては、遅延線１２に含まれる遅延素子は、通常は非常に
小さくなければならない。これは遅延線調整によりチッ
プの動作中に引き起こされるジッタを最小にするためで
ある。しかし本発明によれば、比較的に低い動作周波数
またはテスティング周波数を得るために、遅延素子への
供給電圧を有利に調整することができ、これにより比較
的に大きな遅延素子を使用することができ、それでもな
お十分な遅延を供給することができる。低周波数動作に
対しては、遅延線１２により引き起こされる遅延が通常
は非常に大きくなければならない。なぜなら遅延単位が
通常は非常に小さく、非常に長い遅延線をこの目的のた
めに使用しなければならないからである。デジタルＤＬ
Ｌの場合、さらに多くの制御ビットが動作を補正するた
めに必要である（ポインタ信号に対してさらに多くのビ
ット）。したがって遅延線に対してさらに大きなレイア
ウト面積がチップ上で必要である。本発明によれば、遅
延素子への供給電圧を調整またはトリミングすることに
より、遅延線の長さを延長することも、遅延線の必要な
レイアウト面積を増大することも必要なくなる。低周波
数動作に対するＪＥＤＥＣ要求（上記の）にも本発明に
より適合することができる。さらにショートチャネル長
トランジスタが有利には本発明によって補償される。シ
ョートチャネル長はチップ速度の上昇に貢献するが、本
発明を使用することにより、上昇された速度を低減され
た周波数動作のために補償することができる。
【００２８】本発明をメモリチップに対する集積回路の
例で説明したが、本発明はさらに広範囲のものであり、
プロセッサチップ、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）、アプリケーション専用集積回路（ＡＳ
ＩＣ）、または遅延補償ないしトラッキングを必要とす
る他の回路で使用することができる。
【００２９】本発明は上記の実施例に限定されるもので
はなく、当業者であれば本発明の枠内での変更および改
善が可能であり、これも本発明の保護対象である。
【図面の簡単な説明】
【図１】従来技術の遅延ロックループの概略図である。
【図２】回路素子により発生された遅延を表す遅延素子
を備えた従来の遅延ロックループの概略図である。
【図３】データラッチのためのフリップフロップへクロ
ック信号を供給するために従来技術の遅延ロックループ
の概略図である。
【図４】入力側と出力側との間に遅延を供給するために
従来技術の遅延線回路の概略図である。
【図５】本発明の電圧発生器を有する遅延ロックループ
の概略図である。
【図６】遅延線を示す、本発明の実施例の概略図であ
る。
【図７】本発明による、遅延と電圧発生器からの電圧と
の関係を示す線図である。
【図８】遅延素子および電圧レギュレータを有する遅延
線を示す、本発明の別の実施例の概略図である。
【図９】遅延素子と、電圧レギュレータと、多重化さ
れ、制御信号により制御される遅延素子とを有する遅延
線を示す、本発明の別の実施例の概略図である。
【図１０】インバータの速度を本発明による遅延を調整
するために制御するトランジスタを示す、本発明の別の
実施例の概略図である。
【図１１】遅延線の出力を、本発明による他の回路と互
換性を持たせるために再調整するために使用される変換
回路の概略図である。
【図１２】本発明により使用される図１１の変換回路の
概略図である。
【図１３】本発明により調整された電圧を供給するため
のレギュレータ回路の概略図である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (71)出願人 594145404 インターナショナル ビジネス マシーン ズ コーポレーション アメリカ合衆国ニューヨーク州 10504 ニューヨーク アーモンク オールド オ ーチャード ロード （番地なし) (72)発明者 ジャン−マルク ドルトゥ アメリカ合衆国 ヴァーモント サウス バーリントン ハーバー ヴュー ロード ナンバー 901 33 (72)発明者 アルバート エム チュー アメリカ合衆国 ヴァーモント エセック ス ブリューステム ロード ６ (72)発明者 クリストファー ピー ミラー アメリカ合衆国 ヴァーモント アンダー ヒル ブライドル トレイル 18

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 入力側および出力側に接続された複数の
    遅延素子と、該複数の遅延素子に対して電力を制御する
    ための電圧装置とを有する遅延線であって、 前記遅延素子は、当該遅延素子を通過する信号に対して
    与えるべき遅延を形成し、 前記電圧装置は少なくとも１つの所定の電圧を前記遅延
    素子に供給し、 前記電圧装置は、当該遅延素子における遅延が前記少な
    くとも１つの所定の電圧にしたがって変更されるように
    調整可能である、ことを特徴とする遅延線。
  2. 【請求項２】 前記複数の遅延素子は遅延ユニットを有
    し、該遅延ユニットは直列に接続された１対のインバー
    タを有する、請求項１記載の遅延線。
  3. 【請求項３】 前記複数の遅延素子は遅延制御信号にし
    たがって多重化され、適切な数の遅延素子が前記遅延制
    御信号にしたがって作動される、請求項１記載の遅延
    線。
  4. 【請求項４】 前記電圧装置は、少なくとも１つの所定
    の電圧を遅延制御信号にしたがって出力する、請求項３
    記載の遅延線。
  5. 【請求項５】 前記電圧装置は、少なくとも２つの定電
    圧レベルを供給する、請求項１記載の遅延線。
  6. 【請求項６】 遅延線は、動作周波数から比較的に低い
    周波数へ、前記電圧装置の調整により調整可能である、
    請求項１記載の遅延線。
  7. 【請求項７】 前記比較的に低い周波数は動作周波数の
    約半分である、請求項６記載の遅延線。
  8. 【請求項８】 入力側および出力側に接続された遅延線
    と、入力側に接続され、出力側に結合された位相比較器
    と、電圧装置とを有する遅延ロックループであって、 前記遅延線は複数の遅延素子を有し、 該遅延素子は、当該遅延素子を通過する信号に対して与
    えるべき遅延を形成し、 前記位相比較器は、前記遅延線に制御信号を供給し、こ
    れにより遅延線は出力信号を入力信号に同期させる遅延
    を供給し、 前記電圧装置は複数の遅延素子に接続されており、当該
    複数の遅延素子の電力を制御し、 前記電圧装置は少なくとも１つの所定の電圧を前記遅延
    素子に供給し、 前記電圧装置は、当該遅延素子における遅延が前記少な
    くとも１つの所定の電圧にしたがって変更されるように
    調整可能である、ことを特徴とする遅延ロックループ。
  9. 【請求項９】 前記複数の遅延素子は遅延ユニットを有
    し、 該遅延ユニットは直列に接続された１対のインバータを
    有する、請求項８記載の遅延ロックループ。
  10. 【請求項１０】 複数の遅延素子は制御信号にしたがっ
    て多重化され、 適切な数の遅延素子が遅延制御信号にしたがって作動さ
    れる、請求項８記載の遅延ロックループ。
  11. 【請求項１１】 電圧装置は少なくとも１つの所定の電
    圧を制御信号にしたがって出力する、請求項８記載の遅
    延ロックループ。
  12. 【請求項１２】 電圧装置は少なくとも２つの定電圧レ
    ベルを供給する、請求項８記載の遅延ロックループ。
  13. 【請求項１３】 制御信号はデジタルで位相比較器によ
    り発生される、請求項８記載の遅延ロックループ。
  14. 【請求項１４】 さらに出力側と位相比較器との間に接
    続された遅延素子を有する、請求項８記載の遅延ロック
    ループ。
  15. 【請求項１５】 遅延線は、動作周波数から比較的に低
    い周波数へ、電圧装置の調整により調整可能である、請
    求項８記載の遅延ロックループ。
  16. 【請求項１６】 前記比較的に低い周波数は動作周波数
    の約半分である、請求項１５記載の遅延ロックループ。
  17. 【請求項１７】 遅延入力信号を受信器から受信するた
    めの入力ノードと、入力ノードおよび出力ノードに接続
    されら遅延線を備えた遅延ロックループとを有するクロ
    ック回路であって、 前記遅延線は、複数の遅延素子と、電圧装置と、位相比
    較器と、フリップフロップとを有し、 前記複数の遅延素子は入力ノードと出力ノードとの間に
    接続されており、 遅延素子は、当該遅延素子を通過留守信号に対して与え
    るべき遅延を形成し、 前記電圧装置は複数の遅延素子に対する電力を制御し、
    所定の電圧レベルを前記遅延素子に供給し、 かつ前記電圧装置は、遅延素子における遅延が所定の電
    圧にしたがって変更されるように調整可能であり、 前記位相比較器は出力ノードに結合されており、遅延素
    子の遅延を設定するための制御信号を供給し、 前記位相比較器は入力ノードに接続されており、 前記フリップフロップは遅延線からのクロックレート出
    力によりイネーブルされ、当該フリップフロップを通し
    てデータをドライバに転送する、ことを特徴とするクロ
    ック回路。
  18. 【請求項１８】 複数の遅延素子はそれぞれ遅延ユニッ
    トを有し、 遅延ユニットは直列に接続された１対のインバータを有
    する、請求項１７記載のクロック回路。
  19. 【請求項１９】 複数の遅延素子は制御信号にしたがっ
    て多重化され、 適切な数の遅延素子が制御信号にしたがって作動され
    る、請求項１７記載のクロック回路。
  20. 【請求項２０】 電圧装置は制御信号にしたがって電圧
    を出力する、請求項１７記載のクロック回路。
  21. 【請求項２１】 電圧装置は少なくとも２つの定電圧レ
    ベルを供給する、請求項１７記載のクロック回路。
  22. 【請求項２２】 制御信号はデジタルで位相比較器によ
    り発生される、請求項１７記載のクロック回路。
  23. 【請求項２３】 遅延線は、動作周波数から比較的に低
    い周波数へ、電圧装置の調整により調整可能である、請
    求項１７記載のクロック回路。
  24. 【請求項２４】 前記比較的に低い周波数は動作周波数
    の約半分である、請求項２３記載のクロック回路。
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