JPH06125252A - 遅延回路装置 - Google Patents
遅延回路装置Info
- Publication number
- JPH06125252A JPH06125252A JP4258508A JP25850892A JPH06125252A JP H06125252 A JPH06125252 A JP H06125252A JP 4258508 A JP4258508 A JP 4258508A JP 25850892 A JP25850892 A JP 25850892A JP H06125252 A JPH06125252 A JP H06125252A
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- JP
- Japan
- Prior art keywords
- circuit
- delay
- delay circuit
- voltage
- switch
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- Pending
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Abstract
(57)【要約】
【目的】 ＣＭＯＳトランジスタを用いた遅延回路の電
源を任意に設定することにより相応した遅延時間を得ら
れるようにするとともに、拡散条件変動による誤差を少
なくしレイアウト面積を小さくする。 【構成】 複数個の電源から任意にある一つの電源を選
択するスイッチ群と、遅延回路の出力信号の波形を整形
する波形整形回路とを備える。
源を任意に設定することにより相応した遅延時間を得ら
れるようにするとともに、拡散条件変動による誤差を少
なくしレイアウト面積を小さくする。 【構成】 複数個の電源から任意にある一つの電源を選
択するスイッチ群と、遅延回路の出力信号の波形を整形
する波形整形回路とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路を用い
た遅延回路の構成に利用する。本発明は、少ない素子数
の構成で必要とする遅延時間を任意に得ることができる
遅延回路に関する。
た遅延回路の構成に利用する。本発明は、少ない素子数
の構成で必要とする遅延時間を任意に得ることができる
遅延回路に関する。
【０００２】
【従来の技術】従来の遅延回路は図４に示すように、Ｃ
ＭＯＳインバータを多数段（例えば、遅延時間を５０ｎ
ｓの場合、ＣＭＯＳインバータを約１００段）接続して
構成されている。論理としてはＩＮに“１”を入力する
とＯＵＴは“１”であり、ＩＮに“０”を入力するとＯ
ＵＴは“０”である。また、コントロール信号をロウレ
ベルにするとスイッチＳＷ１１、ＳＷ１２によって経路
がかわり、ＣＭＯＳインバータが２段追加され、遅延時
間をさらに遅くすることができ、このようにして遅延時
間を調整していた。
ＭＯＳインバータを多数段（例えば、遅延時間を５０ｎ
ｓの場合、ＣＭＯＳインバータを約１００段）接続して
構成されている。論理としてはＩＮに“１”を入力する
とＯＵＴは“１”であり、ＩＮに“０”を入力するとＯ
ＵＴは“０”である。また、コントロール信号をロウレ
ベルにするとスイッチＳＷ１１、ＳＷ１２によって経路
がかわり、ＣＭＯＳインバータが２段追加され、遅延時
間をさらに遅くすることができ、このようにして遅延時
間を調整していた。
【０００３】
【発明が解決しようとする課題】このような従来の遅延
回路では、ＣＭＯＳインバータが多数段必要であるた
め、例えば、ＣＭＯＳインバータ１００段でトランジス
タ２００個のように素子数が多くなるとともにチップサ
イズが大きくなる問題があった。また、多数段のために
拡散条件の変動による遅延時間の設定精度が悪くなるこ
とから、コントロール信号によってスイッチを切換えて
ＣＭＯＳインバータの段数を変えて遅延時間を変化させ
る予備回路が必要であり、その精度を良くするためには
予備回路を構成しているＣＭＯＳインバータおよび切換
えスイッチの素子数が多くなるなどの問題があった。
回路では、ＣＭＯＳインバータが多数段必要であるた
め、例えば、ＣＭＯＳインバータ１００段でトランジス
タ２００個のように素子数が多くなるとともにチップサ
イズが大きくなる問題があった。また、多数段のために
拡散条件の変動による遅延時間の設定精度が悪くなるこ
とから、コントロール信号によってスイッチを切換えて
ＣＭＯＳインバータの段数を変えて遅延時間を変化させ
る予備回路が必要であり、その精度を良くするためには
予備回路を構成しているＣＭＯＳインバータおよび切換
えスイッチの素子数が多くなるなどの問題があった。
【０００４】本発明はこのような問題を解決するもの
で、電源を任意に設定することで必要な遅延時間を得る
ことができ、素子数およびレイアウト面積を小さくする
ことができる遅延回路を提供することを目的とする。
で、電源を任意に設定することで必要な遅延時間を得る
ことができ、素子数およびレイアウト面積を小さくする
ことができる遅延回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、ＣＭＯＳイン
バータが縦続に接続されて構成された遅延回路と、この
遅延回路からの出力信号の波形を整形する波形整形回路
と、この遅延回路の遅延時間を切替えるスイッチ回路と
前記スイッチ回路は前記遅延回路の供給電源電圧を切替
える構成であることを特徴とする。
バータが縦続に接続されて構成された遅延回路と、この
遅延回路からの出力信号の波形を整形する波形整形回路
と、この遅延回路の遅延時間を切替えるスイッチ回路と
前記スイッチ回路は前記遅延回路の供給電源電圧を切替
える構成であることを特徴とする。
【０００６】前記波形整形回路はシュミットトリガ回路
により構成することができる。
により構成することができる。
【０００７】
【作用】遅延回路の入力端子に、例えばハイレベルから
ロウレベルに変化する信号が入力されると、その出力は
Ｐチャネル形トランジスタのオン抵抗および次段回路の
入力ゲート容量の時定数によりロウレベルからハイレベ
ルに変化する。この遅延回路の電源電圧を変更すること
により、遅延時間を変更することができる。したがっ
て、遅延回路の供給電源電圧をスイッチ回路により変更
して、遅延時間を段階的に切替えることができる。この
構成は従来構造に比べて、素子数を少なくすることがで
きるとともに、レイアウト面積を小さくすることができ
る。
ロウレベルに変化する信号が入力されると、その出力は
Ｐチャネル形トランジスタのオン抵抗および次段回路の
入力ゲート容量の時定数によりロウレベルからハイレベ
ルに変化する。この遅延回路の電源電圧を変更すること
により、遅延時間を変更することができる。したがっ
て、遅延回路の供給電源電圧をスイッチ回路により変更
して、遅延時間を段階的に切替えることができる。この
構成は従来構造に比べて、素子数を少なくすることがで
きるとともに、レイアウト面積を小さくすることができ
る。
【０００８】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明第一実施例の構成を示すブロック図。
る。図１は本発明第一実施例の構成を示すブロック図。
【０００９】本発明第一実施例は、ＣＭＯＳインバータ
により構成された遅延回路ＩＮＶ１と、この遅延回路Ｉ
ＮＶ１からの出力信号の波形を整形する波形整形回路Ｓ
Ｈ１と、この遅延回路ＳＨ１の遅延時間を切替えるスイ
ッチ回路ＳＷ１およびＳＷ２とを備え、スイッチ回路Ｓ
Ｗ１およびＳＷ２は遅延回路ＩＮＶ１の供給電源電圧を
切替える構造に構成される。
により構成された遅延回路ＩＮＶ１と、この遅延回路Ｉ
ＮＶ１からの出力信号の波形を整形する波形整形回路Ｓ
Ｈ１と、この遅延回路ＳＨ１の遅延時間を切替えるスイ
ッチ回路ＳＷ１およびＳＷ２とを備え、スイッチ回路Ｓ
Ｗ１およびＳＷ２は遅延回路ＩＮＶ１の供給電源電圧を
切替える構造に構成される。
【００１０】波形整形回路ＳＨ１はシュミットトリガ回
路が用いられ、論理上は入力端子ＩＮに“１”を入力す
ると出力端子ＯＵＴは“１”であり、入力端子ＩＮに
“０”を入力すると出力端子ＯＵＴは“０”である。
路が用いられ、論理上は入力端子ＩＮに“１”を入力す
ると出力端子ＯＵＴは“１”であり、入力端子ＩＮに
“０”を入力すると出力端子ＯＵＴは“０”である。
【００１１】図２は本発明第一実施例における信号波形
を示す図である。横軸は時間軸であり縦軸に電圧ｖを示
す。実線は遅延回路ＩＮＶ１に印加される電圧の低い場
合、破線は同じく高い場合を示す。入力信号として入力
端子ＩＮにハイレベル（ＶDD）からロウレベル（ＶSS）
に変化する信号が入力されると、遅延回路ＩＮＶ１の出
力はチャネル形トランジスタのオン抵抗（約１０ｋΩ）
と波形整形回路ＳＨ１の入力ゲート容量（約０．０１Ｐ
Ｆ）の時定数とによりロウレベル（ＶSS) からハイレベ
ル（Ｖ１）に変化する。そのとき前もって設定された波
形整形回路ＳＨ１の入力スレッショルド電圧を越える
と、波形整形回路ＳＨ１の出力はハイレベル（ＶDD）か
らロウレベル（ＶSS）に変化する。
を示す図である。横軸は時間軸であり縦軸に電圧ｖを示
す。実線は遅延回路ＩＮＶ１に印加される電圧の低い場
合、破線は同じく高い場合を示す。入力信号として入力
端子ＩＮにハイレベル（ＶDD）からロウレベル（ＶSS）
に変化する信号が入力されると、遅延回路ＩＮＶ１の出
力はチャネル形トランジスタのオン抵抗（約１０ｋΩ）
と波形整形回路ＳＨ１の入力ゲート容量（約０．０１Ｐ
Ｆ）の時定数とによりロウレベル（ＶSS) からハイレベ
ル（Ｖ１）に変化する。そのとき前もって設定された波
形整形回路ＳＨ１の入力スレッショルド電圧を越える
と、波形整形回路ＳＨ１の出力はハイレベル（ＶDD）か
らロウレベル（ＶSS）に変化する。
【００１２】遅延回路ＩＮＶ１の電源電圧を調整しその
出力振幅の８５〜９５％のときの電圧が先に述べた波形
整形回路ＳＨ１の入力スレッショルド電圧になるように
設定することにより、遅延回路ＩＮＶ１のＰチャネル型
トランジスタのオン抵抗の増加をともなって時定数が大
きくなり遅延時間が３０ｎｓ程度になる。さらに、波形
整形回路ＳＨ１の入力スレッショルド電圧を低くし、遅
延回路ＩＮＶ１の電圧も同様に低くすれば遅延時間を大
きくすることができる。
出力振幅の８５〜９５％のときの電圧が先に述べた波形
整形回路ＳＨ１の入力スレッショルド電圧になるように
設定することにより、遅延回路ＩＮＶ１のＰチャネル型
トランジスタのオン抵抗の増加をともなって時定数が大
きくなり遅延時間が３０ｎｓ程度になる。さらに、波形
整形回路ＳＨ１の入力スレッショルド電圧を低くし、遅
延回路ＩＮＶ１の電圧も同様に低くすれば遅延時間を大
きくすることができる。
【００１３】遅延回路ＩＮＶ１の電源電圧を低くするた
めにＲ1 、Ｒ2 、Ｒ3 の抵抗分割比を用いているが抵抗
素子のかわりにＭＯＳトランジスタを用いてもよい。ま
た、高精度を要求する場合は、２段あるいは３段と抵抗
を分割していけば電源電圧を数ミリボルト単位で変化さ
せることができる。
めにＲ1 、Ｒ2 、Ｒ3 の抵抗分割比を用いているが抵抗
素子のかわりにＭＯＳトランジスタを用いてもよい。ま
た、高精度を要求する場合は、２段あるいは３段と抵抗
を分割していけば電源電圧を数ミリボルト単位で変化さ
せることができる。
【００１４】図３は本発明第二実施例の構成を示す回路
図である。第一実施例との相違点は、遅延回路ＩＮＶ２
の接地側の電源供給端子の電源電圧を変化させることに
より遅延時間を得るように構成されたところにあり、そ
の動作は第一実施例と同様に行われる。
図である。第一実施例との相違点は、遅延回路ＩＮＶ２
の接地側の電源供給端子の電源電圧を変化させることに
より遅延時間を得るように構成されたところにあり、そ
の動作は第一実施例と同様に行われる。
【００１５】
【発明の効果】以上説明したように本発明によれば、電
源電圧を任意に設定することで必要な遅延時間を得るこ
とができ、従来構成のＣＭＯＳインバータと比較してそ
の素子数を少なくすることができるとともに、レイアウ
ト面積を２０分の１程度に小さくすることができる効果
がある。
源電圧を任意に設定することで必要な遅延時間を得るこ
とができ、従来構成のＣＭＯＳインバータと比較してそ
の素子数を少なくすることができるとともに、レイアウ
ト面積を２０分の１程度に小さくすることができる効果
がある。
【図１】本発明第一実施例の構成を示す回路図。
【図２】本発明第一実施例における信号波形図。
【図３】本発明第二実施例の構成を示す回路図。
【図４】従来例の構成を示す回路図。
ＩＮ 入力端子 ＯＵＴ 出力端子 ＶDD、ＶSS 電源供給端子 ａ、ｂ 遅延回路の電源供給端子 Ｖ１、Ｖ２、Ｖ３、Ｖ４ 遅延回路の遅延時間設定用電
源端子 Ｒ１、Ｒ２、Ｒ３、Ｔ４、Ｔ５、Ｔ６ 抵抗素子 ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ１１、ＳＷ１２
電源選択用スイッチ ＩＮＶ１、ＩＮＶ２ 遅延回路 ＳＨ１、ＳＨ２ 波形整形回路
源端子 Ｒ１、Ｒ２、Ｒ３、Ｔ４、Ｔ５、Ｔ６ 抵抗素子 ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ１１、ＳＷ１２
電源選択用スイッチ ＩＮＶ１、ＩＮＶ２ 遅延回路 ＳＨ１、ＳＨ２ 波形整形回路
Claims (2)
- 【請求項１】 ＣＭＯＳインバータが縦続に接続されて
構成された遅延回路と、 この遅延回路からの出力信号の波形を整形する波形整形
回路と、 この遅延回路の遅延時間を切替えるスイッチ回路とを備
え、 前記スイッチ回路は前記遅延回路の供給電源電圧を切替
える構成であることを特徴とする遅延回路装置。 - 【請求項２】 前記波形整形回路はシュミットトリガ回
路により構成された請求項１記載の遅延回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258508A JPH06125252A (ja) | 1992-09-28 | 1992-09-28 | 遅延回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258508A JPH06125252A (ja) | 1992-09-28 | 1992-09-28 | 遅延回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125252A true JPH06125252A (ja) | 1994-05-06 |
Family
ID=17321186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258508A Pending JPH06125252A (ja) | 1992-09-28 | 1992-09-28 | 遅延回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125252A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229364B1 (en) * | 1999-03-23 | 2001-05-08 | Infineon Technologies North America Corp. | Frequency range trimming for a delay line |
| US7394301B2 (en) * | 2003-11-07 | 2008-07-01 | Hewlett-Packard Development Company, L.P. | System and method for dynamically varying a clock signal |
| US7667514B2 (en) | 2007-01-10 | 2010-02-23 | Seiko Epson Corporation | Delay circuit and electronic device including delay circuit |
| WO2010073489A1 (ja) * | 2008-12-26 | 2010-07-01 | 株式会社アドバンテスト | スイッチ装置、および試験装置 |
-
1992
- 1992-09-28 JP JP4258508A patent/JPH06125252A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229364B1 (en) * | 1999-03-23 | 2001-05-08 | Infineon Technologies North America Corp. | Frequency range trimming for a delay line |
| US7394301B2 (en) * | 2003-11-07 | 2008-07-01 | Hewlett-Packard Development Company, L.P. | System and method for dynamically varying a clock signal |
| US7667514B2 (en) | 2007-01-10 | 2010-02-23 | Seiko Epson Corporation | Delay circuit and electronic device including delay circuit |
| WO2010073489A1 (ja) * | 2008-12-26 | 2010-07-01 | 株式会社アドバンテスト | スイッチ装置、および試験装置 |
| JP5405492B2 (ja) * | 2008-12-26 | 2014-02-05 | 株式会社アドバンテスト | スイッチ装置、および試験装置 |
| US8947112B2 (en) | 2008-12-26 | 2015-02-03 | Advantest Corporation | Switching apparatus and test apparatus |
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