JP3050168B2 - デューティ制御回路 - Google Patents
デューティ制御回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、デューティ制御回
路に関し、特にＭＯＳ型半導体集積回路を用いたデュー
ティ制御回路に関する。
路に関し、特にＭＯＳ型半導体集積回路を用いたデュー
ティ制御回路に関する。
【０００２】
【従来の技術】従来のデューティ（パルス幅）制御回路
の一例を図７に示す。また図８に、図７に示したデュー
ティ制御回路の動作原理を説明するためのタイミング波
形図を示す。図７において、１０はＰチャネルＭＯＳト
ランジスタ（「Ｐｃｈトランジスタという」）、１１は
ＮチャネルＭＯＳトランジスタ（「Ｎｃｈトランジス
タ」という）で、縦接続によりＣＭＯＳインバータ構成
となり、反転増幅を行う。１４はＰｃｈトランジスタ
で、ゲートは入力端子に接続し、ドレインはＮｃｈトラ
ンジスタ１１のドレインに接続されており、デューティ
調整回路の出力ノード１に接続される。１５はＰｃｈト
ランジスタであり、ソースがＶＤＤ電源に接続し、ドレ
インがＰｃｈトランジスタ１４のソースに接続し、ゲー
トはコントロール信号に接続されている。
の一例を図７に示す。また図８に、図７に示したデュー
ティ制御回路の動作原理を説明するためのタイミング波
形図を示す。図７において、１０はＰチャネルＭＯＳト
ランジスタ（「Ｐｃｈトランジスタという」）、１１は
ＮチャネルＭＯＳトランジスタ（「Ｎｃｈトランジス
タ」という）で、縦接続によりＣＭＯＳインバータ構成
となり、反転増幅を行う。１４はＰｃｈトランジスタ
で、ゲートは入力端子に接続し、ドレインはＮｃｈトラ
ンジスタ１１のドレインに接続されており、デューティ
調整回路の出力ノード１に接続される。１５はＰｃｈト
ランジスタであり、ソースがＶＤＤ電源に接続し、ドレ
インがＰｃｈトランジスタ１４のソースに接続し、ゲー
トはコントロール信号に接続されている。
【０００３】コントロール信号を“Ｈ”レベル（ＶＤＤ
電圧レベル）にすると、Ｐｃｈトランジスタ１５はオフ
の状態になり、Ｐｃｈトランジスタ１４にはＶＤＤ電源
が供給されず動作しない。従って入力端子からの入力信
号は、Ｐｃｈトランジスタ１０とＮｃｈトランジスタ１
１とにより反転増幅される。このとき、Ｐｃｈトランジ
スタ１０とＮｃｈトランジスタ１１との駆動能力が等し
ければ、１／２ＶＤＤレベルを中心の波形となって増幅
される。すなわち、（ＶＤＤ＋ＶＳＳ）／２レベルでの
デューティは５０％になる。
電圧レベル）にすると、Ｐｃｈトランジスタ１５はオフ
の状態になり、Ｐｃｈトランジスタ１４にはＶＤＤ電源
が供給されず動作しない。従って入力端子からの入力信
号は、Ｐｃｈトランジスタ１０とＮｃｈトランジスタ１
１とにより反転増幅される。このとき、Ｐｃｈトランジ
スタ１０とＮｃｈトランジスタ１１との駆動能力が等し
ければ、１／２ＶＤＤレベルを中心の波形となって増幅
される。すなわち、（ＶＤＤ＋ＶＳＳ）／２レベルでの
デューティは５０％になる。
【０００４】次にデューティ制御端子９を“Ｌ”レベル
（ＶＳＳレベル）にすると、Ｐｃｈトランジスタ１６は
オンし、ＶＤＤ電源をＰｃｈトランジスタ１４に供給す
る。従って、入力端子からの入力信号はＰｃｈトランジ
スタ１０と１４、Ｎｃｈトランジスタ１１により反転増
幅される。この時、Ｐｃｈトランジスタの駆動能力がＮ
ｃｈトランジスタの駆動能力を上回るため、出力ノード
１から出力される波形の中心レベルは、ＶＤＤ側へずれ
たものとなる。
（ＶＳＳレベル）にすると、Ｐｃｈトランジスタ１６は
オンし、ＶＤＤ電源をＰｃｈトランジスタ１４に供給す
る。従って、入力端子からの入力信号はＰｃｈトランジ
スタ１０と１４、Ｎｃｈトランジスタ１１により反転増
幅される。この時、Ｐｃｈトランジスタの駆動能力がＮ
ｃｈトランジスタの駆動能力を上回るため、出力ノード
１から出力される波形の中心レベルは、ＶＤＤ側へずれ
たものとなる。
【０００５】この信号は、出力バッファＦ１で反転増幅
されるため、外部へ出力される出力波形は中心レベルが
ＶＳＳ電源側へずれたものとなる。すなわち、（ＶＤＤ
＋ＶＳＳ）／２より低い電圧でデューティ５０％とな
る。
されるため、外部へ出力される出力波形は中心レベルが
ＶＳＳ電源側へずれたものとなる。すなわち、（ＶＤＤ
＋ＶＳＳ）／２より低い電圧でデューティ５０％とな
る。
【０００６】なお、デューティ調整回路としてＣＭＯＳ
インバータの出力ノードと電源ＶＤＤ間にＰｃｈトラン
ジスタに縦積み２段とし、電源側のＰｃｈトランジスタ
のゲート端子をデューティ制御端子電圧を供給する構成
としては、例えば特開平４−３３５７１４号公報に記載
が参照される。
インバータの出力ノードと電源ＶＤＤ間にＰｃｈトラン
ジスタに縦積み２段とし、電源側のＰｃｈトランジスタ
のゲート端子をデューティ制御端子電圧を供給する構成
としては、例えば特開平４−３３５７１４号公報に記載
が参照される。
【０００７】
【発明が解決しようとする課題】しかし、図７に示した
従来のデューティ制御回路では、Ｐｃｈトランジスタ１
４、１５が縦積みになっているため、電源電圧ＶＤＤが
低くなると、動作時のドレイン−ソース間電圧が確保さ
れず、動作が不安定になる、という問題がある。
従来のデューティ制御回路では、Ｐｃｈトランジスタ１
４、１５が縦積みになっているため、電源電圧ＶＤＤが
低くなると、動作時のドレイン−ソース間電圧が確保さ
れず、動作が不安定になる、という問題がある。
【０００８】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、低電圧で良好に動
作するデューティ調整回路を提供することにある。
なされたものであって、その目的は、低電圧で良好に動
作するデューティ調整回路を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成する本発
明のデューティ制御回路は、ソースが高電位側電源に、
ゲートが入力端子に接続されたＰチャネルトランジスタ
と、ドレインが前記Ｐチャネルトランジスタのドレイン
に、ソースが低電位側電源に、ゲートが入力端子に接続
されたＮチャネルトランジスタと、前記Ｐチャネルトラ
ンジスタに並列に接続された１又は複数のＰチャネルト
ランジスタと、前記並列に接続された１又は複数のＰチ
ャネルトランジスタのゲートに接続され、制御信号によ
り、前記ゲートを前記入力端子又は高電位側電源に切換
接続する１又は複数のスイッチと、入力端が前記複数の
Ｐチャネルトランジスタと前記Ｎチャネルトランジスタ
のドレインに接続された出力インバータと、を備えて成
る。
明のデューティ制御回路は、ソースが高電位側電源に、
ゲートが入力端子に接続されたＰチャネルトランジスタ
と、ドレインが前記Ｐチャネルトランジスタのドレイン
に、ソースが低電位側電源に、ゲートが入力端子に接続
されたＮチャネルトランジスタと、前記Ｐチャネルトラ
ンジスタに並列に接続された１又は複数のＰチャネルト
ランジスタと、前記並列に接続された１又は複数のＰチ
ャネルトランジスタのゲートに接続され、制御信号によ
り、前記ゲートを前記入力端子又は高電位側電源に切換
接続する１又は複数のスイッチと、入力端が前記複数の
Ｐチャネルトランジスタと前記Ｎチャネルトランジスタ
のドレインに接続された出力インバータと、を備えて成
る。
【００１０】また、本発明は、ソースが高電位側電源
に、ゲートが入力端子に接続されたＰチャネルトランジ
スタと、ドレインが前記Ｐチャネルトランジスタのドレ
インに、ソースが低電位側電源に、ゲートが入力端子に
接続されたＮチャネルトランジスタと、前記Ｎチャネル
トランジスタに並列に接続された１又は複数のＮチャネ
ルトランジスタと、前記並列に接続された１又は複数の
Ｎチャネルトランジスタのゲートに接続され、制御信号
により、前記ゲートを前記入力端子又は低電位側電源に
切換接続する１又は複数のスイッチと、入力端が前記Ｐ
チャネルトランジスタと前記複数のＮチャネルトランジ
スタのドレインに接続された出力インバータと、を備え
て成る。
に、ゲートが入力端子に接続されたＰチャネルトランジ
スタと、ドレインが前記Ｐチャネルトランジスタのドレ
インに、ソースが低電位側電源に、ゲートが入力端子に
接続されたＮチャネルトランジスタと、前記Ｎチャネル
トランジスタに並列に接続された１又は複数のＮチャネ
ルトランジスタと、前記並列に接続された１又は複数の
Ｎチャネルトランジスタのゲートに接続され、制御信号
により、前記ゲートを前記入力端子又は低電位側電源に
切換接続する１又は複数のスイッチと、入力端が前記Ｐ
チャネルトランジスタと前記複数のＮチャネルトランジ
スタのドレインに接続された出力インバータと、を備え
て成る。
【００１１】さらに、本発明においては、ソースが高電
位側電源に、ゲートが入力端子に接続されたＰチャネル
トランジスタと、ドレインが前記Ｐチャネルトランジス
タのドレインに、ソースが低電位側電源に、ゲートが入
力端子に接続されたＮチャネルトランジスタと、前記Ｐ
チャネルトランジスタに並列に接続された１又は複数の
Ｐチャネルトランジスタと、前記並列に接続された１又
は複数のＰチャネルトランジスタのゲートに接続され、
制御信号により、前記ゲートを前記入力端子又は高電位
側電源に切換接続する１又は複数の第１スイッチと、前
記並列に接続された１又は複数のＮチャネルトランジス
タのゲートに接続され、制御信号により、前記ゲートを
前記入力端子又は低電位側電源に切換接続する１又は複
数の第２スイッチと、入力端が前記複数のＰチャネルト
ランジスタと前記複数のＮチャネルトランジスタのドレ
インに接続された出力インバータと、を備えて成る。
位側電源に、ゲートが入力端子に接続されたＰチャネル
トランジスタと、ドレインが前記Ｐチャネルトランジス
タのドレインに、ソースが低電位側電源に、ゲートが入
力端子に接続されたＮチャネルトランジスタと、前記Ｐ
チャネルトランジスタに並列に接続された１又は複数の
Ｐチャネルトランジスタと、前記並列に接続された１又
は複数のＰチャネルトランジスタのゲートに接続され、
制御信号により、前記ゲートを前記入力端子又は高電位
側電源に切換接続する１又は複数の第１スイッチと、前
記並列に接続された１又は複数のＮチャネルトランジス
タのゲートに接続され、制御信号により、前記ゲートを
前記入力端子又は低電位側電源に切換接続する１又は複
数の第２スイッチと、入力端が前記複数のＰチャネルト
ランジスタと前記複数のＮチャネルトランジスタのドレ
インに接続された出力インバータと、を備えて成る。
【００１２】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の実施の形態は、好ましくは、ソー
スがＶＤＤ（正電圧源）に、ゲートが入力端子に接続さ
れた第１のＰチャネルＭＯＳトランジスタ（「Ｐｃｈト
ランジスタ」という）と、第１のＰｃｈトランジスタの
ドレインとドレインが接続され、ゲートが入力端子に、
ソースがＶＳＳ（負電圧源）に接続された第１のＮチャ
ネルＭＯＳトランジスタ（「Ｎｃｈトランジスタ」とい
う）で構成されるインバータ部と、第１のＰｃｈトラン
ジスタのドレインとドレインが、ソースが第１のＰｃｈ
トランジスタのソースに接続された１又は複数のＰｃｈ
トランジスタと、第１のＮｃｈトランジスタのドレイン
とドレインが、ソースが第１のＮｃｈトランジスタのソ
ースに接続された１又は複数のＮｃｈトランジスタで構
成されるデューティ可変部と、デューティ可変部の個々
のＰｃｈトランジスタのゲートをＶＤＤもしくは入力端
子に接続する１又は複数のスイッチと、及び／又は、個
々のＮｃｈトランジスタのゲートをＶＳＳもしくは入力
端子に接続する１又は複数のスイッチと、第１のＰｃｈ
トランジスタと第１のＮｃｈトランジスタのドレインを
入力とするインバータで構成し、各スイッチによりＰｃ
ｈ、Ｎｃｈトランジスタのゲート接続を切り替えること
により、デューティを可変できる。
に説明する。本発明の実施の形態は、好ましくは、ソー
スがＶＤＤ（正電圧源）に、ゲートが入力端子に接続さ
れた第１のＰチャネルＭＯＳトランジスタ（「Ｐｃｈト
ランジスタ」という）と、第１のＰｃｈトランジスタの
ドレインとドレインが接続され、ゲートが入力端子に、
ソースがＶＳＳ（負電圧源）に接続された第１のＮチャ
ネルＭＯＳトランジスタ（「Ｎｃｈトランジスタ」とい
う）で構成されるインバータ部と、第１のＰｃｈトラン
ジスタのドレインとドレインが、ソースが第１のＰｃｈ
トランジスタのソースに接続された１又は複数のＰｃｈ
トランジスタと、第１のＮｃｈトランジスタのドレイン
とドレインが、ソースが第１のＮｃｈトランジスタのソ
ースに接続された１又は複数のＮｃｈトランジスタで構
成されるデューティ可変部と、デューティ可変部の個々
のＰｃｈトランジスタのゲートをＶＤＤもしくは入力端
子に接続する１又は複数のスイッチと、及び／又は、個
々のＮｃｈトランジスタのゲートをＶＳＳもしくは入力
端子に接続する１又は複数のスイッチと、第１のＰｃｈ
トランジスタと第１のＮｃｈトランジスタのドレインを
入力とするインバータで構成し、各スイッチによりＰｃ
ｈ、Ｎｃｈトランジスタのゲート接続を切り替えること
により、デューティを可変できる。
【００１３】各スイッチを制御し、反転増幅器の駆動能
力（しきい値）を変化させる事によりデューティを変化
させる。
力（しきい値）を変化させる事によりデューティを変化
させる。
【００１４】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００１５】［実施例１］図１は、本発明の一実施例の
回路構成を示す図であり、ＣＭＯＳトランジスタにより
構成した図である。
回路構成を示す図であり、ＣＭＯＳトランジスタにより
構成した図である。
【００１６】図１を参照すると、本実施例のデューティ
制御回路は、電源ＶＤＤとＶＳＳ間に直列に接続され入
力信号をゲート入力とするＰｃｈトランジスタＭ１及び
ＮｃｈトランジスタＭ２で構成されるＣＭＯＳインバー
タと、ＰｃｈトランジスタＭ１に並列接続されるＰｃｈ
トランジスタＭ３と、コントロール信号によりＰｃｈト
ランジスタＭ１のゲートを入力信号または電源ＶＤＤに
切替接続するスイッチＳＷ１と、出力インバータＦ１
と、を備えて構成されている。
制御回路は、電源ＶＤＤとＶＳＳ間に直列に接続され入
力信号をゲート入力とするＰｃｈトランジスタＭ１及び
ＮｃｈトランジスタＭ２で構成されるＣＭＯＳインバー
タと、ＰｃｈトランジスタＭ１に並列接続されるＰｃｈ
トランジスタＭ３と、コントロール信号によりＰｃｈト
ランジスタＭ１のゲートを入力信号または電源ＶＤＤに
切替接続するスイッチＳＷ１と、出力インバータＦ１
と、を備えて構成されている。
【００１７】図２に、本発明の第一実施例のタイミング
波形図を示す。図１及び図２を参照して、本実施例の動
作について説明する。
波形図を示す。図１及び図２を参照して、本実施例の動
作について説明する。
【００１８】コントロール信号が“Ｌ”レベルの時、ス
イッチＳＷ１によりＰｃｈトランジスタＭ３のゲートを
電源ＶＤＤに接続する。この時、ＰｃｈトランジスタＭ
３のゲート−ソース間電圧は０Ｖとなり、Ｐｃｈトラン
ジスタＭ３のドレイン電圧に関係なく動作しない（非導
通状態）。
イッチＳＷ１によりＰｃｈトランジスタＭ３のゲートを
電源ＶＤＤに接続する。この時、ＰｃｈトランジスタＭ
３のゲート−ソース間電圧は０Ｖとなり、Ｐｃｈトラン
ジスタＭ３のドレイン電圧に関係なく動作しない（非導
通状態）。
【００１９】したがって、ＰｃｈトランジスタＭ１とＮ
ｃｈトランジスタＭ２の駆動能力を等しくしておけば、
（ＶＤＤ＋ＶＳＳ）／２レベルが入力された時、ノード
１の電圧は、（ＶＤＤ＋ＶＳＳ）／２レベルとなる。
ｃｈトランジスタＭ２の駆動能力を等しくしておけば、
（ＶＤＤ＋ＶＳＳ）／２レベルが入力された時、ノード
１の電圧は、（ＶＤＤ＋ＶＳＳ）／２レベルとなる。
【００２０】このとき、ノード１の電圧は、出力インバ
ータＦ１により反転増幅出力される。すなわち、デュー
ティ５０％の出力が得られる。
ータＦ１により反転増幅出力される。すなわち、デュー
ティ５０％の出力が得られる。
【００２１】一方、コントロール信号が“Ｈ”レベルの
時、スイッチＳＷ１によりＰｃｈトランジスタＭ３のゲ
ートを入力信号側に接続する。この時、Ｐｃｈトランジ
スタＭ３とＰｃｈトランジスタＭ１の駆動能力が、Ｎｃ
ｈトランジスタＭ２の駆動能力を上回るため、（ＶＤＤ
＋ＶＳＳ）／２レベルが入力された時、ノード１の電圧
は、ＶＤＤ側へずれた値となる。
時、スイッチＳＷ１によりＰｃｈトランジスタＭ３のゲ
ートを入力信号側に接続する。この時、Ｐｃｈトランジ
スタＭ３とＰｃｈトランジスタＭ１の駆動能力が、Ｎｃ
ｈトランジスタＭ２の駆動能力を上回るため、（ＶＤＤ
＋ＶＳＳ）／２レベルが入力された時、ノード１の電圧
は、ＶＤＤ側へずれた値となる。
【００２２】ノード１の電位を出力インバータＦ１によ
り反転増幅出力されると、出力は“Ｌ”となり、デュー
ティは５０％以下の出力が得られる（図２の矢印参
照）。
り反転増幅出力されると、出力は“Ｌ”となり、デュー
ティは５０％以下の出力が得られる（図２の矢印参
照）。
【００２３】ＰｃｈトランジスタＭ１に並列接続される
Ｐｃｈトランジスタを複数個とした場合、さらに、Ｐｃ
ｈトランジスタの駆動能力がＮｃｈトランジスタＭ２の
駆動能力を上周ることになり、デューティはさらに小さ
くなる。
Ｐｃｈトランジスタを複数個とした場合、さらに、Ｐｃ
ｈトランジスタの駆動能力がＮｃｈトランジスタＭ２の
駆動能力を上周ることになり、デューティはさらに小さ
くなる。
【００２４】本発明の実施例において、トランジスタ縦
接続２段で構成しているため、電源電圧を低くしても、
従来回路にくらべ安定に動作可能である。
接続２段で構成しているため、電源電圧を低くしても、
従来回路にくらべ安定に動作可能である。
【００２５】［実施例２］図３は、本発明の第２の実施
例の回路構成を示す図であり、ＣＭＯＳトランジスタに
より構成した図である。また図４は、本発明の第２の実
施例の動作を説明するためのタイミング波形図である。
例の回路構成を示す図であり、ＣＭＯＳトランジスタに
より構成した図である。また図４は、本発明の第２の実
施例の動作を説明するためのタイミング波形図である。
【００２６】図３において、デューティ制御回路は、Ｐ
ｃｈトランジスタＭ１、ＮｃｈトランジスタＭ２で構成
されるインバータと、Ｍ２に並列接続されるＮｃｈトラ
ンジスタＭ４とスイッチＳＷ２と出力インバータＦ１に
より構成される。
ｃｈトランジスタＭ１、ＮｃｈトランジスタＭ２で構成
されるインバータと、Ｍ２に並列接続されるＮｃｈトラ
ンジスタＭ４とスイッチＳＷ２と出力インバータＦ１に
より構成される。
【００２７】次に本発明の第２の実施例の動作を説明す
る。スイッチＳＷ２によりＮｃｈトランジスタＭ４のゲ
ートをＶＳＳに接続すると、ＮｃｈトランジスタＭ４の
ゲート−ソース間電圧は０Ｖとなり、Ｎｃｈトランジス
タＭ４のドレイン電圧に関係なく動作しない。したがっ
て、ＰｃｈトランジスタＭ１とＮｃｈトランジスタＭ２
の駆動能力を等しくしておけば、（ＶＤＤ＋ＶＳＳ）／
２レベルが入力された時、ノード１の電圧は、（ＶＤＤ
＋ＶＳＳ）／２レベルとなる。ノード１の電圧は出力イ
ンバータＦ１により反転増幅出力される。すなわち、デ
ューティ５０％の出力が得られる。
る。スイッチＳＷ２によりＮｃｈトランジスタＭ４のゲ
ートをＶＳＳに接続すると、ＮｃｈトランジスタＭ４の
ゲート−ソース間電圧は０Ｖとなり、Ｎｃｈトランジス
タＭ４のドレイン電圧に関係なく動作しない。したがっ
て、ＰｃｈトランジスタＭ１とＮｃｈトランジスタＭ２
の駆動能力を等しくしておけば、（ＶＤＤ＋ＶＳＳ）／
２レベルが入力された時、ノード１の電圧は、（ＶＤＤ
＋ＶＳＳ）／２レベルとなる。ノード１の電圧は出力イ
ンバータＦ１により反転増幅出力される。すなわち、デ
ューティ５０％の出力が得られる。
【００２８】コントロール電圧を“Ｈ”としスイッチＳ
Ｗ２によりＮｃｈトランジスタＭ４のゲートを入力に接
続すると、ＮｃｈトランジスタＭ４とＮｃｈトランジス
タＭ２の駆動能力、がＰｃｈトランジスタＭ１の駆動能
力を上回るため、（ＶＤＤ＋ＶＳＳ）／２レベルが入力
された時、ノード１の電圧は、ＶＳＳ側へずれた値とな
る。出力インバータＦ１により反転増幅出力されると、
出力は“Ｈ”となり、デューティは５０％以上の出力が
得られる。
Ｗ２によりＮｃｈトランジスタＭ４のゲートを入力に接
続すると、ＮｃｈトランジスタＭ４とＮｃｈトランジス
タＭ２の駆動能力、がＰｃｈトランジスタＭ１の駆動能
力を上回るため、（ＶＤＤ＋ＶＳＳ）／２レベルが入力
された時、ノード１の電圧は、ＶＳＳ側へずれた値とな
る。出力インバータＦ１により反転増幅出力されると、
出力は“Ｈ”となり、デューティは５０％以上の出力が
得られる。
【００２９】ＮｃｈトランジスタＭ２に並列接続される
Ｎｃｈトランジスタが複数となれば、さらにＮｃｈトラ
ンジスタの駆動能力がＰｃｈトランジスタＭ１の駆動能
力を上回り、デューティはさらに大きくなる。
Ｎｃｈトランジスタが複数となれば、さらにＮｃｈトラ
ンジスタの駆動能力がＰｃｈトランジスタＭ１の駆動能
力を上回り、デューティはさらに大きくなる。
【００３０】本発明の実施例においては、トランジスタ
縦接続２段で構成しているため、低電圧でも安定した動
作が可能である。
縦接続２段で構成しているため、低電圧でも安定した動
作が可能である。
【００３１】［実施例３］図５は本発明の第３の実施例
の回路構成を示す図であり、ＣＭＯＳトランジスタによ
り構成した図である。図６は、本発明の第３の実施例の
動作を説明するためのタイミング波形図である。図５に
おいて、デューティ制御回路は、ＰｃｈトランジスタＭ
１、ＮｃｈトランジスタＭ２で構成されるＣＭＯＳイン
バータと、ＰｃｈトランジスタＭ１に並列接続される複
数のＰｃｈトランジスタと、ＮｃｈトランジスタＭ２に
並列接続される複数のＮｃｈトランジスタと、スイッチ
群ＳＷ１、ＳＷ２と、出力インバータＦ１により構成さ
れる。
の回路構成を示す図であり、ＣＭＯＳトランジスタによ
り構成した図である。図６は、本発明の第３の実施例の
動作を説明するためのタイミング波形図である。図５に
おいて、デューティ制御回路は、ＰｃｈトランジスタＭ
１、ＮｃｈトランジスタＭ２で構成されるＣＭＯＳイン
バータと、ＰｃｈトランジスタＭ１に並列接続される複
数のＰｃｈトランジスタと、ＮｃｈトランジスタＭ２に
並列接続される複数のＮｃｈトランジスタと、スイッチ
群ＳＷ１、ＳＷ２と、出力インバータＦ１により構成さ
れる。
【００３２】次に本発明の第３の実施例の動作を説明す
る。スイッチＳＷ１により、ゲートがスイッチに接続さ
れているＰｃｈトランジスタ全てのゲートを電源電圧Ｖ
ＤＤに、ゲートがスイッチＳＷ２に接続されているＮｃ
ｈトランジスタの全てのゲートをＶＳＳに接続すると、
ゲートが、スイッチＳＷ１、ＳＷ２に接続されている全
てのトランジスタのゲート−ソース間電圧は０Ｖとなり
動作しない。
る。スイッチＳＷ１により、ゲートがスイッチに接続さ
れているＰｃｈトランジスタ全てのゲートを電源電圧Ｖ
ＤＤに、ゲートがスイッチＳＷ２に接続されているＮｃ
ｈトランジスタの全てのゲートをＶＳＳに接続すると、
ゲートが、スイッチＳＷ１、ＳＷ２に接続されている全
てのトランジスタのゲート−ソース間電圧は０Ｖとなり
動作しない。
【００３３】したがって、ＰｃｈトランジスタＭ１とＮ
ｃｈトランジスタＭ２の駆動能力を等しくしておけば、
（ＶＤＤ＋ＶＳＳ）／２レベルが入力された時、ノード
１の電圧は、（ＶＤＤ＋ＶＳＳ）／２レベルとなる。こ
のとき、ノード１の電圧は出力インバータＦ１により反
転増幅出力される。つまり、デューティ５０％の出力が
得られる。
ｃｈトランジスタＭ２の駆動能力を等しくしておけば、
（ＶＤＤ＋ＶＳＳ）／２レベルが入力された時、ノード
１の電圧は、（ＶＤＤ＋ＶＳＳ）／２レベルとなる。こ
のとき、ノード１の電圧は出力インバータＦ１により反
転増幅出力される。つまり、デューティ５０％の出力が
得られる。
【００３４】ＰｃｈトランジスタＭ１に並列接続される
ＰｃｈトランジスタのゲートをスイッチＳＷ１により入
力端子に接続すると、Ｐｃｈトランジスタの駆動能力が
Ｎｃｈトランジスタの駆動能力を上回り、（ＶＤＤ＋Ｖ
ＳＳ）／２レベルが入力された時、ノード１の電圧はＶ
ＤＤ側へずれた値となる。出力インバータＦ１により反
転増幅出力され、デューティは５０％以下の出力が得ら
れる。
ＰｃｈトランジスタのゲートをスイッチＳＷ１により入
力端子に接続すると、Ｐｃｈトランジスタの駆動能力が
Ｎｃｈトランジスタの駆動能力を上回り、（ＶＤＤ＋Ｖ
ＳＳ）／２レベルが入力された時、ノード１の電圧はＶ
ＤＤ側へずれた値となる。出力インバータＦ１により反
転増幅出力され、デューティは５０％以下の出力が得ら
れる。
【００３５】ＮｃｈトランジスタＭ２に並列接続される
ＮｃｈトランジスタのゲートをスイッチＳＷ２により入
力に接続すると、Ｎｃｈトランジスタの駆動能力がＰｃ
ｈトランジスタの駆動能力を上回り、（ＶＤＤ＋ＶＳ
Ｓ）／２レベルが入力された時、ノード１の電圧はＶＳ
Ｓ側へずれた値となる。ノード１の電圧は出力インバー
タＦ１により反転増幅され、デューティ５０％以上の出
力が得られる。デューティを“＋”にも“−”にも調整
可能となる。
ＮｃｈトランジスタのゲートをスイッチＳＷ２により入
力に接続すると、Ｎｃｈトランジスタの駆動能力がＰｃ
ｈトランジスタの駆動能力を上回り、（ＶＤＤ＋ＶＳ
Ｓ）／２レベルが入力された時、ノード１の電圧はＶＳ
Ｓ側へずれた値となる。ノード１の電圧は出力インバー
タＦ１により反転増幅され、デューティ５０％以上の出
力が得られる。デューティを“＋”にも“−”にも調整
可能となる。
【００３６】また、スイッチＳＷ１、ＳＷ２がゲートに
接続されているＰｃｈトランジスタ、Ｎｃｈトランジス
タの駆動能力をずらしておけば、組み合わせにより、細
かい調整が可能となる。
接続されているＰｃｈトランジスタ、Ｎｃｈトランジス
タの駆動能力をずらしておけば、組み合わせにより、細
かい調整が可能となる。
【００３７】そして本実施例は、トランジスタ縦積みを
２段までで構成しているため、低電圧でも安定した動作
が可能である。
２段までで構成しているため、低電圧でも安定した動作
が可能である。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
デューティ（パルス幅）を調整でき、しかも低電圧でも
動作するという効果を奏する。
デューティ（パルス幅）を調整でき、しかも低電圧でも
動作するという効果を奏する。
【００３９】その理由は、本発明においては、トランジ
スタ縦積みを２段で構成しているため、低電圧でも安定
した動作が可能であるためである。
スタ縦積みを２段で構成しているため、低電圧でも安定
した動作が可能であるためである。
【図１】本発明の第一実施例の回路構成を示す図であ
る。
る。
【図２】本発明の第一実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図３】本発明の第二実施例の回路構成を示す図であ
る。
る。
【図４】本発明の第二実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図５】本発明の第三実施例の回路構成を示す図であ
る。
る。
【図６】本発明の第三実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図７】従来技術の回路構成の一例を示す図である。
【図８】従来技術の動作を説明するためのタイミングチ
ャートである。
ャートである。
Ｍ１ Ｐｃｈトランジスタ１ Ｍ２ Ｎｃｈトランジスタ１ Ｍ３ Ｐｃｈトランジスタ２ Ｍ４ Ｎｃｈトランジスタ２ Ｍ５ Ｐｃｈトランジスタ３ Ｍ６ Ｎｃｈトランジスタ３ Ｍ７ Ｐｃｈトランジスタ４ Ｍ８ Ｎｃｈトランジスタ４ Ｆ１ インバータ ＳＷ１ スイッチ１ ＳＷ２ スイッチ２ １ 出力インバータＦ１の入力端子 １０ Ｐｃｈトランジスタ５ １１ Ｎｃｈトランジスタ５ １４ Ｐｃｈトランジスタ６ １５ Ｐｃｈトランジスタ７
Claims (3)
- 【請求項１】ソースが高電位側電源に、ゲートが入力端
子に接続されたＰチャネルトランジスタと、 ドレインが前記Ｐチャネルトランジスタのドレインに、
ソースが低電位側電源に、ゲートが前記入力端子に接続
されたＮチャネルトランジスタと、 前記Ｐチャネルトランジスタに並列に接続された１又は
複数のＰチャネルトランジスタと、 前記並列に接続された１又は複数のＰチャネルトランジ
スタのゲートにそれぞれ接続され、制御信号により、前
記ゲートを前記入力端子又は前記高電位側電源に切換接
続する１又は複数のスイッチと、 入力端が前記複数のＰチャネルトランジスタと前記Ｎチ
ャネルトランジスタのドレインに接続された出力インバ
ータと、 を備えて成るデューティ制御回路。 - 【請求項２】ソースが高電位側電源に、ゲートが入力端
子に接続されたＰチャネルトランジスタと、 ドレインが前記Ｐチャネルトランジスタのドレインに、
ソースが低電位側電源に、ゲートが前記入力端子に接続
されたＮチャネルトランジスタと、 前記Ｎチャネルトランジスタに並列に接続された１又は
複数のＮチャネルトランジスタと、 前記並列に接続された１又は複数のＮチャネルトランジ
スタのゲートにそれぞれ接続され、制御信号により、前
記ゲートを前記入力端子又は前記低電位側電源に切換接
続する１又は複数のスイッチと、 入力端が前記Ｐチャネルトランジスタと前記複数のＮチ
ャネルトランジスタのドレインに接続された出力インバ
ータと、 を備えて成るデューティ制御回路。 - 【請求項３】ソースが高電位側電源に、ゲートが入力端
子に接続されたＰチャネルトランジスタと、 ドレインが前記Ｐチャネルトランジスタのドレインに、
ソースが低電位側電源に、ゲートが入力端子に接続され
たＮチャネルトランジスタと、 前記Ｐチャネルトランジスタに並列に接続された１又は
複数のＰチャネルトランジスタと、 前記並列に接続された１又は複数のＰチャネルトランジ
スタのゲートに接続され、制御信号により、前記ゲート
を前記入力端子又は高電位側電源に切換接続する１又は
複数の第１スイッチと、 前記並列に接続された１又は複数のＮチャネルトランジ
スタのゲートに接続され、制御信号により、前記ゲート
を前記入力端子又は低電位側電源に切換接続する１又は
複数の第２スイッチと、 入力端が前記複数のＰチャネルトランジスタと前記複数
のＮチャネルトランジスタのドレインに接続された出力
インバータと、 を備えて成るデューティ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9150051A JP3050168B2 (ja) | 1997-05-23 | 1997-05-23 | デューティ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9150051A JP3050168B2 (ja) | 1997-05-23 | 1997-05-23 | デューティ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10327053A JPH10327053A (ja) | 1998-12-08 |
| JP3050168B2 true JP3050168B2 (ja) | 2000-06-12 |
Family
ID=15488437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9150051A Expired - Lifetime JP3050168B2 (ja) | 1997-05-23 | 1997-05-23 | デューティ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3050168B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4582841B2 (ja) * | 1999-10-28 | 2010-11-17 | 富士通セミコンダクター株式会社 | 半導体装置 |
-
1997
- 1997-05-23 JP JP9150051A patent/JP3050168B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10327053A (ja) | 1998-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000229 |