JP3037224B2 - ３値入力バッファ回路 - Google Patents
３値入力バッファ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は３値入力バッファ回
路に関する。
路に関する。
【０００２】
【従来の技術】従来の集積化された低消費電力型の３値
入力バッファ回路の例としては、倒えば、特開平７ー１
３５４６４号公報に示される３値入力バッファ回路があ
る。図５は、当該従来例（以下、第１の従来例と云う）
の構成を示す回路図である。図５に示されるように、本
従来例は、入力端子４９、出力端子５０および５１に対
応して、当該入力端子４９のバイアス設定用の抵抗３９
および４２と、ゲートとドレインが短絡されて、ソース
が電源および接地点に接続されるＰチャネルＭＯＳトラ
ンジスタ４０およびＮチャネルＭＯＳトランジスタ４４
と、ＰチャネルＭＯＳトランジスタ４０とＮチャネルＭ
ＯＳトランジスタ４４のドレイン間に、インバータ形式
にて挿入接続されているＰチャネルＭＯＳトランジスタ
４１およびＮチャネルＭＯＳトランジスタ４３と、Ｐチ
ャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳ
トランジスタ４３のゲートを定電圧にバイアスするため
のＰチャネルＭＯＳトランジスタ４５および４６と、入
力端がＰチャネルＭＯＳトランジスタ４０のドレインに
接続される波形整形用のインバータ４７と、入力端がＮ
チャネルＭＯＳトランジスタ４４のドレインに接続され
る波形整形用のインバータ４８を備えて構成される。
入力バッファ回路の例としては、倒えば、特開平７ー１
３５４６４号公報に示される３値入力バッファ回路があ
る。図５は、当該従来例（以下、第１の従来例と云う）
の構成を示す回路図である。図５に示されるように、本
従来例は、入力端子４９、出力端子５０および５１に対
応して、当該入力端子４９のバイアス設定用の抵抗３９
および４２と、ゲートとドレインが短絡されて、ソース
が電源および接地点に接続されるＰチャネルＭＯＳトラ
ンジスタ４０およびＮチャネルＭＯＳトランジスタ４４
と、ＰチャネルＭＯＳトランジスタ４０とＮチャネルＭ
ＯＳトランジスタ４４のドレイン間に、インバータ形式
にて挿入接続されているＰチャネルＭＯＳトランジスタ
４１およびＮチャネルＭＯＳトランジスタ４３と、Ｐチ
ャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳ
トランジスタ４３のゲートを定電圧にバイアスするため
のＰチャネルＭＯＳトランジスタ４５および４６と、入
力端がＰチャネルＭＯＳトランジスタ４０のドレインに
接続される波形整形用のインバータ４７と、入力端がＮ
チャネルＭＯＳトランジスタ４４のドレインに接続され
る波形整形用のインバータ４８を備えて構成される。
【０００３】図５に示される本従来例の３値入力バッフ
ァ回路においては、入力端子４９からは、“Ｌ”レベ
ル、“Ｈ”レベルおよび入力端子４９オープン状態とい
う３通りの電圧が印加される。図５において、Ｐチャネ
ルＭＯＳトランジスタ４０および４１と、ＮチャネルＭ
ＯＳトランジスタ４３および４４の駆動能力を、それぞ
れ適切に配分することにより、入力端子４９に“Ｌ”レ
ベルの電圧が印加された場合には、ＰチャネルＭＯＳト
ランジスタ４１のドレイン側のレベルは“Ｌ”レベルと
なり、これによって、ＰチャネルＭＯＳトランジスタ４
０はＯＮ状態となって、ＮチャネルＭＯＳトランジスタ
４４はＯＦＦ状態となる。この結果、ＰチャネルＭＯＳ
トランジスタ４１およびＮチャネルＭＯＳトランジスタ
４４のドレインの“Ｌ”レベルの電位は、それぞれイン
バータ４７および４８により反転されて、それぞれ出力
端子５０および５１からは、出力電圧として共に“Ｈ”
レベルが出力される。また、入力端子４９に“Ｈ”レベ
ルの電圧が印加された場合には、ＰチャネルＭＯＳトラ
ンジスタ４１のドレイン側のレベルは“Ｈ”レベルとな
り、これによって、ＰチャネルＭＯＳトランジスタ４０
はＯＦＦ状態となり、ＮチャネルＭＯＳトランジスタ４
４はＯＮ状態となる。この結果、ＰチャネルＭＯＳトラ
ンジスタ４１およびＮチャネルＭＯＳトランジスタ４４
のドレイン側の“Ｈ”レベルの電位は、それぞれインバ
ータ４７および４８により反転されて、それぞれ出力端
子５０および５１からは、出力電圧として共に“Ｌ”レ
ベルが出力される。そして、入力端子６２がオープン状
態にある場合には、ＰチャネルＭＯＳトランジスタ４０
および４１と、ＮチャネルＭＯＳトランジスタ４３およ
び４４の駆動能力を適切に配分し、且つバイアス設定用
の抵抗３９および４２の抵抗値の比率を適切に配分する
ことにより、ＰチャネルＭＯＳトランジスタ４０とＮチ
ャネルＭＯＳトランジスタ４４が同時にＯＮ状態とな
り、この結果、インバータ４７および４８を介して、出
力端子５０および５１からは、出力電圧として、それぞ
れ“Ｈ”レベルおよび“Ｌ”レベルの電圧が出力され
る。
ァ回路においては、入力端子４９からは、“Ｌ”レベ
ル、“Ｈ”レベルおよび入力端子４９オープン状態とい
う３通りの電圧が印加される。図５において、Ｐチャネ
ルＭＯＳトランジスタ４０および４１と、ＮチャネルＭ
ＯＳトランジスタ４３および４４の駆動能力を、それぞ
れ適切に配分することにより、入力端子４９に“Ｌ”レ
ベルの電圧が印加された場合には、ＰチャネルＭＯＳト
ランジスタ４１のドレイン側のレベルは“Ｌ”レベルと
なり、これによって、ＰチャネルＭＯＳトランジスタ４
０はＯＮ状態となって、ＮチャネルＭＯＳトランジスタ
４４はＯＦＦ状態となる。この結果、ＰチャネルＭＯＳ
トランジスタ４１およびＮチャネルＭＯＳトランジスタ
４４のドレインの“Ｌ”レベルの電位は、それぞれイン
バータ４７および４８により反転されて、それぞれ出力
端子５０および５１からは、出力電圧として共に“Ｈ”
レベルが出力される。また、入力端子４９に“Ｈ”レベ
ルの電圧が印加された場合には、ＰチャネルＭＯＳトラ
ンジスタ４１のドレイン側のレベルは“Ｈ”レベルとな
り、これによって、ＰチャネルＭＯＳトランジスタ４０
はＯＦＦ状態となり、ＮチャネルＭＯＳトランジスタ４
４はＯＮ状態となる。この結果、ＰチャネルＭＯＳトラ
ンジスタ４１およびＮチャネルＭＯＳトランジスタ４４
のドレイン側の“Ｈ”レベルの電位は、それぞれインバ
ータ４７および４８により反転されて、それぞれ出力端
子５０および５１からは、出力電圧として共に“Ｌ”レ
ベルが出力される。そして、入力端子６２がオープン状
態にある場合には、ＰチャネルＭＯＳトランジスタ４０
および４１と、ＮチャネルＭＯＳトランジスタ４３およ
び４４の駆動能力を適切に配分し、且つバイアス設定用
の抵抗３９および４２の抵抗値の比率を適切に配分する
ことにより、ＰチャネルＭＯＳトランジスタ４０とＮチ
ャネルＭＯＳトランジスタ４４が同時にＯＮ状態とな
り、この結果、インバータ４７および４８を介して、出
力端子５０および５１からは、出力電圧として、それぞ
れ“Ｈ”レベルおよび“Ｌ”レベルの電圧が出力され
る。
【０００４】上記のようにして、入力端子４９に対する
入力信号として、“Ｌ”レベルおよび“Ｈ”レベルの信
号と、当該入力端子４９がオープン状態という３値入力
電圧を印加することにより、出力端子５０および５１か
らは、それぞれに対応する前記電圧レベルが出力され
る。なお、この場合に、バイアス設定用の抵抗３９およ
び４２の抵抗値、およびＰチャネルＭＯＳトランジスタ
４０および４１とＮチャネルＭＯＳトランジスタ４３お
よび４４の駆動能力を最小限度まで低下させることによ
り、消費電力の低減を図ることができる。
入力信号として、“Ｌ”レベルおよび“Ｈ”レベルの信
号と、当該入力端子４９がオープン状態という３値入力
電圧を印加することにより、出力端子５０および５１か
らは、それぞれに対応する前記電圧レベルが出力され
る。なお、この場合に、バイアス設定用の抵抗３９およ
び４２の抵抗値、およびＰチャネルＭＯＳトランジスタ
４０および４１とＮチャネルＭＯＳトランジスタ４３お
よび４４の駆動能力を最小限度まで低下させることによ
り、消費電力の低減を図ることができる。
【０００５】次に、他の従来例について説明する。図６
は、当該従来例（以下、第２の従来例と云う）の構成を
示す回路図である。図６に示されるように、本従来例
は、入力端子６２、出力端子６３および６４に対応し
て、入力端子６２のバイアス設定用の抵抗５５および５
６と、抵抗５５の電源側においてカレントミラー回路を
形成するＰチャネルＭＯＳトランジスタ５２、５３およ
び５４と、抵抗５６の接地点側においてカレントミラー
回路を形成するＮチャネルＭＯＳトランジスタ５７、５
８および５９と、入力端がＰチャネルＭＯＳトランジス
タ５３とＮチャネルＭＯＳトランジスタ５８のドレイン
の接続点に接続される波形整形用のインバータ６０と、
入力端がＰチャネルＭＯＳトランジスタ５４とＮチャネ
ルＭＯＳトランジスタ５９のドレインの接続点に接続さ
れる波形整形用のインバータ６１を備えて構成される。
は、当該従来例（以下、第２の従来例と云う）の構成を
示す回路図である。図６に示されるように、本従来例
は、入力端子６２、出力端子６３および６４に対応し
て、入力端子６２のバイアス設定用の抵抗５５および５
６と、抵抗５５の電源側においてカレントミラー回路を
形成するＰチャネルＭＯＳトランジスタ５２、５３およ
び５４と、抵抗５６の接地点側においてカレントミラー
回路を形成するＮチャネルＭＯＳトランジスタ５７、５
８および５９と、入力端がＰチャネルＭＯＳトランジス
タ５３とＮチャネルＭＯＳトランジスタ５８のドレイン
の接続点に接続される波形整形用のインバータ６０と、
入力端がＰチャネルＭＯＳトランジスタ５４とＮチャネ
ルＭＯＳトランジスタ５９のドレインの接続点に接続さ
れる波形整形用のインバータ６１を備えて構成される。
【０００６】本従来例においても、前記第１の従来例の
場合と同様に、入力端子６２からは、“Ｌ”レベル、
“Ｈ”レベルおよび入力端子６２のオープン状態という
３値入力電圧が印加されるが、その動作内容については
第１の従来例の場合と同様である。即ち、ＰチャネルＭ
ＯＳトランジスタ５３および５４と、ＮチャネルＭＯＳ
トランジスタ５８および５９の駆動能力を適切に配分
し、且つバイアス設定用の抵抗５５および５６の抵抗値
の比率を適切に配分することにより、入力端子６２に
“Ｌ”レベルの電圧が印加された場合には、Ｐチャネル
ＭＯＳトランジスタ５３および５４のドレインのレベル
は“Ｌ”レベルとなり、それぞれインバータ６０および
６１により反転され波形整形されて、出力端子６３およ
び６４からは、出力電圧として共に“Ｈ”レベルの電圧
が出力される。また、入力端子６２に“Ｈ”レベルの電
圧が印加された場合には、ＰチャネルＭＯＳトランジス
タ５３および５４のドレインのレベルは“Ｈ”レベルと
なり、それぞれインバータ６０および６１により反転さ
れ波形整形されて、出力端子６３および６４からは、出
力電圧として共に“Ｌ”レベルの電圧が出力される。そ
して、入力端子６２がオープン状態にある場合には、Ｐ
チャネルＭＯＳトランジスタ５３および５４と、Ｎチャ
ネルＭＯＳトランジスタ５８および５９の駆動能力を適
切に配分し、且つ抵抗５５および５６の抵抗値の比率を
適切に配分することにより、ＰチャネルＭＯＳトランジ
スタ５３とＮチャネルＭＯＳトランジスタ５９が同時に
ＯＮ状態となり、この結果、インバータ６０および６１
を介して、出力端子６３および６４からは、出力電圧と
して、それぞれ“Ｈ”レベルおよび“Ｌ”レベルが出力
される。なお、この場合に、抵抗５５および５６の抵抗
値、およびＰチャネルＭＯＳトランジスタ５２、５３お
よび５４とＮチャネルＭＯＳトランジスタ５７、５８お
よび５９の駆動能力を最小限度まで低下させることによ
り、前記第１の従来例の場合と同様に、消費電力の低減
を図ることができる。
場合と同様に、入力端子６２からは、“Ｌ”レベル、
“Ｈ”レベルおよび入力端子６２のオープン状態という
３値入力電圧が印加されるが、その動作内容については
第１の従来例の場合と同様である。即ち、ＰチャネルＭ
ＯＳトランジスタ５３および５４と、ＮチャネルＭＯＳ
トランジスタ５８および５９の駆動能力を適切に配分
し、且つバイアス設定用の抵抗５５および５６の抵抗値
の比率を適切に配分することにより、入力端子６２に
“Ｌ”レベルの電圧が印加された場合には、Ｐチャネル
ＭＯＳトランジスタ５３および５４のドレインのレベル
は“Ｌ”レベルとなり、それぞれインバータ６０および
６１により反転され波形整形されて、出力端子６３およ
び６４からは、出力電圧として共に“Ｈ”レベルの電圧
が出力される。また、入力端子６２に“Ｈ”レベルの電
圧が印加された場合には、ＰチャネルＭＯＳトランジス
タ５３および５４のドレインのレベルは“Ｈ”レベルと
なり、それぞれインバータ６０および６１により反転さ
れ波形整形されて、出力端子６３および６４からは、出
力電圧として共に“Ｌ”レベルの電圧が出力される。そ
して、入力端子６２がオープン状態にある場合には、Ｐ
チャネルＭＯＳトランジスタ５３および５４と、Ｎチャ
ネルＭＯＳトランジスタ５８および５９の駆動能力を適
切に配分し、且つ抵抗５５および５６の抵抗値の比率を
適切に配分することにより、ＰチャネルＭＯＳトランジ
スタ５３とＮチャネルＭＯＳトランジスタ５９が同時に
ＯＮ状態となり、この結果、インバータ６０および６１
を介して、出力端子６３および６４からは、出力電圧と
して、それぞれ“Ｈ”レベルおよび“Ｌ”レベルが出力
される。なお、この場合に、抵抗５５および５６の抵抗
値、およびＰチャネルＭＯＳトランジスタ５２、５３お
よび５４とＮチャネルＭＯＳトランジスタ５７、５８お
よび５９の駆動能力を最小限度まで低下させることによ
り、前記第１の従来例の場合と同様に、消費電力の低減
を図ることができる。
【０００７】
【発明が解決しようとする課題】上述した従来の３値入
力バッファ回路は、例えば、携帯機器等のように、特に
低消費電力を必要条件とし、且つノイズ環境の劣悪な運
用状態においても、常時正常に稼働することを求められ
る機器に適用される場合においては、動作時における消
費電流を低減するために、その入力インピーダンスは高
目の値に設定されている。このために、入力部に対する
外来ノイズの影響が大となってクロストークが発生す
る。その１実例が、図４（ａ）に示されており、横軸の
時間軸に対して、縦軸には、３値入力バッファ回路の入
力側に侵入する外来ノイズＶn （ｖ）の波形（図４
（ａ）の上部に表示）と、当該外来ノイズ電圧Ｖn
（ｖ）に起因して生じるクロストークＶc （ｖ）の波形
（図４（ａ）の下部に表示）が示されている。このクロ
ストークの発生により、当該外来ノイズによって、３値
入力バッファ回路を含む機器の正常動作が著しく阻害さ
れるという欠点がある。
力バッファ回路は、例えば、携帯機器等のように、特に
低消費電力を必要条件とし、且つノイズ環境の劣悪な運
用状態においても、常時正常に稼働することを求められ
る機器に適用される場合においては、動作時における消
費電流を低減するために、その入力インピーダンスは高
目の値に設定されている。このために、入力部に対する
外来ノイズの影響が大となってクロストークが発生す
る。その１実例が、図４（ａ）に示されており、横軸の
時間軸に対して、縦軸には、３値入力バッファ回路の入
力側に侵入する外来ノイズＶn （ｖ）の波形（図４
（ａ）の上部に表示）と、当該外来ノイズ電圧Ｖn
（ｖ）に起因して生じるクロストークＶc （ｖ）の波形
（図４（ａ）の下部に表示）が示されている。このクロ
ストークの発生により、当該外来ノイズによって、３値
入力バッファ回路を含む機器の正常動作が著しく阻害さ
れるという欠点がある。
【０００８】その理由は、動作時における消費電力を少
なくするためには、第１の従来例の場合には、図５にお
いて、バイアス設定用の抵抗３９および４２の抵抗値、
およびＰチャネルＭＯＳトランジスタ４０および４１と
ＮチャネルＭＯＳトランジスタ４３および４４の駆動能
力を物理的に低下させる以外には方法がなく、また、第
２の従来例の場合においても同様に、図６において、バ
イアス設定用の抵抗５５および５６の抵抗値、およびＰ
チャネルＭＯＳトランジスタ５２、５３および５４とＮ
チャネルＭＯＳトランジスタ５７、５８および５９の駆
動能力を物理的に低下させる以外に方法がないことに起
因しており、そのために、３値入力バッファ回路を、低
消費電力を条件として設計しようとする場合には、必然
的に、入力端子オープン時における３値入力バッファ回
路の入力インピーダンスを高い値に設定せざるを得ない
ことによっている。
なくするためには、第１の従来例の場合には、図５にお
いて、バイアス設定用の抵抗３９および４２の抵抗値、
およびＰチャネルＭＯＳトランジスタ４０および４１と
ＮチャネルＭＯＳトランジスタ４３および４４の駆動能
力を物理的に低下させる以外には方法がなく、また、第
２の従来例の場合においても同様に、図６において、バ
イアス設定用の抵抗５５および５６の抵抗値、およびＰ
チャネルＭＯＳトランジスタ５２、５３および５４とＮ
チャネルＭＯＳトランジスタ５７、５８および５９の駆
動能力を物理的に低下させる以外に方法がないことに起
因しており、そのために、３値入力バッファ回路を、低
消費電力を条件として設計しようとする場合には、必然
的に、入力端子オープン時における３値入力バッファ回
路の入力インピーダンスを高い値に設定せざるを得ない
ことによっている。
【０００９】本発明の目的は、入力端子オープン時にお
いて、外来ノイズに起因するクロストーク耐量を保持し
つつ、なお且つ“Ｌ”レベルおよび“Ｈ”レベルを含む
他の入力レベルに対応して、消費電力を低減することの
できる３値入力バッファ回路を提供することにある。
いて、外来ノイズに起因するクロストーク耐量を保持し
つつ、なお且つ“Ｌ”レベルおよび“Ｈ”レベルを含む
他の入力レベルに対応して、消費電力を低減することの
できる３値入力バッファ回路を提供することにある。
【００１０】
【課題を解決するための手段】第１の発明の３値入力バ
ッファ回路は、高電位電源と入力端子との間に直列に接
続される第１のスイッチ手段および第１のバイアス可変
用抵抗と、前記入力端子と低電位電源との間に直列に接
続される第２のバイアス可変抵抗および第２のスイッチ
手段と、前記高電位電源と前記入力端子との間に、第１
の節点を相互間の接続接点として直列に接続される第１
のカレントミラー回路および第１のバイアス設定用抵抗
と、前記入力端子と前記低電位電源との間に、第２の節
点を相互間の接続接点として直列に接続される第２のバ
イアス設定用抵抗および第２のカレントミラー回路と、
前記第１および第２のカレントミラー回路からの出力を
受けて、前記入力端子の３値入力電圧に対応する第１お
よび第２の出力電圧を生成して、それぞれ第１および第
２の出力端子に出力するとともに、所定の論理処理を介
して、前記第１および第２のスイッチ手段に対する第１
および第２の開閉制御信号を生成して出力する論理回路
とを備えて構成され、前記入力端子オープン時に、前記
第１および第２の開閉制御信号による制御作用を介して
前記第１および第２のスイッチ手段を閉路とし、前記第
１および第２のバイアス可変用抵抗にあり、当該入力端
子のバイアス電圧を可変とするように機能することを特
徴としている。
ッファ回路は、高電位電源と入力端子との間に直列に接
続される第１のスイッチ手段および第１のバイアス可変
用抵抗と、前記入力端子と低電位電源との間に直列に接
続される第２のバイアス可変抵抗および第２のスイッチ
手段と、前記高電位電源と前記入力端子との間に、第１
の節点を相互間の接続接点として直列に接続される第１
のカレントミラー回路および第１のバイアス設定用抵抗
と、前記入力端子と前記低電位電源との間に、第２の節
点を相互間の接続接点として直列に接続される第２のバ
イアス設定用抵抗および第２のカレントミラー回路と、
前記第１および第２のカレントミラー回路からの出力を
受けて、前記入力端子の３値入力電圧に対応する第１お
よび第２の出力電圧を生成して、それぞれ第１および第
２の出力端子に出力するとともに、所定の論理処理を介
して、前記第１および第２のスイッチ手段に対する第１
および第２の開閉制御信号を生成して出力する論理回路
とを備えて構成され、前記入力端子オープン時に、前記
第１および第２の開閉制御信号による制御作用を介して
前記第１および第２のスイッチ手段を閉路とし、前記第
１および第２のバイアス可変用抵抗にあり、当該入力端
子のバイアス電圧を可変とするように機能することを特
徴としている。
【００１１】なお、前記第１の発明において、前記第１
のスイッチ手段は、ソースが前記高電位電源に接続さ
れ、ゲートに前記第１の開閉制御信号が入力されて、ド
レインが前記第１のバイアス可変抵抗に接続される第１
種導電型電界効果トランジスタにより形成し、前記第２
のスイッチ手段は、ドレインが前記第２のバイアス可変
抵抗に接続され、ゲートに前記第２の開閉制御信号が入
力されて、ソースが前記低電位電源に接続される第２種
導電型電界効果トランジスタにより形成するようにして
もよく、また、前記第１のカレントミラー回路は、ソー
スが前記高電位電源に接続され、ゲートとドレインが連
結されて、前記第１の節点を相互間の接続接点として前
記第１のバイアス設定用抵抗に接続される第１の第１種
導電型電界効果トランジスタと、ソースが共に前記高電
位電源に接続され、ゲートが共に前記第１の第１種導電
型電界効果トランジスタのゲートに接続されて、ドレイ
ンが、それぞれ第３および第４の節点を相互間の接続接
点として前記第２のカレントミラー回路に個別に接続さ
れる第２および第３の第１種導電型電界効果トランジス
タとを備えて形成し、前記第２のカレントミラー回路
は、ゲートとドレインが連結されて、前記第２の節点を
相互間の接続接点として前記第２のバイアス設定用抵抗
に接続され、ソースが前記低電位電源に接続される第１
の第２種導電型電界効果トランジスタと、ドレインが、
それぞれ前記第３およひ第４の節点を相互間の接続接点
として前機第１のカレントミラー回路に含まれる第２お
よび第３の第１種導電型電界効果トランジスタのドレイ
ンに接続され、ゲートが共に前記第１の第２種導電型電
界効果トランジスタのゲートに接続されて、ソースが共
に前記低電位電源に接続される第２および第３の第２種
導電型電界効果トランジスタとを備えて形成してもよ
い。
のスイッチ手段は、ソースが前記高電位電源に接続さ
れ、ゲートに前記第１の開閉制御信号が入力されて、ド
レインが前記第１のバイアス可変抵抗に接続される第１
種導電型電界効果トランジスタにより形成し、前記第２
のスイッチ手段は、ドレインが前記第２のバイアス可変
抵抗に接続され、ゲートに前記第２の開閉制御信号が入
力されて、ソースが前記低電位電源に接続される第２種
導電型電界効果トランジスタにより形成するようにして
もよく、また、前記第１のカレントミラー回路は、ソー
スが前記高電位電源に接続され、ゲートとドレインが連
結されて、前記第１の節点を相互間の接続接点として前
記第１のバイアス設定用抵抗に接続される第１の第１種
導電型電界効果トランジスタと、ソースが共に前記高電
位電源に接続され、ゲートが共に前記第１の第１種導電
型電界効果トランジスタのゲートに接続されて、ドレイ
ンが、それぞれ第３および第４の節点を相互間の接続接
点として前記第２のカレントミラー回路に個別に接続さ
れる第２および第３の第１種導電型電界効果トランジス
タとを備えて形成し、前記第２のカレントミラー回路
は、ゲートとドレインが連結されて、前記第２の節点を
相互間の接続接点として前記第２のバイアス設定用抵抗
に接続され、ソースが前記低電位電源に接続される第１
の第２種導電型電界効果トランジスタと、ドレインが、
それぞれ前記第３およひ第４の節点を相互間の接続接点
として前機第１のカレントミラー回路に含まれる第２お
よび第３の第１種導電型電界効果トランジスタのドレイ
ンに接続され、ゲートが共に前記第１の第２種導電型電
界効果トランジスタのゲートに接続されて、ソースが共
に前記低電位電源に接続される第２および第３の第２種
導電型電界効果トランジスタとを備えて形成してもよ
い。
【００１２】更に、前記第１の発明においては、前記論
理回路は、それぞれ前記第３および第４の節点に対応し
て出力される電圧を入力して波形整形し、前記第１およ
び第２の出力電圧として出力する第１および第２のイン
バータと、前記第１および第２のインバータの出力電圧
を、それぞれ個別に反転して出力する第４および第３の
インバータと、前記第１および第３のインバータの出力
電圧を受けて論理積をとり、前記第１の開閉制御信号と
して出力するＮＡＮＤ回路と、前記第２および第４のイ
ンバータの出力電圧を受けて論理和をとり、前記第２の
開閉制御信号として出力するＮＯＲ回路とを備えて形成
するようにしてもよく、また、前記高電位電源は正の高
電位電源として形成し、前記低電位電源は接地電位とし
て形成するようにしてもよい。
理回路は、それぞれ前記第３および第４の節点に対応し
て出力される電圧を入力して波形整形し、前記第１およ
び第２の出力電圧として出力する第１および第２のイン
バータと、前記第１および第２のインバータの出力電圧
を、それぞれ個別に反転して出力する第４および第３の
インバータと、前記第１および第３のインバータの出力
電圧を受けて論理積をとり、前記第１の開閉制御信号と
して出力するＮＡＮＤ回路と、前記第２および第４のイ
ンバータの出力電圧を受けて論理和をとり、前記第２の
開閉制御信号として出力するＮＯＲ回路とを備えて形成
するようにしてもよく、また、前記高電位電源は正の高
電位電源として形成し、前記低電位電源は接地電位とし
て形成するようにしてもよい。
【００１３】また、第２の発明の３値入力バッファ回路
は、高電位電源と入力端子との間に直列に接続される第
１のスイッチ手段および第１のバイアス可変用抵抗と、
前記入力端子と低電位電源との間に直列に接続される第
２のバイアス可変抵抗および第２のスイッチ手段と、前
記高電位電源と前記入力端子との間に接続される第１の
バイアス設定用抵抗と、前記入力端子と前記低電位電源
との間に接続される第２のバイアス設定用抵抗と、前記
入力端子に対する３値入力電圧の入力を受けて、当該３
値入力電圧に対応する第１および第２の出力電圧を生成
して、それぞれ第１および第２の出力端子に出力すると
ともに、所定の論理処理を介して、前記第１および第２
のスイッチ手段に対する第１および第２の開閉制御信号
を生成して出力する論理回路とを備えて構成され、前記
入力端子オープン時に、前記第１および第２の開閉制御
信号による制御作用を介して前記第１および第２のスイ
ッチ手段を閉路とし、前記第１および第２のバイアス可
変用抵抗により、当該入力端子のバイアス電圧を可変と
するように機能することを特徴としている。
は、高電位電源と入力端子との間に直列に接続される第
１のスイッチ手段および第１のバイアス可変用抵抗と、
前記入力端子と低電位電源との間に直列に接続される第
２のバイアス可変抵抗および第２のスイッチ手段と、前
記高電位電源と前記入力端子との間に接続される第１の
バイアス設定用抵抗と、前記入力端子と前記低電位電源
との間に接続される第２のバイアス設定用抵抗と、前記
入力端子に対する３値入力電圧の入力を受けて、当該３
値入力電圧に対応する第１および第２の出力電圧を生成
して、それぞれ第１および第２の出力端子に出力すると
ともに、所定の論理処理を介して、前記第１および第２
のスイッチ手段に対する第１および第２の開閉制御信号
を生成して出力する論理回路とを備えて構成され、前記
入力端子オープン時に、前記第１および第２の開閉制御
信号による制御作用を介して前記第１および第２のスイ
ッチ手段を閉路とし、前記第１および第２のバイアス可
変用抵抗により、当該入力端子のバイアス電圧を可変と
するように機能することを特徴としている。
【００１４】なお、前記第２の発明において、前記第１
のスイッチ手段は、ソースが前記高電位電源に接続さ
れ、ゲートに前記第１の開閉制御信号が入力されて、ド
レインが前記第１のバイアス可変抵抗に接続される第１
種導電型電界効果トランジスタにより形成し、前記第２
のスイッチ手段は、ドレインが前記第２のバイアス可変
抵抗に接続され、ゲートに前記第２の開閉制御信号が入
力されて、ソースが前記低電位電源に接続される第２種
導電型電界効果トランジスタにより形成するようにして
もよく、また、前記論理回路は、それぞれ前記入力端子
に対する３値入力電圧の入力を受けて、当該３値入力電
圧のレベルを判別して所定の第１および第２のレベル識
別信号を出力する第１および第２のインバータと、前記
第１および第２のインバータより出力される第１および
第２のレベル識別信号を波形整形し、前記第１および第
２の出力電圧として出力する第３および第４のインバー
タと、前記第３および第４のインバータの出力電圧を、
それぞれ個別に反転して出力する第６および第５のイン
バータと、前記第３および第５のインバータの出力電圧
を受けて論理積をとり、前記第１の開閉制御信号として
出力するＮＡＮＤ回路と、前記第４および第６のインバ
ータの出力電圧を受けて論理和をとり、前記第２の開閉
制御信号として出力するＮＯＲ回路とを備えて形成する
ようにしてもよい。そして、更に前記高電位電源は正の
高電位電源として形成し、前記低電位電源は接地電位と
して形成するようにしてもよい。
のスイッチ手段は、ソースが前記高電位電源に接続さ
れ、ゲートに前記第１の開閉制御信号が入力されて、ド
レインが前記第１のバイアス可変抵抗に接続される第１
種導電型電界効果トランジスタにより形成し、前記第２
のスイッチ手段は、ドレインが前記第２のバイアス可変
抵抗に接続され、ゲートに前記第２の開閉制御信号が入
力されて、ソースが前記低電位電源に接続される第２種
導電型電界効果トランジスタにより形成するようにして
もよく、また、前記論理回路は、それぞれ前記入力端子
に対する３値入力電圧の入力を受けて、当該３値入力電
圧のレベルを判別して所定の第１および第２のレベル識
別信号を出力する第１および第２のインバータと、前記
第１および第２のインバータより出力される第１および
第２のレベル識別信号を波形整形し、前記第１および第
２の出力電圧として出力する第３および第４のインバー
タと、前記第３および第４のインバータの出力電圧を、
それぞれ個別に反転して出力する第６および第５のイン
バータと、前記第３および第５のインバータの出力電圧
を受けて論理積をとり、前記第１の開閉制御信号として
出力するＮＡＮＤ回路と、前記第４および第６のインバ
ータの出力電圧を受けて論理和をとり、前記第２の開閉
制御信号として出力するＮＯＲ回路とを備えて形成する
ようにしてもよい。そして、更に前記高電位電源は正の
高電位電源として形成し、前記低電位電源は接地電位と
して形成するようにしてもよい。
【００１５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１６】図１は本発明の第１の実施形態を示す回路
図である。図１に示されるように、本実施形態は、入力
端子１９、出力端子２０および２１に対応して、入力端
子１９のバイアス可変用の抵抗５および７と、同じく入
力端子１９のバイアス設定用の抵抗６および８と、電源
側と抵抗５との間に挿入接続されるＰチャネルＭＯＳト
ランジスタ１と、抵抗７と接地点側との間に挿入接続さ
れるＮチャネルＭＯＳトランジスタ９と、抵抗６の電源
側においてカレントミラー回路を形成するＰチャネルＭ
ＯＳトランジスタ２、３および４と、抵抗８の接地点側
においてカレントミラー回路を形成するＮチャネルＭＯ
Ｓトランジスタ１０、１１および１２と、入力端がＰチ
ャネルＭＯＳトランジスタ３のドレインとＮチャネルＭ
ＯＳトランジスタ１１のドレインの接続点に接続される
波形整形用のインバータ１３と、入力端がＰチャネルＭ
ＯＳトランジスタ４のドレインとＮチャネルＭＯＳトラ
ンジスタ１２のドレインの接続点に接続される波形整形
用のインバータ１４と、インバータ１４の出力を反転し
て出力するインバータ１５と、インバータ１３の出力を
反転して出力するインバータ１６と、インバータ１３お
よび１５の出力を入力とするＮＡＮＤ回路１７と、イン
バータ１４および１６の出力を入力とするＮＯＲ回路１
８とを備えて構成される。なお、ＮＡＮＤ回路１７の出
力は、ＰチャネルＭＯＳトランジスタ１のゲートに帰還
入力され、ＮＯＲ回路１８の出力は、ＮチャネルＭＯＳ
トランジスタ９のゲートに帰還入力されており、インバ
ータ１３および１４の出力端は、それぞれ出力端子２０
および２１に接続されている。
図である。図１に示されるように、本実施形態は、入力
端子１９、出力端子２０および２１に対応して、入力端
子１９のバイアス可変用の抵抗５および７と、同じく入
力端子１９のバイアス設定用の抵抗６および８と、電源
側と抵抗５との間に挿入接続されるＰチャネルＭＯＳト
ランジスタ１と、抵抗７と接地点側との間に挿入接続さ
れるＮチャネルＭＯＳトランジスタ９と、抵抗６の電源
側においてカレントミラー回路を形成するＰチャネルＭ
ＯＳトランジスタ２、３および４と、抵抗８の接地点側
においてカレントミラー回路を形成するＮチャネルＭＯ
Ｓトランジスタ１０、１１および１２と、入力端がＰチ
ャネルＭＯＳトランジスタ３のドレインとＮチャネルＭ
ＯＳトランジスタ１１のドレインの接続点に接続される
波形整形用のインバータ１３と、入力端がＰチャネルＭ
ＯＳトランジスタ４のドレインとＮチャネルＭＯＳトラ
ンジスタ１２のドレインの接続点に接続される波形整形
用のインバータ１４と、インバータ１４の出力を反転し
て出力するインバータ１５と、インバータ１３の出力を
反転して出力するインバータ１６と、インバータ１３お
よび１５の出力を入力とするＮＡＮＤ回路１７と、イン
バータ１４および１６の出力を入力とするＮＯＲ回路１
８とを備えて構成される。なお、ＮＡＮＤ回路１７の出
力は、ＰチャネルＭＯＳトランジスタ１のゲートに帰還
入力され、ＮＯＲ回路１８の出力は、ＮチャネルＭＯＳ
トランジスタ９のゲートに帰還入力されており、インバ
ータ１３および１４の出力端は、それぞれ出力端子２０
および２１に接続されている。
【００１７】ここにおいて、ＰチャネルＭＯＳトランジ
スタ２、３および４の駆動能力、ＮチャネルＭＯＳトラ
ンジスタ１０、１２および１３の駆動能力、バイアス設
定用の抵抗６および８の抵抗値およびバイアス可変用の
抵抗５および７の抵抗値について、下記に示される条件
を設定するものとする。 （ａ）ＰチャネルＭＯＳトランジスタ２の駆動能力と、
ＰチャネルＭＯＳトランジスタ１０の駆動能力は相等し
い。 （ｂ）ＰチャネルＭＯＳトランジスタ４の駆動能力は、
ＰチャネルＭＯＳトランジスタ３の駆動能力よりも十分
に大きい。 （ｃ）ＮチャネルＭＯＳトランジスタ１１の駆動能力
は、ＮチャネルＭＯＳトランジスタ１２の駆動能力より
も十分に大きい。 （ｄ）ＮチャネルＭＯＳトランジスタ１１の駆動能力
は、ＰチャネルＭＯＳトランジスタ３の駆動能力よりも
十分に大きい。 （ｅ）ＰチャネルＭＯＳトランジスタ４の駆動能力は、
ＮチャネルＭＯＳトランジスタ１２の駆動能力よりも十
分に大きい。 （ｆ）バイアス設定用の抵抗６の抵抗値は、バイアス設
定用の抵抗８の抵抗値に相等しい。 （ｇ）バイアス可変用の抵抗５の抵抗値は、バイアス可
変用の抵抗７の抵抗値に相等しい。 （ｈ）バイアス設定用の抵抗６の抵抗値は、バイアス可
変用の抵抗５の抵抗値よりも大きい。 （ｉ）バイアス設定用の抵抗８の抵抗値は、バイアス可
変用の抵抗７の抵抗値よりも大きい。
スタ２、３および４の駆動能力、ＮチャネルＭＯＳトラ
ンジスタ１０、１２および１３の駆動能力、バイアス設
定用の抵抗６および８の抵抗値およびバイアス可変用の
抵抗５および７の抵抗値について、下記に示される条件
を設定するものとする。 （ａ）ＰチャネルＭＯＳトランジスタ２の駆動能力と、
ＰチャネルＭＯＳトランジスタ１０の駆動能力は相等し
い。 （ｂ）ＰチャネルＭＯＳトランジスタ４の駆動能力は、
ＰチャネルＭＯＳトランジスタ３の駆動能力よりも十分
に大きい。 （ｃ）ＮチャネルＭＯＳトランジスタ１１の駆動能力
は、ＮチャネルＭＯＳトランジスタ１２の駆動能力より
も十分に大きい。 （ｄ）ＮチャネルＭＯＳトランジスタ１１の駆動能力
は、ＰチャネルＭＯＳトランジスタ３の駆動能力よりも
十分に大きい。 （ｅ）ＰチャネルＭＯＳトランジスタ４の駆動能力は、
ＮチャネルＭＯＳトランジスタ１２の駆動能力よりも十
分に大きい。 （ｆ）バイアス設定用の抵抗６の抵抗値は、バイアス設
定用の抵抗８の抵抗値に相等しい。 （ｇ）バイアス可変用の抵抗５の抵抗値は、バイアス可
変用の抵抗７の抵抗値に相等しい。 （ｈ）バイアス設定用の抵抗６の抵抗値は、バイアス可
変用の抵抗５の抵抗値よりも大きい。 （ｉ）バイアス設定用の抵抗８の抵抗値は、バイアス可
変用の抵抗７の抵抗値よりも大きい。
【００１８】上記の条件設定により、入力端子１９に
“Ｌ”レベルの電圧Ｖi が入力された場合には、Ｎチャ
ネルＭＯＳトランジスタ１０、１１および１２が共にＯ
ＦＦ状態となり、これによりＰチャネルＭＯＳトランジ
スタ３および４のドレインの電圧は“Ｈ”レベルとな
る。この“Ｈ”レベルの電圧は、それぞれインバータ１
３および１４において反転されるとともに波形整形され
て、“Ｌ”レベルの電圧Ｖo1およびＶo2として出力端子
２０および２１より出力される。そして、この“Ｌ”レ
ベルの電圧Ｖo1およびＶo2は、それぞれ同時に、ＮＡＮ
Ｄ回路１７およびインバータ１６と、インバータ１５お
よびＮＯＲ回路１８に入力される。従って、この場合に
おいては、ＮＡＮＤ回路１７からは“Ｈ”レベルの電圧
が出力されて、ＰチャネルＭＯＳトランジスタ１のゲー
トに帰還入力され、またＮＯＲ回路１８からは“Ｌ”レ
ベルの電圧が出力されて、ＮチャネルＭＯＳトランジス
タ９のゲートに帰還入力される。これにより、Ｐチャネ
ルＭＯＳトランジスタ１およびＮチャネルＭＯＳトラン
ジスタ９は共にＯＦＦ状態となり、バイアス可変用の抵
抗５および７は入力側回路より開放された状態となる。
“Ｌ”レベルの電圧Ｖi が入力された場合には、Ｎチャ
ネルＭＯＳトランジスタ１０、１１および１２が共にＯ
ＦＦ状態となり、これによりＰチャネルＭＯＳトランジ
スタ３および４のドレインの電圧は“Ｈ”レベルとな
る。この“Ｈ”レベルの電圧は、それぞれインバータ１
３および１４において反転されるとともに波形整形され
て、“Ｌ”レベルの電圧Ｖo1およびＶo2として出力端子
２０および２１より出力される。そして、この“Ｌ”レ
ベルの電圧Ｖo1およびＶo2は、それぞれ同時に、ＮＡＮ
Ｄ回路１７およびインバータ１６と、インバータ１５お
よびＮＯＲ回路１８に入力される。従って、この場合に
おいては、ＮＡＮＤ回路１７からは“Ｈ”レベルの電圧
が出力されて、ＰチャネルＭＯＳトランジスタ１のゲー
トに帰還入力され、またＮＯＲ回路１８からは“Ｌ”レ
ベルの電圧が出力されて、ＮチャネルＭＯＳトランジス
タ９のゲートに帰還入力される。これにより、Ｐチャネ
ルＭＯＳトランジスタ１およびＮチャネルＭＯＳトラン
ジスタ９は共にＯＦＦ状態となり、バイアス可変用の抵
抗５および７は入力側回路より開放された状態となる。
【００１９】次に、入力端子１９に“Ｈ”レベルの電圧
Ｖi が入力された場合には、ＰチャネルＭＯＳトランジ
スタ２、３および４が共にＯＦＦ状態となり、これによ
りＮチャネルＭＯＳトランジスタ１１および１２のドレ
インの電圧は“Ｌ”レベルとなる。この“Ｌ”レベルの
電圧は、それぞれインバータ１３および１４において反
転されるとともに波形整形されて、“Ｈ”レベルの電圧
Ｖo1およびＶo2として出力端子２０および２１より出力
される。そして、この“Ｈ”レベルの電圧Ｖo1 およびＶ
o2は、それぞれ同時に、ＮＡＮＤ回路１７およびインバ
ータ１６と、インバータ１５およびＮＯＲ回路１８に入
力される。この場合においても、ＮＡＮＤ回路１７から
は“Ｈ”レベルの電圧が出力されて、ＰチャネルＭＯＳ
トランジスタ１のゲートに帰還入力され、またＮＯＲ回
路１８からは“Ｌ”レベルの電圧が出力されて、Ｎチャ
ネルＭＯＳトランジスタ９のゲートに帰還入力される。
これにより、ＰチャネルＭＯＳトランジスタ１およびＮ
チャネルＭＯＳトランジスタ９は共にＯＦＦ状態とな
り、バイアス可変用の抵抗５および７は入力側回路より
開放された状態となる。
Ｖi が入力された場合には、ＰチャネルＭＯＳトランジ
スタ２、３および４が共にＯＦＦ状態となり、これによ
りＮチャネルＭＯＳトランジスタ１１および１２のドレ
インの電圧は“Ｌ”レベルとなる。この“Ｌ”レベルの
電圧は、それぞれインバータ１３および１４において反
転されるとともに波形整形されて、“Ｈ”レベルの電圧
Ｖo1およびＶo2として出力端子２０および２１より出力
される。そして、この“Ｈ”レベルの電圧Ｖo1 およびＶ
o2は、それぞれ同時に、ＮＡＮＤ回路１７およびインバ
ータ１６と、インバータ１５およびＮＯＲ回路１８に入
力される。この場合においても、ＮＡＮＤ回路１７から
は“Ｈ”レベルの電圧が出力されて、ＰチャネルＭＯＳ
トランジスタ１のゲートに帰還入力され、またＮＯＲ回
路１８からは“Ｌ”レベルの電圧が出力されて、Ｎチャ
ネルＭＯＳトランジスタ９のゲートに帰還入力される。
これにより、ＰチャネルＭＯＳトランジスタ１およびＮ
チャネルＭＯＳトランジスタ９は共にＯＦＦ状態とな
り、バイアス可変用の抵抗５および７は入力側回路より
開放された状態となる。
【００２０】そして、入力端子１９がオープン状態とな
っている場合には、前記条件設定の（ｆ）項の規定によ
り、バイアス設定用の抵抗６の抵抗値とバイアス設定用
の抵抗８の抵抗値が等しいために、ＰチャネルＭＯＳト
ランジスタ２、３および４と、ＮチャネルＭＯＳトラン
ジスタ１０、１１および１２は全て能動状態となるが、
同時に、前記条件設定の（ａ）〜（ｅ）項のＰチャネル
ＭＯＳトランジスタ２、３および４と、ＮチャネルＭＯ
Ｓトランジスタ１０、１１および１２の駆動能力に関す
る規定によって、ＰチャネルＭＯＳトランジスタ３のド
レインの電圧は“Ｌ”レベルとなり、ＰチャネルＭＯＳ
トランジスタ４のドレインの電圧は“Ｈ”レベルとな
る。ＰチャネルＭＯＳトランジスタ３の“Ｌ”レベルの
ドレイン電圧は、インバータ１３において反転されると
ともに波形整形されて、“Ｈ”レベルの電圧Ｖo1として
出力端子２０より出力され、またＰチャネルＭＯＳトラ
ンジスタ４の“Ｈ”レベルのドレイン電圧は、インバー
タ１４において反転されるとともに波形整形されて、
“Ｌ”レベルの電圧Ｖo2として出力端子２１より出力さ
れる。この場合においては、“Ｈ”レベルの電圧Ｖo1と
“Ｌ”レベルの電圧Ｖo2の出力に対応して、ＮＡＮＤ回
路１７およびＮＯＲ回路１８からは、それぞれ“Ｌ”レ
ベルおよび“Ｈ”レベルの電圧が出力されて、対応する
ＰチャネルＭＯＳトランジスタ１およびＮチャネルＭＯ
Ｓトランジスタ９のゲートに帰還入力される。これによ
り、ＰチャネルＭＯＳトランジスタ１とＮチャネルＭＯ
Ｓトランジスタ９は共にＯＮ状態となって、バイアス可
変用の抵抗５および７とバイアス設定用の抵抗６および
８は、入力端子１９に対して共に並列接続された回路状
態となる。従って、入力端子１９がオープン状態の場合
には、当該３値入力バッファ回路の入力インピーダンス
は、上記の４つの抵抗の並列回路により著しく低減され
る。
っている場合には、前記条件設定の（ｆ）項の規定によ
り、バイアス設定用の抵抗６の抵抗値とバイアス設定用
の抵抗８の抵抗値が等しいために、ＰチャネルＭＯＳト
ランジスタ２、３および４と、ＮチャネルＭＯＳトラン
ジスタ１０、１１および１２は全て能動状態となるが、
同時に、前記条件設定の（ａ）〜（ｅ）項のＰチャネル
ＭＯＳトランジスタ２、３および４と、ＮチャネルＭＯ
Ｓトランジスタ１０、１１および１２の駆動能力に関す
る規定によって、ＰチャネルＭＯＳトランジスタ３のド
レインの電圧は“Ｌ”レベルとなり、ＰチャネルＭＯＳ
トランジスタ４のドレインの電圧は“Ｈ”レベルとな
る。ＰチャネルＭＯＳトランジスタ３の“Ｌ”レベルの
ドレイン電圧は、インバータ１３において反転されると
ともに波形整形されて、“Ｈ”レベルの電圧Ｖo1として
出力端子２０より出力され、またＰチャネルＭＯＳトラ
ンジスタ４の“Ｈ”レベルのドレイン電圧は、インバー
タ１４において反転されるとともに波形整形されて、
“Ｌ”レベルの電圧Ｖo2として出力端子２１より出力さ
れる。この場合においては、“Ｈ”レベルの電圧Ｖo1と
“Ｌ”レベルの電圧Ｖo2の出力に対応して、ＮＡＮＤ回
路１７およびＮＯＲ回路１８からは、それぞれ“Ｌ”レ
ベルおよび“Ｈ”レベルの電圧が出力されて、対応する
ＰチャネルＭＯＳトランジスタ１およびＮチャネルＭＯ
Ｓトランジスタ９のゲートに帰還入力される。これによ
り、ＰチャネルＭＯＳトランジスタ１とＮチャネルＭＯ
Ｓトランジスタ９は共にＯＮ状態となって、バイアス可
変用の抵抗５および７とバイアス設定用の抵抗６および
８は、入力端子１９に対して共に並列接続された回路状
態となる。従って、入力端子１９がオープン状態の場合
には、当該３値入力バッファ回路の入力インピーダンス
は、上記の４つの抵抗の並列回路により著しく低減され
る。
【００２１】即ち、本実施形態においては、入力端子１
９に対する入力電圧の印加条件に対応して、３値入力バ
ッファ回路の入力インピーダンスを可変とすることがで
き、これにより、種々の入力条件に対する消費電力、外
来ノイズに対するクロストーク耐量等を最適化した入力
インピーダンスを設定することができる。具体的には、
入力端子１９に対して“Ｌ”レベルまたは“Ｈ”レベル
の電圧を印加する場合には、当該入力端子１９を対地接
地とするか、または電源と短絡して使用するのが普遍的
である。この場合には、３値入力バッファ回路の入力イ
ンピーダンスは、対地接地または電源のインピーダンス
と略々等価となり、入力インピーダンスは十分に低い値
となる。そのために、バイアス設定用の抵抗６および８
の抵抗値が大きい値であっても、外来ノイズに対するク
ロストーク耐量に対しては、さして影響することはな
い。これにより、バイアス設定用の抵抗として、可能な
限り大きい抵抗値を用いることにより、３値入力バッフ
ァ回路の消費電力を抑制することができる。また、中間
レベルの入力の場合には、入力端子１９をオープン状態
として使用するのが普遍的である。この場合には、３値
入力バッファ回路の入力インピーダンスは、バイアス設
定用の抵抗６および８の抵抗値のみにより決定されるた
めに、このバイアス設定用の抵抗値が大きいと、それだ
け入力インピーダンスが高くなり、外来ノイズに対する
クロストーク耐量が劣化することになる。しかし、例え
ば、切替スイッチをＯＮとして、バイアス設定用の抵抗
の抵抗値を切替えることにより入力インピーダンスを低
い値とし、外来ノイズに対するクロストーク耐量を増大
させることができる。
９に対する入力電圧の印加条件に対応して、３値入力バ
ッファ回路の入力インピーダンスを可変とすることがで
き、これにより、種々の入力条件に対する消費電力、外
来ノイズに対するクロストーク耐量等を最適化した入力
インピーダンスを設定することができる。具体的には、
入力端子１９に対して“Ｌ”レベルまたは“Ｈ”レベル
の電圧を印加する場合には、当該入力端子１９を対地接
地とするか、または電源と短絡して使用するのが普遍的
である。この場合には、３値入力バッファ回路の入力イ
ンピーダンスは、対地接地または電源のインピーダンス
と略々等価となり、入力インピーダンスは十分に低い値
となる。そのために、バイアス設定用の抵抗６および８
の抵抗値が大きい値であっても、外来ノイズに対するク
ロストーク耐量に対しては、さして影響することはな
い。これにより、バイアス設定用の抵抗として、可能な
限り大きい抵抗値を用いることにより、３値入力バッフ
ァ回路の消費電力を抑制することができる。また、中間
レベルの入力の場合には、入力端子１９をオープン状態
として使用するのが普遍的である。この場合には、３値
入力バッファ回路の入力インピーダンスは、バイアス設
定用の抵抗６および８の抵抗値のみにより決定されるた
めに、このバイアス設定用の抵抗値が大きいと、それだ
け入力インピーダンスが高くなり、外来ノイズに対する
クロストーク耐量が劣化することになる。しかし、例え
ば、切替スイッチをＯＮとして、バイアス設定用の抵抗
の抵抗値を切替えることにより入力インピーダンスを低
い値とし、外来ノイズに対するクロストーク耐量を増大
させることができる。
【００２２】本実施形態における、低消費電力、高クロ
ストーク耐量の３値入力バッファ回路の１実施例とし
て、バイアス設定用の抵抗６および８の抵抗値を、それ
ぞれ従来の消費電力型の３値入力バッファ回路と略々同
等の１００ｋΩとし、バイアス可変用の抵抗５および７
の抵抗値を、それぞれ従来の高クロストーク耐量型の３
値入力バッファ回路と略々同等の２０ｋΩとすると、入
力端子１９に対する入力電圧の印加レベルが“Ｈ”レベ
ルまたは“Ｌ”レベルの時の消費電流は約２５μＡとな
り、入力端子１９がオープン状態の時の消費電流は約１
２５μＡとなる。一方において、従来のクロストーク耐
量が同程度の３値入力バッファ回路の場合には、入力端
子１９がオープン状態にある時の消費電流は、前記実施
例の場合と同程度であるが、入力端子１９に“Ｈ”レベ
ルまたは“Ｌ”レベルの電圧が印加された時の消費電流
は２５０μＡ程度となり、上記本実施形態における１実
施例の低消費電力、高クロストーク耐量の３値入力バッ
ファ回路においては、当該従来例に対比して、約１／１
０の消費電流となる。また、クロストーク耐量について
は、図４に示されるクロストーク実験結果において、３
値入力バッファ回路の入力側に侵入する外来ノイズＶn
（ｖ）の波形（図４（ａ）および（ｂ）の上部に表示）
と、当該外来ノイズ電圧Ｖn （ｖ）に起因して生じる従
来の低消費電力型の３値入力バッファ回路におけるクロ
ストークＶc （ｖ）の波形（図４（ａ）の下部に表示）
と、同じく同一の外来ノイズ電圧Ｖn （ｖ）に起因して
生じる本実施例におけるクロストークＶc （ｖ）の波形
（図４（ｂ）の下部に表示）との対比によって明らかな
ように、本実施例においては、クロストーク耐量は従来
の低消費電力型の３値入力バッファ回路の２５倍程度に
増大する。
ストーク耐量の３値入力バッファ回路の１実施例とし
て、バイアス設定用の抵抗６および８の抵抗値を、それ
ぞれ従来の消費電力型の３値入力バッファ回路と略々同
等の１００ｋΩとし、バイアス可変用の抵抗５および７
の抵抗値を、それぞれ従来の高クロストーク耐量型の３
値入力バッファ回路と略々同等の２０ｋΩとすると、入
力端子１９に対する入力電圧の印加レベルが“Ｈ”レベ
ルまたは“Ｌ”レベルの時の消費電流は約２５μＡとな
り、入力端子１９がオープン状態の時の消費電流は約１
２５μＡとなる。一方において、従来のクロストーク耐
量が同程度の３値入力バッファ回路の場合には、入力端
子１９がオープン状態にある時の消費電流は、前記実施
例の場合と同程度であるが、入力端子１９に“Ｈ”レベ
ルまたは“Ｌ”レベルの電圧が印加された時の消費電流
は２５０μＡ程度となり、上記本実施形態における１実
施例の低消費電力、高クロストーク耐量の３値入力バッ
ファ回路においては、当該従来例に対比して、約１／１
０の消費電流となる。また、クロストーク耐量について
は、図４に示されるクロストーク実験結果において、３
値入力バッファ回路の入力側に侵入する外来ノイズＶn
（ｖ）の波形（図４（ａ）および（ｂ）の上部に表示）
と、当該外来ノイズ電圧Ｖn （ｖ）に起因して生じる従
来の低消費電力型の３値入力バッファ回路におけるクロ
ストークＶc （ｖ）の波形（図４（ａ）の下部に表示）
と、同じく同一の外来ノイズ電圧Ｖn （ｖ）に起因して
生じる本実施例におけるクロストークＶc （ｖ）の波形
（図４（ｂ）の下部に表示）との対比によって明らかな
ように、本実施例においては、クロストーク耐量は従来
の低消費電力型の３値入力バッファ回路の２５倍程度に
増大する。
【００２３】次に、本発明の第２の実施形態について説
明する。図２は当該第２の実施形態を示す回路図であ
り、前記第１の実施形態の電流駆動型を、電圧駆動型に
変形して構成される３値入力バッファ回路である。図２
に示されるように、本実施形態は、入力端子３６、出力
端子３７および３８に対応して、入力端子３６のバイア
ス可変用の抵抗２３および２５と、同じく入力端子３６
のバイアス設定用の抵抗２４および２６と、電源側と抵
抗２４との間に挿入接続されるＰチャネルＭＯＳトラン
ジスタ２２と、抵抗２５と接地点側との間に挿入接続さ
れるＮチャネルＭＯＳトランジスタ２７と、しきい値が
適切に調整され、入力端子３６の入力電圧を入力とする
インバータ２８および２９と、入力端がインバータ２８
の出力端に接続される波形整形用のインバータ３０と、
入力端がインバータ２９の出力端に接続される波形整形
用のインバータ３１と、インバータ３０の出力を反転し
て出力するインバータ３３と、インバータ３１の出力を
反転して出力するインバータ３２と、インバータ３０お
よび３２の出力を入力とするＮＡＮＤ回路３４と、イン
バータ３１および３３の出力を入力とするＮＯＲ回路３
５とを備えて構成される。なお、ＮＡＮＤ回路３４の出
力は、ＰチャネルＭＯＳトランジスタ２２のゲートに帰
還入力され、ＮＯＲ回路３５の出力は、ＮチャネルＭＯ
Ｓトランジスタ２７のゲートに帰還入力されており、イ
ンバータ３０および３１の出力端は、それぞれ出力端子
３７および３８に接続されている。本実施形態におい
て、特に重要な点は、条件設定として、インバータ２８
のしきい値が、インバータ２９のしきい値よりも十分に
高いレベルに設定されており、且つ、入力端子３６のオ
ープン状態時における入力電圧レベルが、上記のインバ
ータ２８のしきい値と、インバータ２９のしきい値との
中間レベルに設定されていることである。
明する。図２は当該第２の実施形態を示す回路図であ
り、前記第１の実施形態の電流駆動型を、電圧駆動型に
変形して構成される３値入力バッファ回路である。図２
に示されるように、本実施形態は、入力端子３６、出力
端子３７および３８に対応して、入力端子３６のバイア
ス可変用の抵抗２３および２５と、同じく入力端子３６
のバイアス設定用の抵抗２４および２６と、電源側と抵
抗２４との間に挿入接続されるＰチャネルＭＯＳトラン
ジスタ２２と、抵抗２５と接地点側との間に挿入接続さ
れるＮチャネルＭＯＳトランジスタ２７と、しきい値が
適切に調整され、入力端子３６の入力電圧を入力とする
インバータ２８および２９と、入力端がインバータ２８
の出力端に接続される波形整形用のインバータ３０と、
入力端がインバータ２９の出力端に接続される波形整形
用のインバータ３１と、インバータ３０の出力を反転し
て出力するインバータ３３と、インバータ３１の出力を
反転して出力するインバータ３２と、インバータ３０お
よび３２の出力を入力とするＮＡＮＤ回路３４と、イン
バータ３１および３３の出力を入力とするＮＯＲ回路３
５とを備えて構成される。なお、ＮＡＮＤ回路３４の出
力は、ＰチャネルＭＯＳトランジスタ２２のゲートに帰
還入力され、ＮＯＲ回路３５の出力は、ＮチャネルＭＯ
Ｓトランジスタ２７のゲートに帰還入力されており、イ
ンバータ３０および３１の出力端は、それぞれ出力端子
３７および３８に接続されている。本実施形態におい
て、特に重要な点は、条件設定として、インバータ２８
のしきい値が、インバータ２９のしきい値よりも十分に
高いレベルに設定されており、且つ、入力端子３６のオ
ープン状態時における入力電圧レベルが、上記のインバ
ータ２８のしきい値と、インバータ２９のしきい値との
中間レベルに設定されていることである。
【００２４】当該第２の実施形態の動作については、上
記のインバータ２８および２９のしきい値に関する条件
設定が満たされている限りにおいては、前記第１の実施
形態の場合と同様である。即ち、入力端子３６に“Ｌ”
レベルの電圧が入力された場合には、インバータ２８お
よび２９のしきい値により当該“Ｌ”レベルの電圧が判
別され、インバータ２８および２９からは共に“Ｈ”レ
ベルの電圧が出力される。この“Ｈ”レベルの電圧は、
それぞれインバータ３０および３１において反転される
とともに波形整形されて、“Ｌ”レベルの電圧Ｖo1およ
びＶo2として出力端子３７および３９より出力される。
第１の実施形態の場合と同様に、この場合においては、
ＮＡＮＤ回路３４からは“Ｈ”レベルの電圧が出力され
て、ＰチャネルＭＯＳトランジスタ２２のゲートに帰還
入力され、またＮＯＲ回路３５からは“Ｌ”レベルの電
圧が出力されて、ＮチャネルＭＯＳトランジスタ２７の
ゲートに帰還入力される。これにより、ＰチャネルＭＯ
Ｓトランジスタ２２およびＮチャネルＭＯＳトランジス
タ２７は共にＯＦＦ状態となり、バイアス可変用の抵抗
２３および２７は入力側回路より開放された状態とな
る。
記のインバータ２８および２９のしきい値に関する条件
設定が満たされている限りにおいては、前記第１の実施
形態の場合と同様である。即ち、入力端子３６に“Ｌ”
レベルの電圧が入力された場合には、インバータ２８お
よび２９のしきい値により当該“Ｌ”レベルの電圧が判
別され、インバータ２８および２９からは共に“Ｈ”レ
ベルの電圧が出力される。この“Ｈ”レベルの電圧は、
それぞれインバータ３０および３１において反転される
とともに波形整形されて、“Ｌ”レベルの電圧Ｖo1およ
びＶo2として出力端子３７および３９より出力される。
第１の実施形態の場合と同様に、この場合においては、
ＮＡＮＤ回路３４からは“Ｈ”レベルの電圧が出力され
て、ＰチャネルＭＯＳトランジスタ２２のゲートに帰還
入力され、またＮＯＲ回路３５からは“Ｌ”レベルの電
圧が出力されて、ＮチャネルＭＯＳトランジスタ２７の
ゲートに帰還入力される。これにより、ＰチャネルＭＯ
Ｓトランジスタ２２およびＮチャネルＭＯＳトランジス
タ２７は共にＯＦＦ状態となり、バイアス可変用の抵抗
２３および２７は入力側回路より開放された状態とな
る。
【００２５】次に、入力端子３６に“Ｈ”レベルの電圧
が入力された場合には、インバータ２８および２９の前
記条件設定によるしきい値により当該“Ｈ”レベルの電
圧が判別され、インバータ２８および２９からは共に
“Ｌ”レベルの電圧が出力される。この“Ｌ”レベルの
電圧は、それぞれインバータ３０および３１において反
転されるとともに波形整形されて、“Ｈ”レベルの電圧
Ｖo1およびＶo2として出力端子３７および３９より出力
される。第１の実施形態の場合と同様に、この場合にお
いては、ＮＡＮＤ回路３４からは“Ｈ”レベルの電圧が
出力されて、ＰチャネルＭＯＳトランジスタ２２のゲー
トに帰還入力され、またＮＯＲ回路３５からは“Ｌ”レ
ベルの電圧が出力されて、ＮチャネルＭＯＳトランジス
タ２７のゲートに帰還入力される。これにより、Ｐチャ
ネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳト
ランジスタ２７は共にＯＦＦ状態となり、バイアス可変
用の抵抗２３および２７は入力側回路より開放された状
態となる。
が入力された場合には、インバータ２８および２９の前
記条件設定によるしきい値により当該“Ｈ”レベルの電
圧が判別され、インバータ２８および２９からは共に
“Ｌ”レベルの電圧が出力される。この“Ｌ”レベルの
電圧は、それぞれインバータ３０および３１において反
転されるとともに波形整形されて、“Ｈ”レベルの電圧
Ｖo1およびＶo2として出力端子３７および３９より出力
される。第１の実施形態の場合と同様に、この場合にお
いては、ＮＡＮＤ回路３４からは“Ｈ”レベルの電圧が
出力されて、ＰチャネルＭＯＳトランジスタ２２のゲー
トに帰還入力され、またＮＯＲ回路３５からは“Ｌ”レ
ベルの電圧が出力されて、ＮチャネルＭＯＳトランジス
タ２７のゲートに帰還入力される。これにより、Ｐチャ
ネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳト
ランジスタ２７は共にＯＦＦ状態となり、バイアス可変
用の抵抗２３および２７は入力側回路より開放された状
態となる。
【００２６】そして、入力端子３６がオープン状態とな
っている場合には、インバータ２８および２９の前記条
件設定によるしきい値により判別されて、インバータ２
８からは“Ｈ”レベルの電圧が出力され、インバータ２
９からは“Ｌ”レベルの電圧が出力される。これらのイ
ンバータ２８および２９の出力電圧は、それぞれインバ
ータ３０および３１において反転されるとともに波形整
形されて、それぞれ“Ｌ”レベルの電圧Ｖo1および
“Ｈ”レベルの電圧Ｖo2として、対応する出力端子３７
および３８より出力される。この場合においては、ＮＡ
ＮＤ回路３４およびＮＯＲ回路３５からは、それぞれ
“Ｌ”レベルおよび“Ｈ”レベルの電圧が出力されて、
対応するＰチャネルＭＯＳトランジスタ２２およびＮチ
ャネルＭＯＳトランジスタ２５のゲートに帰還入力され
る。これにより、ＰチャネルＭＯＳトランジスタ２２と
ＮチャネルＭＯＳトランジスタ２７は共にＯＮ状態とな
って、バイアス可変用の抵抗２３および２５とバイアス
設定用の抵抗２４および２６は、入力端子３６に対して
共に並列接続された回路状態となる。従って、入力端子
３６がオープン状態の場合には、当該３値入力バッファ
回路の入力インピーダンスは、上記の４つの抵抗の並列
回路により著しく低減される。
っている場合には、インバータ２８および２９の前記条
件設定によるしきい値により判別されて、インバータ２
８からは“Ｈ”レベルの電圧が出力され、インバータ２
９からは“Ｌ”レベルの電圧が出力される。これらのイ
ンバータ２８および２９の出力電圧は、それぞれインバ
ータ３０および３１において反転されるとともに波形整
形されて、それぞれ“Ｌ”レベルの電圧Ｖo1および
“Ｈ”レベルの電圧Ｖo2として、対応する出力端子３７
および３８より出力される。この場合においては、ＮＡ
ＮＤ回路３４およびＮＯＲ回路３５からは、それぞれ
“Ｌ”レベルおよび“Ｈ”レベルの電圧が出力されて、
対応するＰチャネルＭＯＳトランジスタ２２およびＮチ
ャネルＭＯＳトランジスタ２５のゲートに帰還入力され
る。これにより、ＰチャネルＭＯＳトランジスタ２２と
ＮチャネルＭＯＳトランジスタ２７は共にＯＮ状態とな
って、バイアス可変用の抵抗２３および２５とバイアス
設定用の抵抗２４および２６は、入力端子３６に対して
共に並列接続された回路状態となる。従って、入力端子
３６がオープン状態の場合には、当該３値入力バッファ
回路の入力インピーダンスは、上記の４つの抵抗の並列
回路により著しく低減される。
【００２７】以上説明したように、本発明においては、
第１の実施形態においては、バイアス可変用の抵抗５お
よび７と、当該抵抗５および７のＯＮ／ＯＦＦ切替えス
イッチとしてのＰチャネルＭＯＳトランジスタ１および
ＮチャネルＭＯＳトランジスタ９と、このスイッチのＯ
Ｎ／ＯＦＦ切替えを制御する論理回路（インバータ１３
〜１６、ＮＡＮＤ回路１７およびＮＯＲ回路１８を含
む）を備え、入力インピーダンスが最も高くなる入力端
子１９オープン時においてのみ、ＰチャネルＭＯＳトラ
ンジスタ１およびＮチャネルＭＯＳトランジスタ９を同
時にＯＮさせて、バイアス可変用の抵抗５とバイアス設
定用の抵抗６、およびバイアス可変用の抵抗７とバイア
ス設定用の抵抗８とを並列接続させることにより、当該
入力インピーダンスを低減させ、外来ノイズによるクロ
ストーク耐量の向上が図られている。また、入力端子１
９の印加電圧レベルが“Ｈ”レベルまたは“Ｌ”レベル
の時には、印加電圧自体が低インピーダンスであるた
め、３値入力バッファ回路の入力インピーダンスは低い
値に設定された状態となり、バイアス設定用の抵抗とし
て、可能な限り大きい抵抗値を用いることにより、３値
入力バッファ回路の消費電力を抑制することができる。
第１の実施形態においては、バイアス可変用の抵抗５お
よび７と、当該抵抗５および７のＯＮ／ＯＦＦ切替えス
イッチとしてのＰチャネルＭＯＳトランジスタ１および
ＮチャネルＭＯＳトランジスタ９と、このスイッチのＯ
Ｎ／ＯＦＦ切替えを制御する論理回路（インバータ１３
〜１６、ＮＡＮＤ回路１７およびＮＯＲ回路１８を含
む）を備え、入力インピーダンスが最も高くなる入力端
子１９オープン時においてのみ、ＰチャネルＭＯＳトラ
ンジスタ１およびＮチャネルＭＯＳトランジスタ９を同
時にＯＮさせて、バイアス可変用の抵抗５とバイアス設
定用の抵抗６、およびバイアス可変用の抵抗７とバイア
ス設定用の抵抗８とを並列接続させることにより、当該
入力インピーダンスを低減させ、外来ノイズによるクロ
ストーク耐量の向上が図られている。また、入力端子１
９の印加電圧レベルが“Ｈ”レベルまたは“Ｌ”レベル
の時には、印加電圧自体が低インピーダンスであるた
め、３値入力バッファ回路の入力インピーダンスは低い
値に設定された状態となり、バイアス設定用の抵抗とし
て、可能な限り大きい抵抗値を用いることにより、３値
入力バッファ回路の消費電力を抑制することができる。
【００２８】なお、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）には、第１および第２の実施形態に
おける１実施例の、入力端子１９の入力電圧Ｖi （図３
（ａ）参照）、出力端子２０の出力電圧Ｖo1（図３
（ｂ）参照）、出力端子２１の出力電圧Ｖo2（図３
（ｃ）参照）、ＮＡＮＤ回路１７または３４の出力電圧
（図３（ｄ）参照）およびＮＯＲ回路１８または３５の
出力電圧（図３（ｆ）参照）等の１例が示されている。
（ｄ）および（ｅ）には、第１および第２の実施形態に
おける１実施例の、入力端子１９の入力電圧Ｖi （図３
（ａ）参照）、出力端子２０の出力電圧Ｖo1（図３
（ｂ）参照）、出力端子２１の出力電圧Ｖo2（図３
（ｃ）参照）、ＮＡＮＤ回路１７または３４の出力電圧
（図３（ｄ）参照）およびＮＯＲ回路１８または３５の
出力電圧（図３（ｆ）参照）等の１例が示されている。
【００２９】
【発明の効果】以上説明したように、本発明は、３値入
力バッファ回路に適用されて、当該３値入力バッファ回
路に対する入力電圧レベルに応じて、出力される電圧レ
ベルの論理処理を介して得られるレベル信号による制御
作用を介して、前記３値入力バッファ回路の入力側のバ
イアス設定用抵抗を含む抵抗回路の抵抗値を、それぞれ
適切な抵抗値に修正して設定することにより、“Ｈ”レ
ベルまたは“Ｌ”レベルの電圧印加時においては、外部
ノイズに起因するクロストーク耐量を有効に確保し、且
つ消費電力を低減することが可能となり、また入力端子
オープンの状態においては、前記外部ノイズに起因する
クロストーク耐量を、従来の低消費電力型３値入力バッ
ファ回路に対比して、大幅に増大することができるとい
う効果がある。
力バッファ回路に適用されて、当該３値入力バッファ回
路に対する入力電圧レベルに応じて、出力される電圧レ
ベルの論理処理を介して得られるレベル信号による制御
作用を介して、前記３値入力バッファ回路の入力側のバ
イアス設定用抵抗を含む抵抗回路の抵抗値を、それぞれ
適切な抵抗値に修正して設定することにより、“Ｈ”レ
ベルまたは“Ｌ”レベルの電圧印加時においては、外部
ノイズに起因するクロストーク耐量を有効に確保し、且
つ消費電力を低減することが可能となり、また入力端子
オープンの状態においては、前記外部ノイズに起因する
クロストーク耐量を、従来の低消費電力型３値入力バッ
ファ回路に対比して、大幅に増大することができるとい
う効果がある。
【００３０】また、上記効果の実現により、周辺ノイズ
環境の劣悪な運用状況下においても、当該３値入力バッ
ファ回路を含む機器の正常動作を維持することができる
という効果がある。
環境の劣悪な運用状況下においても、当該３値入力バッ
ファ回路を含む機器の正常動作を維持することができる
という効果がある。
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本発明の第２の実施形態を示す回路図である。
【図３】前記実施形態における動作タイミング図であ
る。
る。
【図４】本発明と従来例におけるクロストーク耐量の実
験比較結果を示す図である。
験比較結果を示す図である。
【図５】第１の従来例を示す回路図である。
【図６】第２の従来例を示す回路図である。
１〜４、２２、４０、４３、４５、４６、５２〜５４
ＰチャネルＭＯＳトランジスタ ５〜８、２３〜２６、３９、４２、５５、５６ 抵抗 ９〜１２、２７、４１、４４、５７〜５９ Ｎチャネ
ルＭＯＳトランジスタ １３〜１６、２８〜３３、４７、４８、６０、６１
インバータ １７、３４ ＮＡＮＤ回路 １８、３５ ＮＯＲ回路 １９、３６、４９、６２ 入力端子 ２０、２１、３７、３８、５０、５１、６３、６４
出力端子
ＰチャネルＭＯＳトランジスタ ５〜８、２３〜２６、３９、４２、５５、５６ 抵抗 ９〜１２、２７、４１、４４、５７〜５９ Ｎチャネ
ルＭＯＳトランジスタ １３〜１６、２８〜３３、４７、４８、６０、６１
インバータ １７、３４ ＮＡＮＤ回路 １８、３５ ＮＯＲ回路 １９、３６、４９、６２ 入力端子 ２０、２１、３７、３８、５０、５１、６３、６４
出力端子
Claims (9)
- 【請求項１】 高電位電源と入力端子との間に直列に接
続される第１のスイッチ手段および第１のバイアス可変
用抵抗と、 前記入力端子と低電位電源との間に直列に接続される第
２のバイアス可変抵抗および第２のスイッチ手段と、 前記高電位電源と前記入力端子との間に、第１の節点を
相互間の接続接点として直列に接続される第１のカレン
トミラー回路および第１のバイアス設定用抵抗と、 前記入力端子と前記低電位電源との間に、第２の節点を
相互間の接続接点として直列に接続される第２のバイア
ス設定用抵抗および第２のカレントミラー回路と、 前記第１および第２のカレントミラー回路からの出力を
受けて、前記入力端子の３値入力電圧に対応する第１お
よび第２の出力電圧を生成して、それぞれ第１および第
２の出力端子に出力するとともに、所定の論理処理を介
して、前記第１および第２のスイッチ手段に対する第１
および第２の開閉制御信号を生成して出力する論理回路
と、 を備えて構成され、前記入力端子オープン時に、前記第
１および第２の開閉制御信号による制御作用を介して前
記第１および第２のスイッチ手段を閉路とし、前記第１
および第２のバイアス可変用抵抗により、当該入力端子
のバイアス電圧を可変とするように機能することを特徴
とする３値入力バッファ回路。 - 【請求項２】 前記第１のスイッチ手段が、ソースが前
記高電位電源に接続され、ゲートに前記第１の開閉制御
信号が入力されて、ドレインが前記第１のバイアス可変
抵抗に接続される第１種導電型電界効果トランジスタに
より形成され、 前記第２のスイッチ手段が、ドレインが前記第２のバイ
アス可変抵抗に接続され、ゲートに前記第２の開閉制御
信号が入力されて、ソースが前記低電位電源に接続され
る第２種導電型電界効果トランジスタにより形成される
ことを特徴とする請求項１記載の３値入力バッファ回
路。 - 【請求項３】 前記第１のカレントミラー回路が、ソー
スが前記高電位電源に接続され、ゲートとドレインが連
結されて、前記第１の節点を相互間の接続接点として前
記第１のバイアス設定用抵抗に接続される第１の第１種
導電型電界効果トランジスタと、 ソースが共に前記高電位電源に接続され、ゲートが共に
前記第１の第１種導電型電界効果トランジスタのゲート
に接続されて、ドレインが、それぞれ第３および第４の
節点を相互間の接続接点として前記第２のカレントミラ
ー回路に個別に接続される第２および第３の第１種導電
型電界効果トランジスタとを備えて形成され、 前記第２のカレントミラー回路が、ゲートとドレインが
連結されて、前記第２の節点を相互間の接続接点として
前記第２のバイアス設定用抵抗に接続され、ソースが前
記低電位電源に接続される第１の第２種導電型電界効果
トランジスタと、 ドレインが、それぞれ前記第３およひ第４の節点を相互
間の接続接点として前機第１のカレントミラー回路に含
まれる第２および第３の第１種導電型電界効果トランジ
スタのドレインに接続され、ゲートが共に前記第１の第
２種導電型電界効果トランジスタのゲートに接続され
て、ソースが共に前記低電位電源に接続される第２およ
び第３の第２種導電型電界効果トランジスタとを備えて
形成されるとを特徴とする請求項１記載の３値入力バッ
ファ回路。 - 【請求項４】 前記論理回路が、それぞれ前記第３およ
び第４の節点に対応して出力される電圧を入力して波形
整形し、前記第１および第２の出力電圧として出力する
第１および第２のインバータと、 前記第１および第２のインバータの出力電圧を、それぞ
れ個別に反転して出力する第４および第３のインバータ
と、 前記第１および第３のインバータの出力電圧を受けて論
理積をとり、前記第１の開閉制御信号として出力するＮ
ＡＮＤ回路と、 前記第２および第４のインバータの出力電圧を受けて論
理和をとり、前記第２の開閉制御信号として出力するＮ
ＯＲ回路と、 を備えて形成されることを特徴とする請求項１記載の３
値入力バッファ回路。 - 【請求項５】 前記高電位電源が正の高電位電源として
形成され、前記低電位電源が接地電位として形成される
請求項１、請求項２、請求項３および請求項４記載の３
値入力バッファ回路。 - 【請求項６】 高電位電源と入力端子との間に直列に接
続される第１のスイッチ手段および第１のバイアス可変
用抵抗と、 前記入力端子と低電位電源との間に直列に接続される第
２のバイアス可変抵抗および第２のスイッチ手段と、 前記高電位電源と前記入力端子との間に接続される第１
のバイアス設定用抵抗と、 前記入力端子と前記低電位電源との間に接続される第２
のバイアス設定用抵抗と、 前記入力端子に対する３値入力電圧の入力を受けて、当
該３値入力電圧に対応する第１および第２の出力電圧を
生成して、それぞれ第１および第２の出力端子に出力す
るとともに、所定の論理処理を介して、前記第１および
第２のスイッチ手段に対する第１および第２の開閉制御
信号を生成して出力する論理回路と、 を備えて構成され、前記入力端子オープン時に、前記第
１および第２の開閉制御信号による制御作用を介して前
記第１および第２のスイッチ手段を閉路とし、前記第１
および第２のバイアス可変用抵抗により、当該入力端子
のバイアス電圧を可変とするように機能することを特徴
とする３値入力バッファ回路。 - 【請求項７】 前記第１のスイッチ手段が、ソースが前
記高電位電源に接続され、ゲートに前記第１の開閉制御
信号が入力されて、ドレインが前記第１のバイアス可変
抵抗に接続される第１種導電型電界効果トランジスタに
より形成され、 前記第２のスイッチ手段が、ドレインが前記第２のバイ
アス可変抵抗に接続され、ゲートに前記第２の開閉制御
信号が入力されて、ソースが前記低電位電源に接続され
る第２種導電型電界効果トランジスタにより形成される
ことを特徴とする請求項６記載の３値入力バッファ回
路。 - 【請求項８】 前記論理回路が、それぞれ前記入力端子
に対する３値入力電圧の入力を受けて、当該３値入力電
圧のレベルを判別して所定の第１および第２のレベル識
別信号を出力する第１および第２のインバータと、 前記第１および第２のインバータより出力される第１お
よび第２のレベル識別信号を波形整形し、前記第１およ
び第２の出力電圧として出力する第３および第４のイン
バータと、 前記第３および第４のインバータの出力電圧を、それぞ
れ個別に反転して出力する第６および第５のインバータ
と、 前記第３および第５のインバータの出力電圧を受けて論
理積をとり、前記第１の開閉制御信号として出力するＮ
ＡＮＤ回路と、 前記第４および第６のインバータの出力電圧を受けて論
理和をとり、前記第２の開閉制御信号として出力するＮ
ＯＲ回路と、 を備えて形成されることを特徴とする請求項６記載の３
値入力バッファ回路。 - 【請求項９】 前記高電位電源が正の高電位電源として
形成され、前記低電位電源が接地電位として形成される
請求項６、請求項７および請求項８記載の３値入力バッ
ファ回路。
Priority Applications (1)
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|---|---|---|---|
| JP9265578A JP3037224B2 (ja) | 1997-09-30 | 1997-09-30 | ３値入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265578A JP3037224B2 (ja) | 1997-09-30 | 1997-09-30 | ３値入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11112324A JPH11112324A (ja) | 1999-04-23 |
| JP3037224B2 true JP3037224B2 (ja) | 2000-04-24 |
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ID=17419076
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| JP9265578A Expired - Fee Related JP3037224B2 (ja) | 1997-09-30 | 1997-09-30 | ３値入力バッファ回路 |
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| JP (1) | JP3037224B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094888A (ja) * | 2007-10-10 | 2009-04-30 | Rohm Co Ltd | ３値入力回路およびそれを用いた電源管理回路 |
| CN110086455B (zh) * | 2019-04-08 | 2022-11-11 | 厦门科塔电子有限公司 | 一种新型开关电路结构 |
-
1997
- 1997-09-30 JP JP9265578A patent/JP3037224B2/ja not_active Expired - Fee Related
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| JPH11112324A (ja) | 1999-04-23 |
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