KR100299884B1

KR100299884B1 - 낮은항복전압을갖는출력버퍼회로

Info

Publication number: KR100299884B1
Application number: KR1019980013879A
Authority: KR
Inventors: 도시아끼 사이또
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1997-04-18
Filing date: 1998-04-17
Publication date: 2001-09-06
Also published as: CN1109405C; JP2993462B2; US6064227A; JPH10294662A; CN1197331A; KR19980081521A

Abstract

출력 버퍼 회로에서, 논리 회로 (1) 는 저전압 (GND) 와 제 1 고전압 (V_DDL) 사이의 전압 레벨을 각각 갖는 제 1 및 제 2 데이터 신호 (D₁, D₂) 를 발생한다. 레벨 시프트 회로 (2) 는 제 1 데이터 신호를 수신하고 제 1 중간 전압 () 과 제 1 고전압보다 높은 제 2 고전압 (V_DDH) 사이의 전압을 갖는 제 3 데이터 신호 (D₁') 를 발생한다. 출력 회로 (3) 는 저전압 및 제 2 고전압에 의해 동작하는 제 1 및 제 2 P채널 MOS 트랜지스터 (301, 303) 와 제 1 및 제 2 N채널 MOS 트랜지스터 (302, 304) 를 포함하고, 제 1 P채널 MOS 트랜지스터의 게이트는 제 3 데이터 신호를 수신하고, 제 2 P채널 MOS 트랜지스터의 게이트는 저전압 및 제 2 고전압 사이의 제 2 중간 전압 (V_PM) 을 수신하고, 제 1 N채널 MOS 트랜지스터의 게이트는 데이터 신호를 수신하고, 제 2 N채널 MOS 트랜지스터의 게이트는 제 3 중간 전압 (V_DDL, V_NM) 을 수신한다.

Description

낮은 항복 전압을 갖는 출력 버퍼 회로{OUTPUT BUFFER CIRCUIT HAVING LOW BREAKDOWN VLOTAGE}

본 발명은 반도체 장치에 관한 것으로, 특히, 반도체 장치의 출력 버퍼 회로에 관한 것이다.

종래의 출력 버퍼 회로는 접지 레벨 (GND) 과 3V 등의 고전압 (V_DDL) 사이의 전압 레벨을 각각 갖는 제 1 및 제 2 데이터 신호를 발생하는 논리 회로, 제 1 및 제 2 데이터 신호의 고전압 레벨 (=V_DDL) 을 5V 등의 고전압 레벨 (=V_DDH) 로 변화시키는 레벨 시프트 회로, 및 접지 레벨 (GND) 과 고전압 (V_DDH) 에 의해 동작하는 N채널 MOS 트랜지스터와 P채널 MOS 트랜지스터로 구성된 출력 회로에 의해 구성된다. P채널 MOS 트랜지스터는 제 1 레벨 시프트 데이터 신호에 의해 제어되고, N채널 MOS 트랜지스터는 제 2 레벨 시프트 데이터 신호에 의해 제어된다. 그럼으로써, 접지 레벨 (GND) 과 고전압 (V_DDH) 사이의 전압 레벨을 갖는 출력 신호가 출력 회로로부터 얻어진다. 이것은 다음에 상세히 설명한다.

상술한 종래의 출력 버퍼 회로에서, 제어 회로와 레벨 시프트 회로를 포함하는 내부 회로 내의 최대 전압 (V_DDL) 보다 큰 전압 (V_DDH) 이 출력 회로의 각각의 트랜지스터의 게이트 및 소오스 (게이트 및 드레인) 사이에 인가된다. 그러므로, 출력 회로의 트랜지스터의 항복 전압은 내부 회로 내의 트랜지스터와 동일한 항복 전압을 가지며, 트랜지스터가 열화되어 반도체 장치의 신뢰성이 감소된다.

반도체 장치의 신뢰성을 강화하기 위하여, 내부 회로의 제조 공정과 다른 특수한 제조 공정이 출력 회로에 수행된다. 예를 들어, 출력 회로의 트랜지스터의 게이트 실리콘 산화층은 내부 회로 내의 트랜지스터 게이트 실리콘 산화층보다 두껍게 형성되어 제조 비용을 증가시킨다.

본 발명의 목적은 낮은 항복 전압을 갖는 출력 회로를 구비하여 제조 비용을 감소시키는 출력 버퍼 회로를 제공하는 것이다.

도 1 은 종래의 출력 버퍼 회로를 설명하는 회로도.

도 2 는 도 1 의 회로의 신호간의 관계를 나타내는 표.

도 3 은 본 발명에 따른 출력 버퍼 회로의 제 1 실시예를 설명하는 회로도.

도 4 는 도 3 의 신호간의 관계를 나타내는 표.

도 5 는 도 3 의 회로의 동작을 나타내는 타이밍도.

도 6 은 본 발명에 따른 출력 버퍼 회로의 제 2 실시예를 설명하는 회로도.

도 7 은 도 6 의 신호간의 관계를 나타내는 표.

* 도면의 주요부분에 대한 부호의 설명 *

1: 제어 회로 2: 레벨 시프트 회로

3: 출력 회로 4: 중간 전압 발생 회로

401 내지 405, 407: P채널 MOS 트랜지스터

406: 저항기

408, 409: N채널 MOS 트랜지스터

본 발명에 따르면, 출력 버퍼 회로에서, 논리 회로는 저전압 및 제 1 고전압 사이의 전압 레벨을 각각 갖는 제 1 및 제 2 데이터 신호들을 발생한다. 레벨 시프트 회로는 제 1 데이터 신호를 수신하고 제 1 중간 전압 및 제 1 중간 전압보다 높은 제 2 고전압 사이의 전압을 갖는 제 3 데이터 신호를 발생한다. 출력 회로는 저전압 및 제 2 고전압에 의해 동작하는 제 1 및 제 2 P채널 MOS 트랜지스터들과 제 1 및 제 2 N채널 MOS 트랜지스터들을 포함한다. 제 1 P채널 MOS 트랜지스터의 게이트는 제 3 데이터 신호를 수신하고, 제 2 P채널 MOS 트랜지스터의 게이트는 저전압과 제 2 고전압 사이의 제 2 중간 전압을 수신하고, 제 1 N채널 MOS 트랜지스터의 게이트는 데이터 신호를 수신하고, 제 2 N채널 MOS 트랜지스터의 게이트는 제 3 중간 전압을 수신한다.

출력 회로의 각각의 트랜지스터의 소오스-게이트 (게이트-드레인) 전압은 저전압과 제 2 고전압 사이의 차보다 작다.

바람직한 실시예를 설명하기 전에, 도 1 및 도 2를 참조하여 종래의 출력 버퍼 회로를 설명한다.

도 1 에서, 도면부호 100 은, 입력 데이터 신호 (D_in) 에 따라 출력 신호 (D₁, D₂) 를 발생하는 제어 회로를 나타낸다. 제어 회로 (100) 는 인에이블 신호 (EN) 에 의해 인에이블된다. 제어 회로 (100) 는 인에이블 신호 (EN) 를 수신하는 인버터 (101) 와, 입력 데이터 신호 (D_in) 와 인에이블 신호 (EN) 를 수신하여 데이터 신호 (D₁) 를 발생하는 NAND 회로 (102) 와, 입력 데이터 신호 (D_in) 와 인버터 (101) 의 출력 신호를 수신하여 데이터 신호 (D₂) 를 발생하는 NOR 회로 (103) 를 포함한다.

제어 회로 (100) 는 3V 등의 전원 전압 (V_DDL) 에 의해 동작한다. 이 경우, 도 2 에 도시한 바와 같이, 인에이블 신호 (EN) 가 로우 레벨 (=0V) 일 때, 입력 데이터 신호 (D_in) 에 관계없이 데이터 신호들 (D₁, D₂) 은 각각 V_DDL와 0V 이다. 한편, 도 2 에 도시한 바와 같이, 인에이블 신호 (EN) 가 하이 레벨 (V_DDL) 이고 입력 데이터 신호 (D_in) 가 로우 레벨 (0V) 일때, 데이터 신호들 (D₁, D₂) 은 둘다 V_DDL이고, 인에이블 신호 (EN) 가 하이 레벨 (V_DDL) 이고 입력 데이터 신호 (D_in) 가 하이 레벨 (=V_DDL) 일 때, 데이터 신호들 (D₁, D₂) 은 둘다 0V 이다.

레벨 시프트 회로 (200) 는 제어 회로 (100) 의 데이터 신호 (D₁) 를 수신하도록 설치된다. 즉, 데이터 신호 (D₁) 의 하이 레벨 (V_DDL) 이 레벨 시프트 회로(200) 에 의해 5V 등의 전원 전압 (V_DDH) 으로 된다. 레벨 시프트 회로 (200) 는 교차 결합된 P채널 MOS 트랜지스터들 (201, 202), 스위칭 N채널 MOS 트랜지스터들 (203, 204), 및 인버터들 (205, 206) 를 포함한다. 레벨 시프트 회로 (200) 는 전원 전압 (V_DDH) 에 의해 동작한다.

데이터 신호 (D₁) 가 로우 레벨 (=0V) 이면, 트랜지스터들 (203 및 204) 이 각각 턴오프 및 턴온된다. 결과적으로, 노드들 (N₂₀₁및 N₂₀₂) 에서의 전압들은 각각 높아지고 낮아져 트랜지스터들 (201 및 202) 은 각각 턴온 및 턴오프한다. 그러므로, 노드 (N₂₀₂) 에서의 전압은 V_DDH가 되어 데이터 신호 (D₁') 가 0V 로 된다.

한편, 데이터 신호 (D₁) 가 로우 레벨 (=0V) 일 때, 트랜지스터들 (203 및 204) 은 각각 턴온 및 턴오프한다. 결과적으로, 노드들 (N₂₀₁및 N₂₀₂) 에서의 전압들은 각각 높아지고 낮아져 트랜지스터들 (201, 202) 은 각각 턴오프 및 턴온된다. 그러므로, 노드 (N₂₀₂) 에서의 전압은 V_DDH가 되어, 데이터 신호 (D₁') 는 V_DDH가 된다.

또한, 레벨 시프트 회로 (200') 는 제어 회로 (100) 의 데이터 신호 (D₂) 를 수신하여 데이터 신호 (D₂') 를 발생하도록 설치된다. 레벨 시프트 회로 (200') 는 레벨 시프트 회로 (200) 와 동일한 구성을 갖는다. 그러므로, 데이터 신호(D₂) 가 로우 레벨 (=0V) 일 때, 데이터 신호 (D₂') 는 로우 레벨이고, 데이터 신호 (D₂) 가 하이 레벨 (V_DDL) 일 때, 데이터 신호 (D₂') 는 하이 레벨 (=V_DDH) 이다.

그러므로, 도 2 에 도시한 바와 같이 데이터 신호 (D₁, D₂) 와 데이터 신호 (D₁', D₂') 사이의 관계에서, 하이 레벨 전압 (V_DDL) 이 하이 레벨 전압 (V_DDH) 으로 변화한다.

출력 회로 (300) 는 데이터 신호 (D₁', D₂') 를 수신하여 출력 단자 (OUT)에서 출력 데이터 신호 (D_out) 를 발생한다. 출력 회로 (300) 는 P채널 MOS 트랜지스터 (301) 와 N채널 MOS 트랜지스터 (302) 를 포함한다.

출력 회로 (300) 는 전원 전압 (V_DDH) 에 의해 동작한다. 그러므로, 데이터 신호들 (D₁', D₂') 이 각각 하이 레벨 (=V_DDH) 와 로우 레벨 (=0V) 일 때, 출력 데이터 신호 (D_out) 는 하이 임피던스 상태에 있다. 데이터 신호들 (D₁', D₂') 이 모두 하이 레벨 (=V_DDH) 일 때, 출력 데이터 신호 (D_out) 는 로우 레벨 (=0V) 이고, 데이터 신호들 (D₁', D₂') 이 모두 로우 레벨 (=0V) 일 때, 출력 데이터 신호 (D_out) 는 하이 레벨 (V_DDH) 이다.

인에이블 신호 (EN), 입력 데이터 신호 (D_in), 및 출력 데이터 신호 (D_out) 사이의 관계는 도 2 에 도시하였다.

도 1 의 출력 버퍼 회로에서, (D₁', D₂') = (OV, V_DDH) 의 상태가 발생하지 않아 트랜지스터들 (301, 302) 이 동시에 턴온하지 않는다.

도 1 의 출력 버퍼 회로에서, 제어 회로 (100) 와 레벨 시프트 회로들 (200, 300) 를 포함하는 내부 회로 내의 최대 전압 (V_DDL) 보다 큰 전압 (V_DDH) 이 트랜지스터 (301, 302) 의 각각의 게이트 및 소오스 (게이트 및 드레인) 사이에 인가된다. 그러므로, 트랜지스터 (301, 302) 의 항복 전압이 내부 회로 내의 트랜지스터와 동일한 항복 전압을 가지면, 트랜지스터 (301, 302) 가 열화하여 반도체 장치의 신뢰성이 감소한다.

종래의 반도체 장치에 있어서, 반도체 장치의 신뢰성을 강화하기 위하여, 내부 회로를 위한 제조 공정과 다른 특수 제조 공정이 출력 회로 (300)에서 수행된다. 예를 들어, 트랜지스터들 (301, 302) 의 게이트 실리콘 산화층이 내부 회로 내의 트랜지스터의 게이트 실리콘 산화층보다 두껍게 형성되어 제조 비용을 증가시킨다.

본 발명의 제 1 실시예를 나타내는 도 3에서, 출력 버퍼 회로는 제어 회로 (1), 레벨 시프트 회로 (2), 출력 회로 (3) 및 중간 전압 발생 회로 (4) 로 구성된다.

제어 회로 (1) 는 도 1 의 제어 회로 (100) 와 동일한 구성을 갖는다. 즉, 제어 회로 (1) 는 데이터 신호들 (D₁, D₂) 을 발생시켜, 데이터 신호 (D₁) 가 레벨 시프트 회로 (2) 에 공급되고 데이터 신호 (D₂) 가 출력 회로 (3) 에 직접 공급된다.

중간 전압 발생 회로 (4) 는 중간 전압 (V_PM) 을 발생시켜 레벨 시프트 회로 (2) 와 출력 회로 (3) 에 전송한다.

중간 전압 발생 회로 (4) 는 전원 전압 (V_DDH) 측상의 일련의 P채널 MOS 트랜지스터 (401 내지 405), 저항기 (406), 및 P채널 MOS 트랜지스터 (407) 로 구성된다. 이 경우, 트랜지스터들 (401, 402, 403) 은 다이오드 접속되고, 트랜지스터들 (404, 405) 은 단락된다. 또한 중간 전압 발생 회로 (4) 는 전원 전압 (V_DDL)측상의 비도핑 N채널 MOS 트랜지스터 (408) 와 N채널 MOS 트랜지스터 (409) 로 구성된다. 트랜지스터 (408) 의 게이트는

인 트랜지스터 (405) 와 저항기 (406) 사이의 노드 (N₄₀₁) 에서의 전압에 의해 제어된다.

여기서, V_thp는 P채널 MOS 트랜지스터의 임계 전압이다.

또한, 트랜지스터들 (407, 409) 은 전류 미러 회로를 형성한다.

또한, N채널 MOS 트랜지스터 (410) 는 트랜지스터들 (407, 409) 의 소오스들과 접지 단자 (GND) 사이에 접속되고 인버터 (411) 를 통한 제어 신호 (ST) 에 의해 제어된다. 그러므로, 대기 상태 등 (ST = "1" (=V_DDL))에서, 트랜지스터 (410) 는 턴오프되고 전력 소비는 감소한다.

중간 전압 (V_PM) 은 트랜지스터들 (408, 409) 사이의 노드 (N₄₀₂) 로부터 도출된다. 중간 전압 (V_PM) 은 노드 (N₄₀₁) 에서의 전압, 즉,

와 거의 동일하다.

이 경우, 중간 전압 (V_PM) 은 전압 (V_DDH) 에 따라 요동하고 다음의 식을 만족한다.

여기서,이다.

노드들 (N₄₀₃, N₄₀₄) 사이의 접속이 개방되면, 트랜지스터 (404) 는 다이오드 접속되어 식 (1) 은 다음의 식이 된다.

또한, 노드들 (N₄₀₅, N₄₀₆) 사이의 접속이 개방되면, 트랜지스터 (405) 는 다이오드 접속되어, 식 (2) 은 다음의 식이 된다.

그러므로, 중간 전압 (V_PM) 은 레이저 트리밍 (laser trimming) 법 등을 사용하여 트랜지스터 (404(405)) 의 소오스-게이트간의 접속을 개방함으로써 조절될 수 있다.

한편, 전원 전압 (V_DDL) 은 또다른 중간 전압으로서 레벨 시프트 회로 (2) 와 출력 회로 (3) 에 공급된다.

레벨 시프트 회로 (2) 는 도 1 의 레벨 시프트 회로 (200) 를 변경함으로써 형성될 수 있다. 도 1 의 레벨 시프트 회로 (200') 는 설치되지 않는다.

즉, 레벨 시프트 회로 (2)에서, 중간 전압 (V_PM) 에 의해 제어되는 P채널 MOS 트랜지스터들 (207, 208) 과 중간 전압 (V_DDL) 에 의해 제어되는 N채널 MOS 트랜지스터들 (209, 210) 이 도 1 의 레벨 시프트 회로 (200) 의 소자에 부가된다. 트랜지스터들 (207, 209) 은 트랜지스터들 (201 및 203) 사이에서 직렬로 접속되고, 트랜지스터들 (208, 210) 은 트랜지스터들 (202 및 204) 사이에서 직렬로 접속된다. 또한, 레벨 시프트 회로 (2) 는 전원 전압 (V_DDH) 에 의해 동작한다.

데이터 신호 (D₁) 가 로우 레벨 (=0V) 일 때, 트랜지스터들 (203, 204) 은 각각 턴온 및 턴오프한다. 결과적으로, 노드들 (N₂₀₃, N₂₀₄) 에서의 전압들은 각각 높아지고 낮아진다. 이 경우, 트랜지스터 (209) 의 게이트에서의 전압이 V_DDL로 고정되므로, 노드 (N₂₀₃) 에서의 전압은

V_DDL-V_thn

까지 증가한다.

여기서, V_thn은 N채널 MOS 트랜지스터의 임계 전압이다. 또한, 노드 (N₂₀₄) 에서의 전압이 0V 로 되어, 노드 (N₂₀₂) 에서의 전압은 낮아진다. 결과적으로, 트랜지스터 (201) 는 턴온되어 노드 (N₂₀₁)에서의 전압을 증가시켜 트랜지스터 (202) 를 턴오프시킨다. 이 경우, 트랜지스터 (202) 의 게이트에서의 전압이 V_PM로 고정되므로, 노드 (N₂₀₂) 에서의 전압은

로 감소한다.

한편, 데이터 신호 (D₁) 가 하이 레벨 (=V_DDL) 일 때, 트랜지스터들 (203, 204) 은 각각 턴온 및 턴오프한다. 결과적으로, 노드들 (N₂₀₃, N₂₀₄) 에서의 전압들은 각각 낮아지고 높아진다. 이 경우, 트랜지스터 (210) 의 게이트에서의 전압이 V_DDL로 고정되므로, 노드 (N₂₀₄) 에서의 전압은

V_DDL-V_thn

까지 증가한다.

또한, 노드 (N₂₀₃) 에서의 전압이 0V 가 되어, 노드 (N₂₀₁) 에서의 전압은 낮아진다. 결과적으로, 트랜지스터 (202) 는 온되어 노드 (N₂₀₂) 에서의 전압을 증가시킴으로써, 트랜지스터 (202) 를 턴온시킨다. 그러므로, 노드 (N₂₀₂) 에서의전압은 V_DDH까지 증가한다.

그러므로, 도 4 에 도시한 바와 같이, 데이터 신호 (D₁) 의 로우 레벨 (=0V) 은 데이터 신호 (D₁') 의 로우 레벨 (=) 로 변화하고, 데이터 신호 (D₁) 의 하이 레벨 (=V_DDL) 은 데이터 신호 (D₁') 의 하이 레벨 (=V_DDH) 로 변화한다.

출력 회로 (3) 는 도 1 의 출력 회로 (300) 의 트랜지스터들 (301, 302) 에 더하여 P채널 MOS 트랜지스터 (303) 와 N채널 MOS 트랜지스터 (304) 를 포함한다.

데이터 신호 (D₁') 가 트랜지스터 (301) 의 게이트에 인가되고, 중간 전압 (V_PM) 이 트랜지스터 (303) 의 게이트에 인가된다. 한편, 데이터 신호 (D₂) 가 트랜지스터 (302) 의 게이트에 인가되고, 전압 (V_DDL) 이 트랜지스터 (304) 의 게이트에 인가된다. 출력 단자 (OUT) 는 트랜지스터들 (303, 304) 사이의 노드에 접속된다.

인에이블 신호 (EN) 가 로우 레벨 (=0V) 일 때, V_DDH, 0V, V_PM, 및 V_DDL가 각각 트랜지스터들 (301, 302, 303, 및 301) 의 게이트들에 인가된다. 결과적으로, 트랜지스터들 (301, 302) 은 둘다 턴오프되어 노드들 (N₃₀₁, N₃₀₂) 에서의 전압들 뿐만 아니라 출력 신호 (D_out) 가 도 4 에 나타낸 바와 같이 하이 임피던스 상태에 있다 (상태 Ⅰ) .

인에이블 신호 (EN) 가 하이 레벨 (=V_DDL) 이고 입력 데이터 신호 (D_in) 이 로우 레벨 (=0V) 일 때, V_DDH, V_DDL, V_PM, 및 V_DDL가 각각 트랜지스터들 (301, 302, 303, 및 304) 의 게이트들에 인가된다. 결과적으로, 트랜지스터들 (301, 302) 은 각각 턴오프 및 턴온되어, 도 4 에 나타낸 바와 같이, 노드 (N₃₀₂) 에서의 전압 뿐만 아니라 출력 데이터 신호 (D_out) 는 0V 로 감소되지만, 노드 (N₃₀₁) 에서의 전압이으로 감소한다 (상태 Ⅱ). 이 경우, 트랜지스터 (301) 의 소오스-게이트 전압 및 게이트-드레인 전압은

0V 및

이다.

또한, 트랜지스터 (303) 의 소오스-게이트 전압 및 게이트-드레인 전압은

및

V_PM

이다.

상기 값들 (0V ,,, V_PM) 은 모두 V_DDH보다 작다.

인에이블 신호 (EN) 가 하이 레벨 (=V_DDL) 이고 입력 데이터 신호 (D_in) 가 하이 레벨 (=V_DDL) 일 때,, OV, V_PM, 및 V_DDL이 각각 트랜지스터들 (301, 302, 303, 304) 의 게이트들에 인가된다. 결과적으로, 트랜지스터들 (301,302) 은 각각 턴오프 및 턴온되어, 도 4 에 나타낸 바와 같이, 노드 (N₃₀₁) 에서의 전압 뿐만 아니라 출력 데이터 신호 (D_out) 는 V_DDH로 증가하지만, 노드 (N₃₀₂) 에서의 전압은 V_DDL-V_thn로 증가한다 (상태 Ⅲ). 이 경우, 트랜지스터 (302) 의 소오스-게이트 전압 및 게이트-드레인 전압은

0V 및

V_DDL- V_thn

이다.

또한, 트랜지스터 (304) 의 소오스-게이트 전압 및 게이트-드레인 전압은

V_thn및

V_DDH- V_DDL

이다.

상기 값들 (0V, V_DDL- V_thn, V_thn,V_DDH- V_DDL)은 모두 V_DDH보다 작다.

그러므로, 출력 회로 (3) 의 트랜지스터들 (301 내지 304) 은 제어 회로 (1), 레벨 시프트 회로 (2), 및 중간 전압 발생 회로 (4) 를 포함하는 내부 회로와 동일한 항복 전압을 가질 수 있다. 예를 들어, 출력 회로 (3) 의 게이트 실리콘 산화층은 내부 회로의 게이트 실리콘 산화층과 동일할 수 있다.

도 3 의 출력 버퍼 회로의 동작을 나타내는 도 5 에 도시한 바와 같이, 도 4 의 상태 Ⅱ 는 시간 (t1) 으로부터 시간 (t2) 에 발생하고, 도 4 의 상태 Ⅲ 은 시간 (t2) 으로부터 시간 (t3) 에 발생하고, 상태 Ⅰ는 시간 (t3) 부터 발생한다.

본 발명의 제 2 실시예를 나타내는 도 6에서, 중간 전압 발생 회로 (5) 가 도 3 의 출력 버퍼 회로의 소자에 부가된다. 즉, 중간 전압 발생 회로 (5) 는 도 3 의 중간 전압 (V_DDL) 대신에 중간 전압 (V_NM) 을 발생하여 레벨 시프트 회로 (2) 와 출력 회로 (3) 로 전송한다.

중간 전압 발생 회로 (5) 는 일련의 N채널 MOS 트랜지스터들 (501 내지 506), 저항기 (507), 및 전원 전압 (V_DDL) 과 접지 전압 (GND) 사이의 대기 신호 (ST) 에 의해 제어되는 N채널 MOS 트랜지스터 (508) 로 구성된다. 이 경우, 트랜지스터들 (501, 502, 503, 504) 은 다이오드 접속되고, 트랜지스터들 (505, 506) 은 단락된다. 그러므로, 중간 전압 (V_NM) 은 4ㆍV_thn이 된다.

노드들 (N₅₀₁, N₅₀₂) 사이의 접속이 개방되면, 트랜지스터 (505) 가 다이오드 접속되어, 중간 전압 (V_NM) 이 5ㆍV_thn이 된다. 노드들 (N₅₀₃, N₅₀₄) 사이의 접속이 개방되면, 트랜지스터 (506) 가 다이오드 접속되어 중간 전압 (V_NM) 이 6ㆍV_thn로 된다.

그러므로, 중간 전압 (V_NM) 은 레이저 트리밍법 등을 사용하여 트랜지스터 (505 (506)) 의 소오스-게이트 사이의 접속을 개방함으로써 조절될 수 있다.

도 6 의 출력 버퍼 회로의 동작은 도 7 에 도시한 바와 같이 도 3 의 출력 버퍼 회로와 거의 동일하다. 도 7 에서, 상태 Ⅲ 에서의 노드 (N₃₀₂) 에서의 전압은 V_NM- V_thn이다.

상술한 바와 같이, 출력 버퍼 회로의 각각의 트랜지스터의 소오스-게이트 (게이트-드레인) 에 인가된 전압이 감소하므로, 출력 버퍼 회로는 특수 제조 공정없이도 내부 회로와 동시에 제조될 수 있어 제조 비용을 감소시킬 수 있다.

Claims

제 1 전압 (GND) 을 위한 제 1 전원 단자;

상기 제 1 전압보다 높은 제 2 전압 (V_DDL) 을 위한 제 2 전원 단자;

상기 제 2 전압보다 높은 제 3 전압 (V_DDH) 을 위한 제 3 전원 단자;

출력 단자 (OUT);

각각 상기 제 1 전압와 상기 제 2 전압 사이의 전압 레벨을 갖는 제 1 및 제 2 데이터 신호들 (D₁, D₂) 을 발생하는 논리 회로(1);

상기 논리 회로에 접속되어, 상기 제 1 데이터 신호를 수신하고 제 1 중간 전압 () 과 상기 제 3 전압 사이의 전압을 갖는 제 3 데이터 신호 (D₁') 를 발생하는 레벨 시프트 회로 (2); 및

상기 제 3 전원 단자와 상기 출력 단자 사이에 직렬로 접속된 제 1 및 제 2 P채널 MOS 트랜지스터들 (301, 302) 과 상기 제 1 전원 단자와 상기 출력 단자 사이에 직렬로 접속된 제 1 및 제 2 N채널 MOS 트랜지스터들 (302, 304) 을 포함하는 출력 회로 (3) 를 구비하고,

상기 제 1 P채널 MOS 트랜지스터의 게이트는 상기 제 3 데이터 신호를 수신하고,

상기 제 2 P채널 MOS 트랜지스터의 게이트는 상기 제 1 전압과 상기 제 3 전압 사이의 제 2 중간 전압 (V_PM) 을 수신하고,

상기 제 1 N채널 MOS 트랜지스터의 게이트는 상기 제 2 데이터 신호를 수신하고,

상기 제 2 N채널 MOS 트랜지스터의 게이트는 제 3 중간 전압 (V_DDL, V_NM) 을 수신하는 것을 특징으로 하는 출력 버퍼 회로.
제 1 항에 있어서, 상기 제 2 중간 전압을 발생시키는 제 1 중간 전압 발생 회로 (4) 를 더 구비하고,

상기 제 1 중간 전압 발생 회로는, 상기 제 1 전원 단자와 상기 제 3 전원 단자 사이에 접속된 일련의 다이오드 접속된 P채널 MOS 트랜지스터들 (401, 402, 403) 을 구비하고,에 의해 상기 제 2 중간 전압으로서의 전압 (V_PM) 을 발생시키고,

V_DDH는 상기 제 3 전압이고, V_thp는 상기 다이오드 접속된 P채널 MOS 트랜지스터의 임계 전압이고, m 은 상기 다이오드 접속된 P채널 MOS 트랜지스터들의 개수인 것을 특징으로 하는 출력 버퍼 회로.
제 2 항에 있어서, 상기 다이오드 접속된 P채널 MOS 트랜지스터들의 개수는 가변적인 것을 특징으로 하는 출력 버퍼 회로.
제 2 항에 있어서, 상기 제 1 중간 전압 발생 회로는, 상기 다이오드 접속된 P채널 MOS 트랜지스터와 상기 제 1 전원 단자 사이에 접속되어 상기 제 1 중간 전압 발생 회로를 턴온 및 턴오프하는 스위치 (410) 를 더 구비하는 것을 특징으로 하는 출력 버퍼 회로.
제 1 항에 있어서, 상기 제 3 중간 전압은 상기 제 2 전압과 동일한 것을 특징으로 하는 출력 버퍼 회로.
제 1 항에 있어서, 상기 제 3 중간 전압을 발생하는 제 2 중간 전압 발생 회로 (5) 를 더 구비하고,

상기 제 2 중간 전압 발생 회로는, 상기 제 1 전원 단자와 상기 제 2 전원 단자 사이에 접속된 일련의 다이오드 접속된 N채널 MOS 트랜지스터들 (501, 502, 503, 504) 을 구비하며,에 의해 상기 제 3 중간 전압으로서의 전압 (V_NM) 을 발생시키고,

V_thn는 상기 다이오드 접속된 N채널 MOS 트랜지스터의 임계 전압이고, n 은 상기 다이오드 접속된 N채널 MOS 트랜지스터들의 개수인 것을 특징으로 하는 출력 버퍼 회로.
제 6 항에 있어서, 상기 다이오드 접속된 N채널 MOS 트랜지스터들의 개수는가변적인 것을 특징으로 하는 출력 버퍼 회로.
제 2 항에 있어서, 상기 제 1 중간 전압 발생 회로는, 상기 다이오드 접속된 N채널 MOS 트랜지스터와 상기 제 2 전원 단자 사이에 접속되어 상기 제 2 중간 전압 발생 회로를 턴온 및 턴오프하는 스위치 (508) 를 더 구비하는 것을 특징으로 하는 출력 버퍼 회로.
제 1 항에 있어서, 상기 레벨 시프트 회로는,

서로 교차 결합되고 상기 제 3 전원 단자에 접속되는 제 3 및 제 4 P채널 MOS 트랜지스터들 (201, 202) 로서, 상기 제 3 및 제 4 P채널 트랜지스터중의 하나의 드레인은 상기 제 1 중간 전압을 발생하는, 제 3 및 제 4 P채널 MOS 트랜지스터들 (201, 202);

상기 제 3 및 제 4 P채널 MOS 트랜지스터에 각각 접속되고 상기 제 3 중간 전압에 의해 제어되는 제 5 및 제 6 P채널 MOS 트랜지스터들 (207, 208);

상기 제 1 전원 단자에 접속된 제 3 및 제 4 N채널 MOS 트랜지스터들 (203, 204) 로서, 상기 제 3 N채널 MOS 트랜지스터는 상기 제 1 데이터 신호에 의해 제어되고, 상기 제 4 N채널 MOS 트랜지스터는 상기 제 1 데이터 신호의 반전 신호에 의해 제어되는, 제 3 및 제 4 N채널 MOS 트랜지스터들;

상기 제 5 P채널 MOS 트랜지스터와 상기 제 3 N채널 MOS 트랜지스터 사이에 접속되고 상기 제 3 중간 전압에 의해 제어되는 제 5 N채널 MOS 트랜지스터 (209);및

상기 제 6 P채널 MOS 트랜지스터와 상기 제 3 N채널 MOS 트랜지스터 사이에 접속되고 상기 제 3 중간 전압에 의해 제어되는 제 6 N채널 MOS 트랜지스터 (210) 를 구비하는 것을 특징으로 하는 출력 버퍼 회로.