JP4239907B2 - レベルシフタ回路、表示装置の駆動回路、表示装置、及び階調選択回路のストレステスト方法 - Google Patents
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Description
図2(a)は、本発明の第1の実施形態に係るレベルシフタ回路100の構成及び通常動作時(階調選択動作時)における動作状態を示し、図2(b)は、レベルシフタ回路100の通常動作時における動作状態を示す。また、図3(a)は、本発明の第1の実施形態に係るレベルシフタ回路100の構成及び通常動作時における動作状態を示し、図3(b)は、レベルシフタ回路100の通常動作時における動作状態を示す。さらに、図4(a)は、本発明の第1の実施形態に係るレベルシフタ回路100の構成及びストレステスト時における動作状態を示し、図4(b)は、レベルシフタ回路100のストレステスト時における動作状態を示す。
図5(a)は、本発明の第2の実施形態に係るレベルシフタ回路200の構成及び通常動作時(階調選択動作時)における動作状態を示し、図5(b)は、レベルシフタ回路200の通常動作時における動作状態を示す。また、図6(a)は、本発明の第2の実施形態に係るレベルシフタ回路200の構成及び通常動作時における動作状態を示し、図6(b)は、レベルシフタ回路200の通常動作時における動作状態を示す。さらに、図7(a)は、本発明の第2の実施形態に係るレベルシフタ回路200の構成及びストレステスト時における動作状態を示し、図7(b)は、レベルシフタ回路200のストレステスト時における動作状態を示す。
図8(a)は、本発明の第3の実施形態に係るレベルシフタ回路300の構成及び通常動作時(階調選択動作時)における動作状態を示し、図8(b)は、レベルシフタ回路300の通常動作時における動作状態を示す。また、図9(a)は、本発明の第3の実施形態に係るレベルシフタ回路300の構成及び通常動作時における動作状態を示し、図9(b)は、レベルシフタ回路300の通常動作時における動作状態を示す。さらに、図10(a)は、本発明の第3の実施形態に係るレベルシフタ回路300の構成及びストレステスト時における動作状態を示し、図10(b)は、レベルシフタ回路300のストレステスト時における動作状態を示す。
図11(a)は、本発明の第4の実施形態に係るレベルシフタ回路400の構成及び通常動作時(階調選択動作時)における動作状態を示し、図11(b)は、レベルシフタ回路400の通常動作時における動作状態を示す。また、図12(a)は、本発明の第4の実施形態に係るレベルシフタ回路400の構成及び通常動作時における動作状態を示し、図12(b)は、レベルシフタ回路400の通常動作時における動作状態を示す。さらに、図13(a)は、本発明の第4の実施形態に係るレベルシフタ回路400の構成及びストレステスト時における動作状態を示し、図13(b)は、レベルシフタ回路400のストレステスト時における動作状態を示す。
図14(a)は、本発明の第5の実施形態に係るレベルシフタ回路500の構成及び通常動作時(階調選択動作時)における動作状態を示し、図14(b)は、レベルシフタ回路500の通常動作時における動作状態を示す。また、図15(a)は、本発明の第5の実施形態に係るレベルシフタ回路500の構成及び通常動作時における動作状態を示し、図15(b)は、レベルシフタ回路500の通常動作時における動作状態を示す。さらに、図16(a)は、本発明の第5の実施形態に係るレベルシフタ回路500の構成及びストレステスト時における動作状態を示し、図16(b)は、レベルシフタ回路500のストレステスト時における動作状態を示す。
2 駆動回路、
3 表示パネル、
4,5,100,200,300,400,500 レベルシフタ回路、
101,201,301,401,501 第1の基準電位供給ライン、
102,202,302,402,502 第2の基準電位供給ライン、
110,210,310,410,510 第1の出力電位供給回路、
111,211,311,411,511 第1のPMOSトランジスタ、
112,212,312,412,512 第1のNMOSトランジスタ、
113,213,313,413,513 第1のNMOSトランジスタのドレイン、
114,214,314,414,514 第1の接続ライン、
115,215,315,415,515 第1のPMOSトランジスタのゲート、
120,220,320,420,520 第2の出力電位供給回路、
121,221,321,421,521 第2のPMOSトランジスタ、
122,222,322,422,522 第2のNMOSトランジスタ、
123,223,323,423,523 第2のNMOSトランジスタのドレイン、
124,224,324,424,524 第2の接続ライン、
125,225,325,425,525 第2のPMOSトランジスタのゲート、
131,231,331,431,531 第1の入力ライン、
132,232,332,432,532 第2の入力ライン、
133,233,333,433,533 インバータ、
141,241,341,441,541 第1の出力ライン、
142,242,342,442,542 第2の出力ライン、
151 ストレステスト回路を構成する第1のスイッチ、
152 ストレステスト回路を構成する第2のスイッチ、
153 ストレステスト回路、
251 ストレステスト回路を構成する第3のPMOSトランジスタ、
252 ストレステスト回路を構成する第3のNMOSトランジスタ、
261 ストレステスト回路を構成する第4のPMOSトランジスタ、
262 ストレステスト回路を構成する第4のNMOSトランジスタ、
271 ストレステスト回路を構成するテストライン、
351 ストレステスト回路を構成する第3のPMOSトランジスタ、
352 ストレステスト回路を構成する第3のNMOSトランジスタ、
361 ストレステスト回路を構成する第4のPMOSトランジスタ、
362 ストレステスト回路を構成する第4のNMOSトランジスタ、
371 ストレステスト回路を構成するテストライン、
451 ストレステスト回路を構成する第3のPMOSトランジスタ、
461 ストレステスト回路を構成する第4のPMOSトランジスタ、
471,472 ストレステスト回路を構成するテストライン、
474,475 ストレステスト回路を構成するNOR回路、
551 ストレステスト回路を構成する第3のPMOSトランジスタ、
561 ストレステスト回路を構成する第4のPMOSトランジスタ、
571,572 ストレステスト回路を構成するテストライン、
574,575 ストレステスト回路を構成するNAND回路、
TEST テスト信号、
TESTb 反転したテスト信号、
IN 第1の入力信号、
INb 第2の入力信号、
OUTb 第1の出力信号、
OUT 第2の出力信号、
BITn,BITnb BITnレベルシフタ回路への出力信号。
Claims (9)
- 第1の基準電位が制御電位として入力されたときにオンになる回路を第1型スイッチング回路とし、前記第1の基準電位と異なる第2の基準電位が制御電位として入力されたときにオンになる回路を第2型スイッチング回路とした場合に、
第1の基準電位が印加される第1の基準電位供給ラインと、
前記第1の基準電位と異なる第2の基準電位が印加される第2の基準電位供給ラインと、
前記第2の基準電位供給ライン側から順に直列に接続された第1の第1型スイッチング回路及び第1の第2型スイッチング回路を含み、前記第1の基準電位供給ラインと前記第2の基準電位供給ラインとの間に接続された第1の出力電位供給回路と、
前記第2の基準電位供給ライン側から順に直列に接続された第2の第1型スイッチング回路及び第2の第2型スイッチング回路を含み、前記第1の基準電位供給ラインと前記第2の基準電位供給ラインとの間に前記第1の出力電位供給回路と並列に接続された第2の出力電位供給回路と、
前記第2の第1型スイッチング回路と前記第2の第2型スイッチング回路の間の電位を、前記第1の第1型スイッチング回路の制御端子に供給する第1の接続ラインと、
前記第1の第1型スイッチング回路と前記第1の第2型スイッチング回路の間の電位を、前記第2の第1型スイッチング回路の制御端子に供給する第2の接続ラインと、
前記第1の第2型スイッチング回路の制御端子に第1の入力信号を供給する第1の入力ラインと、
前記第2の第2型スイッチング回路の制御端子に第2の入力信号を供給する第2の入力ラインと、
前記第1の第1型スイッチング回路と前記第1の第2型スイッチング回路の間の電位を第1の出力信号として出力する第1の出力ラインと、
前記第2の第1型スイッチング回路と前記第2の第2型スイッチング回路の間の電位を第2の出力信号として出力する第2の出力ラインと、
前記第1の出力ラインと第2の出力ラインから、被制御回路に対して出力される前記第1の出力信号と前記第2の出力信号を、前記被制御回路の通常動作時の信号又は前記被制御回路のストレステスト時の信号のいずれかに切り替えるストレステスト回路と
を有し、
前記ストレステスト回路が、
前記第1の第1型スイッチング回路と前記第1の第2型スイッチング回路の間の点と、前記第1の出力ラインとの間の接続或いは非接続を切り替える、又は、前記第2の第1型スイッチング回路と前記第2の第2型スイッチング回路の間の点と、前記第2の出力ラインとの間の接続或いは非接続を切り替える第1のスイッチと、
前記第1の出力ラインにおける前記第1のスイッチより下流側の点と前記第2の出力ラインとの間、又は、前記第2の出力ラインにおける前記第1のスイッチより下流側の点と前記第1の出力ラインとの間の接続或いは非接続を切り替える第2のスイッチと
を有し、
前記ストレステスト回路は、
前記通常動作時において、前記第1の入力ラインと前記第2の入力ラインのそれぞれに互いに異なる電位の前記第1の入力信号と前記第2の入力信号が入力されると、前記第1の出力ラインと前記第2の出力ラインのそれぞれから互いに異なる電位の前記第1の出力信号と前記第2の出力信号を出力させ、
ストレステスト時において、前記第1の入力ラインと前記第2の入力ラインのそれぞれに互いに異なる電位の前記第1の入力信号と前記第2の入力信号が入力されると、前記第1の出力ライン及び前記第2の出力ラインの両方から同じ電位の信号を出力させる
ことを特徴とするレベルシフタ回路。 - 第1の基準電位が制御電位として入力されたときにオンになる回路を第1型スイッチング回路とし、前記第1の基準電位と異なる第2の基準電位が制御電位として入力されたときにオンになる回路を第2型スイッチング回路とした場合に、
第1の基準電位が印加される第1の基準電位供給ラインと、
前記第1の基準電位と異なる第2の基準電位が印加される第2の基準電位供給ラインと、
前記第2の基準電位供給ライン側から順に直列に接続された第1の第1型スイッチング回路及び第1の第2型スイッチング回路を含み、前記第1の基準電位供給ラインと前記第2の基準電位供給ラインとの間に接続された第1の出力電位供給回路と、
前記第2の基準電位供給ライン側から順に直列に接続された第2の第1型スイッチング回路及び第2の第2型スイッチング回路を含み、前記第1の基準電位供給ラインと前記第2の基準電位供給ラインとの間に前記第1の出力電位供給回路と並列に接続された第2の出力電位供給回路と、
前記第2の第1型スイッチング回路と前記第2の第2型スイッチング回路の間の電位を、前記第1の第1型スイッチング回路の制御端子に供給する第1の接続ラインと、
前記第1の第1型スイッチング回路と前記第1の第2型スイッチング回路の間の電位を、前記第2の第1型スイッチング回路の制御端子に供給する第2の接続ラインと、
前記第1の第2型スイッチング回路の制御端子に第1の入力信号を供給する第1の入力ラインと、
前記第2の第2型スイッチング回路の制御端子に第2の入力信号を供給する第2の入力ラインと、
前記第1の第1型スイッチング回路と前記第1の第2型スイッチング回路の間の電位を第1の出力信号として出力する第1の出力ラインと、
前記第2の第1型スイッチング回路と前記第2の第2型スイッチング回路の間の電位を第2の出力信号として出力する第2の出力ラインと、
前記第1の出力ラインと第2の出力ラインから、被制御回路に対して出力される前記第1の出力信号と前記第2の出力信号を、前記被制御回路の通常動作時の信号又は前記被制御回路のストレステスト時の信号のいずれかに切り替えるストレステスト回路と
を有し、
前記ストレステスト回路が、
前記第1の第1型スイッチング回路と並列に接続された第3の第1型スイッチング回路と、
前記第2の第1型スイッチング回路と並列に接続された第4の第1型スイッチング回路と、
前記第1の第1型スイッチング回路と前記第1の第2型スイッチング回路との間に直列に接続された第3の第2型スイッチング回路と、
前記第2の第1型スイッチング回路と前記第2の第2型スイッチング回路との間に直列に接続された第4の第2型スイッチング回路と、
前記第3の第1型スイッチング回路の制御端子、前記第4の第1型スイッチング回路の制御端子、前記第3の第2型スイッチング回路の制御端子、及び、前記第4の第2型スイッチング回路の制御端子に接続され、テスト信号が印加されるテストラインと
を有し、
前記ストレステスト回路は、
前記通常動作時において、前記第1の入力ラインと前記第2の入力ラインのそれぞれに互いに異なる電位の前記第1の入力信号と前記第2の入力信号が入力されると、前記第1の出力ラインと前記第2の出力ラインのそれぞれから互いに異なる電位の前記第1の出力信号と前記第2の出力信号を出力させ、
ストレステスト時において、前記第1の入力ラインと前記第2の入力ラインのそれぞれに互いに異なる電位の前記第1の入力信号と前記第2の入力信号が入力されると、前記第1の出力ライン及び前記第2の出力ラインの両方から同じ電位の信号を出力させる
ことを特徴とするレベルシフタ回路。 - 第1の基準電位が制御電位として入力されたときにオンになる回路を第1型スイッチング回路とし、前記第1の基準電位と異なる第2の基準電位が制御電位として入力されたときにオンになる回路を第2型スイッチング回路とした場合に、
第1の基準電位が印加される第1の基準電位供給ラインと、
前記第1の基準電位と異なる第2の基準電位が印加される第2の基準電位供給ラインと、
前記第2の基準電位供給ライン側から順に直列に接続された第1の第1型スイッチング回路及び第1の第2型スイッチング回路を含み、前記第1の基準電位供給ラインと前記第2の基準電位供給ラインとの間に接続された第1の出力電位供給回路と、
前記第2の基準電位供給ライン側から順に直列に接続された第2の第1型スイッチング回路及び第2の第2型スイッチング回路を含み、前記第1の基準電位供給ラインと前記第2の基準電位供給ラインとの間に前記第1の出力電位供給回路と並列に接続された第2の出力電位供給回路と、
前記第2の第1型スイッチング回路と前記第2の第2型スイッチング回路の間の電位を、前記第1の第1型スイッチング回路の制御端子に供給する第1の接続ラインと、
前記第1の第1型スイッチング回路と前記第1の第2型スイッチング回路の間の電位を、前記第2の第1型スイッチング回路の制御端子に供給する第2の接続ラインと、
前記第1の第2型スイッチング回路の制御端子に第1の入力信号を供給する第1の入力ラインと、
前記第2の第2型スイッチング回路の制御端子に第2の入力信号を供給する第2の入力ラインと、
前記第1の第1型スイッチング回路と前記第1の第2型スイッチング回路の間の電位を第1の出力信号として出力する第1の出力ラインと、
前記第2の第1型スイッチング回路と前記第2の第2型スイッチング回路の間の電位を第2の出力信号として出力する第2の出力ラインと、
前記第1の出力ラインと第2の出力ラインから、被制御回路に対して出力される前記第1の出力信号と前記第2の出力信号を、前記被制御回路の通常動作時の信号又は前記被制御回路のストレステスト時の信号のいずれかに切り替えるストレステスト回路と
を有し、
前記ストレステスト回路が、
前記第1の第1型スイッチング回路と前記第1の第2型スイッチング回路との間に直列に接続された第3の第1型スイッチング回路と、
前記第2の第1型スイッチング回路と前記第2の第2型スイッチング回路との間に直列に接続された第4の第1型スイッチング回路と、
前記第1の第2型スイッチング回路と並列に接続された第3の第2型スイッチング回路と、
前記第2の第2型スイッチング回路と並列に接続された第4の第2型スイッチング回路と、
前記第3の第1型スイッチング回路の制御端子、前記第4の第1型スイッチング回路の制御端子、前記第3の第2型スイッチング回路の制御端子、及び、前記第4の第2型スイッチング回路の制御端子に接続され、テスト信号が印加されるテストラインと
を有し、
前記ストレステスト回路は、
前記通常動作時において、前記第1の入力ラインと前記第2の入力ラインのそれぞれに互いに異なる電位の前記第1の入力信号と前記第2の入力信号が入力されると、前記第1の出力ラインと前記第2の出力ラインのそれぞれから互いに異なる電位の前記第1の出力信号と前記第2の出力信号を出力させ、
ストレステスト時において、前記第1の入力ラインと前記第2の入力ラインのそれぞれに互いに異なる電位の前記第1の入力信号と前記第2の入力信号が入力されると、前記第1の出力ライン及び前記第2の出力ラインの両方から同じ電位の信号を出力させる
ことを特徴とするレベルシフタ回路。 - 前記第1の基準電位がグランド電位であり、
前記第2の基準電位がグランド電位よりも高い電位であり、
前記第1型スイッチング回路が、Pチャンネルトランジスタであり、
前記第2型スイッチング回路が、Nチャンネルトランジスタである
ことを特徴とする請求項1から3までのいずれかに記載のレベルシフタ回路。 - 請求項1から4までのいずれかに記載のレベルシフタ回路と、
前記被制御回路としての階調選択回路と
を有し、
前記階調選択回路が、前記レベルシフタ回路から出力される前記第1の出力信号及び前記第2の出力信号に基づいてオン・オフする複数のトランジスタを有し、複数の階調電位が入力され、前記複数のトランジスタのオン・オフの組み合わせによって前記複数の階調電位のいずれかを選択して出力する
ことを特徴とする表示装置の駆動回路。 - 請求項5に記載の駆動回路と、
前記駆動回路から出力された階調電位を用いて階調制御される表示パネルと
を有することを特徴とする表示装置。 - 請求項6に記載の駆動回路内の前記階調選択回路をストレステストする方法であって、
前記ストレステスト時に、前記階調選択回路内の前記複数のトランジスタを同時にオンにする工程を有することを特徴とする階調選択回路のストレステスト方法。 - 入力電位が入力される第1の入力部及び第2の入力部と、出力電位が出力される第1の出力部及び第2の出力部とを有し、前記第1の入力部と前記第2の入力部のそれぞれに互いに異なる入力電位が入力されると、前記第1の出力部と前記第2の出力部のそれぞれに互いに異なる出力電位を出力するレベルシフタ回路部と、
第1の出力ラインと、
第2の出力ラインと、
通常動作時とストレステスト時で、前記第1の出力部及び前記第2の出力部から、前記第1の出力ライン及び前記第2の出力ラインに印加される出力電位を切り替える制御回路と
を備え、
前記制御回路は、
前記第2の出力部と前記第2の出力ラインとの間の接続又は非接続を切り替える第1のスイッチと、
前記第1のスイッチより下流側の前記第2の出力ラインと前記第1の出力ラインとの間の接続又は非接続を切り替える第2のスイッチと
を有し、
前記制御回路は、
前記通常動作時に、前記第1のスイッチを接続にし、前記第2のスイッチを非接続にして、前記第1の出力ラインと前記第2の出力ラインのそれぞれから互いに異なる出力電位を出力させ、
前記ストレステスト時に、前記第1のスイッチを非接続にし、前記第2のスイッチを接続にして、前記第1の出力ライン及び前記第2の出力ラインの両方から同じ出力電位を出力させる
ことを特徴とするレベルシフタ回路。 - 入力電位が入力される第1の入力部及び第2の入力部と、出力電位が出力される第1の出力部及び第2の出力部とを有し、前記第1の入力部と前記第2の入力部のそれぞれに互いに異なる入力電位が入力され、前記第1の出力部と前記第2の出力部のそれぞれに出力電位を出力するレベルシフタ回路部と、
通常動作時とストレステスト時とを切り替える信号が入力され、前記通常動作時と前記ストレステスト時で、前記レベルシフタ回路部の前記第1の出力部及び前記第2の出力部に出力される出力電位を切り替える制御回路と
を備え、
前記レベルシフタ回路部は、前記通常動作時に、前記第1の入力部と前記第2の入力部のそれぞれに互いに異なる入力電位が入力されると、前記第1の出力部と前記第2の出力部のそれぞれに互いに異なる出力電位を出力する回路を有し、
前記制御回路は、
前記第1の出力部及び前記第2の出力部の両方と前記第1の入力部とを接続することができる第1の制御回路部と、
前記第1の出力部及び前記第2の出力部の両方と前記第2の入力部とを非接続にすることができる第2の制御回路部と
を有し、
前記制御回路は、前記ストレステスト時に、前記第1の制御回路部によって前記第1の出力部及び前記第2の出力部の両方と前記第1の入力部とを接続し、前記第2の制御回路部によって前記第1の出力部及び前記第2の出力部の両方と前記第2の入力部とを非接続にして、前記第1の出力部及び前記第2の出力部の両方から同じ出力電位を出力させる
ことを特徴とするレベルシフタ回路。
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