KR102423675B1 - 레벨 쉬프터, 및 이를 포함하는 소스 드라이버, 게이트 드라이버, 및 디스플레이 장치 - Google Patents

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Abstract

실시 예는 제1 입력 신호가 입력되는 제1 게이트, 및 제1 연결 노드와 제1 노드 사이에 연결되는 제1 소스 및 제1 드레인을 갖는 제1 입력 트랜지스터 및 제2 입력 신호가 입력되는 제2 게이트와 제2 연결 노드와 제1 노드 사이에 연결되는 제2 소스 및 제2 드레인을 갖는 제2 입력 트랜지스터를 포함하는 입력부, 제1 출력단에 연결되는 제3 게이트, 및 제2 전압이 제공되는 제2 노드와 제2 출력단 사이에 연결되는 제3 소스 및 제3 드레인을 포함하는 제1 출력 트랜지스터 및 제2 출력단에 연결되는 제4 게이트, 및 상기 제2 노드와 상기 제1 출력단 사이에 연결되는 제4 소스 및 제4 드레인을 갖는 제2 출력 트랜지스터를 포함하는 출력부, 제1 및 제2 연결 노드들과 제1 및 제2 출력단들 사이에 연결되고 제1 바이어스 신호에 기초하여 제1 및 제2 출력단들과 제1 및 제2 연결 노드들 사이의 전압 강하를 제어하는 제1 바이어스부, 및 제1 및 제2 출력 트랜지스터들과 제1 및 제2 출력단들 사이에 연결되고 제2 바이어스 신호에 기초하여 제1 출력 트랜지스터와 제1 출력단 사이의 전압 강하, 및 제2 출력 트랜지스터와 제2 출력단 사이의 전압 강하를 제어하는 제2 바이어스부를 포함한다.

Description

레벨 쉬프터, 및 이를 포함하는 소스 드라이버, 게이트 드라이버, 및 디스플레이 장치 {A LEVEL SHIFTER, AND A SOURCE DRIVE, A GATE DRIVER AND A DISPALY DEVICE INCLUDING THE SAME}
실시 예는 레벨 쉬프터, 및 이를 포함하는 소스 드라이버, 게이트 드라이버, 및 디스플레이 장치에 관한 것이다.
표시 장치의 전자 기기는 입력되는 신호의 전압을 필요한 전압 레벨로 변환하기 위한 레벨 쉬프터가 필요하다. 레벨 쉬프터는 입력 신호의 제1 전압 레벨을 제1 전압 레벨보다 높은 제2 전압 레벨로 변환할 수 있다.
일반적으로 레벨 쉬프터는 다수의 트랜지스터들을 포함할 수 있으며, 증폭기 형태로 구현될 수 있다. 레벨 쉬프터의 입력으로 제공되는 로직 전압 레벨이 점차 낮아지는 추세이다, 이로 인하여 레벨 쉬프터의 입력 신호의 전압 레벨이 레벨 쉬프터의 입력부를 구성하는 트랜지스터의 문턱 전압을 충족시키지 못하여 레벨 쉬프터가 정상적으로 구동하지 못할 수 있다.
실시 예는 피크 전류를 감소시킬 수 있고, 사이즈를 줄일 수 있고, EMI 특성을 개선할 수 있는 레벨 쉬프터, 및 이를 포함하는 소스 드라이버, 게이트 드라이버, 및 디스플레이 장치를 제공한다.
실시 예에 따른 레벨 쉬프터는 제1 입력 신호가 입력되는 제1 게이트, 및 제1 연결 노드와 제1 노드 사이에 연결되는 제1 소스 및 제1 드레인을 갖는 제1 입력 트랜지스터 및 제2 입력 신호가 입력되는 제2 게이트와 제2 연결 노드와 상기 제1 노드 사이에 연결되는 제2 소스 및 제2 드레인을 갖는 제2 입력 트랜지스터를 포함하는 입력부; 제1 출력단에 연결되는 제3 게이트, 및 제2 전압이 제공되는 제2 노드와 상기 제2 출력단 사이에 연결되는 제3 소스 및 제3 드레인을 갖는 제1 출력 트랜지스터 및 제2 출력단에 연결되는 제4 게이트, 및 상기 제2 노드와 상기 제1 출력단 사이에 연결되는 제4 소스 및 제4 드레인을 갖는 제2 출력 트랜지스터를 포함하는 출력부; 상기 제1 및 제2 연결 노드들과 상기 제1 및 제2 출력단들 사이에 연결되고, 제1 바이어스 신호에 기초하여 상기 제1 및 제2 출력단들과 상기 제1 및 제2 연결 노드들 사이의 전압 강하를 제어하는 제1 바이어스부; 및 상기 제1 및 제2 출력 트랜지스터들과 상기 제1 및 제2 출력단들 사이에 연결되고, 제2 바이어스 신호에 기초하여 상기 제1 출력 트랜지스터와 상기 제2 출력단 사이의 전압 강하, 및 상기 제2 출력 트랜지스터와 상기 제1 출력단 사이의 전압 강하를 제어하는 제2 바이어스부를 포함할 수 있다.
상기 레벨 쉬프터는 제1 제어 신호에 기초하여, 상기 제1 연결 노드에 상기 제1 전압을 제공하는 제1 스위치; 및 상기 제1 제어 신호에 기초하여, 상기 제2 연결 노드에 상기 제1 전압을 제공하는 제2 스위치를 더 포함할 수 있다.
상기 레벨 쉬프터는 제2 제어 신호에 기초하여, 상기 제2 출력단에 상기 제2 전압을 제공하는 제3 스위치를 더 포함할 수 있다.
상기 레벨 쉬프터는 제2 제어 신호에 기초하여, 상기 제1 출력단에 상기 제2 전압을 제공하는 제4 스위치를 더 포함할 수 있다.
상기 레벨 쉬프터는 제3 제어 신호에 기초하여, 상기 제1 출력단에 상기 제1 전압을 제공하는 제5 스위치를 더 포함할 수 있다.
상기 레벨 쉬프터는 제3 제어 신호에 기초하여, 상기 제2 출력단에 상기 제1 전압을 제공하는 제6 스위치를 더 포함할 수 있다.
상기 제2 전압의 레벨은 상기 제1 전압의 레벨보다 높을 수 있다.
상기 제1 및 제2 입력 트랜지스터들 각각은 N 채널 트랜지스터이고, 상기 제1 및 제2 출력 트랜지스터들 각각은 P 채널 트랜지스터일 수 있고, 상기 제1 및 제2 바이어스 트랜지스터들 각각은 P 채널 트랜지스터일 수 있다.
상기 제1 및 제2 입력 트랜지스터들 각각의 채널의 폭은 상기 제1 및 제2 출력 트랜지스터들 각각의 채널의 폭보다 작을 수 있다.
다른 실시 예에 따른 레벨 쉬프터는 제1 입력 신호가 입력되는 제1 게이트, 및 제1 연결 노드와 제1 전압이 제공되는 제1 노드 사이에 연결되는 제1 소스 및 제1 드레인을 갖는 제1 입력 트랜지스터 및 제2 입력 신호가 입력되는 제2 게이트와 제2 연결 노드와 상기 제1 노드 사이에 연결되는 제2 소스 및 제2 드레인을 갖는 제2 입력 트랜지스터를 포함하는 입력부; 제1 출력단에 연결되는 제3 게이트, 및 제2 전압이 제공되는 제2 노드와 상기 제2 출력단 사이에 연결되는 제3 소스 및 제3 드레인을 포함하는 제1 출력 트랜지스터 및 제2 출력단에 연결되는 제4 게이트, 및 상기 제2 노드와 상기 제1 출력단 사이에 연결되는 제4 소스 및 제4 드레인을 갖는 제2 출력 트랜지스터를 포함하는 출력부; 제1 바이어스 신호가 입력되는 게이트 및 상기 제1 연결 노드와 상기 제2 출력단 사이에 연결되는 소스 및 드레인을 갖는 제1 바이어스 트랜지스터와 상기 제1 바이어스 신호가 입력되는 게이트 및 상기 제2 연결 노드와 상기 제1 출력단 사이에 연결되는 소스 및 드레인을 갖는 제2 바이어스 트랜지스터를 포함하는 제1 바이어스부; 제2 바이어스 신호가 입력되는 게이트 및 상기 제1 출력 트랜지스터와 상기 제2 출력단 사이에 연결되는 제3 바이어스 트랜지스터, 및 상기 제2 바이어스 신호가 입력되는 게이트 및 상기 제2 출력 트랜지스터와 상기 제1 출력단 사이에 연결되는 제4 바이어스 트랜지스터를 포함하는 제2 바이어스부; 제1 제어 신호에 기초하여, 상기 제1 연결 노드에 상기 제1 전압을 제공하는 제1 스위치; 및 상기 제1 제어 신호에 기초하여, 상기 제2 연결 노드에 상기 제1 전압을 제공하는 제2 스위치를 포함할 수 있다.
상기 제1 바이어스 신호에 의하여 상기 제1 및 제2 바이어스 트랜지스터들을 턴 온시키고, 상기 제2 바이어스 신호에 의하여 상기 제3 및 제4 바이어스 트랜지스터들은 턴 오프시키고, 상기 제1 제어 신호에 의하여 상기 제1 및 제2 스위치들을 턴 온시킴에 의하여, 상기 제1 및 제2 출력단들 각각의 전압을 상기 제1 전압으로 설정시키는 동작을 수행할 수 있다.
또 다른 실시 예에 따른 레벨 쉬프터는 제1 입력 신호가 입력되는 제1 게이트, 및 제1 연결 노드와 제1 전압이 제공되는 제1 노드 사이에 연결되는 제1 소스 및 제1 드레인을 갖는 제1 입력 트랜지스터 및 제2 입력 신호가 입력되는 제2 게이트와 제2 연결 노드와 상기 제1 노드 사이에 연결되는 제2 소스 및 제2 드레인을 갖는 제2 입력 트랜지스터를 포함하는 입력부; 제1 출력단에 연결되는 제3 게이트, 및 제2 전압이 제공되는 제2 노드와 상기 제2 출력단 사이에 연결되는 제3 소스 및 제3 드레인을 포함하는 제1 출력 트랜지스터 및 제2 출력단에 연결되는 제4 게이트, 및 상기 제2 노드와 상기 제1 출력단 사이에 연결되는 제4 소스 및 제4 드레인을 갖는 제2 출력 트랜지스터를 포함하는 출력부; 제1 바이어스 신호가 입력되는 게이트 및 상기 제1 연결 노드와 상기 제2 출력단 사이에 연결되는 소스 및 드레인을 갖는 제1 바이어스 트랜지스터와 상기 제1 바이어스 신호가 입력되는 게이트 및 상기 제2 연결 노드와 상기 제1 출력단 사이에 연결되는 소스 및 드레인을 갖는 제2 바이어스 트랜지스터를 포함하는 제1 바이어스부; 제2 바이어스 신호가 입력되는 게이트 및 상기 제1 출력 트랜지스터와 상기 제2 출력단 사이에 연결되는 제3 바이어스 트랜지스터, 및 상기 제2 바이어스 신호가 입력되는 게이트 및 상기 제2 출력 트랜지스터와 상기 제1 출력단 사이에 연결되는 제4 바이어스 트랜지스터를 포함하는 제2 바이어스부; 및 상기 제2 출력단과 기설정된 제1 전원 전압이 제공되는 제3 노드 사이에 연결되고, 제1 제어 신호에 기초하여 상기 제2 출력단에 상기 기설정된 제1 전원 전압을 제공하는 제1 스위치를 포함할 수 있다.
상기 제1 및 제2 바이어스 신호들에 의하여 상기 제1 내지 제4 바이어스 트랜지스터들을 턴 오프시키고, 상기 제1 제어 신호에 의하여 상기 제1 스위치를 턴 온시킴에 의하여, 상기 제2 출력단의 전압을 상기 기설정된 제1 전원 전압으로 설정시키는 동작을 수행할 수 있다.
상기 레벨 쉬프터는 상기 제1 출력단과 기설정된 제2 전원 전압이 제공되는 제4 노드 사이에 연결되고, 제2 제어 신호에 기초하여 상기 제1 출력단에 상기 기설정된 제2 전원 전압을 제공하는 제2 스위치를 더 포함할 수 있다.
상기 제1 및 제2 바이어스 신호들에 의하여 상기 제1 내지 제4 바이어스 트랜지스터들을 턴 오프시키고, 상기 제2 제어 신호에 의하여 상기 제2 스위치를 턴 온시킴에 의하여, 상기 제1 출력단의 전압을 상기 기설정된 제2 전원 전압으로 설정시키는 동작을 수행할 수 있다.
상기 기설정된 제1 전원 전압은 상기 제1 전압 및 상기 제2 전압 중 어느 하나일 수 있다. 상기 기설정된 제2 전원 전압은 상기 제1 전압 및 상기 제2 전압 중 어느 하나일 수 있다.
실시 예에 따른 소스 드라이버는 데이터를 수신하여 저장하는 래치부; 상기 래치부로부터 제공되는 데이터의 전압 레벨을 변환하기 위한 상술한 실시 예에 다른 레벨 쉬프터; 및 상기 레벨 쉬프터의 출력을 아날로그 신호로 변환하는 디지털-아날로그 변환부를 포함할 수 있다.
실시 예에 따른 게이트 드라이버는 게이트 라인들을 구동하기 위한 로직 신호들을 생성하여 출력하는 쉬프트 레지스터; 상기 로직 신호들의 전압 레벨을 변환하기 위한 상술한 실시 예에 따른 레벨 쉬프터; 및 상기 레벨 쉬프터로부터 출력된 신호를 버퍼링하고, 버퍼링된 결과를 출력하는 출력 버퍼부를 포함할 수 있다.
실시 예에 따른 디스플레이 장치는 행을 이루는 게이트 라인들과, 열을 이루는 데이터 라인들이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 데이터 라인 각각에 연결되는 화소를 포함하는 디스 플레이 패널; 상기 게이트 라인들을 구동하기 위한 게이트 드라이버; 및 상기 데이터 라인들을 구동하기 위한 상술한 소스 드라이버를 포함할 수 있다.
실시 예는 피크 전류를 감소시킬 수 있고, 사이즈를 줄일 수 있고, EMI 특성을 개선할 수 있다.
도 1은 실시 예에 따른 레벨 쉬프터의 구성도를 나타낸다.
도 2a는 다른 실시 예에 따른 레벨 쉬프터의 구성도이다.
도 2b는 도 2a의 레벨 쉬프터의 동작을 설명하기 위한 도면이다.
도 3은 또 다른 실시 예에 따른 레벨 쉬프터의 구성도이다.
도 4a는 또 다른 실시 예에 따른 레벨 쉬프터의 구성도이다.
도 4b는 도 4a의 레벨 쉬프터의 동작을 설명하기 위한 도면이다.
도 5는 또 다른 실시 예에 따른 레벨 쉬프터의 구성도이다.
도 6은 또 다른 실시 예에 따른 레벨 쉬프터의 구성도이다.
도 7은 또 다른 실시 예에 따른 레벨 쉬프터의 구성도이다.
도 8은 또 다른 실시 예에 따른 레벨 쉬프터의 구성도이다.
도 9는 또 다른 실시 예에 다른 레벨 쉬프터의 구성도이다.
도 10은 또 다른 실시 예에 다른 레벨 쉬프터의 구성도이다.
도 11은 또 다른 실시 예에 다른 레벨 쉬프터의 구성도이다.
도 12는 실시 예에 따른 소스 드라이버의 구성도를 나타낸다.
도 13은 실시 예에 따른 게이트 드라이버의 구성도를 나타낸다.
도 14는 실시 예에 따른 디스플레이 장치를 나타낸다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 개의 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 “제1” 및 “제2”, “상/상부/위” 및 “하/하부/아래” 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다. 또한 동일한 참조 번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
또한, 이상에서 기재된 "포함하다", "구성하다", 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 또한 이상에서 기재된 "대응하는" 등의 용어는 "대향하는" 또는 "중첩되는" 의미들 중 적어도 하나를 포함할 수 있다.
도 1은 실시 예에 따른 레벨 쉬프터(100-1)의 구성도를 나타낸다.
도 1을 참조하면, 레벨 쉬프터(100-1)는 입력부(11), 출력부(12), 제1 바이어부(13), 및 제2 바이어스부(14)를 포함한다.
입력부(11)는 제1 입력 신호(IN)가 입력되는 제1 입력 트랜지스터(NTR1) 및 제2 입력 신호(INB)가 입력되는 제2 입력 트랜지스터(NTR2)를 포함할 수 있다.
예컨대, 제2 입력 신호(INB)는 제1 입력 신호(IN)의 반전된 신호일 수 있다.
예컨대, 제1 입력 트랜지스터(NTR1)는 제1 입력 신호(IN)가 입력되는 제1 게이트, 제1 연결 노드(NA1)와 제1 전압(VSS)이 제공되는 제1 노드(N1) 사이에 접속 또는 전기적으로 연결되는 제1 소스 및 제2 드레인을 포함할 수 있다.
예컨대, 제1 입력 트랜지스터(NTR1)의 제1 소스는 제1 노드(N1)에 접속될 수 있다.
제1 연결 노드(NA1)는 제1 입력 트랜지스터(NTR1)와 제1 바이어스 트랜지스터(BTR1)가 접속되는 노드일 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 제1 연결 노드(NA1)는 제1 입력 트랜지스터(NTR1)의 제1 드레인에 연결되는 노드일 수 있다.
예컨대, 제1 전압(VSS)은 그라운드 전압 등의 기저 전압일 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 제2 입력 트랜지스터(NTR2)는 제2 입력 신호(INB)가 입력되는 제2 게이트, 및 제2 연결 노드(NA2)와 제1 노드(N1) 사이에 접속 또는 전기적으로 연결되는 제2 소스 및 제2 드레인을 포함할 수 있다.
예컨대, 제2 입력 트랜지스터(NTR2)의 제2 소스는 제1 노드(N1)에 접속될 수 있다.
제2 연결 노드(NA2)는 제2 입력 트랜지스터(NTR2)와 제2 바이어스 트랜지스터(BTR2)가 접속되는 노드일 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 제2 연결 노드(NA2)는 제2 입력 트랜지스터(NTR2)의 제2 드레인에 연결되는 노드일 수 있다.
출력부(12)는 제2 전압(VDD)이 제공되며, 입력부(11)에 제공된 제1 및 제2 입력 신호들(IN, INB)에 기초하여 제1 출력단(OT1)을 통하여 제1 출력 신호(OUT)를 출력하고, 제2 출력단(OT2)을 통하여 제2 출력 신호(OUTB)를 출력할 수 있다.
제2 전압(VDD)의 레벨은 제1 전압(VSS)의 레벨보다 높다.
예컨대, 출력부(12)는 제1 출력 트랜지스터(PTR1), 및 제2 출력 트랜지스터(PTR2)를 포함할 수 있다.
제1 출력 트랜지스터(PTR1)는 제1 출력단(OT1)에 연결되는 제3 게이트, 및 제2 전압(VDD)이 제공되는 제2 노드(N2)와 제2 출력단(OT2) 사이에 연결되는 제3 소스 및 제3 드레인을 포함할 수 있다.
제2 출력 트랜지스터(PTR2)는 제2 출력단(OT2)에 연결되는 제4 게이트, 및 제2 노드(N2)와 제1 출력단(OT1) 사이에 연결되는 제4 소스 및 제4 드레인을 포함할 수 있다.
예컨대, 제1 출력 트랜지스터(PTR1)의 제3 소스 및 제2 출력 트랜지스터(PTR2)의 제4 소스는 제2 노드(N2)에 접속되거나 전기적으로 연결될 수 있다.
예컨대, 제2 전압(VDD)은 제1 전압(VSS)보다 크며, 18[V]일 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 제1 및 제2 입력 트랜지스터들(NTR1, NTR2) 각각은 N 채널 트랜지스터로 구현될 수 있고, 제1 및 제2 출력 트랜지스터들(PTR1, PTR2) 각각은 P 채널 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다.
제1 바이어스부(13)는 제1 및 제2 연결 노드들(NA1,NA2)과 제1 및 제2 출력단들(OT1, OT2) 사이에 연결되고, 제1 바이어스 신호(BIAS_N)에 기초하여 제1 및 제2 출력단들(OT1, OT2)과 제1 및 제2 연결 노드들(NA1, NA2) 사이의 전압 강하를 제어할 수 있다.
예컨대, 제1 바이어스부(13)는 입력부(11)의 제1 및 제2 입력 트랜지스터들(NTR1, NTR2)의 제1 및 제2 드레인과 출력부(12)의 제1 및 제2 출력단들(OT1, OT2) 사이에 전기적으로 연결될 수 있다.
예컨대, 제1 바이어스부(13)는 제1 및 제2 연결 노드들(NA1, NA2)의 전압 레벨을 제1 및 제2 출력단들(OT1, OT2)의 전압 레벨보다 낮게 해주는 역할을 할 수 있다.
예컨대, 제1 바이어스부(13)는 제1 바이어스 트랜지스터(BTR1) 및 제2 바이어스 트랜지스터(BTR2)를 포함할 수 있다.
제1 바이어스 트랜지스터(BTR1)는 제1 바이어스 신호(BIAS_N)가 입력되는 게이트, 및 제1 연결 노드(NA1)와 제2 출력단(OT2) 사이에 접속되는 소스 및 드레인을 포함할 수 있다.
제2 바이어스 트랜지스터(BTR2)는 제1 바이어스 신호(BIAS_N)가 입력되는 게이트, 및 제2 연결 노드(NA2)와 제1 출력단(OT1) 사이에 접속되는 소스 및 드레인을 포함할 수 있다.
입력부(11)의 제1 및 제2 입력 신호들(IN, INB)은 출력부(12)의 제1 및 제2 출력단들(OT1, OT2)로부터 출력되는 출력 신호들(OUT, OUTB)보다 낮은 레벨을 갖는 신호이다. 예컨대, 제1 및 제2 입력 신호들(IN, INB)의 전압 레벨은 1.8[V]일 수 있고, 출력 신호들(OUT, OUTB)의 전압 레벨은 약 15 ~ 18[V]일 수 있다.
만약 제1 바이어스부(13)가 없을 경우에, 입력부(11)의 제1 및 제2 연결 노드들(NA1, NA2)과 제1 노드(N1) 간의 전압 차이가 제2 전압(VDD)에 근접하는 전압까지 증가될 수 있고, 이로 인하여 제1 및 제2 입력 트랜지스터들(NTR1, NTR2)이 손상을 받을 수 있다.
제1 바이어스부(13)는 제1 및 제2 출력단들(OT1, OT2)의 높은 출력 전압(OUT, OUTB)에 인하여 입력부(11)의 제1 및 제2 입력 트랜지스터들(NTR1, NTR2)이 손상을 받는 것을 방지할 수 있다.
제2 바이어스부(14)는 출력부(12)의 제1 및 제2 출력 트랜지스터들(PTR1, PTR2)과 제1 및 제2 출력단들(OT1, OT2) 사이에 연결된다.
제2 바이서스부(14)는 제2 바이어스 신호(BIAS-P)에 기초하여 제1 출력 트랜지스터(PTR1)와 제2 출력단(OT2) 사이의 전압 강하, 및 제2 출력 트랜지스터들(PTR2)와 제1 출력단들(OT1) 사이의 전압 강하를 제어할 수 있다.
예컨대, 제2 바이어스부(14)는 제3 바이어스 트랜지스터(BTR3) 및 제4 바이어스 트랜지스터(BTR4)를 포함할 수 있다.
제3 바이어스 트랜지스터(BTR3)는 제2 바이어스 신호(BIAS_P)가 입력되는 게이트, 및 제1 출력 트랜지스터(PTR1)와 제2 출력단(OT2) 사이에 접속되는 소스 및 드레인을 포함할 수 있다.
제4 바이어스 트랜지스터(BTR4)는 제2 바이어스 신호(BIAS_P)가 입력되는 게이트, 및 제2 출력 트랜지스터(PTR2)와 제1 출력단(OT1) 사이에 접속되는 소스 및 드레인을 포함할 수 있다.
레벨 쉬프터의 출력단(OP1 또는 OT2)의 전압(OUT 또는 OUTB)이 하이 레벨(예컨대, 18[V])에서 로우 레벨(예컨대, O[V])로 천이하거나 또는 로우 레벨에서 하이 레벨로 천이하는 동작(이하 천이(transition) 동작)이 수행될 때, 제1 입력 트랜지스터(NTR1)와 제1 출력 트랜지스터(PTR1)가 동시에 턴 온되거나, 또는 제2 입력 트랜지스터(NTR2)와 제2 출력 트랜지스터(PTR2)가 동시에 턴 온되는 구간이 존재할 수 있고, 이로 인하여 제1 노드(N1)와 제2 노드(N2) 간에 단락 전류가 순간적으로 흐를 수 있다. 이러한 단락 전류는 소스 드라이버 내에서 레벨 쉬프터의 천이 동작마다 발생되는 주기성 피크 전류를 나타날 수 있고, 이는 소스 드라이버의 EMI(Electro Magnetic Interference) 특성을 저하시킬 수 있다.
제2 바이어스부(14)는 제2 바이어스 신호(BIAS_P)에 기초하여, 제1 출력 트랜지스터(PTR1)와 제2 출력단(OT2) 사이의 전압 강하, 및 제2 출력 트랜지스터(PTR2)와 제1 출력단(OT1) 사이의 전압 강하를 제어할 수 있다.
또한 제2 바이어스부(14)는 제2 바이어스 신호(BIAS_P)에 기초하여, 제1 출력 트랜지스터(PTR1)와 제2 출력단(OT2) 사이에 흐르는 전류의 세기, 및 제2 출력 트랜지스터(PTR2)와 제1 출력단(OT1) 사이에 흐르는 전류의 세기를 제어할 수 있다.
제2 바이어스부(14)의 전압 강하 또는 전류의 세기의 제어에 의하여, 제1 입력 트랜지스터(NTR1)와 제1 출력 트랜지스터(PTR1)가 동시에 턴 온되거나, 또는 제2 입력 트랜지스터(NTR2)와 제2 출력 트랜지스터(PTR2)가 동시에 턴 온되는 것을 억제할 수 있고, 이로 인하여 레벨 쉬프터에서 발생될 수 있는 피크 전류를 감소시킬 수 있다.
예컨대, 제1 및 제2 입력 트랜지스터들(NTR1, NTR2) 각각은 저전압 트랜지스터로 구현될 수 있고, 제1 및 제2 출력 트랜지스터들(PTR1, PTR2) 각각은 고전압 트랜지스터로 구현될 수 있다.
또한 제1 바이어스 트랜지스터(BTR1) 및 제2 바이어스 트랜지스터(BTR2) 각각은 고전압 트랜지스터로 구현될 수 있다. 또한 예컨대, 제3 바이어스 트랜지스터(BTR3) 및 제4 바이어스 트랜지스터(BTR4) 각각은 고전압 트랜지스터로 구현될 수 있다.
여기서 저전압 트랜지스터의 게이트에 인가되는 전압의 크기는 고전압 트랜지스터의 게이트에 인가되는 전압의 크기보다 작을 수 있다. 또는 저전압 트랜지스터의 채널(channel)의 폭은 고전압 트랜지스터의 채널의 폭보다 작을 수 있다.
예컨대, 제1 및 제2 입력 트랜지스터들(NTR1, NTR2) 각각의 채널의 폭은 제1 및 제2 출력 트랜지스터들(PTR1, PTR2) 각각의 채널의 폭보다 작을 수 있다.
예컨대, 채널은 트랜지스터의 게이트에 인가되는 게이트 전압에 의하여 트랜지스터의 소스와 드레인 사이에 형성되는 캐리어(예컨대, 전자)가 이동하는 통로를 의미할 수 있다.
예컨대, 고전압 트랜지스터는 제1 연결 노드(NA1)와 제2 연결 노드(NA2)의 기설정된 레벨의 전압보다 높은 전압이 인가되는 트랜지스터일 수 있다. 반면에 저전압 트랜지스터는 제1 연결 노드(NA1)와 제2 연결 노드(NA2)의 기설정된 레벨의 전압 이하의 전압이 인가되는 트랜지스터일 수 있다.
제1 바이어스부(13)의 제1 및 제2 바이어스 트랜지스터들(BTR1, BTR2)에 의하여 제1 및 제2 입력 트랜지스터들(NTR1, NTR2)이 저전압 트랜지스터로 동작될 수 있기 때문에, 제1 및 제2 입력 트랜지스터들(NTR1, NTR2)의 채널의 폭을 작게 설계할 수 있고, 이로 인하여 레벨 쉬프터의 사이즈를 줄일 수 있다.
제1 바이어스부(13)는 "제1 전압 강하부", "제1 전류 제한부", 또는 제1 로드부(load unit)"로 대체하여 표현될 수 있고, 제2 바이어스부(14)는 "제1 전압 강하부", "제1 전류 제한부", 또는 제1 로드부(load unit)"로 대체하여 표현될 수 있다.
도 2a는 다른 실시 예에 따른 레벨 쉬프터(100-2)의 구성도이고, 도 2b는 도 2a의 레벨 쉬프터(100-2)의 동작을 설명하기 위한 도면이다. 도 2a 및 도 2b에서, 도 1과 동일한 도면 부호는 도 1과 동일한 구성을 나타내고, 동일한 구성에 대해서는 설명은 간략하게 하거나 생략한다.
도 2a 및 도 2b를 참조하면, 레벨 쉬프터(100-2)는 입력부(11), 출력부(12), 제1 바이어부(13), 제2 바이어스부(14), 제1 스위치(15), 및 제2 스위치(16)를 포함할 수 있다. 예컨대, 레벨 쉬프터(100-2)는 도 1의 레벨 쉬프터(100-1)에 제1 스위치(15)와 제2 스위치(15)를 더 포함할 수 있다.
제1 스위치(15)는 제1 제어 신호(CT1)에 기초하여 턴 온 또는 턴 오프될 수 있고, 제1 연결 노드(NA1)에 제1 전압(VSS)을 제공할 수 있다.
제2 스위치(16)는 제1 제어 신호(CT1)에 기초하여 턴 온 또는 턴 오프될 수 있고, 제2 연결 노드(NA2)에 제1 전압(VSS)을 제공할 수 있다.
예컨대, 제1 스위치(15)는 제1 제어 신호(CT1)가 입력되는 게이트, 및 제1 연결 노드(NA1)와 제1 전압(VSS)(또는 제1 노드(N1)) 사이에 연결되는 소스 및 드레인을 포함하는 트랜지스터(C_NTR1)일 수 있다.
예컨대, 제1 스위치(15)는 N 채널 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니며, P 채널 트랜지스터로 구현될 수도 있다.
예컨대, 제2 스위치(16)는 제1 제어 신호(CT1)가 입력되는 게이트, 및 제2 연결 노드(NA2)와 제1 전압(VSS)(또는 제1 노드(N1)) 사이에 연결되는 소스 및 드레인을 포함하는 트랜지스터(C_NTR2)일 수 있다.
예컨대, 제2 스위치(16)는 N 채널 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니며, P 채널 트랜지스터로 구현될 수도 있다.
제1 및 제2 스위치들(15, 16)은 레벨 쉬프터(100-2)의 컷 오프 동작을 수행하기 위한 스위치일 수 있다. 예컨대, 컷 오프 동작이란 레벨 쉬프터의 출력의 초기 상태 또는 초기값을 설정하거나 또는 고전압 스트레스(high voltage stress)와 같은 IC의 테스트 용도를 위한 동작일 수 있다.
도 2b를 참조하면, 컷 오프 동작에서는, 제2 바이어스 신호(BIAS_P)에 의하여 제2 바이어스부(14)의 제3 바이어스 트랜지스터(BTR3)과 제4 바이어스 트랜지스터(BTR4) 각각이 턴 오프될 수 있다.
또한 제1 바이어스 신호(BIAS-N)에 의하여 제1 바이어스부(13)의 제1 및 제2 바이어스 트랜지스터들(BTR1, BTR2) 각각은 턴 온될 수 있다.
또한 제1 제어 신호(CT1)에 의하여 제1 스위치(15) 및 제2 스위치(16) 각각이 턴 온될 수 있다.
예컨대, 제1 바이어스 신호(BIAS_N)에 의하여 제1 및 제2 바이어스 트랜지스터들(BTR1,BTR2)을 턴 온시키고, 제2 바이어스 신호(BIAS_P)에 의하여 제3 및 제4 바이어스 트랜지스터들(BTR3, BTR4)은 턴 오프시키고, 제1 제어 신호(CT1)에 의하여 제1 및 제2 스위치들(C_NTR1, C_NTR2)을 턴 온시킴에 의하여, 제1 및 제2 출력단들(OT1, OT2) 각각의 전압(OUT, OUTB)을 제1 전압(VSS)으로 수렴시키거나 고정시킬 수 있다. 즉 레벨 쉬프터(100-2)의 제1 및 제2 출력단들(OT1, OT2) 각각의 출력 전압(OUT, OUTB)의 초기 상태 또는 초기값이 제1 전압(VSS)으로 설정될 수 있다.
도 3은 또 다른 실시 예에 따른 레벨 쉬프터(100-3)의 구성도이다.
도 3을 참조하면, 레벨 쉬프터(100-3)는 입력부(11), 출력부(12), 제1 바이어부(13), 제2 바이어스부(14), 및 제3 스위치(17)를 포함할 수 있다.
예컨대, 레벨 쉬프터(100-3)는 도 1의 레벨 쉬프터(100-1)에 제3 스위치(17)를 더 포함할 수 있다.
제3 스위치(17)는 제2 제어 신호(CT2)에 기초하여 턴 온 또는 턴 오프될 수 있고, 제2 출력단(OT2)에 제2 전압(VDD)을 제공할 수 있다.
예컨대, 제3 스위치(17)는 제2 제어 신호(CT2)가 입력되는 게이트, 및 제2 출력단(OT2)과 제2 전압(VDD)(또는 제2 노드(N2)) 사이에 연결되는 소스 및 드레인을 포함하는 트랜지스터(C_PTR1)일 수 있다.
예컨대, 제3 스위치(17)는 P 채널 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니며, N 채널 트랜지스터로 구현될 수도 있다.
도 3의 실시 예의 컷 오프 동작에서는, 제1 바이어스 신호(BIAS_N)에 의하여 제1 바이어스부(13)의 제1 및 제2 바이어스 트랜지스터들(BTR1, BTR2) 각각은 턴 오프될 수 있다.
그리고 제2 바이어스 신호(BIAS_P)에 의하여 제2 바이어스부(14)의 제3 및 제4 바이어스 트랜지스터들(BTR3, BTR4) 각각이 턴 오프될 수 있다.
또한 제2 제어 신호(CT2)에 의하여 제3 스위치(17)는 턴 온될 수 있으며, 제2 출력단(OT2)에는 제2 전압(VDD)이 제공될 수 있고, 이로 인하여 제2 출력단(OT2)의 전압은 제2 전압(VDD)으로 설정될 수 있다.
예컨대, 제1 및 제2 바이어스 신호(BIAS_N, BIAS_P)에 의하여 제1 내지 제4 바이어스 트랜지스터들(BTR1 내지 BTR4)을 턴 오프시키고, 제2 제어 신호(CT2)에 의하여 제3 스위치(17)를 턴 온시킴에 의하여, 제2 출력단(OT2)의 전압(OUTB)을 제2 전압(VDD)으로 고정시키는 동작을 수행할 수 있다.
도 4a는 또 다른 실시 예에 따른 레벨 쉬프터(100-4)의 구성도이고, 도 4b는 도 4a의 레벨 쉬프터(100-4)의 동작을 설명하기 위한 도면이다. 도 4a 및 도 4b에서, 도 1과 동일한 도면 부호는 도 1과 동일한 구성을 나타내고, 동일한 구성에 대해서는 설명은 간략하게 하거나 생략한다.
도 4a 및 도 4b를 참조하면, 레벨 쉬프터(100-4)는 도 3의 레벨 쉬프터(100-3)에 제4 스위치(18)를 더 포함할 수 있다. 도 3에서 제3 스위치에 대한 설명은 도 4a 및 도 4b에 적용될 수 있다.
제4 스위치(18)는 제2 제어 신호(CT2)에 기초하여 턴 온 또는 턴 오프될 수 있고, 제1 출력단(OT1)에 제2 전압(VDD)을 제공할 수 있다.
예컨대, 제4 스위치(18)는 제2 제어 신호(CT2)가 입력되는 게이트, 및 제1 출력단(OT1)과 제2 전압(VDD)(또는 제2 노드(N2)) 사이에 연결되는 소스 및 드레인을 포함하는 트랜지스터(C_PTR2)일 수 있다.
예컨대, 제4 스위치(18)는 P 채널 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니며, N 채널 트랜지스터로 구현될 수도 있다.
도 4b를 참조하면, 컷 오프 동작에서는, 제1 바이어스 신호(BIAS_N) 및 제2 바이어스 신호(BIAS_P)에 의하여 제1 내지 제4 바이어스 트랜지스터들(BTR1 내지 BTR4) 각각은 턴 오프될 수 있다.
또한 제2 제어 신호(CT2)에 의하여 제3 및 제4 스위치들(17, 18) 각각이 턴 온될 수 있으며, 제1 및 제2 출력단들(OT1, OT2) 각각에는 제2 전압(VDD)이 제공될 수 있고, 이로 인하여 제1 및 제2 출력단들(OT1, OT2) 각각의 전압은 제2 전압(VDD)으로 설정될 수 있다.
예컨대, 제1 내지 제4 바이어스 트랜지스터들(BTR1 내지 BTR4)을 턴 오프시키고, 제3 및 제4 스위치들(17, 18)을 턴 온시킴에 의하여, 제1 출력단(OT1)의 전압(OUT)과 제2 출력단(OT2)의 전압(OUTB) 각각을 제2 전압(VDD)으로 수렴 또는 고정시키는 동작을 수행할 수 있다.
도면에 도시되지 않지만, 또 다른 실시 예에서는 도 1의 레벨 쉬프터(100-1)에 도 2a의 제1 및 제2 스위치들(15, 16) 및 도 3의 제3 스위치(17)의 포함하거나, 또는 도 1의 레벨 쉬프터(100-1)에 도 2a의 제1 및 제2 스위치들(15, 16) 및 도 4a의 제3 및 제4 스위치들(17, 18)을 포함할 수도 있다.
다른 실시 예에서는 도 4a의 레벨 쉬프터(100-4)에서 제3 스위치(17)가 생략될 수도 있다.
도 5는 또 다른 실시 예에 따른 레벨 쉬프터(100-5)의 구성도이다. 도 5에서, 도 1과 동일한 도면 부호는 도 1과 동일한 구성을 나타내고, 동일한 구성에 대해서는 설명은 간략하게 하거나 생략한다.
도 5를 참조하면, 레벨 쉬프터(100-5)는 도 1의 레벨 쉬프터(100-1)에 제5 스위치(19)를 더 포함할 수 있다.
예컨대, 제5 스위치(19)는 제3 제어 신호(CT3)가 입력되는 게이트, 및 제1 출력단(OT1)과 제1 전압(VSS)(또는 제1 노드(N1)) 사이에 연결되는 소스 및 드레인을 포함하는 트랜지스터(MN1)일 수 있다.
예컨대, 제5 스위치(19)는 N 채널 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니며, P 채널 트랜지스터로 구현될 수도 있다.
도 5의 실시 예의 컷 오프 동작에서는 제1 및 제2 바이어스 신호들(BIAS_N, BIAS_P)에 의하여 제1 내지 제4 바이어스 트랜지스터들(BTR1 내지 BTR4) 각각은 턴 오프될 수 있다. 또한 제3 제어 신호(CT3)에 의하여 제5 스위치(19)는 턴 온될 수 있으며, 제1 출력단(OT1)에는 제1 전압(VSS)이 제공될 수 있고, 이로 인하여 제1 출력단(OT1)의 전압은 제1 전압(VSS)으로 설정될 수 있다.
도면에 도시되지 않지만, 또 다른 실시 예에서는 도 5의 실시 예에 도 2a의 제1 및 제2 스위치들(15, 16)를 추가로 포함할 수 있다.
도 6은 또 다른 실시 예에 따른 레벨 쉬프터(100-6)의 구성도이다. 도 6에서 도 5와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 6을 참조하면, 레벨 쉬프터(100-6)는 도 1의 레벨 쉬프터(100-1)에 제6 스위치(20)를 더 포함할 수 있다.
예컨대, 제6 스위치(20)는 제3 제어 신호(CT3)가 입력되는 게이트, 및 제2 출력단(OT2)과 제1 전압(VSS)(또는 제1 노드(N1)) 사이에 연결되는 소스 및 드레인을 포함하는 트랜지스터(MN2)일 수 있다.
예컨대, 제6 스위치(20)는 N 채널 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니며, P 채널 트랜지스터로 구현될 수도 있다.
도 6의 실시 예의 컷 오프 동작에서는 제1 및 제2 바이어스 신호들(BIAS_N, BIAS_P)에 의하여 제1 내지 제4 바이어스 트랜지스터들(BTR1 내지 BTR4) 각각은 턴 오프될 수 있다. 또한 제3 제어 신호(CT3)에 의하여 제6 스위치(20)는 턴 온될 수 있으며, 제2 출력단(OT2)에는 제1 전압(VSS)이 제공될 수 있고, 이로 인하여 제2 출력단(OT2)의 전압은 제1 전압(VSS)으로 설정될 수 있다.
도면에 도시되지 않지만, 또 다른 실시 예에서는 도 6의 실시 예에 도 2a의 제1 및 제2 스위치들(15, 16)를 추가로 포함할 수 있다.
도 7은 또 다른 실시 예에 따른 레벨 쉬프터(100-7)의 구성도이다.
도 7을 참조하면, 도 7의 레벨 쉬프터(100-7)는 도 3의 변형 예일 수 있다.
레벨 쉬프터(100-7)는 도 3의 레벨 쉬프터(100-3)에 도 5의 제5 스위치(19)를 더 포함할 수 있다.
도 7의 실시 예의 컷 오프 동작에서는, 제1 내지 제4 바이어스 트랜지스터들(BTR1 내지 BTR4)이 턴 오프되고, 제3 스위치(17) 및 제5 스위치(19)가 턴 온됨에 따라, 제1 출력단(OT1)의 전압(OUT)은 제1 전압(VSS)으로 설정될 수 있고, 제2 출력단(OT2)의 전압(OUTB)은 제2 전압(VDD)으로 설정될 수 있다.
또 다른 실시 예에서는 도 4a에서 제3 스위치(17)가 생략되고, 제3 스위치(17) 대신에 도 6의 제6 스위치(20)가 대체될 수도 있으며, 이 경우의 컷 오프 동작에서는 제1 내지 제4 바이어스 트랜지스터들(BTR1 내지 BTR4)이 턴 오프되고, 제4 스위치(18) 및 제6 스위치(20)가 턴 온됨에 따라, 제1 출력단(OT1)의 전압(OUT)은 제2 전압(VDD)으로 설정될 수 있고, 제2 출력단(OT2)의 전압(OUTB)은 제1 전압(VSS)으로 설정될 수도 있다.
도면에 도시되지 않지만, 또 다른 실시 예에서는 도 7의 실시 예에 도 2a의 제1 및 제2 스위치들(15, 16)를 더 포함할 수도 있다.
컷 오프 동작을 수행하기 위한 도 3 내지 도 7에 도시된 실시 예에 따른 레벨 쉬프터의 제3 내지 제6 스위치들(17 내지 20)은 기설정된 제1 전원 전압 및 기설정된 제2 전원 전압을 사용하여 아래의 제1 스위치 및 제2 스위치로 표현될 수도 있다.
레벨 쉬프터는 입력부(11), 출력부(12), 제1 바이어스부(13), 제2 바이어스부(14), 제1 스위치 및 제2 스위치를 포함할 수 있다.
제1 스위치는 제2 출력단(OT2)과 기설정된 제1 전원 전압이 제공되는 제3 노드 사이에 연결될 수 있고, 제1 제어 신호에 기초하여 제2 출력단(OT2)에 기설정된 제1 전원 전압을 제공할 수 있다. 예컨대, 기설정된 제1 전원 전압은 제1 전압(VSS) 또는 제2 전압(VDD)일 수 있다.
제2 스위치는 제1 출력단(OT1)과 기설정된 제2 전원 전압이 제공되는 제4 노드 사이에 연결될 수 있고, 제2 제어 신호에 기초하여 제1 출력단(OT1)에 기설정된 제2 전원 전압을 제공할 수 있다. 예컨대, 기설정된 제2 전원 전압은 제1 전압(VSS) 또는 제2 전압(VDD)일 수 있다.
컷 오프 동작시에, 제1 및 제2 바이어스 신호들(BIAS_N, BIAS_P)에 의하여 제1 내지 제4 바이어스 트랜지스터들(BTR1 내지 BTR4)을 턴 오프시키고, 제1 제어 신호에 의하여 제1 스위치를 턴 온시킴에 의하여, 제2 출력단(OT1)의 전압(OUTB)을 기설정된 제1 전원 전압으로 설정시키는 동작을 수행할 수 있다.
또한 컷 오프 동작시에, 제1 및 제2 바이어스 신호들(BIAS_N, BIAS_P)에 의하여 제1 내지 제4 바이어스 트랜지스터들(BTR1 내지 BTR4)을 턴 오프시키고, 제2 제어 신호에 의하여 제2 스위치를 턴 온시킴에 의하여, 제1 출력단(OT1)의 전압(OUT)을 기설정된 제2 전원 전압으로 설정시키는 동작을 수행할 수 있다.
도 8은 또 다른 실시 예에 따른 레벨 쉬프터(200-1)의 구성도이다.
도 8을 참조하면, 레벨 쉬프터(200-1)는 도 1의 레벨 쉬프터(100-1)에서 제2 바이어스부(14)가 생략되고, 도 2a의 제1 스위치(15) 및 제2 스위치(16)가 추가된 형태일 수 있다. 도 8에서 도 1 및 도 2a와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다. 도 2b의 설명은 도 8의 제1 및 제2 스위치들(15, 16)의 동작에 적용될 수 있다.
도 9는 또 다른 실시 예에 다른 레벨 쉬프터(200-2)의 구성도이다.
도 9를 참조하면, 레벨 쉬프터(200-2)는 도 1의 레벨 쉬프터(100-1)에서 제2 바이어스부(14)가 생략되고, 스위치들(21, 22)이 추가된 구성을 가질 수 있다.
도 8 및 도 9에서, 출력부(12)의 제1 출력 트랜지스터(PTR1)의 제3 드레인은 제2 출력단(OT2)에 접속될 수 있고, 제2 출력 트랜지스터(PTR2)의 제4 드레인은 제1 출력단(OP1)에 접속될 수 있다.
제1 스위치(21)는 제1 제어 신호(S1)에 기초하여, 제2 출력단(OT2)에 기설정된 제1 전원 전압(SE1)을 제공할 수 있다.
예컨대, 제1 스위치(21)는 제2 출력단(OT2)과 제3 노드(N3) 사이에 연결될 수 있고, 제1 제어 신호(S1)에 기초하여 제2 출력단(OT2)에 기설정된 제1 전원 전압(SE1)을 제공할 수 있다.
예컨대, 제1 스위치(21)는 제1 제어 신호(S1)가 입력되는 게이트, 및 제2 출력단(OT2)과 제1 전원 전압(SE1)(또는 제3 노드(N3)) 사이에 접속되는 소스 및 드레인을 포함할 수 있다. 예컨대, 제3 노드(N3)는 제1 전원 전압(SE1)이 제공되는 노드일 수 있다.
제2 스위치(22)는 제2 제어 신호(S2)에 기초하여, 제1 출력단(OT1)에 기설정된 제2 전원 전압(SE2)을 제공할 수 있다.
예컨대, 제2 스위치(22)는 제1 출력단(OT1)과 제4 노드(N4) 사이에 연결될 수 있고, 제2 제어 신호(S2)에 기초하여 제1 출력단(OT1)에 기설정된 제2 전원 전압(SE2)을 제공할 수 있다.
예컨대, 제2 스위치(22)는 제2 제어 신호(S2)가 입력되는 게이트, 및 제1 출력단(OT1)과 제2 전원 전압(SE2)(또는 제4 노드(N4)) 사이에 접속되는 소스 및 드레인을 포함할 수 있다. 예컨대, 제4 노드(N4)는 제2 전원 전압(SE2)이 제공되는 노드일 수 있다.
예컨대, 제1 전원 전압(SE1)은 제1 전압(VSS) 또는 제2 전압(VDD) 중 어느 하나일 수 있고, 제2 전원 전압(SE2)은 제1 전압(VSS) 또는 제2 전압(VDD) 중 어느 하나일 수 있다.
제1 스위치(21)와 제2 스위치(22)는 서로 독립적으로 제어될 수 있다.
예컨대, 제1 및 제2 스위치들(21,22)의 독립적인 제어에 의하여, 제1 및 제2 출력단들(OT1, OT2) 각각에 제1 전압(VSS) 또는 제2 전압(VDD)이 제공될 수 있다.
예컨대, 제1 바이어스 신호(BIAS_N)에 의하여 제1 및 제2 바이어스 트랜지스터들(BTR1, BTR2)을 턴 오프시키고, 제1 및 제2 제어 신호들(S1, S2)에 의하여 제1 스위치 및 제2 스위치들(21, 22) 중 적어도 하나를 턴 온시킴에 의하여, 제2 출력단(OT2)의 전압을 기설정된 제1 전원 전압(SE1)으로 설정시키거나 또는/및 제1 출력단(OT1)의 전압을 기설정된 제1 전원 전압(SE2)으로 설정시키는 동작을 수행할 수 있다.
또는 예컨대, 제1 및 제2 스위치들(21,22)에 의하여 제1 출력단(OT1)에는 제1 전압(VSS)이 제공되고, 제2 출력단(OT2)에는 제2 전압(VDD)이 제공될 수 있다.
또는 예컨대, 제1 및 제2 스위치들(21,22)에 의하여 제1 출력단(OT1)에는 제2 전압(VDD)이 제공되고, 제2 출력단(OT2)에는 제1 전압(VSS)이 제공될 수 있다.
도면에 도시되지 않지만, 또 다른 실시 예에서는 도 9의 실시 예에 도 2a의 제1 및 제2 스위치들(15, 16)을 더 포함할 수도 있다.
도 10은 또 다른 실시 예에 다른 레벨 쉬프터(200-3)의 구성도이다.
도 10을 참조하면, 레벨 쉬프터(200-3)는 도 8의 레벨 쉬프터(200-1)에 바이어스부(14a)가 추가된 구성을 가질 수 있다.
도 8의 레벨 쉬프터(200-1)의 컷 오프 동작에 대한 설명이 도 10의 레벨 쉬프터(200-3)에도 적용될 수 있다.
바이어스부(14a)는 제2 노드(N2)와 출력부(120)의 제1 및 제2 출력 트랜지스터들(PTR1, PTR2) 사이에 연결될 수 있으며, 바이어스 신호(BIAS-P1)에 기초하여 제2 노드(N2)와 제1 및 제2 출력 트랜지스터들(PTR1, PTR2) 사이의 전압 강하를 제어할 수 있다.
예컨대, 바이어스부(14a)는 제5 바이어스 트랜지스터(BTR5) 및 제6 바이어스 트랜지스터(BTR6)를 포함할 수 있다.
제5 바이어스 트랜지스터(BTR5)는 바이어스 신호(BIAS_P1)가 입력되는 게이트, 및 제1 출력 트랜지스터(PTR1)(예컨대, 제3 소스)와 제2 노드(N2) 사이에 접속되는 소스 및 드레인을 포함할 수 있다.
제6 바이어스 트랜지스터(BTR6)는 바이어스 신호(BIAS_P1)가 입력되는 게이트, 및 제2 출력 트랜지스터(PTR2)(예컨대, 제4 소스)와 제2 노드(N2) 사이에 접속되는 소스 및 드레인을 포함할 수 있다.
바이어스부(14a)에 의한 전압 강하에 의하여, 제1 및 제2 출력단들(OT1, OT2)의 출력 전압들(OUT, OUTB)이 제2 전압(VDD)보다 낮아질 수 있다.
또한 바이어스부(14a)에 의한 전압 강하에 의하여, 출력부(12)의 제1 및 제2 출력 트랜지스터들(PTR1,PTR2) 각각에 흐르는 전류의 세기를 감소시킬 수 있다.
도 11은 또 다른 실시 예에 따른 레벨 쉬프터(200-4)의 구성도이다.
도 11을 참조하면, 레벨 쉬프터(200-4)는 도 9의 레벨 쉬프터(200-2)에 바이어스부(14a)가 추가된 구성을 가질 수 있다. 도 9의 레벨 쉬프터(200-1)의 컷 오프 동작에 대한 설명이 도 11에도 적용될 수 있다. 또한 도 10의 바이어스부(14a)에 대한 설명이 도 11에도 적용될 수 있다.
일반적으로 레벨 쉬프터는 고전압 트랜지스터로만 구성되어 저전압인 입력 신호가 고전안 트랜지스터의 게이트로 직접 인가되는 방식이다. 이러한 레벨 쉬프터의 구조에서는 저전압 입력 신호 및 고전압의 트랜지스터의 문턱 전압의 변화에 따라 레벨 쉬프터의 동작이 제한될 수 있다.
저전압 트랜지스터로 이루어진 입력단을 갖는 레벨 쉬프터를 제안함으로써, 실시 예는 저전압 레벨의 입력 신호에도 레벨 쉬프터가 정상적으로 동작할 수 있도혹 할 수 있다. 이로 인하여 실시 예는 낮은 로직 전원 전압을 갖는 소스 드라이버 및 다양한 어플리케이션에 적용될 수 있다.
이와 더불어 실시 예는 제2 바이어스부(14)를 구비함으로써, 레벨 쉬프터에서 발생하는 피크 전류를 감소시킬 수 있고, 소스 드라이버의 EMI 특성을 개선시킬 수 있다.
도면에 도시되지 않지만, 또 다른 실시 예에서는 도 11의 실시 예에 도 2a의 제1 및 제2 스위치들(15, 16)를 더 포함할 수도 있다.
도 12는 실시 예에 따른 소스 드라이버(300)의 구성도를 나타낸다.
도 12를 참조하면, 소스 드라이버(300)는 쉬프트 레지스터(120), 제1 래치부(130), 제2 래치부(140), 레벨 쉬프터(150), 아날로그-디지털 변환부(160), 계조 전압 발생부(165), 및 출력 버퍼(170)를 포함할 수 있다.
쉬프트 레지스터(120)는 데이터(DATA), 예컨대, 디지털 화상 데이터가 순차적으로 제1 래치부(130)에 저장되는 타이밍을 제어하기 위하여, 쉬프트 신호들을 발생한다.
예컨대, 쉬프트 레지스터(120)는 타이밍 컨트롤러(미도시)로부터 수평 시작 신호를 수신하고, 클럭 신호(CLK)에 응답하여 수신되는 수평 시작 신호를 쉬프트시킴으로써 쉬프트 신호들을 발생할 수 있다. 예컨대, 수평 시작 신호는 스타트 펄스(Start Pulse)와 혼용될 수 있다.
제1 래치부(130)는 쉬프트 레지스터(210)에 의하여 발생하는 쉬프트 신호들에 응답하여, 타이밍 컨트롤러(미도시)로부터 수신되는 데이터(DATA)를 저장한다.
제1 래치부(130)는 복수의 제1 래치들(미도시)을 포함할 수 있으며, 복수의 제1 래치들은 데이터(DATA)를 저장할 수 있다.
예컨대, 타이밍 컨트롤러(1205, 도 14 참조)로부터 수신되는 데이터는 R(Red), G(Green), 및 B(Blue) 데이터일 수 있으며, 제1 래치부(130)의 제1 래치들은 R, G, B 데이터를 저장할 수 있다.
제2 래치부(140)는 타이밍 컨트롤러(1205)로부터 제공되는 제어 신호에 응답하여 제1 래치부(130)로부터 출력되는 데이터를 저장한다.
예컨대, 제2 래치부(140)는 제1 래치부(130)로부터 출력되는 데이터를 수평 라인(Horizontal Line) 기간 단위로 저장할 수 있다. 예컨대, 수평 라인 기간은 디스 플레이 패널의 한 개의 수평 라인(1204, 도 14 참조)에 대응하는 데이터를 제1 래치부(130)의 제1 래치들에 모두 저장 완료되는데 필요한 기간일 수 있다.
제2 래치부(140)는 복수의 제2 래치들을 포함할 수 있으며, 제2 래치들의 수는 제1 래치들의 수와 동일할 수 있다.
레벨 쉬프터부(150)는 제2 래치부(140)로부터 제공되는 데이터의 전압 레벨을 변환한다. 예컨대, 레벨 쉬프터부(150)는 제2 래치부(140)로부터 제공되고 제1 레벨의 전압을 갖는 제1 데이터를 제2 레벨의 전압을 갖는 제2 데이터로 변환시킬 수 있다.
예컨대, 레벨 쉬프터부(150)의 구동 전압은 제1 래치부(130) 및 제2 래치부(140)의 구동 전압보다 클 수 있다.
예컨대, 레벨 쉬프터부(150)는 복수의 레벨 쉬프터들을 포함할 수 있으며, 레벨 쉬프터들의 수는 제1 래치들의 수, 또는/및 제2 래치들의 수와 동일할 수 있으나, 이에 한정되는 것은 아니다.
레벨 쉬프터들 각각은 상술한 실시 예에 따른 레벨 쉬프터들(예컨대, 100-1 내지 100-7, 200-1 내지 200-4) 중 어느 하나일 수 있다.
디지털-아날로그 변환부(160)는 레벨 쉬프터부(150)의 출력, 즉 디지털 데이터를 아날로그 신호로 변환한다.
계조 전압 발생부(165)는 계조 전압들을 발생한다.
예컨대, 디지털-아날로그 변환부(160)는 계조 전압 발생부(165)로부터 계조 전압들을 공급받아 레벨 쉬프터부(240)의 출력을 아날로그 신호로 변환할 수 있다.
예컨대, 계조 전압 발생부(165)는 다수 단계, 예컨대, 256 단계로 나누어지는 계조 전압들을 발생할 수 있다.
출력 버퍼부(170)는 디지털-아날로그 변환부(160)로부터 출력되는 아날로그 신호를 증폭(또는 버퍼링)하고, 증폭된(또는 버퍼링된) 아날로그 신호를 출력한다.
출력 버퍼부(170)는 복수의 증폭기들 또는 복수의 버퍼들을 포함할 수 있다.
도 13은 실시 예에 따른 게이트 드라이버(400)의 구성도를 나타낸다.
도 13을 참조하면, 게이트 드라이버(400)는 쉬프트 레지스터(210), 레벨 쉬프터부(220), 및 출력 버퍼부(230)를 포함할 수 있다.
쉬프트 레지스터(210)는 타이밍 컨트롤러(1205)로부터 제공되는 게이트 제어 신호에 기초하여 게이트 라인들을 구동하기 위한 로직 신호들을 생성하여 출력한다.
레벨 쉬프터부(220)는 쉬프트 레지스터(210)에서 출력된 로직 신호들의 전압 레벨을 쉬프트하여 출력한다.
레벨 쉬프터부(220)는 로직 신호들의 전압 레벨을 쉬프트하기 위한 복수의 레벨 쉬프터들을 포함할 수 있으며, 레벨 쉬프터들 각각은 상술한 실시 예에 따른 레벨 쉬프터들(예컨대, 100-1 내지 100-7, 200-1 내지 200-4) 중 어느 하나일 수 있다.
출력 버퍼부(230)는 레벨 쉬프터부(220)에서 출력된 신호들을 게이트 라인들로 출력한다. 예컨대, 출력 버퍼부(230)는 레벨 쉬프터부(220)에서 출력된 신호들을 게이트 라인들로 출력하기 위한 복수의 출력 버퍼들을 포함할 수 있다.
도 14는 실시 예에 따른 디스플레이 장치(1000)를 나타낸다.
도 14를 참조하면, 디스플레이 장치(1000)는 디스플레이 패널(1201), 타이밍 컨트롤러(1205), 소스 드라이버부(1210), 및 게이트 드라이버부(1220)를 포함한다.
디스플레이 패널(1201)은 행(row)을 이루는 게이트 라인들(1221), 열(cloumn)을 이루는 데이터 라인들(1231)이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 데이터 라인 각각에 연결되는 화소들(pixels)을 포함할 수 있다.
화소들은 게이트 라인들(1221)과 데이터 라인들(1231)에 연결되며, 행과 열을 갖는 매트릭스 형태로 배열될 수 있다.
화소들 각각은 게이트 라인과 데이터 라인에 연결되는 트랜지스터(Ta), 및 트랜지스터(Ta)에 연결되는 커패시터(Ca)를 포함할 수 있다.
예컨대, 화소들은 R(Red) 서브 픽셀(sub-pixel), G(Green) 서브 픽셀, 및 B(Blue) 서브 픽셀을 포함할 수 있으며, R, G, B 서브 픽셀들 각각은 게이트 라인과 데이터 라인에 연결되는 트랜지스터(Ta), 및 트랜지스터(Ta)에 연결되는 커패시터(Ca)를 포함할 수 있다.
타이밍 컨트롤러(1205)는 클럭 신호(CLK), 데이터(DATA), 소스 드라이버부(1210)를 제어하기 위한 제1 제어 신호(CONT), 및 게이트 드라이버(1220)를 제어하기 위한 제2 제어 신호(G_CONT)를 출력한다.
예컨대, 제1 제어 신호(CONT)는 소스 드라이버의 쉬프트 레지스터(120, 도 12 참조)에 입력되는 수평 시작 신호, 인에이블 신호(En), 및 클럭 신호(CLK)를 포함할 수 있다. 제2 제어 신호(G_CONT)는 게이트 라인들(1221)을 구동하기 위한 게이트 제어 신호를 포함할 수 있다.
게이트 드라이버부(1220)는 게이트 라인들(1221)을 구동하며, 복수의 게이트 드라이버들을 포함할 수 있으며, 화소의 트랜지스터(Ta)를 제어하기 위한 게이트 구동 신호들을 게이트 라인들(1221)로 출력할 수 있다.
게이트 드라이버부(1220)의 게이트 드라이버들 각각은 도 13에 도시된 실시 예(400)일 수 있다.
소스 드라이버부(1210)는 데이터 라인들 또는 디스플레이 패널(1201)의 채널들(1231)을 구동하며, 복수의 소스 드라이버들(1210-1 내지 1210-P, P>1인 자연수)을 포함할 수 있다.
소스 드라이버들(1210-1 내지 1210-P, P>1인 자연수) 각각은 도 12에 도시된 실시 예(300)일 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (22)

  1. 제1 입력 신호가 입력되는 제1 게이트, 및 제1 연결 노드와 제1 전압이 제공되는 제1 노드 사이에 연결되는 제1 소스 및 제1 드레인을 갖는 제1 입력 트랜지스터 및 제2 입력 신호가 입력되는 제2 게이트와 제2 연결 노드와 상기 제1 노드 사이에 연결되는 제2 소스 및 제2 드레인을 갖는 제2 입력 트랜지스터를 포함하는 입력부;
    제1 출력단에 연결되는 제3 게이트, 및 제2 전압이 제공되는 제2 노드와 제2 출력단 사이에 연결되는 제3 소스 및 제3 드레인을 갖는 제1 출력 트랜지스터 및 제2 출력단에 연결되는 제4 게이트, 및 상기 제2 노드와 상기 제1 출력단 사이에 연결되는 제4 소스 및 제4 드레인을 갖는 제2 출력 트랜지스터를 포함하는 출력부;
    상기 제1 및 제2 연결 노드들과 상기 제1 및 제2 출력단들 사이에 연결되고, 제1 바이어스 신호에 기초하여 상기 제1 및 제2 출력단들과 상기 제1 및 제2 연결 노드들 사이의 전압 강하를 제어하는 제1 바이어스부;
    상기 제1 및 제2 출력 트랜지스터들과 상기 제1 및 제2 출력단들 사이에 연결되고, 제2 바이어스 신호에 기초하여 상기 제1 출력 트랜지스터와 상기 제2 출력단 사이의 전압 강하, 및 상기 제2 출력 트랜지스터와 상기 제1 출력단 사이의 전압 강하를 제어하는 제2 바이어스부;
    제1 제어 신호가 입력되는 게이트, 상기 제1 연결 노드와 상기 제1 전압 사이에 연결되는 소스 및 드레인을 포함하는 제1 스위치; 및
    상기 제1 제어 신호가 입력되는 게이트, 상기 제2 연결 노드와 상기 제1 전압 사이에 연결되는 소스 및 드레인을 포함하는 제2 스위치를 포함하고,
    상기 제1 및 제2 스위치들 각각은 상기 제1 제어 신호에 의하여 동시에 턴 온되는 레벨 쉬프터.
  2. 제1항에 있어서,
    상기 제2 전압의 레벨은 상기 제1 전압의 레벨보다 큰 레벨 쉬프터.
  3. 제1항에 있어서,
    제2 제어 신호가 입력되는 게이트 및 상기 제2 출력단과 상기 제2 전압 사이에 연결되는 소스 및 드레인을 포함하는 제3 스위치를 더 포함하고,
    상기 제3 스위치는 상기 제2 제어 신호에 기초하여 턴 온되고, 상기 제2 출력단에 상기 제2 전압을 제공하는 레벨 쉬프터.
  4. 제1항에 있어서,
    제2 제어 신호가 입력되는 게이트 및 상기 제1 출력단과 상기 제2 전압 사이에 연결되는 소스 및 드레인을 포함하는 제4 스위치를 더 포함하고,
    상기 제4 스위치는 상기 제2 제어 신호에 기초하여 턴 온되고, 상기 제1 출력단에 상기 제2 전압을 제공하는 레벨 쉬프터.
  5. 제1항에 있어서,
    제3 제어 신호가 입력되는 게이트 및 상기 제1 출력단과 상기 제1 전압 사이에 연결되는 소스 및 드레인을 포함하는 제5 스위치를 더 포함하고,
    상기 제5 스위치는 상기 제3 제어 신호에 기초하여 턴 온되고, 상기 제1 출력단에 상기 제1 전압을 제공하는 레벨 쉬프터.
  6. 제1항에 있어서,
    제3 제어 신호가 입력되는 게이트 및 상기 제2 출력단과 상기 제1 전압 사이에 연결되는 소스 및 드레인을 포함하는 제6 스위치를 더 포함하고,
    상기 제6 스위치는 상기 제3 제어 신호에 기초하여 턴 온되고, 상기 제2 출력단에 상기 제1 전압을 제공하는 레벨 쉬프터.
  7. 제3항에 있어서,
    제3 제어 신호가 입력되는 게이트 및 상기 제1 출력단과 상기 제1 전압 사이에 연결되는 소스 및 드레인을 포함하는 제5 스위치를 더 포함하고,
    상기 제5 스위치는 상기 제3 제어 신호에 기초하여 턴 온되고, 상기 제1 출력단에 상기 제1 전압을 제공하는 레벨 쉬프터.
  8. 제4항에 있어서,
    제3 제어 신호가 입력되는 게이트 및 상기 제2 출력단과 상기 제1 전압 사이에 연결되는 소스 및 드레인을 포함하는 제6 스위치를 더 포함하고,
    상기 제6 스위치는 상기 제3 제어 신호에 기초하여 턴 온되고, 상기 제2 출력단에 상기 제1 전압을 제공하는 레벨 쉬프터.
  9. 제2항에 있어서,
    상기 제1 전압은 그라운드 전압인 레벨 쉬프터.
  10. 제1항에 있어서,
    상기 제1 및 제2 입력 트랜지스터들 각각은 N 채널 트랜지스터이고, 상기 제1 및 제2 출력 트랜지스터들 각각은 P 채널 트랜지스터이고,
    상기 제1 및 제2 바이어스 트랜지스터들 각각은 P 채널 트랜지스터인 레벨 쉬프터.
  11. 제1항에 있어서,
    상기 제1 및 제2 입력 트랜지스터들 각각의 채널의 폭은 상기 제1 및 제2 출력 트랜지스터들 각각의 채널의 폭보다 작은 레벨 쉬프터.
  12. 제1항에 있어서,
    상기 제1 바이어스 신호에 의하여 상기 제1 및 제2 바이어스 트랜지스터들을 턴 온시키고, 상기 제2 바이어스 신호에 의하여 상기 제3 및 제4 바이어스 트랜지스터들은 턴 오프시키고, 상기 제1 제어 신호에 의하여 상기 제1 및 제2 스위치들을 턴 온시킴에 의하여, 상기 제1 및 제2 출력단들 각각의 전압을 상기 제1 전압으로 설정시키는 동작을 수행하는 레벨 쉬프터.
  13. 제1 입력 신호가 입력되는 제1 게이트, 및 제1 연결 노드와 제1 전압이 제공되는 제1 노드 사이에 연결되는 제1 소스 및 제1 드레인을 갖는 제1 입력 트랜지스터 및 제2 입력 신호가 입력되는 제2 게이트와 제2 연결 노드와 상기 제1 노드 사이에 연결되는 제2 소스 및 제2 드레인을 갖는 제2 입력 트랜지스터를 포함하는 입력부;
    제1 출력단에 연결되는 제3 게이트, 및 제2 전압이 제공되는 제2 노드와 제2 출력단 사이에 연결되는 제3 소스 및 제3 드레인을 포함하는 제1 출력 트랜지스터 및 제2 출력단에 연결되는 제4 게이트, 및 상기 제2 노드와 상기 제1 출력단 사이에 연결되는 제4 소스 및 제4 드레인을 갖는 제2 출력 트랜지스터를 포함하는 출력부;
    제1 바이어스 신호가 입력되는 게이트 및 상기 제1 연결 노드와 상기 제2 출력단 사이에 연결되는 소스 및 드레인을 갖는 제1 바이어스 트랜지스터와 상기 제1 바이어스 신호가 입력되는 게이트 및 상기 제2 연결 노드와 상기 제1 출력단 사이에 연결되는 소스 및 드레인을 갖는 제2 바이어스 트랜지스터를 포함하는 제1 바이어스부; 및
    제1 제어 신호가 입력되는 게이트, 및 상기 제2 출력단과 기설정된 제1 전원 전압이 제공되는 제3 노드 사이에 연결되는 소스 및 드레인을 포함하는 제1 스위치를 포함하고,
    상기 제1 스위치는 상기 제1 제어 신호에 기초하여 턴 온되고 상기 제2 출력단에 상기 기설정된 제1 전원 전압을 제공하는 레벨 쉬프터.
  14. 제13항에 있어서,
    제2 바이어스 신호가 입력되는 게이트 및 상기 제1 출력 트랜지스터와 상기 제2 출력단 사이에 연결되는 제3 바이어스 트랜지스터, 및 상기 제2 바이어스 신호가 입력되는 게이트 및 상기 제2 출력 트랜지스터와 상기 제1 출력단 사이에 연결되는 제4 바이어스 트랜지스터를 포함하는 제2 바이어스부를 포함하는 레벨 쉬프터.
  15. 제13항에 있어서,
    제2 제어 신호가 입력되는 게이트, 및 상기 제1 출력단과 기설정된 제2 전원 전압이 제공되는 제4 노드 사이에 연결되는 소스 및 드레인을 포함하는 제2 스위치를 포함하고,
    상기 제2 스위치는 상기 제2 제어 신호에 기초하여 턴 온되고 상기 제1 출력단에 상기 기설정된 제2 전원 전압을 제공하는 제2 스위치를 더 포함하는 레벨 쉬프터.
  16. 제13항에 있어서,
    상기 제1 및 제2 바이어스 신호들에 의하여 상기 제1 내지 제4 바이어스 트랜지스터들을 턴 오프시키고, 상기 제1 제어 신호에 의하여 상기 제1 스위치를 턴 온시킴에 의하여, 상기 제2 출력단의 전압을 상기 기설정된 제1 전원 전압으로 설정시키는 동작을 수행하는 레벨 쉬프터.
  17. 제15항에 있어서,
    상기 제1 및 제2 바이어스 신호들에 의하여 상기 제1 내지 제4 바이어스 트랜지스터들을 턴 오프시키고, 상기 제2 제어 신호에 의하여 상기 제2 스위치를 턴 온시킴에 의하여, 상기 제1 출력단의 전압을 상기 기설정된 제2 전원 전압으로 설정시키는 동작을 수행하는 레벨 쉬프터.
  18. 제13항에 있어서,
    상기 기설정된 제1 전원 전압은 상기 제1 전압 및 상기 제2 전압 중 어느 하나인 레벨 쉬프터.
  19. 제15항에 있어서,
    상기 기설정된 제1 전원 전압 및 상기 기설정된 제2 전원 전압 각각은 상기 제1 전압 및 상기 제2 전압 중 어느 하나인 레벨 쉬프터.
  20. 데이터를 수신하여 저장하는 래치부;
    상기 래치부로부터 제공되는 데이터의 전압 레벨을 변환하기 위한 제1항 내지 제19항 중 어느 한 항에 기재된 레벨 쉬프터; 및
    상기 레벨 쉬프터의 출력을 아날로그 신호로 변환하는 디지털-아날로그 변환부를 포함하는 소스 드라이버.
  21. 게이트 라인들을 구동하기 위한 로직 신호들을 생성하여 출력하는 쉬프트 레지스터;
    상기 로직 신호들의 전압 레벨을 변환하기 위한 제1항 내지 제19항 중 어느 한 항에 기재된 레벨 쉬프터; 및
    상기 레벨 쉬프터로부터 출력된 신호를 버퍼링하고, 버퍼링된 결과를 출력하는 출력 버퍼부를 포함하는 게이트 드라이버.
  22. 행을 이루는 게이트 라인들과, 열을 이루는 데이터 라인들이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 데이터 라인 각각에 연결되는 화소를 포함하는 디스 플레이 패널;
    상기 게이트 라인들을 구동하기 위한 게이트 드라이버; 및
    상기 데이터 라인들을 구동하기 위한 청구항 제20항에 기재된 소스 드라이버를 포함하는 디스플레이 장치.
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