JP2009258237A - 液晶駆動装置 - Google Patents

Abstract

【課題】データ線駆動回路を含む液晶駆動装置の消費電流および回路規模を抑える。
【解決手段】データ線駆動回路は、ＶＤＤおよび第１出力ノード間に接続されるトランジスタＰ７と第１出力ノードおよびＶＳＳ（＜ＶＤＤ）間に接続されるトランジスタＮ６とを含み、Ｎ６の制御電極にバイアス電圧が印加される演算増幅回路ＮＯＰと、ＶＤＤおよび第２出力ノード間に接続されるトランジスタＰ６と第２出力ノードおよびＶＳＳ間に接続されるトランジスタＮ７とを含み、Ｐ６の制御電極にバイアス電圧が印加される演算増幅回路ＰＯＰと、をデータ線ごとに有し、対向電極電位が下降／上昇する場合にはそれぞれＮＯＰ／ＰＯＰから、ＮＯＰおよびＰＯＰがいずれも出力可能な所定の電位を有する信号を供給し、画素階調信号の電位より低い／高い前記所定の電位を有する信号が供給された場合にはそれぞれＮＯＰ／ＰＯＰから、前記画素階調信号を供給する。
【選択図】図１

Description

本発明は、液晶駆動装置に関する。

行列状に配置された複数の画素に対応して、例えばＴＦＴ（Thin Film Transistor：薄膜トランジスタ）などのスイッチング素子を有する液晶パネルを駆動する液晶駆動装置として、同一行の複数のスイッチング素子のゲートに並列に接続された走査線を介して、スイッチング素子をスイッチング制御するための信号を行ごとに供給する走査線駆動回路と、同一列の複数のスイッチング素子のソースに並列に接続されたデータ線を介して、画素の階調に応じた信号を列ごとに供給するデータ線駆動回路を有するものが一般に知られている。また、データ線駆動回路としては、データ線駆動回路自体やデータ線駆動回路を制御するマイクロコンピュータなどに含まれるデジタル・アナログ変換回路から入力される画素の階調に応じた電位を有するアナログ信号を、バッファリングして出力する演算増幅回路を有する出力バッファ回路をデータ線ごとに含むものが一般に知られている。

特許文献１の図６では、データ線駆動回路の出力バッファ回路に用いられる演算増幅回路として、スイッチング素子のドレインと容量結合された対向電極の極性が１または複数の走査線ごとに反転する走査ライン反転駆動に好適な、ＡＢ級（プッシュプル方式）の演算増幅回路の構成例が開示されている。当該ＡＢ級（プッシュプル方式）の演算増幅回路は、出力部がＰ型の駆動トランジスタとＮ型の駆動トランジスタの両方を有し、データ線出力信号を、電源電位ＶＤＤ付近の高電位側に速やかに引き上げることも、グランド電位ＶＳＳ付近の低電位側に速やかに引き下げることも可能となっている。

このようにして、データ線駆動回路の出力バッファ回路にＡＢ級（プッシュプル方式）の演算増幅回路を用いることによって、データ線を介して画素の階調に応じた信号を必要な応答速度でスイッチング素子に供給することができる。
特開２００３−２２９７２５号公報

しかしながら、上記のＡＢ級（プッシュプル方式）の演算増幅回路は、データ線出力信号が電源電位ＶＤＤからグランド電位ＶＳＳの中間電位付近の場合には、出力部のＰ型の駆動トランジスタとＮ型の駆動トランジスタの両方がオンとなり、出力バッファ回路の消費電流が大きくなるという問題があった。また、電源電位ＶＤＤからグランド電位ＶＳＳ付近の広い出力範囲に対応できる反面、位相補償用の大きな容量の容量素子が必要となり、出力バッファ回路の回路規模が大きくなるという問題もあった。特に、多数のデータ線出力を有するデータ線駆動回路では、データ線ごとに有する出力バッファ回路の消費電流および回路規模が、データ線駆動回路全体の消費電流および回路規模にデータ線の本数分の影響を与える。

そのため、広い出力範囲に対応できる、比較的低消費電流かつ小規模な構成の出力バッファ回路を実現することが望まれている。

前述した課題を解決する主たる本発明は、液晶パネルの複数の走査線および複数のデータ線の交差にそれぞれ対応する画素に設けられたスイッチング素子に対し、前記走査線を介して前記スイッチング素子をスイッチング制御するための信号を供給する走査線駆動回路とともに用いられる、前記データ線を介して前記画素の階調に応じた信号を供給するデータ線駆動回路を備え、前記データ線駆動回路は、第１の電位および第１の出力ノード間に接続される第１導電型の第１のトランジスタと前記第１の出力ノードおよび前記第１の電位より低い第２の電位間に接続される第２導電型の第２のトランジスタとを含み、前記第２のトランジスタの制御電極にバイアス電圧が印加される第１の演算増幅回路と、前記第１の電位および第２の出力ノード間に接続される第１導電型の第３のトランジスタと前記第２の出力ノードおよび前記第２の電位間に接続される第２導電型の第４のトランジスタとを含み、前記第３のトランジスタの制御電極にバイアス電圧が印加される第２の演算増幅回路と、を前記データ線ごとに有し、前記スイッチング素子のドレインと容量結合された対向電極の電位が下降する場合には前記第１の演算増幅回路から、前記対向電極の電位が上昇する場合には前記第２の演算増幅回路から、前記第１および第２の演算増幅回路がいずれも出力可能な所定の電位を有する信号を前記スイッチング素子に供給し、前記スイッチング素子に前記画素の階調に応じた信号の電位より低い前記所定の電位を有する信号が供給された場合には前記第１の演算増幅回路から、前記スイッチング素子に前記画素の階調に応じた信号の電位より高い前記所定の電位を有する信号が供給された場合には前記第２の演算増幅回路から、前記画素の階調に応じた信号を前記スイッチング素子に供給することを特徴とする液晶駆動装置である。

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、データ線駆動回路がデータ線ごとに有する、画素の階調に応じた電位を有するアナログ信号をバッファリングして出力するための演算増幅回路を、出力段の構成が異なる比較的低消費電流かつ小規模な一対の演算増幅回路に置き換えることによって、データ線駆動回路を含む液晶駆動装置の消費電流および回路規模を抑えることができる。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝液晶駆動装置全体の概略構成および動作＝＝＝
以下、図９を参照して、本発明が適用される液晶駆動装置全体の概略構成について説明する。
液晶パネル１を駆動するための液晶駆動装置は、例えば走査線駆動回路２、データ線駆動回路３、マイクロコンピュータ４、および電源回路５を含んで構成されている。

駆動対象である液晶パネル１は、例えばＭ行Ｎ列の行列状に画素が配置され、それぞれの画素には、液晶素子（不図示）の透過率を制御する電圧を印加するためのコンデンサ（Ｃ−ｍｎ）、および、ドレインがコンデンサ（Ｃ−ｍｎ）に接続されているスイッチング素子（Ｔ−ｍｎ）が設けられている。ここで、Ｍおよびｍは１≦ｍ≦Ｍの関係にある自然数であり、Ｎおよびｎは１≦ｎ≦Ｎの関係にある自然数であるものとし、以下同様に符号に使用することとする。

走査線駆動回路２は、Ｍ本の走査線（Ｇ−１〜Ｇ−Ｍ）に対応する出力を有し、それぞれの走査線（Ｇ−ｍ）は、同一行のＮ個のスイッチング素子（Ｔ−ｍ１〜Ｔ−ｍＮ）のゲートに接続されている。以下、走査線（Ｇ−ｍ）を介してスイッチング素子（Ｔ−ｍｎ）のゲートに信号を供給する走査線駆動回路２を、ゲートドライバ２と称することとする。

データ線駆動回路３は、Ｎ本のデータ線（Ｓ−１〜Ｓ−Ｎ）に対応する出力を有し、それぞれのデータ線（Ｓ−ｎ）は、同一列のＭ個のスイッチング素子（Ｔ−１ｎ〜Ｔ−Ｍｎ）のソースに接続されている。以下、データ線（Ｓ−ｎ）を介してスイッチング素子（Ｔ−ｍｎ）のソースに信号を供給するデータ線駆動回路３を、ソースドライバ３と称することとする。

マイクロコンピュータ４は、中央処理装置（不図示）などから入力される信号に従って、ゲートドライバ２、ソースドライバ３、および電源回路５を制御する。
電源回路５は、外部から供給される基準電圧に基づいて、ゲートドライバ２およびソースドライバ３で使用する各種の電圧や、液晶パネル１のコンデンサ（Ｃ−ｍｎ）のスイッチング素子（Ｔ−ｍｎ）と接続されていない側に接続されている対向電極電位（ＶＣＯＭ）を生成する。

次に、液晶駆動装置全体の動作について説明する。
まず、ゲートドライバ２は、マイクロコンピュータ４の制御に従って、１本の走査線（Ｇ−ｍ）を選択し、当該選択された走査線（Ｇ−ｍ）に接続されているＮ個のスイッチング素子（Ｔ−ｍ１〜Ｔ−ｍＮ）のみにオンするための信号を供給し、非選択の走査線に接続されているスイッチング素子はすべてオフする。次に、ソースドライバ３は、マイクロコンピュータ４の制御に従って、ゲートドライバ２によってオンとなったＮ個のスイッチング素子（Ｔ−ｍ１〜Ｔ−ｍＮ）に対応する画素の階調に応じた信号を供給する。

このようにして、ゲートドライバ２によってＮ個のスイッチング素子（Ｔ−ｍ１〜Ｔ−ｍＮ）がオンとなり、それぞれのスイッチング素子（Ｔ−ｍｎ）に接続されたコンデンサ（Ｃ−ｍｎ）の両端には、ソースドライバ３から供給される画素の階調に応じた信号の電位、および、電源回路５において生成される対向電極電位（ＶＣＯＭ）間の電圧が印加される。そして、当該印加電圧に応じて液晶素子（不図示）の透過率が変化し、１行分の画素が表示される。さらに、ゲートドライバ２においてＭ本の走査線（Ｇ−１〜Ｇ−Ｍ）について順次選択し、上記の１行分の画素の表示を繰り返すことにより、液晶パネル１のＭ行Ｎ列の画素全体が表示される。

＝＝＝ソースドライバの概略構成および動作＝＝＝
以下、図１０を参照して、ソースドライバ３の概略構成について説明する。
ソースドライバ３は、例えばラッチ回路３１、デジタル・アナログ変換回路（ＤＡ−１〜ＤＡ−Ｎ）、および出力バッファ回路（ＯＰ−１〜ＯＰ−Ｎ）を含んで構成されている。

例えばマイクロコンピュータ４からデジタルの画像データが入力されるラッチ回路３１の出力は、Ｎ本のデータ線（Ｓ−１〜Ｓ−Ｎ）に対応するデジタル・アナログ変換回路（ＤＡ−１〜ＤＡ−Ｎ）に並列に接続されている。そして、それぞれのデジタル・アナログ変換回路（ＤＡ−ｎ）の出力は、出力バッファ回路（ＯＰ−ｎ）に直列に接続され、さらに出力バッファ回路（ＯＰ−ｎ）の出力は、ソースドライバ３の出力としてデータ線（Ｓ−ｎ）に接続されている。

次に、ソースドライバ３の動作について説明する。
例えばシフトレジスタやラインラッチなどを含んで構成されるラッチ回路３１は、マイクロコンピュータ４から入力されるデジタルの画像データを処理し、ゲートドライバ２によってオンとなるＮ個のスイッチング素子（Ｔ−ｍ１〜Ｔ−ｍＮ）に対応する画素の階調に応じたデジタル信号をラッチする。

ラッチ回路３１においてラッチされる１行分の画素の階調に応じたデジタル信号は、デジタル・アナログ変換回路（ＤＡ−１〜ＤＡ−Ｎ）に並列に入力され、それぞれのデジタル・アナログ変換回路（ＤＡ−ｎ）において、オンとなるそれぞれのスイッチング素子（Ｔ−ｍｎ）に対応する画素の階調に応じた電位を有するアナログ信号に変換される。本実施形態において、一例として各画素が２５６階調を有するものとすると、デジタル・アナログ変換回路（ＤＡ−ｎ）は、各画素の階調に応じたデジタル信号が有する８ビットのデータに従って、電源回路５において生成される２５６種類の階調に応じた電位を有する信号から選択されるアナログ信号を出力する。以下、ラッチ回路３１からデジタル・アナログ変換回路（ＤＡ−ｎ）に入力される各画素の階調に応じたデジタル信号が有する例えば８ビットのデータを画素階調データと称することとし、電源回路５において生成される例えば２５６種類の階調に応じた電位を階調電位と称することとし、電源回路５から出力される２５６種類の階調電位を有する信号を階調信号と称することとし、そしてデジタル・アナログ変換回路（ＤＡ−ｎ）において画素階調データに従って階調信号から選択されるアナログ信号を画素階調信号と称することとする。

デジタル・アナログ変換回路（ＤＡ−ｎ）から出力される画素階調信号は、出力バッファ回路（ＯＰ−ｎ）においてバッファリングされ、データ線（Ｓ−ｎ）を介してスイッチング素子（Ｔ−ｍｎ）のソースに入力される。

このようにして、ソースドライバ３は、ゲートドライバ２によってオンとなるＮ個のスイッチング素子（Ｔ−ｍ１〜Ｔ−ｍＮ）のソースにバッファリングされた画素階調信号を供給する。そして、オンとなるそれぞれのスイッチング素子（Ｔ−ｍｎ）に接続されたコンデンサ（Ｃ−ｍｎ）の両端に印加される、画素階調信号の電位および対向電極電位（ＶＣＯＭ）間の電圧に応じて液晶素子（不図示）の透過率が変化し、１行分の画素が表示される。

＝＝＝出力バッファ回路の構成＝＝＝
以下、図１ないし図３を参照して、本発明の液晶駆動装置の一実施形態における出力バッファ回路の構成について説明する。なお、図１ないし図３は、１本のデータ線（Ｓ−ｎ）に対応するデジタル・アナログ変換回路（ＤＡ−ｎ）および出力バッファ回路（ＯＰ−ｎ）のみの構成を示しているが、Ｎ本のデータ線（Ｓ−１〜Ｓ−Ｎ）について同様の構成となっているものとする。

図１に示すように、本実施形態では、出力バッファ回路（ＯＰ−ｎ）は、出力段の構成などが異なる第１の演算増幅回路ＮＯＰおよび第２の演算増幅回路ＰＯＰを含んで構成されている。演算増幅回路ＮＯＰおよびＰＯＰは、電源電位ＶＤＤからグランド電位ＶＳＳ間の電圧を共通の電源とし、演算増幅回路ＮＯＰおよびＰＯＰの出力は、データ線（Ｓ−ｎ）に共通に接続され、出力バッファ回路（ＯＰ−ｎ）の出力となっている。また、演算増幅回路ＮＯＰおよびＰＯＰの非反転入力には、デジタル・アナログ変換回路（ＤＡ−ｎ）の出力信号ＶＤＡが共通に入力され、反転入力は、例えば、演算増幅回路ＮＯＰおよびＰＯＰの出力の接続点に接続されて電圧フォロワ回路を構成する。さらに、演算増幅回路ＮＯＰおよびＰＯＰは、例えば電源回路５において生成されるバイアス電圧を印加するためのバイアス入力（ＢＩＡＳ）、および、例えばロー・レベルの場合に演算増幅回路の出力が遮断されるようなイネーブル信号をマイクロコンピュータ４やデジタル・アナログ変換回路（ＤＡ−ｎ）などから入力するためのイネーブル入力（ＥＮ）を、それぞれに有している。

演算増幅回路ＮＯＰは、出力段を構成する直列に接続された第１導電型および第２導電型のトランジスタのうち、低電位側の電源電位に接続された第２導電型のトランジスタの制御電極にバイアス電圧が印加されるタイプのものであり、例えば図２に示すように、第１導電型のＰＭＯＳＦＥＴ（P-channel Metal-Oxide Semiconductor Field-Effect Transistor：Ｐチャネル金属酸化膜半導体電界効果トランジスタ）および第２導電型のＮＭＯＳＦＥＴ（N-channel MOSFET：Ｎチャネル金属酸化膜半導体電界効果トランジスタ）を用いて構成される。より具体的には、演算増幅回路ＮＯＰは、例えば差動入力対を構成するＮＭＯＳＦＥＴ（Ｎ１、Ｎ２）、カレントミラーを構成するＰＭＯＳＦＥＴ（Ｐ３、Ｐ４）、電流源として機能するＮＭＯＳＦＥＴ（Ｎ５、Ｎ６）、ＮＭＯＳＦＥＴ（Ｎ６）とともに出力段を構成するＰＭＯＳＦＥＴ（Ｐ７）、演算増幅回路ＮＯＰの発振を防止するための位相補償用の抵抗ＲＰ、および位相補償用のコンデンサＣＰを含んで構成されている。

ＮＭＯＳＦＥＴ（Ｎ５、Ｎ６）のゲートには、ともにバイアス電圧ＶＢＮが印加され、ソースは、ともにグランド電位ＶＳＳに接続されている。ともにＮＭＯＳＦＥＴ（Ｎ５）に直列に接続されているＮＭＯＳＦＥＴ（Ｎ１、Ｎ２）のゲートは、それぞれ反転入力ＩＮＮおよび非反転入力ＩＮＰに接続されている。ＮＭＯＳＦＥＴ（Ｎ１、Ｎ２）にそれぞれ直列に接続されているＰＭＯＳＦＥＴ（Ｐ３、Ｐ４）のゲートは、ともにＮＭＯＳＦＥＴ（Ｎ１）およびＰＭＯＳＦＥＴ（Ｐ３）の接続点に接続され、ソースは、ともに電源電位ＶＤＤ（＞ＶＳＳ）に接続されている。ＮＭＯＳＦＥＴ（Ｎ６）に直列に接続されているＰＭＯＳＦＥＴ（Ｐ７）のゲートは、ＮＭＯＳＦＥＴ（Ｎ２）およびＰＭＯＳＦＥＴ（Ｐ４）の接続点に接続され、ソースは、電源電位ＶＤＤに接続されている。そして、ＮＭＯＳＦＥＴ（Ｎ６）およびＰＭＯＳＦＥＴ（Ｐ７）の接続点は、演算増幅回路ＮＯＰの出力としてデータ線（Ｓ−ｎ）に接続されている。なお、ＰＭＯＳＦＥＴ（Ｐ７）のゲート・ドレイン間は、抵抗ＲＰおよびコンデンサＣＰを介して接続されているが、抵抗ＲＰの抵抗値は０を含む小さな値になり得る。また、演算増幅回路ＮＯＰのイネーブル入力（ＥＮ）には、イネーブル信号ＥＮＮが入力されている。

演算増幅回路ＰＯＰは、出力段を構成する直列に接続された第１導電型および第２導電型のトランジスタのうち、高電位側の電源電位に接続された第１導電型のトランジスタの制御電極にバイアス電圧が印加されるタイプのものであり、例えば図３に示すように、第１導電型のＰＭＯＳＦＥＴおよび第２導電型のＮＭＯＳＦＥＴを用いて構成される。より具体的には、演算増幅回路ＰＯＰは、例えば差動入力対を構成するＰＭＯＳＦＥＴ（Ｐ１、Ｐ２）、カレントミラーを構成するＮＭＯＳＦＥＴ（Ｎ３、Ｎ４）、電流源として機能するＰＭＯＳＦＥＴ（Ｐ５、Ｐ６）、ＰＭＯＳＦＥＴ（Ｐ６）とともに出力段を構成するＮＭＯＳＦＥＴ（Ｎ７）、演算増幅回路ＰＯＰの発振を防止するための位相補償用の抵抗ＲＮ、および位相補償用のコンデンサＣＮを含んで構成されている。

ＰＭＯＳＦＥＴ（Ｐ５、Ｐ６）のゲートには、ともにバイアス電圧ＶＢＰが印加され、ソースは、ともに電源電位ＶＤＤに接続されている。ともにＰＭＯＳＦＥＴ（Ｐ５）に直列に接続されているＰＭＯＳＦＥＴ（Ｐ１、Ｐ２）のゲートは、それぞれ反転入力ＩＮＮおよび非反転入力ＩＮＰに接続されている。ＰＭＯＳＦＥＴ（Ｐ１、Ｐ２）にそれぞれ直列に接続されているＮＭＯＳＦＥＴ（Ｎ３、Ｎ４）のゲートは、ともにＰＭＯＳＦＥＴ（Ｐ１）およびＮＭＯＳＦＥＴ（Ｎ３）の接続点に接続され、ソースは、ともにグランド電位ＶＳＳに接続されている。ＰＭＯＳＦＥＴ（Ｐ６）に直列に接続されているＮＭＯＳＦＥＴ（Ｎ７）のゲートは、ＰＭＯＳＦＥＴ（Ｐ２）およびＮＭＯＳＦＥＴ（Ｎ４）の接続点に接続され、ソースは、グランド電位ＶＳＳに接続されている。そして、ＰＭＯＳＦＥＴ（Ｐ６）およびＮＭＯＳＦＥＴ（Ｎ７）の接続点は、演算増幅回路ＰＯＰの出力としてデータ線（Ｓ−ｎ）に接続されている。なお、ＮＭＯＳＦＥＴ（Ｎ７）のゲート・ドレイン間は、抵抗ＲＮおよびコンデンサＣＮを介して接続されているが、抵抗ＲＮの抵抗値は０を含む小さな値になり得る。また、演算増幅回路ＰＯＰのイネーブル入力（ＥＮ）には、イネーブル信号ＥＮＰが入力されている。

＝＝＝出力バッファ回路の動作＝＝＝
まず、図４および図５を参照して、本実施形態における出力バッファ回路に用いられる演算増幅回路ＮＯＰの動作について説明する。

反転入力ＩＮＮおよび非反転入力ＩＮＰに差動信号が入力されると、ＮＭＯＳＦＥＴ（Ｎ５）から供給される電流は、ＮＭＯＳＦＥＴ（Ｎ１、Ｎ２）のゲート間の電位差に応じて、それぞれのドレイン電流に分流される。ＮＭＯＳＦＥＴ（Ｎ１）のドレイン電流は、ＰＭＯＳＦＥＴ（Ｐ３）に供給され、ＮＭＯＳＦＥＴ（Ｎ１）およびＰＭＯＳＦＥＴ（Ｐ３）の接続点に接続されているＰＭＯＳＦＥＴ（Ｐ３、Ｐ４）のゲート電位を決定する。当該ゲート電位によって制御されるＰＭＯＳＦＥＴ（Ｐ４）のドレイン電流供給能力が、非反転入力ＩＮＰの電位によって制御されるＮＭＯＳＦＥＴ（Ｎ２）のドレイン電流供給能力より低い場合には、ＮＭＯＳＦＥＴ（Ｎ２）およびＰＭＯＳＦＥＴ（Ｐ４）の接続点に接続されているＰＭＯＳＦＥＴ（Ｐ７）のゲート電位が低くなるため、ＰＭＯＳＦＥＴ（Ｐ７）はオンとなり、演算増幅回路ＮＯＰはＰＭＯＳＦＥＴ（Ｐ７）からソース電流（吐き出し電流）を流出させる。反対に、ＰＭＯＳＦＥＴ（Ｐ４）のドレイン電流供給能力が、ＮＭＯＳＦＥＴ（Ｎ２）のドレイン電流供給能力より高い場合には、ＰＭＯＳＦＥＴ（Ｐ７）のゲート電位が高くなるため、ＰＭＯＳＦＥＴ（Ｐ７）はオフとなり、演算増幅回路ＮＯＰはＮＭＯＳＦＥＴ（Ｎ６）からシンク電流（吸い込み電流）を流入させる。

このようにして、演算増幅回路ＮＯＰがソース電流を流出させる能力は、反転入力ＩＮＮおよび非反転入力ＩＮＰに入力される差動信号の電位差に応じて変動するＰＭＯＳＦＥＴ（Ｐ７）のゲート電位によって決定されるのに対して、演算増幅回路ＮＯＰがシンク電流を流入させる能力は、ＮＭＯＳＦＥＴ（Ｎ６）のゲートに印加されているバイアス電圧ＶＢＮによって決定されている。そのため、例えば図５の（１）および（３）の期間のように、コンデンサ（Ｃ−ｍｎ）およびスイッチング素子（Ｔ−ｍｎ）を介してデータ線（Ｓ−ｎ）に接続されている対向電極電位（ＶＣＯＭ）が上昇し、容量結合の影響によってデータ線（Ｓ−ｎ）の電位が高電位側へ押し上げられる場合に、演算増幅回路ＮＯＰで構成される電圧フォロワ回路の出力のみをデータ線（Ｓ−ｎ）に接続すると、演算増幅回路ＮＯＰは、バイアス電圧ＶＢＮによってＮＭＯＳＦＥＴ（Ｎ６）から一定のシンク電流しか流入させることができないため、データ線（Ｓ−ｎ）の電位を短破線で示される画素の階調に応じた理想値まで速やかに引き下げようとしても、実線で示されるようにゆっくりとしか引き下げることができない。また、ＮＭＯＳＦＥＴ（Ｎ２）のゲートに接続されている非反転入力ＩＮＰへの入力電位がグランド電位ＶＳＳに近くなると、ＮＭＯＳＦＥＴ（Ｎ２）が略オフとなり、主としてＰＭＯＳＦＥＴ（Ｐ４）のドレイン電流によってＰＭＯＳＦＥＴ（Ｐ７）のゲート電位が電源電位ＶＤＤに近くなり、そしてＰＭＯＳＦＥＴ（Ｐ７）が略オフとなるため、演算増幅回路ＮＯＰの出力電位は、主としてＮＭＯＳＦＥＴ（Ｎ６）のドレイン電流によってグランド電位ＶＳＳ近傍に張り付いてしまう。そのため、電圧フォロワ回路を構成する演算増幅回路ＮＯＰの入力電位と出力電位の関係を模式的に示すと、例えば図４の実線のように、入力電位範囲のグランド電位ＶＳＳ近傍では出力電位が追従できなくなる。

次に、図４および図６を参照して、本実施形態における出力バッファ回路に用いられる演算増幅回路ＰＯＰの動作について説明する。

反転入力ＩＮＮおよび非反転入力ＩＮＰに差動信号が入力されると、ＰＭＯＳＦＥＴ（Ｐ５）から供給される電流は、ＰＭＯＳＦＥＴ（Ｐ１、Ｐ２）のゲート間の電位差に応じて、それぞれのドレイン電流に分流される。ＰＭＯＳＦＥＴ（Ｐ１）のドレイン電流は、ＮＭＯＳＦＥＴ（Ｎ３）に供給され、ＰＭＯＳＦＥＴ（Ｐ１）およびＮＭＯＳＦＥＴ（Ｎ３）の接続点に接続されているＮＭＯＳＦＥＴ（Ｎ３、Ｎ４）のゲート電位を決定する。当該ゲート電位によって制御されるＮＭＯＳＦＥＴ（Ｎ４）のドレイン電流供給能力が、非反転入力ＩＮＰの電位によって制御されるＰＭＯＳＦＥＴ（Ｐ２）のドレイン電流供給能力より低い場合には、ＰＭＯＳＦＥＴ（Ｐ２）およびＮＭＯＳＦＥＴ（Ｎ４）の接続点に接続されているＮＭＯＳＦＥＴ（Ｎ７）のゲート電位が高くなるため、ＮＭＯＳＦＥＴ（Ｎ７）はオンとなり、演算増幅回路ＰＯＰはＮＭＯＳＦＥＴ（Ｎ７）からシンク電流を流入させる。反対に、ＮＭＯＳＦＥＴ（Ｎ４）のドレイン電流供給能力が、ＰＭＯＳＦＥＴ（Ｐ２）のドレイン電流供給能力より高い場合には、ＮＭＯＳＦＥＴ（Ｎ７）のゲート電位が低くなるため、ＮＭＯＳＦＥＴ（Ｎ７）はオフとなり、演算増幅回路ＰＯＰはＰＭＯＳＦＥＴ（Ｐ６）からソース電流を流出させる。

このようにして、演算増幅回路ＰＯＰがシンク電流を流入させる能力は、反転入力ＩＮＮおよび非反転入力ＩＮＰに入力される差動信号の電位差に応じて変動するＮＭＯＳＦＥＴ（Ｎ７）のゲート電位によって決定されるのに対して、演算増幅回路ＰＯＰがソース電流を流出させる能力は、ＰＭＯＳＦＥＴ（Ｐ６）のゲートに印加されているバイアス電圧ＶＢＰによって決定されている。そのため、例えば図６の（２）および（４）の期間のように、コンデンサ（Ｃ−ｍｎ）およびスイッチング素子（Ｔ−ｍｎ）を介してデータ線（Ｓ−ｎ）に接続されている対向電極電位（ＶＣＯＭ）が下降し、容量結合の影響によってデータ線（Ｓ−ｎ）の電位が低電位側へ押し下げられる場合に、演算増幅回路ＰＯＰで構成される電圧フォロワ回路の出力のみをデータ線（Ｓ−ｎ）に接続すると、演算増幅回路ＰＯＰは、バイアス電圧ＶＢＰによってＰＭＯＳＦＥＴ（Ｐ６）から一定のソース電流しか流出させることができないため、データ線（Ｓ−ｎ）の電位を短破線で示される画素の階調に応じた理想値まで速やかに引き上げようとしても、実線で示されるようにゆっくりとしか引き上げることができない。また、ＰＭＯＳＦＥＴ（Ｐ２）のゲートに接続されている非反転入力ＩＮＰへの入力電位が電源電位ＶＤＤに近くなると、ＰＭＯＳＦＥＴ（Ｐ２）が略オフとなり、主としてＮＭＯＳＦＥＴ（Ｎ４）のドレイン電流によってＮＭＯＳＦＥＴ（Ｎ７）のゲート電位がグランド電位ＶＳＳに近くなり、そしてＮＭＯＳＦＥＴ（Ｎ７）が略オフとなるため、演算増幅回路ＰＯＰの出力電位は、主としてＰＭＯＳＦＥＴ（Ｐ６）のドレイン電流によって電源電位ＶＤＤ近傍に張り付いてしまう。そのため、電圧フォロワ回路を構成する演算増幅回路ＰＯＰの入力電位と出力電位の関係を模式的に示すと、例えば図４の長破線のように、入力電位範囲の電源電位ＶＤＤ近傍では出力電位が追従できなくなる。

前述した一般的な液晶駆動装置の出力バッファ回路に用いられるＡＢ級（プッシュプル方式）の演算増幅回路で構成される電圧フォロワ回路の出力をデータ線（Ｓ−ｎ）に接続すると、データ線（Ｓ−ｎ）の電位は、例えば図７の実線のようになり、短破線で示される画素の階調に応じた理想値まで速やかに引き下げることも引き上げることも可能となる。しかし、本実施形態における出力バッファ回路では、高電位側へ押し上げられたデータ線（Ｓ−ｎ）の電位を速やかに引き下げることができず、グランド電位ＶＳＳ近傍の入力電位に対して出力電位が追従できない演算増幅回路ＮＯＰで構成される電圧フォロワ回路、および、低電位側へ押し下げられたデータ線（Ｓ−ｎ）の電位を速やかに引き上げることができず、電源電位ＶＤＤ近傍の入力電位に対して出力電位が追従できない演算増幅回路ＰＯＰで構成される電圧フォロワ回路を用い、図１に示したように、それぞれの出力をデータ線（Ｓ−ｎ）に共通に接続することによって、必要な出力電位範囲および応答速度を実現している。以下、図８を参照して、全ての入力電位範囲に対して理想的な出力電位を実現する、本実施形態における出力バッファ回路の動作について説明する。

例えば前述した走査ライン反転駆動においては、図８の長破線のように、液晶パネル１のコンデンサ（Ｃ−ｍｎ）に接続されている対向電極電位（ＶＣＯＭ）は、１または複数行分の画素が表示される周期ごとに、交互にロー・レベルまたはハイ・レベルの電位となる。データ線（Ｓ−ｎ）は、スイッチング素子（Ｔ−ｍｎ）およびコンデンサ（Ｃ−ｍｎ）を介して対向電極電位（ＶＣＯＭ）に接続されているため、データ線（Ｓ−ｎ）の電位は、対向電極電位（ＶＣＯＭ）の変動の影響を受け、変動する。そのため、出力バッファ回路（ＯＰ−ｎ）は、まず、対向電極電位（ＶＣＯＭ）の変動の影響によってデータ線（Ｓ−ｎ）の電位が変動する方向とは反対方向の出力電位範囲に対応できる演算増幅回路から、図４の短破線で示される演算増幅回路ＮＯＰおよびＰＯＰがいずれも出力可能な範囲の所定の電位を有する信号をバッファリングして出力する。以下、当該所定の電位を中間階調電位と称することとし、出力バッファ回路（ＯＰ−ｎ）に入力されバッファリングされる中間階調電位を有する信号を中間階調信号と称することとすると、例えば図８の（３）および（７）の期間では、ハイ・レベルの電位からロー・レベルの電位へと変動する対向電極電位（ＶＣＯＭ）の影響により、データ線（Ｓ−ｎ）の電位が低電位側へ変動するため、出力バッファ回路（ＯＰ−ｎ）は、高電位側の出力電位範囲に対応できる演算増幅回路ＮＯＰから中間階調信号をバッファリングして出力し、データ線（Ｓ−ｎ）の電位を高電位側へ引き上げる場合に一定のソース電流しか流出させることができない制約がある演算増幅回路ＰＯＰの出力を遮断する。また、例えば図８の（１）および（５）の期間では、ロー・レベルの電位からハイ・レベルの電位へと変動する対向電極電位（ＶＣＯＭ）の影響により、データ線（Ｓ−ｎ）の電位が高電位側へ変動するため、出力バッファ回路（ＯＰ−ｎ）は、低電位側の出力電位範囲に対応できる演算増幅回路ＰＯＰから中間階調信号をバッファリングして出力し、データ線（Ｓ−ｎ）の電位を低電位側へ引き下げる場合に一定のシンク電流しか流入させることができない制約がある演算増幅回路ＮＯＰの出力を遮断する。以下、出力バッファ回路（ＯＰ−ｎ）に中間階調信号が入力され、出力バッファ回路（ＯＰ−ｎ）が演算増幅回路ＮＯＰまたはＰＯＰの何れか一方からバッファリングされた中間階調信号を出力する動作をプリチャージ動作と称することとする。

プリチャージ動作の後、出力バッファ回路（ＯＰ−ｎ）は、前述した画素階調信号をバッファリングして出力するが、当該出力は、データ線（Ｓ−ｎ）の電位が中間階調電位から画素階調信号の電位へと変動する方向の出力電位範囲に対応できる演算増幅回路から出力される。例えば図８の（４）、（６）および（８）の期間では、データ線（Ｓ−ｎ）の電位が中間階調電位から、より高電位側の画素階調信号の電位へと変動するため、出力バッファ回路（ＯＰ−ｎ）は、高電位側の出力電位範囲に対応できる演算増幅回路ＮＯＰから画素階調信号をバッファリングして出力し、演算増幅回路ＰＯＰの出力を遮断する。また、例えば図８の（２）の期間では、データ線（Ｓ−ｎ）の電位が中間階調電位から、より低電位側の画素階調信号の電位へと変動するため、出力バッファ回路（ＯＰ−ｎ）は、低電位側の出力電位範囲に対応できる演算増幅回路ＰＯＰから画素階調信号をバッファリングして出力し、演算増幅回路ＮＯＰの出力を遮断する。以下、出力バッファ回路（ＯＰ−ｎ）に画素階調信号が入力され、出力バッファ回路（ＯＰ−ｎ）が演算増幅回路ＮＯＰまたはＰＯＰの何れか一方からバッファリングされた画素階調信号を出力する動作をチャージ動作と称することとする。

このようにして、出力バッファ回路（ＯＰ−ｎ）は、対向電極電位（ＶＣＯＭ）が変動すると、一旦プリチャージ動作をした後チャージ動作をすることによって、ゲートドライバ２によってオンとなるそれぞれのスイッチング素子（Ｔ−ｍｎ）のソースにバッファリングされた画素階調信号を供給する。そして、スイッチング素子（Ｔ−ｍｎ）に接続されたコンデンサ（Ｃ−ｍｎ）の両端には、画素階調信号の電位および対向電極電位（ＶＣＯＭ）間の電圧（ＶＣ−ｍｎ）が印加される。なお、例えば複数行分の画素が表示される周期ごとに対向電極電位（ＶＣＯＭ）が変動する駆動方式では、対向電極電位（ＶＣＯＭ）が変動せずにゲートドライバ２によって選択される走査線（Ｇ−ｍ）が切り替わり、スイッチング素子（Ｔ−ｍｎ）に供給すべき画素階調信号の電位が変動することもあるが、この場合、出力バッファ回路（ＯＰ−ｎ）は、一旦プリチャージ動作をすることなく直接チャージ動作をすることによって、スイッチング素子（Ｔ−ｍｎ）のソースにバッファリングされた画素階調信号を供給する。

＝＝＝デジタル・アナログ変換回路の構成例および動作＝＝＝
以下、図１を参照して、本実施形態における出力バッファ回路の動作を制御するデジタル・アナログ変換回路の構成例について説明する。
本実施形態では、デジタル・アナログ変換回路（ＤＡ−ｎ）は、例えば画素階調データ入力部４１、中間階調データ入力部５１、インバータ８１、およびマルチプレクサ９１を含んで構成されている。

画素階調データ入力部４１は、インバータ６１、および、例えばトランスミッションゲートなどを用いたアナログスイッチ６２ないし６９を含んで構成されている。インバータ６１には、プリチャージ動作時にハイ・レベルとなる２値信号ＰＲＥが例えばマイクロコンピュータ４から入力され、インバータ６１の出力は、アナログスイッチ６２ないし６９の制御入力に並列に接続されている。アナログスイッチ６２ないし６９は、ラッチ回路３１のデータ線（Ｓ−ｎ）に対応する８ビットのデジタル出力およびマルチプレクサ９１の８ビットの制御入力間にビットごとに接続されている。このような構成によって、画素階調データ入力部４１は、全体として、プリチャージ動作以外の時にアナログスイッチ６２ないし６９がオンとなり、ラッチ回路３１のデータ線（Ｓ−ｎ）に対応する８ビットのデジタル出力信号をマルチプレクサ９１の８ビットの制御入力に入力する。

中間階調データ入力部５１は、アナログスイッチ７１およびインバータ７２を含んで構成されている。アナログスイッチ７１の信号入力には、対向電極電位（ＶＣＯＭ）がハイ・レベルの電位である場合にハイ・レベルとなる２値信号ＰＯＬが例えばマイクロコンピュータ４から入力され、アナログスイッチ７１の制御入力には、２値信号ＰＲＥが入力され、アナログスイッチ７１の出力は、マルチプレクサ９１の下位７ビットの制御入力に接続されるとともに、インバータ７２を介してマルチプレクサ９１の最上位ビットの制御入力に接続されている。このような構成によって、中間階調データ入力部５１は、全体として、プリチャージ動作時にアナログスイッチ７１がオンとなり、対向電極電位（ＶＣＯＭ）がロー・レベルの電位である場合には最上位ビットのみが１となるデジタル値を、対向電極電位（ＶＣＯＭ）がハイ・レベルの電位である場合には最上位ビットのみが０となるデジタル値を、マルチプレクサ９１の８ビットの制御入力に入力する。以下、プリチャージ動作時に中間階調データ入力部５１からマルチプレクサ９１の制御入力に入力される例えば８ビットのデジタル値を中間階調データと称することとする。

マルチプレクサ９１は、電源回路５から入力される２５６種類の階調信号から８ビットの制御入力に従って選択されるアナログ信号ＶＤＡを、出力バッファ回路（ＯＰ−ｎ）の演算増幅回路ＮＯＰおよびＰＯＰの非反転入力に入力する。また、マルチプレクサ９１の最上位ビットの制御入力に入力される信号は、演算増幅回路ＮＯＰのイネーブル入力（ＥＮ）にイネーブル信号ＥＮＮとして入力されるとともに、インバータ８１を介して演算増幅回路ＰＯＰのイネーブル入力（ＥＮ）にイネーブル信号ＥＮＰとして入力されている。

次に、本実施形態におけるデジタル・アナログ変換回路の動作、および、デジタル・アナログ変換回路によって制御される出力バッファ回路の動作について説明する。

出力バッファ回路（ＯＰ−ｎ）がプリチャージ動作をする場合、中間階調データ入力部５１のアナログスイッチ７１の制御入力に入力される２値信号ＰＲＥがハイ・レベルとなるため、アナログスイッチ７１は、信号入力に入力される２値信号ＰＯＬを通過させる。この場合、マルチプレクサ９１の８ビットの制御入力に入力される中間階調データは、対向電極電位（ＶＣＯＭ）がロー・レベルの電位である場合には最上位ビットのみが１である１０００００００（１０進数で１２８）となり、対向電極電位（ＶＣＯＭ）がハイ・レベルの電位である場合には最上位ビットのみが０である０１１１１１１１（１０進数で１２７）となり、いずれの場合もマルチプレクサ９１の８ビットの制御入力に入力され得るデジタル値の範囲（１０進数で０〜２５５）の略中間の値となっている。そのため、マルチプレクサ９１から出力バッファ回路（ＯＰ−ｎ）に入力されるアナログ信号ＶＤＡの電位は、電源回路５において生成される２５６種類の階調電位の範囲の略中間の値となる。前述したように、プリチャージ動作時における出力バッファ回路（ＯＰ−ｎ）に入力されるアナログ信号ＶＤＡは中間階調信号であるので、対向電極電位（ＶＣＯＭ）がロー・レベルの電位である場合には、中間階調データの最上位ビットが１であるため、出力バッファ回路（ＯＰ−ｎ）は、ハイ・レベルのイネーブル信号ＥＮＮにより演算増幅回路ＮＯＰから中間階調信号をバッファリングして出力し、ロー・レベルのイネーブル信号ＥＮＰにより演算増幅回路ＰＯＰの出力を遮断する。また、対向電極電位（ＶＣＯＭ）がハイ・レベルの電位である場合には、中間階調データの最上位ビットが０であるため、出力バッファ回路（ＯＰ−ｎ）は、ロー・レベルのイネーブル信号ＥＮＮにより演算増幅回路ＮＯＰの出力を遮断し、ハイ・レベルのイネーブル信号ＥＮＰにより演算増幅回路ＰＯＰから中間階調信号をバッファリングして出力する。

出力バッファ回路（ＯＰ−ｎ）がチャージ動作をする場合、画素階調データ入力部４１のアナログスイッチ６２ないし６９の制御入力に入力される２値信号ＰＲＥの反転信号がハイ・レベルとなるため、アナログスイッチ６２ないし６９は、信号入力に入力されるラッチ回路３１のデータ線（Ｓ−ｎ）に対応する８ビットのデジタル出力信号を通過させる。前述したように、ラッチ回路３１のデジタル出力信号が有する８ビットのデータは画素階調データであるので、マルチプレクサ９１の８ビットの制御入力には画素階調データが入力され、マルチプレクサ９１は、電源回路５から入力される２５６種類の階調信号から画素階調データに従って選択されるアナログ信号ＶＤＡを出力バッファ回路（ＯＰ−ｎ）に入力する。前述したように、チャージ動作時における出力バッファ回路（ＯＰ−ｎ）に入力されるアナログ信号ＶＤＡは画素階調信号であるので、画素階調データが１０００００００（１０進数で１２８）以上の場合には、画素階調データの最上位ビットが１であるため、出力バッファ回路（ＯＰ−ｎ）は、ハイ・レベルのイネーブル信号ＥＮＮにより演算増幅回路ＮＯＰから画素階調信号をバッファリングして出力し、ロー・レベルのイネーブル信号ＥＮＰにより演算増幅回路ＰＯＰの出力を遮断する。また、画素階調データが０１１１１１１１（１０進数で１２７）以下の場合には、画素階調データの最上位ビットが０であるため、出力バッファ回路（ＯＰ−ｎ）は、ロー・レベルのイネーブル信号ＥＮＮにより演算増幅回路ＮＯＰの出力を遮断し、ハイ・レベルのイネーブル信号ＥＮＰにより演算増幅回路ＰＯＰから画素階調信号をバッファリングして出力する。

このようにして、出力バッファ回路（ＯＰ−ｎ）は、デジタル・アナログ変換回路（ＤＡ−ｎ）によって制御され、プリチャージ動作時には、電源回路５において生成される階調電位範囲の略中間の電位を有する中間階調信号をバッファリングして出力し、チャージ動作時には、電源回路５から入力される階調信号から画素階調データに従って選択される画素階調信号をバッファリングして出力する。

前述したように、液晶駆動装置のソースドライバ３がデータ線（Ｓ−ｎ）ごとに有する出力バッファ回路（ＯＰ−ｎ）において、出力段を構成する直列に接続された第１導電型のトランジスタ（Ｐ７）および第２導電型のトランジスタ（Ｎ６）のうち、低電位側のグランド電位ＶＳＳに接続されたトランジスタ（Ｎ６）の制御電極にバイアス電圧ＶＢＮが印加されるタイプの演算増幅回路ＮＯＰと、出力段を構成する直列に接続された第１導電型のトランジスタ（Ｐ６）および第２導電型のトランジスタ（Ｎ７）のうち、高電位側の電源電位ＶＤＤに接続されたトランジスタ（Ｐ６）の制御電極にバイアス電圧ＶＢＰが印加されるタイプの演算増幅回路ＰＯＰを有し、プリチャージ動作時は、対向電極電位（ＶＣＯＭ）が下降する場合には演算増幅回路ＮＯＰから、対向電極電位（ＶＣＯＭ）が上昇する場合には演算増幅回路ＰＯＰから、中間階調信号をバッファリングして出力し、チャージ動作時は、中間階調電位より高い電位を有する画素階調信号を演算増幅回路ＮＯＰから、中間階調電位より低い電位を有する画素階調信号を演算増幅回路ＰＯＰから、バッファリングして出力することにより、出力バッファ回路（ＯＰ−ｎ）を比較的低消費電流かつ小規模な構成で実現し、ソースドライバ３を含む液晶駆動装置の消費電流および回路規模を抑えることができる。

また、図２および図３に示したように、演算増幅回路ＮＯＰの出力段を、第１導電型のＰＭＯＳＦＥＴ（Ｐ７）および第２導電型のＮＭＯＳＦＥＴ（Ｎ６）の直列接続で構成し、演算増幅回路ＰＯＰの出力段を、第１導電型のＰＭＯＳＦＥＴ（Ｐ６）および第２導電型のＮＭＯＳＦＥＴ（Ｎ７）の直列接続で構成することにより、演算増幅回路ＮＯＰおよびＰＯＰの出力段に流れる電流を抑制することができ、出力バッファ回路（ＯＰ−ｎ）の消費電流をより抑えることができる。

また、中間階調電位を、画素階調信号が取り得る電位範囲の略中間の値とすることにより、プリチャージ動作時およびそれに続くチャージ動作時の出力バッファ回路（ＯＰ−ｎ）の応答速度を最適化することができる。

また、図１に示したように、デジタル・アナログ変換回路（ＤＡ−ｎ）において、プリチャージ動作時は、対向電極電位（ＶＣＯＭ）が下降する場合には最上位ビットのみが１となるデジタル値が入力され、対向電極電位（ＶＣＯＭ）が上昇する場合には最上位ビットのみが０となるデジタル値が入力され、中間階調信号を出力バッファ回路（ＯＰ−ｎ）に出力し、チャージ動作時は、画素階調データが入力され、画素階調信号を出力バッファ回路（ＯＰ−ｎ）に出力することにより、デジタル・アナログ変換回路（ＤＡ−ｎ）に追加される小規模な回路で本発明の液晶駆動装置の出力バッファ回路（ＯＰ−ｎ）の動作を実現することができる。

なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るととともに、本発明にはその等価物も含まれる。

上記実施形態では、液晶パネル１を駆動するための液晶駆動装置は、ゲートドライバ２、ソースドライバ３、マイクロコンピュータ４、および電源回路５を含んで構成されているが、これに限定されるものではない。本発明の液晶駆動装置は、ソースドライバ３を必須の構成として含むが、ゲートドライバ２、マイクロコンピュータ４、および電源回路５を液晶駆動装置の構成とするか外部装置とするかは任意である。

上記実施形態では、ソースドライバ３は、ラッチ回路３１、デジタル・アナログ変換回路（ＤＡ−ｎ）、および出力バッファ回路（ＯＰ−ｎ）を含んで構成されているが、これに限定されるものではない。本発明の液晶駆動装置のソースドライバは、出力バッファ回路（ＯＰ−ｎ）を必須の構成として含むが、ラッチ回路３１およびデジタル・アナログ変換回路（ＤＡ−ｎ）をソースドライバ３の構成とするかマイクロコンピュータ４の構成とするかは任意である。

上記実施形態では、ソースドライバ３は、マイクロコンピュータ４から入力されるデジタルの画像データをラッチ回路３１により画素ごとの画素階調データとし、当該画素階調データをデジタル・アナログ変換回路（ＤＡ−ｎ）によりアナログ信号としたうえで、出力バッファ回路（ＯＰ−ｎ）に入力する構成となっているが、これに限定されるものではない。本発明の液晶駆動装置の出力バッファ回路は、ソースドライバが、例えば、アナログの画像信号をサンプルホールド回路により画素ごとの画素階調信号とし、当該画素階調信号を出力バッファ回路に入力する構成となっている場合にも適用可能である。

上記実施形態では、出力バッファ回路（ＯＰ−ｎ）は、一例として図２および図３に示すような構成の演算増幅回路ＮＯＰおよびＰＯＰで構成されているが、これに限定されるものではない。本発明の液晶駆動装置の出力バッファ回路において、等価に用いることのできる演算増幅回路としては、例えば、ＭＯＳＦＥＴの代わりにバイポーラトランジスタを用いて構成される演算増幅回路や、外部入力からバイアス電圧を印加する代わりに内部電流源を用いてバイアス電圧を生成する演算増幅回路などが一般に知られている。また、上記実施形態において、イネーブル入力（ＥＮ）に入力されるイネーブル信号ＥＮＮおよびＥＮＰがロー・レベルの場合に、出力が遮断されるのみでなく、演算増幅回路の動作を停止し、スタンバイ状態となるような演算増幅回路を用いることにより、消費電流をより抑えることもできる。

上記実施形態では、中間階調電位は、電源回路５において生成される階調電位範囲の略中間の電位となっているが、これに限定されるものではない。本発明の液晶駆動装置において、中間階調電位は、プリチャージ動作時およびそれに続くチャージ動作時の出力バッファ回路（ＯＰ−ｎ）の応答速度を最適化するように設定することが望ましいが、図４に示すように、演算増幅回路ＮＯＰおよびＰＯＰがいずれも出力可能な範囲で設定することができる。この場合、デジタル・アナログ変換回路（ＤＡ−ｎ）のマルチプレクサ９１において中間階調電位を有するアナログ信号が選択されるような中間階調データが、中間階調データ入力部５１からマルチプレクサ９１の制御入力に入力されるように構成することにより、上記実施形態と同様に中間階調電位を設定することができる。なお、上記実施形態では、最上位ビットのみが１となるデジタル値および最上位ビットのみが０となるデジタル値が中間階調データとして用いられているため、マルチプレクサ９１の最上位ビットの制御入力に入力される信号およびその反転信号がそれぞれイネーブル信号ＥＮＮおよびＥＮＰとして用いられているが、中間階調データが上記実施形態とは別の値となる場合には、上記実施形態とは別の構成によってイネーブル信号ＥＮＮおよびＥＮＰを生成する必要がある。

上記実施形態では、デジタル・アナログ変換回路（ＤＡ−ｎ）は、プリチャージ動作時およびチャージ動作時のいずれの場合も、それぞれ中間階調データ入力部５１および画素階調データ入力部４１で選択されたデジタル信号に従って、電源回路５から入力される階調信号のうちマルチプレクサ９１において選択されるアナログ信号を演算増幅回路ＮＯＰおよびＰＯＰに出力する構成となっているが、これに限定されるものではない。本発明の液晶駆動装置のデジタル・アナログ変換回路は、例えば、中間階調信号を電源回路５から出力し、画素階調信号を常に画素階調データに従って第１のマルチプレクサから出力し、中間階調信号および画素階調信号が入力され、プリチャージ動作時には中間階調信号を、チャージ動作時には画素階調信号を選択して出力バッファ回路（ＯＰ−ｎ）に出力する第２のマルチプレクサを用いる構成としてもよい。

本発明の液晶駆動装置の一実施形態におけるソースドライバの詳細構成の一例を示す回路ブロック図である。 本発明の液晶駆動装置の一実施形態における出力バッファ回路に用いられる第１の演算増幅回路の構成の一例を示す回路ブロック図である。 本発明の液晶駆動装置の一実施形態における出力バッファ回路に用いられる第２の演算増幅回路の構成の一例を示す回路ブロック図である。 本発明の液晶駆動装置の一実施形態における出力バッファ回路に用いられる演算増幅回路の入力電位と出力電位の関係を模式的に示す特性図である。 本発明の液晶駆動装置の一実施形態における出力バッファ回路に用いられる第１の演算増幅回路の動作を説明する図である。 本発明の液晶駆動装置の一実施形態における出力バッファ回路に用いられる第２の演算増幅回路の動作を説明する図である。 一般的な液晶駆動装置の出力バッファ回路に用いられるＡＢ級（プッシュプル方式）の演算増幅回路の動作を説明する図である。 本発明の液晶駆動装置の一実施形態における出力バッファ回路の動作を説明する図である。 本発明が適用される液晶駆動装置全体の概略構成を示すブロック図である。 ソースドライバ３の概略構成を示すブロック図である。

符号の説明

Ｃ−ｍｎ（１≦ｍ≦Ｍ、１≦ｎ≦Ｎ） コンデンサ
Ｔ−ｍｎ（１≦ｍ≦Ｍ、１≦ｎ≦Ｎ） スイッチング素子
Ｇ−ｍ（１≦ｍ≦Ｍ） 走査線
Ｓ−ｎ（１≦ｎ≦Ｎ） データ線
ＶＣＯＭ 対向電極電位
ＤＡ−ｎ（１≦ｎ≦Ｎ） デジタル・アナログ変換回路
ＯＰ−ｎ（１≦ｎ≦Ｎ） 出力バッファ回路
ＮＯＰ、ＰＯＰ 演算増幅回路
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７ ＰＭＯＳＦＥＴ（Ｐチャネル金属酸化膜半導体電界効果トランジスタ）
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７ ＮＭＯＳＦＥＴ（Ｎチャネル金属酸化膜半導体電界効果トランジスタ）
ＲＰ、ＲＮ 抵抗
ＣＰ、ＣＮ コンデンサ
１ 液晶パネル
２ ゲートドライバ（走査線駆動回路）
３ ソースドライバ（データ線駆動回路）
４ マイクロコンピュータ
５ 電源回路
３１ ラッチ回路
４１ 画素階調データ入力部
５１ 中間階調データ入力部
６１、７２、８１ インバータ
６２、６３、６４、６５、６６、６７、６８、６９ アナログスイッチ
７１ アナログスイッチ
９１ マルチプレクサ

Claims (4)

1. 液晶パネルの複数の走査線および複数のデータ線の交差にそれぞれ対応する画素に設けられたスイッチング素子に対し、前記走査線を介して前記スイッチング素子をスイッチング制御するための信号を供給する走査線駆動回路とともに用いられる、前記データ線を介して前記画素の階調に応じた信号を供給するデータ線駆動回路を備え、
   前記データ線駆動回路は、
   第１の電位および第１の出力ノード間に接続される第１導電型の第１のトランジスタと前記第１の出力ノードおよび前記第１の電位より低い第２の電位間に接続される第２導電型の第２のトランジスタとを含み、前記第２のトランジスタの制御電極にバイアス電圧が印加される第１の演算増幅回路と、
   前記第１の電位および第２の出力ノード間に接続される第１導電型の第３のトランジスタと前記第２の出力ノードおよび前記第２の電位間に接続される第２導電型の第４のトランジスタとを含み、前記第３のトランジスタの制御電極にバイアス電圧が印加される第２の演算増幅回路と、
   を前記データ線ごとに有し、
   前記スイッチング素子のドレインと容量結合された対向電極の電位が下降する場合には前記第１の演算増幅回路から、前記対向電極の電位が上昇する場合には前記第２の演算増幅回路から、前記第１および第２の演算増幅回路がいずれも出力可能な所定の電位を有する信号を前記スイッチング素子に供給し、
   前記スイッチング素子に前記画素の階調に応じた信号の電位より低い前記所定の電位を有する信号が供給された場合には前記第１の演算増幅回路から、前記スイッチング素子に前記画素の階調に応じた信号の電位より高い前記所定の電位を有する信号が供給された場合には前記第２の演算増幅回路から、前記画素の階調に応じた信号を前記スイッチング素子に供給することを特徴とする液晶駆動装置。
2. 前記第１導電型の第１および第３のトランジスタは、ＰＭＯＳＦＥＴであり、
   前記第２導電型の第２および第４のトランジスタは、ＮＭＯＳＦＥＴであることを特徴とする請求項１に記載の液晶駆動装置。
3. 前記所定の電位は、前記画素の階調に応じた信号が取り得る電位範囲の略中間の電位であることを特徴とする請求項１または請求項２に記載の液晶駆動装置。
4. 前記画素の階調に応じた信号の電位をデジタル値として示すデジタル信号が入力され、アナログ信号を前記第１および第２の演算増幅回路に出力するデジタル・アナログ変換回路をさらに有し、
   前記アナログ信号は、前記対向電極の電位が下降する場合には、前記デジタル値が取り得る値のうち最上位ビットのみが１となる値に応じた電位を有し、前記対向電極の電位が上昇する場合には、前記デジタル値が取り得る値のうち最上位ビットのみが０となる値に応じた電位を有し、前記スイッチング素子に前記所定の電位を有する信号が供給された場合には、前記デジタル値に応じた電位を有することを特徴とする請求項３に記載の液晶駆動装置。

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