JP5143599B2

JP5143599B2 - 液晶駆動装置

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Inventors: 周治村井
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Description

本発明は、液晶駆動装置に関する。

行列状に配置された複数の画素に対応して、例えばＴＦＴ（Thin Film Transistor：薄膜トランジスタ）などのスイッチング素子を有する液晶パネルを駆動する液晶駆動装置として、同一行の複数のスイッチング素子のゲートに並列に接続された走査線を介して、スイッチング素子をスイッチング制御するための信号を行ごとに供給する走査線駆動回路と、同一列の複数のスイッチング素子のソースに並列に接続されたデータ線を介して、画素の階調に応じた信号を列ごとに供給するデータ線駆動回路を有するものが一般に知られている。また、走査線駆動回路としては、走査線駆動回路を制御するマイクロコンピュータなどから入力される比較的低電圧の２値信号を、スイッチング素子をスイッチング制御するためのより高電圧の２値信号に増幅するレベルシフト回路を走査線ごとに含むものが一般に知られている。

特許文献１の図１１では、走査線駆動回路に用いられるレベルシフト回路として、例えばＶＤおよびＶＳ（＜ＶＤ）の電位を有する２値信号を、まずＶＨ（＞ＶＤ）およびＶＳの電位を有する２値信号に増幅するＨｉｇｈレベル増幅部と、次にＶＨおよびＶＬ（＜ＶＳ）の電位を有する２値信号に増幅するＬｏｗレベル増幅部を直列に接続する構成例が開示されている。また、当該特許文献１の図２ないし図４では、ＶＤおよびＶＳの電位を有する２値信号を、ＶＤおよびＶＬの電位を有する２値信号に増幅する第一レベルシフタと、ＶＨおよびＶＳの電位を有する２値信号に増幅する第二レベルシフタを並列に接続する構成例が開示されている。

このようにして、比較的低電圧の２値信号からより高電圧の２値信号に直接増幅することが困難な場合でも、上記の直列接続や並列接続の構成とすることによって、走査線を介してスイッチング素子をスイッチング制御するための２値信号を供給することができる。
特開２００５−３２１４５７号公報

しかしながら、上記の直列接続や並列接続の構成は、レベルシフト回路に入力される２値信号を、出力すべき２値信号に直接増幅することができる場合に比べて、回路規模が大きくなるという問題があった。特に、走査線駆動回路などを制御するマイクロコンピュータを低電圧駆動化しようとする場合には、マイクロコンピュータから走査線駆動回路に入力される２値信号の電圧レベルと、走査線駆動回路が走査線を介して出力する２値信号の電圧レベルの差が大きくなり、直接増幅することができない場合が多くなる。また、多数の走査線出力を有する走査線駆動回路では、走査線ごとに有するレベルシフト回路の回路規模が、走査線駆動回路全体の回路規模に走査線の本数分の影響を与える。

そのため、比較的低電圧の２値信号からより高電圧の２値信号に直接増幅することが困難な場合でも、比較的小規模な構成のレベルシフト回路を実現することが望まれている。

前述した課題を解決する主たる本発明は、液晶パネルの複数の走査線および複数のデータ線の交差にそれぞれ対応する画素に設けられたスイッチング素子に対し、前記データ線を介して前記画素の階調に応じた信号を供給するデータ線駆動回路とともに用いられる、前記走査線を介して前記スイッチング素子をスイッチング制御するための信号を供給する走査線駆動回路を備え、前記走査線駆動回路は、直列に接続された第１のＰＭＯＳＦＥＴおよび第１のＮＭＯＳＦＥＴの両端が、それぞれ第１および第２の電位に接続され、前記第１のＰＭＯＳＦＥＴのゲートに前記第１の電位以下かつ前記第２の電位より高い２つのレベルを有する２値信号が入力される第１の直列回路と、直列に接続された第２のＰＭＯＳＦＥＴおよび第２のＮＭＯＳＦＥＴの両端が、それぞれ前記第１の電位より高い第３の電位および前記第２の電位に接続され、前記第２のＮＭＯＳＦＥＴのゲートが前記第１のＰＭＯＳＦＥＴおよび前記第１のＮＭＯＳＦＥＴの接続点に接続される第２の直列回路と、前記第２のＰＭＯＳＦＥＴおよび前記第２のＮＭＯＳＦＥＴの接続点の電圧をバッファリングして出力する出力バッファ回路と、を前記走査線ごとに有し、前記第１のＮＭＯＳＦＥＴのゲートに、前記２値信号のレベルに応じて前記第２のＮＭＯＳＦＥＴがオンまたはオフするような第１のバイアス電圧が印加され、前記第２のＰＭＯＳＦＥＴのゲートに、前記第２のＮＭＯＳＦＥＴのオン抵抗より高いオン抵抗となるような第２のバイアス電圧が印加されることを特徴とする液晶駆動装置である。

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、走査線駆動回路が走査線ごとに有する、比較的低電圧の２値信号をより高電圧の２値信号に増幅するレベルシフト回路を比較的小規模な構成で実現し、走査線駆動回路を含む液晶駆動装置の回路規模を抑えることができる。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝液晶駆動装置全体の概略構成および動作＝＝＝
以下、図５を参照して、本発明が適用される液晶駆動装置全体の概略構成について説明する。
液晶パネル１を駆動するための液晶駆動装置は、例えば走査線駆動回路２、データ線駆動回路３、マイクロコンピュータ４、および電源回路５を含んで構成されている。

駆動対象である液晶パネル１は、例えばＭ行Ｎ列の行列状に画素が配置され、それぞれの画素には、液晶素子（不図示）の透過率を制御する電圧を印加するためのコンデンサ（Ｃ−ｍｎ）、および、ドレインがコンデンサ（Ｃ−ｍｎ）に接続されているスイッチング素子（Ｔ−ｍｎ）が設けられている。ここで、Ｍおよびｍは１≦ｍ≦Ｍの関係にある自然数であり、Ｎおよびｎは１≦ｎ≦Ｎの関係にある自然数であるものとし、以下同様に符号に使用することとする。

走査線駆動回路２は、Ｍ本の走査線（Ｇ−１〜Ｇ−Ｍ）に対応する出力を有し、それぞれの走査線（Ｇ−ｍ）は、同一行のＮ個のスイッチング素子（Ｔ−ｍ１〜Ｔ−ｍＮ）のゲートに接続されている。以下、走査線（Ｇ−ｍ）を介してスイッチング素子（Ｔ−ｍｎ）のゲートに信号を供給する走査線駆動回路２を、ゲートドライバ２と称することとする。

データ線駆動回路３は、Ｎ本のデータ線（Ｓ−１〜Ｓ−Ｎ）に対応する出力を有し、それぞれのデータ線（Ｓ−ｎ）は、同一列のＭ個のスイッチング素子（Ｔ−１ｎ〜Ｔ−Ｍｎ）のソースに接続されている。以下、データ線（Ｓ−ｎ）を介してスイッチング素子（Ｔ−ｍｎ）のソースに信号を供給するデータ線駆動回路３を、ソースドライバ３と称することとする。

マイクロコンピュータ４は、中央処理装置（不図示）などから入力される信号に従って、ゲートドライバ２、ソースドライバ３、および電源回路５を制御する。
電源回路５は、外部から供給される基準電圧に基づいて、ゲートドライバ２およびソースドライバ３で使用する各種の電圧や、液晶パネル１のコンデンサ（Ｃ−ｍｎ）のスイッチング素子（Ｔ−ｍｎ）と接続されていない側に接続されている対向電極電位（ＶＣＯＭ）を生成する。

次に、液晶駆動装置全体の動作について説明する。
まず、ゲートドライバ２は、マイクロコンピュータ４の制御に従って、１本の走査線（Ｇ−ｍ）を選択し、当該選択された走査線（Ｇ−ｍ）に接続されているＮ個のスイッチング素子（Ｔ−ｍ１〜Ｔ−ｍＮ）のみにオンするための信号を供給し、非選択の走査線に接続されているスイッチング素子はすべてオフする。次に、ソースドライバ３は、マイクロコンピュータ４の制御に従って、ゲートドライバ２によってオンとなったＮ個のスイッチング素子（Ｔ−ｍ１〜Ｔ−ｍＮ）に対応する画素の階調に応じた信号を供給する。

このようにして、ゲートドライバ２によってＮ個のスイッチング素子（Ｔ−ｍ１〜Ｔ−ｍＮ）がオンとなり、それぞれのスイッチング素子（Ｔ−ｍｎ）に接続されたコンデンサ（Ｃ−ｍｎ）の両端には、ソースドライバ３から供給される画素の階調に応じた信号の電位、および、電源回路５において生成される対向電極電位（ＶＣＯＭ）間の電圧が印加される。そして、当該印加電圧に応じて液晶素子（不図示）の透過率が変化し、１行分の画素が表示される。さらに、ゲートドライバ２においてＭ本の走査線（Ｇ−１〜Ｇ−Ｍ）について順次選択し、上記の１行分の画素の表示を繰り返すことにより、液晶パネル１のＭ行Ｎ列の画素全体が表示される。

＝＝＝ゲートドライバの概略構成および動作＝＝＝
以下、図６を参照して、ゲートドライバ２の概略構成について説明する。
ゲートドライバ２は、例えばゲートドライバ制御回路２１、レベルシフト回路（ＬＳ−１〜ＬＳ−Ｍ）、および出力バッファ回路（ＢＦ−１〜ＢＦ−Ｍ）を含んで構成されている。

マイクロコンピュータ４によって制御されるゲートドライバ制御回路２１の出力は、Ｍ本の走査線（Ｇ−１〜Ｇ−Ｍ）に対応するレベルシフト回路（ＬＳ−１〜ＬＳ−Ｍ）に並列に接続されている。そして、それぞれのレベルシフト回路（ＬＳ−ｍ）の出力は、出力バッファ回路（ＢＦ−ｍ）に直列に接続され、さらに出力バッファ回路（ＢＦ−ｍ）の出力は、ゲートドライバ２の出力として走査線（Ｇ−ｍ）に接続されている。

次に、ゲートドライバ２の動作について説明する。
ゲートドライバ制御回路２１は、例えばシフトレジスタなどの順次選択回路によって、Ｍ本の走査線（Ｇ−１〜Ｇ−Ｍ）について順次選択し、選択されている走査線（Ｇ−ｍ）に対応するレベルシフト回路（ＬＳ−ｍ）に対しては、選択状態であることを示すレベルの２値信号を出力し、非選択の走査線に対応するレベルシフト回路に対してはすべて、非選択状態であることを示すレベルの２値信号を出力する。ゲートドライバ制御回路２１から出力される２値信号は、レベルシフト回路（ＬＳ−１〜ＬＳ−Ｍ）に並列に入力され、それぞれのレベルシフト回路（ＬＳ−ｍ）において、スイッチング素子（Ｔ−ｍｎ）をオンまたはオフするためのより高電圧の２値信号に増幅される。そして、レベルシフト回路（ＬＳ−ｍ）から出力されるより高電圧の２値信号は、出力バッファ回路（ＢＦ−ｍ）においてバッファリングされ、走査線（Ｇ−ｍ）を介してスイッチング素子（Ｔ−ｍｎ）のゲートに入力される。

このようにして、ゲートドライバ２は、順次選択されている走査線（Ｇ−ｍ）に接続されているＮ個のスイッチング素子（Ｔ−ｍ１〜Ｔ−ｍＮ）のゲートにオンするための２値信号を供給し、非選択の走査線に接続されているスイッチング素子のゲートにオフするための２値信号を供給する。

＝＝＝レベルシフト回路および出力バッファ回路の構成および動作＝＝＝
＜第１実施形態＞
以下、図１を参照して、本発明の液晶駆動装置の第１の実施形態におけるレベルシフト回路および出力バッファ回路の構成について説明する。なお、図１は、１本の走査線（Ｇ−ｍ）に対応するレベルシフト回路（ＬＳ−ｍ）および出力バッファ回路（ＢＦ−ｍ）のみの構成を示しているが、Ｍ本の走査線（Ｇ−１〜Ｇ−Ｍ）について同様の構成となっているものとする。

本実施形態では、レベルシフト回路（ＬＳ−ｍ）は、ＰＭＯＳＦＥＴ（P-channel Metal-Oxide Semiconductor Field-Effect Transistor：Ｐチャネル金属酸化膜半導体電界効果トランジスタ）（Ｐ１、Ｐ２）およびＮＭＯＳＦＥＴ（N-channel MOSFET：Ｎチャネル金属酸化膜半導体電界効果トランジスタ）（Ｎ１、Ｎ２）を含んで構成されている。また、本実施形態では、出力バッファ回路（ＢＦ−ｍ）は、ＰＭＯＳＦＥＴ（Ｐ３）およびＮＭＯＳＦＥＴ（Ｎ３）を含んで構成される、ＣＭＯＳ（Complementary MOS：相補形金属酸化膜半導体）インバータ回路となっている。なお、本実施形態において、例えば、ＰＭＯＳＦＥＴ（Ｐ１）のゲートに入力される２値信号の電位をＶＤおよびＶＳとし、ＰＭＯＳＦＥＴ（Ｐ１）のソースに接続される電位をＶＨ１とし、ＰＭＯＳＦＥＴ（Ｐ２、Ｐ３）のソースに接続される電位をＶＨ３とし、ＮＭＯＳＦＥＴ（Ｎ１、Ｎ２、Ｎ３）のソースに接続される電位をＶＬ２とすると、ＶＬ２＜ＶＳ＜ＶＤ≦ＶＨ１＜ＶＨ３の関係にあるものとする。

ＰＭＯＳＦＥＴ（Ｐ１）およびＮＭＯＳＦＥＴ（Ｎ１）は直列に接続され、両端がそれぞれ電位ＶＨ１およびＶＬ２に接続されている。ＰＭＯＳＦＥＴ（Ｐ１）のゲートには、ＶＤおよびＶＳの電位を有する２値信号が入力されており、ＮＭＯＳＦＥＴ（Ｎ１）のゲートは、電位ＶＢ１に接続されることによって、ＶＢ１−ＶＬ２のバイアス電圧（ＢＩＡＳ１）が印加されている。

ＰＭＯＳＦＥＴ（Ｐ２）およびＮＭＯＳＦＥＴ（Ｎ２）は直列に接続され、両端がそれぞれ電位ＶＨ３およびＶＬ２に接続されている。ＰＭＯＳＦＥＴ（Ｐ２）のゲートは、電位ＶＢ２に接続されることによって、ＶＢ２−ＶＨ３のバイアス電圧（ＢＩＡＳ２）が印加されており、ＮＭＯＳＦＥＴ（Ｎ２）のゲートは、ＰＭＯＳＦＥＴ（Ｐ１）およびＮＭＯＳＦＥＴ（Ｎ１）の接続点に接続されている。また、ＰＭＯＳＦＥＴ（Ｐ２）およびＮＭＯＳＦＥＴ（Ｎ２）の接続点は、レベルシフト回路（ＬＳ−ｍ）の出力として出力バッファ回路（ＢＦ−ｍ）に接続されている。

ＣＭＯＳインバータ回路である出力バッファ回路（ＢＦ−ｍ）は、電位ＶＨ３およびＶＬ２間の電圧を電源とし、レベルシフト回路（ＬＳ−ｍ）の出力がＰＭＯＳＦＥＴ（Ｐ３）およびＮＭＯＳＦＥＴ（Ｎ３）のゲートに接続されている。また、ＰＭＯＳＦＥＴ（Ｐ３）およびＮＭＯＳＦＥＴ（Ｎ３）の接続点は、出力バッファ回路（ＢＦ−ｍ）の出力として走査線（Ｇ−ｍ）に接続されている。

ＮＭＯＳＦＥＴ（Ｎ１）のゲートに印加されているバイアス電圧（ＢＩＡＳ１）は、ＰＭＯＳＦＥＴ（Ｐ１）のゲートに入力される２値信号の電位が、ハイ・レベルであるＶＤの場合にＮＭＯＳＦＥＴ（Ｎ２）がオフとなり、ロー・レベルであるＶＳの場合にＮＭＯＳＦＥＴ（Ｎ２）がオンとなるような電圧である。
ＰＭＯＳＦＥＴ（Ｐ２）のゲートに印加されているバイアス電圧（ＢＩＡＳ２）は、ＰＭＯＳＦＥＴ（Ｐ２）のオン抵抗がＮＭＯＳＦＥＴ（Ｎ２）のオン抵抗より高くなるような電圧である。

次に、図２を参照して、本実施形態におけるレベルシフト回路および出力バッファ回路の動作について説明する。
まず、図２（Ａ）に示すとおり、ＰＭＯＳＦＥＴ（Ｐ１）のゲートに入力される２値信号の電位がハイ・レベルであるＶＤの場合について説明する。

ＮＭＯＳＦＥＴ（Ｎ１）は、バイアス電圧（ＢＩＡＳ１）によってオンとなり、ＰＭＯＳＦＥＴ（Ｐ１）は、ＶＤ−ＶＨ１のゲート・ソース間電圧によってオフまたはオンとなる。ＰＭＯＳＦＥＴ（Ｐ１）がオフとなる場合、ＰＭＯＳＦＥＴ（Ｐ１）およびＮＭＯＳＦＥＴ（Ｎ１）の接続点に接続されているＮＭＯＳＦＥＴ（Ｎ２）のゲート電位は、ソース電位ＶＬ２に等しくなるため、ＮＭＯＳＦＥＴ（Ｎ２）はオフとなる。また、ＰＭＯＳＦＥＴ（Ｐ１）がオンとなる場合でも、ＰＭＯＳＦＥＴ（Ｐ１）のオン抵抗がＮＭＯＳＦＥＴ（Ｎ１）のオン抵抗より十分に高く、ＮＭＯＳＦＥＴ（Ｎ２）がオフとなる程度にゲート電位がソース電位ＶＬ２に近くなるよう、バイアス電圧（ＢＩＡＳ１）が設定されている。

ＰＭＯＳＦＥＴ（Ｐ２）は、バイアス電圧（ＢＩＡＳ２）によってオンとなる。前述したように、ＮＭＯＳＦＥＴ（Ｎ２）はオフとなるため、レベルシフト回路（ＬＳ−ｍ）の出力電位は、ＰＭＯＳＦＥＴ（Ｐ２）のソース電位ＶＨ３に等しくなる。

レベルシフト回路（ＬＳ−ｍ）から出力バッファ回路（ＢＦ−ｍ）への入力電位ＶＨ３は、ＣＭＯＳインバータ回路のＰＭＯＳＦＥＴ（Ｐ３）側の電源電位ＶＨ３に等しいため、出力バッファ回路（ＢＦ−ｍ）の出力電位は、ＮＭＯＳＦＥＴ（Ｎ３）側の電源電位ＶＬ２に等しくなる。

次に、図２（Ｂ）に示すとおり、ＰＭＯＳＦＥＴ（Ｐ１）のゲートに入力される２値信号の電位がロー・レベルであるＶＳの場合ついて説明する。
ＮＭＯＳＦＥＴ（Ｎ１）は、バイアス電圧（ＢＩＡＳ１）によってオンとなり、ＰＭＯＳＦＥＴ（Ｐ１）は、ＶＳ−ＶＨ１のゲート・ソース間電圧によってオンとなる。ＰＭＯＳＦＥＴ（Ｐ１）のオン抵抗は、ＮＭＯＳＦＥＴ（Ｎ１）のオン抵抗より低くても高くてもよいが、少なくともＮＭＯＳＦＥＴ（Ｎ２）がオンとなるゲート・ソース間電圧になるよう、バイアス電圧（ＢＩＡＳ１）が設定されている。

ＰＭＯＳＦＥＴ（Ｐ２）は、バイアス電圧（ＢＩＡＳ２）によってオンとなる。バイアス電圧（ＢＩＡＳ２）は、ＰＭＯＳＦＥＴ（Ｐ２）のオン抵抗がＮＭＯＳＦＥＴ（Ｎ２）のオン抵抗より高くなるよう設定されているため、レベルシフト回路（ＬＳ−ｍ）の出力電位は、少なくともＰＭＯＳＦＥＴ（Ｐ２）のソース電位ＶＨ３よりＮＭＯＳＦＥＴ（Ｎ２）のソース電位ＶＬ２に近くなる。

レベルシフト回路（ＬＳ−ｍ）から出力バッファ回路（ＢＦ−ｍ）への入力電位は、ＣＭＯＳインバータ回路のＰＭＯＳＦＥＴ（Ｐ３）側の電源電位ＶＨ３よりＮＭＯＳＦＥＴ（Ｎ３）側の電源電位ＶＬ２に近いため、出力バッファ回路（ＢＦ−ｍ）の出力電位は、ＰＭＯＳＦＥＴ（Ｐ３）側の電源電位ＶＨ３に近くなる。

なお、出力バッファ回路（ＢＦ−ｍ）において、電位ＶＨ３およびＶＬ２間の電圧を電源とする複数段のＣＭＯＳインバータ回路を直列に接続することによって、出力電位を電源電位ＶＨ３またはＶＬ２に等しくすることもできるが、より望ましくは、ＰＭＯＳＦＥＴ（Ｐ２）のオン抵抗がＮＭＯＳＦＥＴ（Ｎ２）のオン抵抗より十分に高く、ＣＭＯＳインバータ回路のＮＭＯＳＦＥＴ（Ｎ３）がオフとなる程度にゲート電位がソース電位ＶＬ２に近くなるよう、バイアス電圧（ＢＩＡＳ２）を設定する。この場合、図２（Ｂ）に示すとおり、１段のＣＭＯＳインバータ回路によって、出力バッファ回路（ＢＦ−ｍ）の出力電位をＰＭＯＳＦＥＴ（Ｐ３）側の電源電位ＶＨ３に等しくすることができる。

このようにして、レベルシフト回路（ＬＳ−ｍ）および出力バッファ回路（ＢＦ−ｍ）は、ゲートドライバ制御回路２１から入力されるＶＤおよびＶＳの電位を有する２値信号を、スイッチング素子（Ｔ−ｍｎ）をオンまたはオフするためのＶＬ２およびＶＨ３の電位を有するより高電圧の２値信号に増幅し、出力する。

＜第２実施形態＞
以下、図３を参照して、本発明の液晶駆動装置の第２の実施形態におけるレベルシフト回路および出力バッファ回路の構成について説明する。なお、図３は、１本の走査線（Ｇ−ｍ）に対応するレベルシフト回路（ＬＳ−ｍ）および出力バッファ回路（ＢＦ−ｍ）のみの構成を示しているが、Ｍ本の走査線（Ｇ−１〜Ｇ−Ｍ）について同様の構成となっているものとする。

第１実施形態と同様に、レベルシフト回路（ＬＳ−ｍ）は、ＰＭＯＳＦＥＴ（Ｐ１、Ｐ２）およびＮＭＯＳＦＥＴ（Ｎ１、Ｎ２）を含んで構成されており、出力バッファ回路（ＢＦ−ｍ）は、ＰＭＯＳＦＥＴ（Ｐ３）およびＮＭＯＳＦＥＴ（Ｎ３）を含んで構成される、ＣＭＯＳインバータ回路となっている。なお、本実施形態において、例えば、ＮＭＯＳＦＥＴ（Ｎ１）のゲートに入力される２値信号の電位をＶＤおよびＶＳとし、ＮＭＯＳＦＥＴ（Ｎ１）のソースに接続される電位をＶＬ１とし、ＮＭＯＳＦＥＴ（Ｎ２、Ｎ３）のソースに接続される電位をＶＬ３とし、ＰＭＯＳＦＥＴ（Ｐ１、Ｐ２、Ｐ３）のソースに接続される電位をＶＨ２とすると、ＶＬ３＜ＶＬ１≦ＶＳ＜ＶＤ＜ＶＨ２の関係にあるものとする。

ＮＭＯＳＦＥＴ（Ｎ１）およびＰＭＯＳＦＥＴ（Ｐ１）は直列に接続され、両端がそれぞれ電位ＶＬ１およびＶＨ２に接続されている。ＮＭＯＳＦＥＴ（Ｎ１）のゲートには、ＶＤおよびＶＳの電位を有する２値信号が入力されており、ＰＭＯＳＦＥＴ（Ｐ１）のゲートは、電位ＶＢ１に接続されることによって、ＶＢ１−ＶＨ２のバイアス電圧（ＢＩＡＳ１）が印加されている。

ＮＭＯＳＦＥＴ（Ｎ２）およびＰＭＯＳＦＥＴ（Ｐ２）は直列に接続され、両端がそれぞれ電位ＶＬ３およびＶＨ２に接続されている。ＮＭＯＳＦＥＴ（Ｎ２）のゲートは、電位ＶＢ２に接続されることによって、ＶＢ２−ＶＬ３のバイアス電圧（ＢＩＡＳ２）が印加されており、ＰＭＯＳＦＥＴ（Ｐ２）のゲートは、ＮＭＯＳＦＥＴ（Ｎ１）およびＰＭＯＳＦＥＴ（Ｐ１）の接続点に接続されている。また、ＮＭＯＳＦＥＴ（Ｎ２）およびＰＭＯＳＦＥＴ（Ｐ２）の接続点は、レベルシフト回路（ＬＳ−ｍ）の出力として出力バッファ回路（ＢＦ−ｍ）に接続されている。

ＣＭＯＳインバータ回路である出力バッファ回路（ＢＦ−ｍ）は、電位ＶＨ２およびＶＬ３間の電圧を電源とし、レベルシフト回路（ＬＳ−ｍ）の出力がＰＭＯＳＦＥＴ（Ｐ３）およびＮＭＯＳＦＥＴ（Ｎ３）のゲートに接続されている。また、ＰＭＯＳＦＥＴ（Ｐ３）およびＮＭＯＳＦＥＴ（Ｎ３）の接続点は、出力バッファ回路（ＢＦ−ｍ）の出力として走査線（Ｇ−ｍ）に接続されている。

ＰＭＯＳＦＥＴ（Ｐ１）のゲートに印加されているバイアス電圧（ＢＩＡＳ１）は、ＮＭＯＳＦＥＴ（Ｎ１）のゲートに入力される２値信号の電位が、ロー・レベルであるＶＳの場合にＰＭＯＳＦＥＴ（Ｐ２）がオフとなり、ハイ・レベルであるＶＤの場合にＰＭＯＳＦＥＴ（Ｐ２）がオンとなるような電圧である。
ＮＭＯＳＦＥＴ（Ｎ２）のゲートに印加されているバイアス電圧（ＢＩＡＳ２）は、ＮＭＯＳＦＥＴ（Ｎ２）のオン抵抗がＰＭＯＳＦＥＴ（Ｐ２）のオン抵抗より高くなるような電圧である。

次に、図４を参照して、本実施形態におけるレベルシフト回路および出力バッファ回路の動作について説明する。
まず、図４（Ａ）に示すとおり、ＮＭＯＳＦＥＴ（Ｎ１）のゲートに入力される２値信号の電位がロー・レベルであるＶＳの場合について説明する。

ＰＭＯＳＦＥＴ（Ｐ１）は、バイアス電圧（ＢＩＡＳ１）によってオンとなり、ＮＭＯＳＦＥＴ（Ｎ１）は、ＶＳ−ＶＬ１のゲート・ソース間電圧によってオフまたはオンとなる。ＮＭＯＳＦＥＴ（Ｎ１）がオフとなる場合、ＮＭＯＳＦＥＴ（Ｎ１）およびＰＭＯＳＦＥＴ（Ｐ１）の接続点に接続されているＰＭＯＳＦＥＴ（Ｐ２）のゲート電位は、ソース電位ＶＨ２に等しくなるため、ＰＭＯＳＦＥＴ（Ｐ２）はオフとなる。また、ＮＭＯＳＦＥＴ（Ｎ１）がオンとなる場合でも、ＮＭＯＳＦＥＴ（Ｎ１）のオン抵抗がＰＭＯＳＦＥＴ（Ｐ１）のオン抵抗より十分に高く、ＰＭＯＳＦＥＴ（Ｐ２）がオフとなる程度にゲート電位がソース電位ＶＨ２に近くなるよう、バイアス電圧（ＢＩＡＳ１）が設定されている。

ＮＭＯＳＦＥＴ（Ｎ２）は、バイアス電圧（ＢＩＡＳ２）によってオンとなる。前述したように、ＰＭＯＳＦＥＴ（Ｐ２）はオフとなるため、レベルシフト回路（ＬＳ−ｍ）の出力電位は、ＮＭＯＳＦＥＴ（Ｎ２）のソース電位ＶＬ３に等しくなる。

レベルシフト回路（ＬＳ−ｍ）から出力バッファ回路（ＢＦ−ｍ）への入力電位ＶＬ３は、ＣＭＯＳインバータ回路のＮＭＯＳＦＥＴ（Ｎ３）側の電源電位ＶＬ３に等しいため、出力バッファ回路（ＢＦ−ｍ）の出力電位は、ＰＭＯＳＦＥＴ（Ｐ３）側の電源電位ＶＨ２に等しくなる。

次に、図４（Ｂ）に示すとおり、ＮＭＯＳＦＥＴ（Ｎ１）のゲートに入力される２値信号の電位がハイ・レベルであるＶＤの場合ついて説明する。
ＰＭＯＳＦＥＴ（Ｐ１）は、バイアス電圧（ＢＩＡＳ１）によってオンとなり、ＮＭＯＳＦＥＴ（Ｎ１）は、ＶＤ−ＶＬ１のゲート・ソース間電圧によってオンとなる。ＮＭＯＳＦＥＴ（Ｎ１）のオン抵抗は、ＰＭＯＳＦＥＴ（Ｐ１）のオン抵抗より低くても高くてもよいが、少なくともＰＭＯＳＦＥＴ（Ｐ２）がオンとなるゲート・ソース間電圧になるよう、バイアス電圧（ＢＩＡＳ１）が設定されている。

ＮＭＯＳＦＥＴ（Ｎ２）は、バイアス電圧（ＢＩＡＳ２）によってオンとなる。バイアス電圧（ＢＩＡＳ２）は、ＮＭＯＳＦＥＴ（Ｎ２）のオン抵抗がＰＭＯＳＦＥＴ（Ｐ２）のオン抵抗より高くなるよう設定されているため、レベルシフト回路（ＬＳ−ｍ）の出力電位は、少なくともＮＭＯＳＦＥＴ（Ｎ２）のソース電位ＶＬ３よりＰＭＯＳＦＥＴ（Ｐ２）のソース電位ＶＨ２に近くなる。

レベルシフト回路（ＬＳ−ｍ）から出力バッファ回路（ＢＦ−ｍ）への入力電位は、ＣＭＯＳインバータ回路のＮＭＯＳＦＥＴ（Ｎ３）側の電源電位ＶＬ３よりＰＭＯＳＦＥＴ（Ｐ３）側の電源電位ＶＨ２に近いため、出力バッファ回路（ＢＦ−ｍ）の出力電位は、ＮＭＯＳＦＥＴ（Ｎ３）側の電源電位ＶＬ３に近くなる。

なお、出力バッファ回路（ＢＦ−ｍ）において、電位ＶＨ２およびＶＬ３間の電圧を電源とする複数段のＣＭＯＳインバータ回路を直列に接続することによって、出力電位を電源電位ＶＨ２またはＶＬ３に等しくすることもできるが、より望ましくは、ＮＭＯＳＦＥＴ（Ｎ２）のオン抵抗がＰＭＯＳＦＥＴ（Ｐ２）のオン抵抗より十分に高く、ＣＭＯＳインバータ回路のＰＭＯＳＦＥＴ（Ｐ３）がオフとなる程度にゲート電位がソース電位ＶＨ２に近くなるよう、バイアス電圧（ＢＩＡＳ２）を設定する。この場合、図４（Ｂ）に示すとおり、１段のＣＭＯＳインバータ回路によって、出力バッファ回路（ＢＦ−ｍ）の出力電位をＮＭＯＳＦＥＴ（Ｎ３）側の電源電位ＶＬ３に等しくすることができる。

このようにして、レベルシフト回路（ＬＳ−ｍ）および出力バッファ回路（ＢＦ−ｍ）は、ゲートドライバ制御回路２１から入力されるＶＤおよびＶＳの電位を有する２値信号を、スイッチング素子（Ｔ−ｍｎ）をオンまたはオフするためのＶＬ３およびＶＨ２の電位を有するより高電圧の２値信号に増幅し、出力する。

前述したように、図１に示した、液晶駆動装置のゲートドライバ２が走査線（Ｇ−ｍ）ごとに有するレベルシフト回路（ＬＳ−ｍ）において、ゲートにＶＤおよびＶＳの電位を有する２値信号が入力されるＰＭＯＳＦＥＴ（Ｐ１）とゲートにバイアス電圧（ＢＩＡＳ１）が印加されているＮＭＯＳＦＥＴ（Ｎ１）の直列接続の両端を、それぞれ電位ＶＨ１およびＶＬ２に接続し、ゲートにバイアス電圧（ＢＩＡＳ２）が印加されているＰＭＯＳＦＥＴ（Ｐ２）とゲートがＰＭＯＳＦＥＴ（Ｐ１）およびＮＭＯＳＦＥＴ（Ｎ１）の接続点に接続されているＮＭＯＳＦＥＴ（Ｎ２）の直列接続の両端を、それぞれ電位ＶＨ３およびＶＬ２に接続し、バイアス電圧（ＢＩＡＳ１）を、２値信号の電位がＶＤまたはＶＳの場合にＮＭＯＳＦＥＴ（Ｎ２）がそれぞれオフまたはオンとなるような電圧とし、バイアス電圧（ＢＩＡＳ２）を、ＰＭＯＳＦＥＴ（Ｐ２）のオン抵抗がＮＭＯＳＦＥＴ（Ｎ２）のオン抵抗より高くなるような電圧とすることにより、レベルシフト回路（ＬＳ−ｍ）を比較的小規模な構成で実現し、ゲートドライバ２を含む液晶駆動装置の回路規模を抑えることができる。

また、図３に示したように、レベルシフト回路（ＬＳ−ｍ）を、図１とは極性を反転させたような構成とすることによって、同様にゲートドライバ２を含む液晶駆動装置の回路規模を抑えることができる。

また、図１および図３に示したように、レベルシフト回路（ＬＳ−ｍ）の出力が入力される出力バッファ回路（ＢＦ−ｍ）を、レベルシフト回路（ＬＳ−ｍ）のＰＭＯＳＦＥＴ（Ｐ１）およびＮＭＯＳＦＥＴ（Ｎ１）のそれぞれのソース電位間の電圧を電源とするＣＭＯＳインバータ回路とすることによって、比較的小規模な構成で実現し、ゲートドライバ２を含む液晶駆動装置の回路規模をさらに抑えることができる。

なお、上記第１実施形態および第２実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るととともに、本発明にはその等価物も含まれる。

上記実施形態では、液晶パネル１を駆動するための液晶駆動装置は、ゲートドライバ２、ソースドライバ３、マイクロコンピュータ４、および電源回路５を含んで構成されているが、これに限定されるものではない。本発明の液晶駆動装置は、ゲートドライバ２を必須の構成として含むが、ソースドライバ３、マイクロコンピュータ４、および電源回路５を液晶駆動装置の構成とするか外部装置とするかは任意である。

上記実施形態では、ゲートドライバ２は、ゲートドライバ制御回路２１、レベルシフト回路（ＬＳ−ｍ）、および出力バッファ回路（ＢＦ−ｍ）を含んで構成されているが、これに限定されるものではない。本発明の液晶駆動装置のゲートドライバは、レベルシフト回路（ＬＳ−ｍ）および出力バッファ回路（ＢＦ−ｍ）を必須の構成として含むが、ゲートドライバ制御回路２１をゲートドライバ２の構成とするかマイクロコンピュータ４の構成とするかは任意である。

本発明の液晶駆動装置の第１実施形態におけるレベルシフト回路および出力バッファ回路の構成を示す回路ブロック図である。本発明の液晶駆動装置の第１実施形態におけるレベルシフト回路および出力バッファ回路の動作を説明する図である。本発明の液晶駆動装置の第２実施形態におけるレベルシフト回路および出力バッファ回路の構成を示す回路ブロック図である。本発明の液晶駆動装置の第２実施形態におけるレベルシフト回路および出力バッファ回路の動作を説明する図である。本発明が適用される液晶駆動装置全体の概略構成を示すブロック図である。ゲートドライバ２の概略構成を示すブロック図である。

符号の説明

Ｃ−ｍｎ（１≦ｍ≦Ｍ、１≦ｎ≦Ｎ）コンデンサ
Ｔ−ｍｎ（１≦ｍ≦Ｍ、１≦ｎ≦Ｎ）スイッチング素子
Ｇ−ｍ（１≦ｍ≦Ｍ）走査線
Ｓ−ｎ（１≦ｎ≦Ｎ）データ線
ＶＣＯＭ対向電極電位
ＬＳ−ｍ（１≦ｍ≦Ｍ）レベルシフト回路
ＢＦ−ｍ（１≦ｍ≦Ｍ）出力バッファ回路
Ｐ１ＰＭＯＳＦＥＴ（Ｐチャネル金属酸化膜半導体電界効果トランジスタ）
Ｐ２ＰＭＯＳＦＥＴ（Ｐチャネル金属酸化膜半導体電界効果トランジスタ）
Ｐ３ＰＭＯＳＦＥＴ（Ｐチャネル金属酸化膜半導体電界効果トランジスタ）
Ｎ１ＮＭＯＳＦＥＴ（Ｎチャネル金属酸化膜半導体電界効果トランジスタ）
Ｎ２ＮＭＯＳＦＥＴ（Ｎチャネル金属酸化膜半導体電界効果トランジスタ）
Ｎ３ＮＭＯＳＦＥＴ（Ｎチャネル金属酸化膜半導体電界効果トランジスタ）
ＢＩＡＳ１、ＢＩＡＳ２バイアス電圧
１液晶パネル
２ゲートドライバ（走査線駆動回路）
３ソースドライバ（データ線駆動回路）
４マイクロコンピュータ
５電源回路
２１ゲートドライバ制御回路

Claims

液晶パネルの複数の走査線および複数のデータ線の交差にそれぞれ対応する画素に設けられたスイッチング素子に対し、前記データ線を介して前記画素の階調に応じた信号を供給するデータ線駆動回路とともに用いられる、前記走査線を介して前記スイッチング素子をスイッチング制御するための信号を供給する走査線駆動回路を備え、
前記走査線駆動回路は、
直列に接続された第１のＰＭＯＳＦＥＴおよび第１のＮＭＯＳＦＥＴの両端が、それぞれ第１および第２の電位に接続され、前記第１のＰＭＯＳＦＥＴのゲートに前記第１の電位以下かつ前記第２の電位より高い２つのレベルを有する２値信号が入力される第１の直列回路と、
直列に接続された第２のＰＭＯＳＦＥＴおよび第２のＮＭＯＳＦＥＴの両端が、それぞれ前記第１の電位より高い第３の電位および前記第２の電位に接続され、前記第２のＮＭＯＳＦＥＴのゲートが前記第１のＰＭＯＳＦＥＴおよび前記第１のＮＭＯＳＦＥＴの接続点に接続される第２の直列回路と、
前記第２のＰＭＯＳＦＥＴおよび前記第２のＮＭＯＳＦＥＴの接続点の電圧をバッファリングして出力する出力バッファ回路と、
を前記走査線ごとに有し、
前記第１のＮＭＯＳＦＥＴのゲートに、前記２値信号のレベルに応じて前記第２のＮＭＯＳＦＥＴがオンまたはオフするような第１のバイアス電圧が印加され、
前記第２のＰＭＯＳＦＥＴのゲートに、前記第２のＮＭＯＳＦＥＴのオン抵抗より高いオン抵抗となるような第２のバイアス電圧が印加されることを特徴とする液晶駆動装置。
液晶パネルの複数の走査線および複数のデータ線の交差にそれぞれ対応する画素に設けられたスイッチング素子に対し、前記データ線を介して前記画素の階調に応じた信号を供給するデータ線駆動回路とともに用いられる、前記走査線を介して前記スイッチング素子をスイッチング制御するための信号を供給する走査線駆動回路を備え、
前記走査線駆動回路は、
直列に接続された第１のＮＭＯＳＦＥＴおよび第１のＰＭＯＳＦＥＴの両端が、それぞれ第１および第２の電位に接続され、前記第１のＮＭＯＳＦＥＴのゲートに前記第１の電位以上かつ前記第２の電位より低い２つのレベルを有する２値信号が入力される第１の直列回路と、
直列に接続された第２のＮＭＯＳＦＥＴおよび第２のＰＭＯＳＦＥＴの両端が、それぞれ前記第１の電位より低い第３の電位および前記第２の電位に接続され、前記第２のＰＭＯＳＦＥＴのゲートが前記第１のＮＭＯＳＦＥＴおよび前記第１のＰＭＯＳＦＥＴの接続点に接続される第２の直列回路と、
前記第２のＮＭＯＳＦＥＴおよび前記第２のＰＭＯＳＦＥＴの接続点の電圧をバッファリングして出力する出力バッファ回路と、
を前記走査線ごとに有し、
前記第１のＰＭＯＳＦＥＴのゲートに、前記２値信号のレベルに応じて前記第２のＰＭＯＳＦＥＴがオンまたはオフするような第１のバイアス電圧が印加され、
前記第２のＮＭＯＳＦＥＴのゲートに、前記第２のＰＭＯＳＦＥＴのオン抵抗より高いオン抵抗となるような第２のバイアス電圧が印加されることを特徴とする液晶駆動装置。
前記出力バッファ回路は、前記第２の電位および前記第３の電位間の電圧を電源とし、前記第２のＰＭＯＳＦＥＴおよび前記第２のＮＭＯＳＦＥＴの接続点の電圧が入力されるＣＭＯＳインバータ回路を少なくとも含むことを特徴とする請求項１または請求項２に記載の液晶駆動装置。