JP5143599B2 - 液晶駆動装置 - Google Patents
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Description
以下、図5を参照して、本発明が適用される液晶駆動装置全体の概略構成について説明する。
液晶パネル1を駆動するための液晶駆動装置は、例えば走査線駆動回路2、データ線駆動回路3、マイクロコンピュータ4、および電源回路5を含んで構成されている。
電源回路5は、外部から供給される基準電圧に基づいて、ゲートドライバ2およびソースドライバ3で使用する各種の電圧や、液晶パネル1のコンデンサ(C−mn)のスイッチング素子(T−mn)と接続されていない側に接続されている対向電極電位(VCOM)を生成する。
まず、ゲートドライバ2は、マイクロコンピュータ4の制御に従って、1本の走査線(G−m)を選択し、当該選択された走査線(G−m)に接続されているN個のスイッチング素子(T−m1〜T−mN)のみにオンするための信号を供給し、非選択の走査線に接続されているスイッチング素子はすべてオフする。次に、ソースドライバ3は、マイクロコンピュータ4の制御に従って、ゲートドライバ2によってオンとなったN個のスイッチング素子(T−m1〜T−mN)に対応する画素の階調に応じた信号を供給する。
以下、図6を参照して、ゲートドライバ2の概略構成について説明する。
ゲートドライバ2は、例えばゲートドライバ制御回路21、レベルシフト回路(LS−1〜LS−M)、および出力バッファ回路(BF−1〜BF−M)を含んで構成されている。
ゲートドライバ制御回路21は、例えばシフトレジスタなどの順次選択回路によって、M本の走査線(G−1〜G−M)について順次選択し、選択されている走査線(G−m)に対応するレベルシフト回路(LS−m)に対しては、選択状態であることを示すレベルの2値信号を出力し、非選択の走査線に対応するレベルシフト回路に対してはすべて、非選択状態であることを示すレベルの2値信号を出力する。ゲートドライバ制御回路21から出力される2値信号は、レベルシフト回路(LS−1〜LS−M)に並列に入力され、それぞれのレベルシフト回路(LS−m)において、スイッチング素子(T−mn)をオンまたはオフするためのより高電圧の2値信号に増幅される。そして、レベルシフト回路(LS−m)から出力されるより高電圧の2値信号は、出力バッファ回路(BF−m)においてバッファリングされ、走査線(G−m)を介してスイッチング素子(T−mn)のゲートに入力される。
<第1実施形態>
以下、図1を参照して、本発明の液晶駆動装置の第1の実施形態におけるレベルシフト回路および出力バッファ回路の構成について説明する。なお、図1は、1本の走査線(G−m)に対応するレベルシフト回路(LS−m)および出力バッファ回路(BF−m)のみの構成を示しているが、M本の走査線(G−1〜G−M)について同様の構成となっているものとする。
PMOSFET(P2)のゲートに印加されているバイアス電圧(BIAS2)は、PMOSFET(P2)のオン抵抗がNMOSFET(N2)のオン抵抗より高くなるような電圧である。
まず、図2(A)に示すとおり、PMOSFET(P1)のゲートに入力される2値信号の電位がハイ・レベルであるVDの場合について説明する。
NMOSFET(N1)は、バイアス電圧(BIAS1)によってオンとなり、PMOSFET(P1)は、VS−VH1のゲート・ソース間電圧によってオンとなる。PMOSFET(P1)のオン抵抗は、NMOSFET(N1)のオン抵抗より低くても高くてもよいが、少なくともNMOSFET(N2)がオンとなるゲート・ソース間電圧になるよう、バイアス電圧(BIAS1)が設定されている。
以下、図3を参照して、本発明の液晶駆動装置の第2の実施形態におけるレベルシフト回路および出力バッファ回路の構成について説明する。なお、図3は、1本の走査線(G−m)に対応するレベルシフト回路(LS−m)および出力バッファ回路(BF−m)のみの構成を示しているが、M本の走査線(G−1〜G−M)について同様の構成となっているものとする。
NMOSFET(N2)のゲートに印加されているバイアス電圧(BIAS2)は、NMOSFET(N2)のオン抵抗がPMOSFET(P2)のオン抵抗より高くなるような電圧である。
まず、図4(A)に示すとおり、NMOSFET(N1)のゲートに入力される2値信号の電位がロー・レベルであるVSの場合について説明する。
PMOSFET(P1)は、バイアス電圧(BIAS1)によってオンとなり、NMOSFET(N1)は、VD−VL1のゲート・ソース間電圧によってオンとなる。NMOSFET(N1)のオン抵抗は、PMOSFET(P1)のオン抵抗より低くても高くてもよいが、少なくともPMOSFET(P2)がオンとなるゲート・ソース間電圧になるよう、バイアス電圧(BIAS1)が設定されている。
T−mn(1≦m≦M、1≦n≦N) スイッチング素子
G−m(1≦m≦M) 走査線
S−n(1≦n≦N) データ線
VCOM 対向電極電位
LS−m(1≦m≦M) レベルシフト回路
BF−m(1≦m≦M) 出力バッファ回路
P1 PMOSFET(Pチャネル金属酸化膜半導体電界効果トランジスタ)
P2 PMOSFET(Pチャネル金属酸化膜半導体電界効果トランジスタ)
P3 PMOSFET(Pチャネル金属酸化膜半導体電界効果トランジスタ)
N1 NMOSFET(Nチャネル金属酸化膜半導体電界効果トランジスタ)
N2 NMOSFET(Nチャネル金属酸化膜半導体電界効果トランジスタ)
N3 NMOSFET(Nチャネル金属酸化膜半導体電界効果トランジスタ)
BIAS1、BIAS2 バイアス電圧
1 液晶パネル
2 ゲートドライバ(走査線駆動回路)
3 ソースドライバ(データ線駆動回路)
4 マイクロコンピュータ
5 電源回路
21 ゲートドライバ制御回路
Claims (3)
- 液晶パネルの複数の走査線および複数のデータ線の交差にそれぞれ対応する画素に設けられたスイッチング素子に対し、前記データ線を介して前記画素の階調に応じた信号を供給するデータ線駆動回路とともに用いられる、前記走査線を介して前記スイッチング素子をスイッチング制御するための信号を供給する走査線駆動回路を備え、
前記走査線駆動回路は、
直列に接続された第1のPMOSFETおよび第1のNMOSFETの両端が、それぞれ第1および第2の電位に接続され、前記第1のPMOSFETのゲートに前記第1の電位以下かつ前記第2の電位より高い2つのレベルを有する2値信号が入力される第1の直列回路と、
直列に接続された第2のPMOSFETおよび第2のNMOSFETの両端が、それぞれ前記第1の電位より高い第3の電位および前記第2の電位に接続され、前記第2のNMOSFETのゲートが前記第1のPMOSFETおよび前記第1のNMOSFETの接続点に接続される第2の直列回路と、
前記第2のPMOSFETおよび前記第2のNMOSFETの接続点の電圧をバッファリングして出力する出力バッファ回路と、
を前記走査線ごとに有し、
前記第1のNMOSFETのゲートに、前記2値信号のレベルに応じて前記第2のNMOSFETがオンまたはオフするような第1のバイアス電圧が印加され、
前記第2のPMOSFETのゲートに、前記第2のNMOSFETのオン抵抗より高いオン抵抗となるような第2のバイアス電圧が印加されることを特徴とする液晶駆動装置。 - 液晶パネルの複数の走査線および複数のデータ線の交差にそれぞれ対応する画素に設けられたスイッチング素子に対し、前記データ線を介して前記画素の階調に応じた信号を供給するデータ線駆動回路とともに用いられる、前記走査線を介して前記スイッチング素子をスイッチング制御するための信号を供給する走査線駆動回路を備え、
前記走査線駆動回路は、
直列に接続された第1のNMOSFETおよび第1のPMOSFETの両端が、それぞれ第1および第2の電位に接続され、前記第1のNMOSFETのゲートに前記第1の電位以上かつ前記第2の電位より低い2つのレベルを有する2値信号が入力される第1の直列回路と、
直列に接続された第2のNMOSFETおよび第2のPMOSFETの両端が、それぞれ前記第1の電位より低い第3の電位および前記第2の電位に接続され、前記第2のPMOSFETのゲートが前記第1のNMOSFETおよび前記第1のPMOSFETの接続点に接続される第2の直列回路と、
前記第2のNMOSFETおよび前記第2のPMOSFETの接続点の電圧をバッファリングして出力する出力バッファ回路と、
を前記走査線ごとに有し、
前記第1のPMOSFETのゲートに、前記2値信号のレベルに応じて前記第2のPMOSFETがオンまたはオフするような第1のバイアス電圧が印加され、
前記第2のNMOSFETのゲートに、前記第2のPMOSFETのオン抵抗より高いオン抵抗となるような第2のバイアス電圧が印加されることを特徴とする液晶駆動装置。 - 前記出力バッファ回路は、前記第2の電位および前記第3の電位間の電圧を電源とし、前記第2のPMOSFETおよび前記第2のNMOSFETの接続点の電圧が入力されるCMOSインバータ回路を少なくとも含むことを特徴とする請求項1または請求項2に記載の液晶駆動装置。
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