JP4815188B2 - レベルシフタ及びこれを含む表示装置 - Google Patents
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Description
このような平板表示装置の中で、例えば液晶表示装置と有機EL表示装置は、スイッチング素子を含む画素と表示信号線が備えられた表示板、表示信号線中のゲート線にゲート信号を出力して画素のスイッチング素子を導通/遮断するゲート駆動部、表示信号線中のデータ線にデータ電圧を印加するデータ駆動部、及びこれらを制御する信号制御部を含み、該信号制御部または外部からの一定の論理信号を増幅してゲート駆動部とデータ駆動部などに増幅された信号を提供するレベルシフタをさらに含んでいる。
したがって、本発明が解決しようとする技術的課題は、このような従来技術の問題点を解決することができるレベルシフタ及びこれを含む表示装置を提供することにある。
また、前記第1及び第2電圧補償部は、前記第1及び第2トランジスタのしきい電圧が変動するとき、前記第1トランジスタ及び第2トランジスタの第2端子の電圧を前記しきい電圧の変化量だけ変化させるのが好ましい。
この時、前記第1電圧は電源電圧であり、前記第2電圧は接地電圧であり、前記第1〜第6トランジスタは低温多結晶シリコンからなることができる。
一方、前記第1、第3及び第5トランジスタはPMOS型トランジスタであり、前記第2、第4及び第6トランジスタはNMOS型トランジスタであるのが好ましい。
また、前記第1及び第2電圧補償部は、前記第1及び第2トランジスタのしきい電圧が変動するとき、前記第1トランジスタ及び第2トランジスタの第2端子の電圧を前記しきい電圧の変化量だけ変化させるのが好ましい。
この時、前記第1電圧は電源電圧であり、前記第2電圧は接地電圧であり得、前記第1〜第6トランジスタは低温多結晶シリコンからなることができるが、前記第1、第3及び第5トランジスタはPMOS型トランジスタであり、前記第2、第4及び第6トランジスタはNMOS型トランジスタであることが好ましい。
一方、前記レベルシフタは、前記表示装置に集積されていることが好ましい。
また、分圧部の両側に電圧補償部を置くことによって、トランジスタのしきい電圧が変わる場合にも、これと連動してこれらトランジスタのゲート電圧を変化させて誤動作を防止することができる。したがって、信頼性のあるレベルシフタを提供することができる。
図面では、多様な層及び領域を明確に表現するために厚さを拡大して示した。明細書全体に渡って、類似な部分については同一の参照符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“すぐ上”にある場合だけでなく、その中間に他の部分がある場合も含む。これに反し、ある部分が他の部分の“すぐ上”にあるとする時には、中間に他の部分がないことを意味する。
次に、本発明の実施例によるレベルシフタ及びこれを含む表示装置について、添付した図面を参照して詳細に説明する。
図1に示したように、本発明の一実施例による表示装置は、表示板部300及びこれに接続されたゲート駆動部400とデータ駆動部500、データ駆動部500に接続された階調電圧生成部800、及びこれらを制御する信号制御部600を含む。
表示板部300は、等価回路で見る時、複数の表示信号線G1−Gn、D1−Dmと、これに接続されていてほぼ行列形態で配列された複数の画素Pxを含む。
各画素は、表示信号線G1−Gn、D1−Dmに接続されたスイッチング素子Qと、これに接続された画素回路を含む。
スイッチング素子Qは三端子素子であって、その制御端子及び入力端子はそれぞれ、ゲート線G1−Gn及びデータ線D1−Dmに接続されており、出力端子は画素回路に接続されている。また、スイッチング素子Qは、薄膜トランジスタであるのが好ましく、特に非晶質シリコンを含むのが好ましい。
液晶表示装置の表示板部300の二つの表示板100、200の少なくとも一方の外側面には、光を偏光させる偏光子(図示せず)が付着されている。
ゲート駆動部400は、表示板部300のゲート線G1−Gnに接続されて、外部からのゲートオン電圧Vonとゲートオフ電圧Voffの組み合わせからなるゲート信号を、ゲート線G1−Gnに印加する。このようなゲート駆動部400は、シフトレジスタとして一列に配列された複数のステージを含む。
レベルシフタ700は、信号制御部600または外部から一定の論理電圧VINの入力を受けて、これを増幅された論理電圧VLOGに変換した後、ゲート駆動部400及びデータ駆動部500に提供する。
信号制御部600は、ゲート駆動部400及びデータ駆動部500などの動作を制御する。
信号制御部600は、外部のグラフィック制御機(図示せず)からRGB画像信号(R、G、B)及びその表示を制御する入力制御信号、例えば、垂直同期信号Vsync、水平同期信号Hsync、メインクロックMCLK、データイネーブル信号DEなどの提供を受ける。信号制御部600は、入力制御信号及び入力画像信号R、G、Bに基づいて、ゲート制御信号CONT1及びデータ制御信号CONT2などを生成し、画像信号R、G、Bを表示板部300の動作条件に合わせて適切に処理した後、ゲート制御信号CONT1をゲート駆動部400に出力し、データ制御信号CONT2と処理した映像信号DATをデータ駆動部500に出力する。
データ制御信号CONT2は、が像データDATの入力開始を知らせる水平同期開始信号STHと、データ線D1−Dmに該当するデータ電圧を印加することを命令するロード信号LOADと、データクロック信号HCLKを含む。図2に示した液晶表示装置などの場合、共通電圧Vcomに対するデータ電圧の極性(以下、“共通電圧に対するデータ電圧の極性”を略して“データ電圧の極性”と言う)を反転させる反転信号RVSを含むこともできる。
ゲート駆動部400は、信号制御部600からのゲート制御信号CONT1によって、ゲートオン電圧Vonをゲート線G1−Gnに印加して、このゲート線G1−Gnに接続されたスイッチング素子Qを導通させる。データ線D1−Dmに供給されたデータ電圧は、導通したスイッチング素子Qを通じて該当する画素に印加される。
図3は本発明の一実施例によるレベルシフタの回路図であり、図4A及び図4Bは図3に示したレベルシフタの信号波形図である。
まず、図3に示すように、本発明の一実施例によるレベルシフタ700は、分圧部10、インバータ部20及び出力部30を含む。
インバータ部20は、電源電圧VDDと接地電圧GNDとの間に接続されている一対のトランジスタMP21、MN21を含む。トランジスタMP21はPMOS型で、トランジスタMN21はNMOS型であり、二つのトランジスタMP21、MN21のゲートは接続点N10に接続されており、ドレインは接続点N20に接続されている。
分圧部10は、電源電圧VDDと入力電圧VINの中間電圧を提供し、インバータ部20は、中間電圧の入力を受けて中間電圧の反転信号を提供し、出力部30は、中間電圧と中間電圧の反転電圧大きさを比較し、その比較結果に応じて電源電圧VDDまたは接地電圧GNDを出力する。
図4Bには、高電圧と低電圧の例として、ロー値を有する入力電圧VIN、例えばOVが入力される場合に、接続点N10の電圧V10が4.5Vを示し、ハイ(高レベル)値を有する入力電圧VIN、例えば3.3Vが入力される場合には電圧V10が8Vを示している。
低電圧の中間電圧がインバータ部20に伝達される場合には、トランジスタMP21が導通して図4Aに示したように、電源電圧VDDに近い電圧が接続点N20に伝達され、高電圧の中間電圧がインバータ部20に伝達される場合には、トランジスタMN21が導通して接地電圧GNDに近い電圧が出力ノードN20に伝達される。
接続点N20の出力が電源電圧VDDに近い電圧である場合、トランジスタMN31が導通して、接続点N10の電圧である低電圧の中間電圧を接続点N30に伝達してトランジスタMP32を導通する。これによって、出力電圧VLOGは電源電圧AVDDとなる。
整理すれば、図4Aに示したように、ロー値の入力電圧VINが印加されれば、出力電圧VLOGは電源電圧VDDになり、ハイ値の入力電圧VINが印加されれば、出力電圧VLOGは接地電圧GNDとなる。
本発明の一実施例によるレベルシフタ700は、別の入力電圧VIN反転信号を必要としないために、入力電圧VINの反転信号を伝達する配線が別に必要でなく、レベルシフタ700が占める面積が増加しない。また、別の基準電圧も必要でないために、基準電圧が伝達される配線が他の電圧信号を伝達する配線とカップリングして誘発する誤動作を防止することができる。
図5は本発明の他の実施例によるレベルシフタ700の回路図であり、図6は図5に示したレベルシフタの信号波形図であり、図7は図5に示したインバータの入出力特性を示すグラフである。
図5に示すように、本発明の他の実施例によるレベルシフタ700は、分圧部10、第1及び第2電圧補償部20、30、及び出力部40を含む。
第1電圧補償部20は、電源電圧VDDと接地電圧GNDとの間に接続されている互いに異なる種類のトランジスタMP21、MN21を含む。トランジスタMP21のドレインは接続点N2に、ゲートは接地電圧GNDに接続されており、トランジスタMN21のドレインとゲートは接続点N2に共通に接続されている。
出力部40は、接続点N1に直列に接続されている一対のインバータINV1、INV2を含む。このようなインバータINV1、INV2は、図3に示したインバータ部20からなることができる。
入力電圧VINは、図3に示した実施例と同様に、ロー値の0Vとハイ値の3.3Vであり、出力電圧VLOGは、0Vと5Vであるとして説明する。
二つのトランジスタMP11、MN11は、前述したように導通時の抵抗値によって分圧される電圧を接続点N1に出力する。この接続点N1の電圧は、図6に示したように、入力電圧VINがロー値である場合には2Vとなり、入力電圧VINがハイ値である場合には4Vとなる。
また、接続点N2の電圧が4Vである場合、インバータINVの出力電圧はほとんど0Vとなり、この電圧がインバータINV2に入力されれば、出力電圧VLOGはほとんど5Vとなる。
つまり、入力電圧VINがロー値であれば出力電圧VLOGはOVとなり、入力電圧VINがハイ値であれば出力電圧VLOGは5Vとなる。
ここで、NMOS型トランジスタMN11、MN21、MN31は、しきい電圧が全て1Vであり、PMOS型トランジスタMP11、MP21、MP31はしきい電圧が全て−1Vで同一であると仮定する。
IN21=k(Vgs−Vt)2/2 (1)
IP31=k(Vgs−Vt)2/2 (2)
で各々示すことができる。ここで、IN21はトランジスタMN21に流れる電流を、IP31はトランジスタMP31に流れる電流を、kは伝達コンダクタンスを、Vtはしきい電圧を示しており、Vgsは各トランジスタMN21、MP31のゲートソース間電圧を示す。
RP21,N31=1/{k(Vgs−Vt)} (3)
IP21=Vds/RP21 (4)
IN31=Vds/RN31 (5)
ここで、RP21、RN31は、二つのトランジスタMP21、MN31が抵抗状態で動作する時の各々の抵抗値であり、IP21及びIN31は各々二つのトランジスタMP21、MN31を流れる電流である。
IP21=IN21=k(Vgs−Vt)2/2 (6)
のように示すことができる。
これと同様に、トランジスタMP11のしきい電圧が−1Vから−2Vに小さくなる場合にも前述したように絶対値を大きく、つまり、トランジスタMP11のゲート電圧を小さくすることができる。例えば、ゲート電圧が−5Vであれば−6Vに小さくなる。
10 分圧部
20 インバータ部
40 出力部
100 下部表示板
190 画素電極
200 上部表示板
230 色フィルタ
270 共通電極
300 表示板部
400 ゲート駆動部
500 データ駆動部
600 信号制御部
700 レベルシフタ
800 階調電圧生成部
CLC 液晶キャパシタ
CST ストレージキャパシタ
CONT1 ゲート制御信号
CONT2 データ制御信号
CPV ゲートクロック信号
DAT 画像データ
D1−Dm、G1−Gn 表示信号線
DE データイネーブル信号
GND 接地電圧
LOAD ロード信号
MCLK メインクロック
MP11、MN11、MP21、MN21、MP31、MN31、MP32、MN32 トランジスタ
N1、N2、N3、N10、N20、N30 接続点
HCLK データクロック信号
Hsync 水平同期信号
INV1 インバータ
INV2 インバータ
OE 出力イネーブル信号
RVS 反転信号
STH 水平同期開示信号
STV 垂直同期開示信号
VDD 電源電圧
Vds ドレインソース間電圧
Vgs ゲートソース間電圧
VIN 入力電圧
Vcom 共通電圧
Vsync 垂直同期信号
Q スイッチング素子
Claims (11)
- 第1電圧と入力電圧との間に接続されていて、前記第1電圧と前記入力電圧の中間電圧を生成する分圧部と、
前記第1電圧と第2電圧との間に接続されていて、前記分圧部の電圧変化量を補償する第1及び第2電圧補償部と、
前記分圧部からの出力を出す出力部とを含み、
前記分圧部は、
前記第1電圧に接続されている第1端子、前記第2電圧補償部に接続されている第2端子、及び前記出力部に接続された第1接続点に接続されている第3端子を有する第1トランジスタと、
前記第1接続点に接続されている第1端子、前記第1電圧補償部に接続されている第2端子、及び前記入力電圧に接続されている第3端子を有する第2トランジスタと、
を含むことを特徴とするレベルシフタ。 - 前記第1電圧補償部は、
前記第1電圧に接続されている第1端子、前記第2電圧に接続されている第2端子、及び前記第2トランジスタの第2端子に接続された第2接続点に接続されている第3端子を有する第3トランジスタと、
前記第2接続点に共通に接続されている第1及び第2端子、及び前記第2電圧に接続されている第3端子を有する第4トランジスタと、
を含むことを特徴とする請求項1に記載のレベルシフタ。 - 前記第2電圧補償部は、
前記第1電圧に接続されている第1端子、及び前記第1トランジスタの前記第2端子に接続された第3接続点に共通に接続されている第2及び第3端子を有する第5トランジスタと、
前記第3接続点に接続されている第1端子、前記第1電圧に接続されている第2端子、及び前記第2電圧に接続されている第3端子を有する第6トランジスタと、
を含むことを特徴とする請求項2に記載のレベルシフタ。 - 前記出力部は、前記第1接続点と出力端子との間に直列に接続されている第1及び第2インバータを含むことを特徴とする請求項3に記載のレベルシフタ。
- 前記第3トランジスタは抵抗状態で動作し、前記第4トランジスタは飽和状態で動作することを特徴とする請求項4に記載のレベルシフタ。
- 前記第5トランジスタは飽和状態で動作し、前記第6トランジスタは抵抗状態で動作することを特徴とする請求項5に記載のレベルシフタ。
- 前記第1及び第2電圧補償部は、前記第1及び第2トランジスタのしきい電圧が変わったときに、前記第1トランジスタ及び第2トランジスタの第2端子電圧を前記しきい電圧の変化量だけ変化させることを特徴とする請求項6に記載のレベルシフタ。
- 前記第1電圧は電源電圧であり、前記第2電圧は接地電圧であることを特徴とする請求項7に記載のレベルシフタ。
- 前記第1〜第6トランジスタは、低温多結晶シリコンからなることを特徴とする請求項7に記載のレベルシフタ。
- 前記第1、第3及び第5トランジスタはPMOS型トランジスタであり、前記第2、第4及び第6トランジスタはNMOS型トランジスタであることを特徴とする請求項7または8に記載のレベルシフタ。
- 所定電圧の印加を受けて増幅して出力するレベルシフタ、前記レベルシフタからの出力に基づいて動作するゲート駆動部及びデータ駆動部、並びに前記ゲート駆動部及びデータ駆動部の動作を制御する信号制御部を含む表示装置であって、
前記レベルシフタは、請求項1〜10のいずれか一つに記載のレベルシフタであることを特徴とする表示装置。
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