JP3762419B2 - 液晶表示装置 - Google Patents
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Description
本発明は、パーソナルコンピュータ、ワークステーション等に用いられる液晶表示装置に係わり、特に、多階調表示が可能な液晶表示装置の映像信号線駆動回路（ドレインドライバ）に適用して有効な技術に関する。
画素毎に能動素子（例えば、薄膜トランジスタ）を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。
このアクティブマトリクス型液晶表示装置は、能動素子を介して画素電極に映像信号電圧（階調電圧）を印加するため、各画素間のクロストークがなく、単純マトリクス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置は、能動素子を介して画素電極に映像信号電圧（階調電圧）を印加するため、各画素間のクロストークがなく、単純マトリクス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置の１つに、ＴＦＴ（Thin Film Transister）方式の液晶表示パネル（ＴＦＴ−ＬＣＤ）と、液晶表示パネルの上側に配置されるドレインドライバと、液晶表示パネルの側面に配置されるゲートドライバとを備えるＴＦＴ方式の液晶表示モジュールが知られている。
このＴＦＴ方式の液晶表示モジュールおいては、ドレインドライバ内に複数の階調電圧を生成する階調電圧生成回路と、階調電圧生成回路で生成された複数の階調電圧の中から、表示データに対応する階調電圧を選択するデコーダと、デコーダで選択された階調電圧を増幅して表示データに対応する映像信号電圧として各ドレイン信号線に出力するアンプ回路と、アンプ回路内の定電流源の電流値を制御するバイアス回路とを備える。
このＴＦＴ方式の液晶表示モジュールおいては、ドレインドライバ内に複数の階調電圧を生成する階調電圧生成回路と、階調電圧生成回路で生成された複数の階調電圧の中から、表示データに対応する階調電圧を選択するデコーダと、デコーダで選択された階調電圧を増幅して表示データに対応する映像信号電圧として各ドレイン信号線に出力するアンプ回路と、アンプ回路内の定電流源の電流値を制御するバイアス回路とを備える。
なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２０００−２５００７０号公報
前記ドレインドライバ内の階調電圧生成回路は、電源回路から供給される複数の階調基準電圧間を分圧して、複数の階調電圧を生成する抵抗分圧回路を有する。
前記ドレインドライバは１個の半導体集積回路（半導体チップ）で構成されるので、前記抵抗分圧回路は、抵抗配線層と、各階調電圧が出力される複数の階調電圧配線層と、各階調電圧配線層と抵抗配線層とを絶縁する層間絶縁膜と、層間絶縁膜に設けられ各階調電圧配線層と抵抗配線層とを接続するコンタクトホールとで構成される。
ここで、抵抗分圧回路の各分圧抵抗の抵抗値は、抵抗配線層の配線長（Ｌ）／抵抗配線層の配線幅（Ｗ）＊抵抗配線層のシート抵抗で決定される。
しかしながら、従来のドレインドライバでは、抵抗配線層の電流経路内にコンタクトホールを形成するようにしている。
この場合に、抵抗配線層の配線長（Ｌ）は、コンタクトホールのコンタクト径の製造ばらつき等によりばらつきが生じることになる。
そのため、抵抗分圧回路の各分圧抵抗の抵抗値にばらつきが生じ、それにより、抵抗分圧回路で生成される階調電圧にばらつきが生じ、液晶表示パネルに表示される表示画像の表示品質を損なわせるという問題点があった。
また、抵抗配線層の電流経路内にコンタクトホールを形成するため、コンタクトホールのコンタクト面積に制限があり、コンタクト面積を小さくする必要があった。
そのため、コンタクトホールの抵抗が増大し、抵抗分圧回路から後段のアンプ回路への階調電圧の伝達特性に遅延が生じるという問題点があった。
前記ドレインドライバは１個の半導体集積回路（半導体チップ）で構成されるので、前記抵抗分圧回路は、抵抗配線層と、各階調電圧が出力される複数の階調電圧配線層と、各階調電圧配線層と抵抗配線層とを絶縁する層間絶縁膜と、層間絶縁膜に設けられ各階調電圧配線層と抵抗配線層とを接続するコンタクトホールとで構成される。
ここで、抵抗分圧回路の各分圧抵抗の抵抗値は、抵抗配線層の配線長（Ｌ）／抵抗配線層の配線幅（Ｗ）＊抵抗配線層のシート抵抗で決定される。
しかしながら、従来のドレインドライバでは、抵抗配線層の電流経路内にコンタクトホールを形成するようにしている。
この場合に、抵抗配線層の配線長（Ｌ）は、コンタクトホールのコンタクト径の製造ばらつき等によりばらつきが生じることになる。
そのため、抵抗分圧回路の各分圧抵抗の抵抗値にばらつきが生じ、それにより、抵抗分圧回路で生成される階調電圧にばらつきが生じ、液晶表示パネルに表示される表示画像の表示品質を損なわせるという問題点があった。
また、抵抗配線層の電流経路内にコンタクトホールを形成するため、コンタクトホールのコンタクト面積に制限があり、コンタクト面積を小さくする必要があった。
そのため、コンタクトホールの抵抗が増大し、抵抗分圧回路から後段のアンプ回路への階調電圧の伝達特性に遅延が生じるという問題点があった。
近年、ＴＦＴ方式のアクティブマトリクス型液晶表示装置においては、表示パネル（ＴＦＴ−ＬＣＤ）の大型化、高解像度化、高画質化、低消費電力化が要望されており、さらに、ノート型パーソナルコンピュータの普及に伴い、バッテリによる長時間駆動の必要性が高まり、液晶表示装置に対する低消費電力化が要望されている。
この場合に、高画質化のためには、液晶の応答速度向上およびコントラスト向上のため、液晶に印加する階調電圧の電圧範囲、即ち、ドレインドライバから出力する出力電圧の電圧範囲が大きいほうがよい。
そのため、ドレインドライバの電源電圧（ＶＤＤ）は高電圧となっている。
また、一般に、アンプ回路は、正極性の階調電圧を増幅する高電圧アンプ回路と、負極性の階調電圧を増幅する低電圧アンプ回路とで構成される。
そして、この高電圧アンプ回路および低電圧アンプ回路は、差動増幅器で構成されるが、この高電圧アンプ回路および低電圧アンプ回路を構成するそれぞれの差動増幅器の各定電流源の電流値は、１つのバイアス回路によって決定されている。
この場合に、バイアス回路は、ドレインドライバの電源電圧（ＶＤＤ）が高電圧であるため、高耐圧ＭＯＳトランジスタで構成する必要があった。
しかしながら、高耐圧ＭＯＳトランジスタは、一般的に耐圧確保のため、ゲート酸化膜の膜厚が大きく、さらに、電解緩和領域が必要のため、しきい値電圧などのＭＯＳトランジスタ素子のばらつきが、耐圧の低いＭＯＳトランジスタに対して大きい。
このため、ドレインドライバ毎に、バイアス回路から、アンプ回路を構成する差動増幅器の定電流源へ供給する電流値にばらつきが生じ、ドレインドライバを１０個ほど使用する液晶表示パネルにおいては、ドレインドライバ毎に輝度むらが発生する恐れがあり、液晶表示パネルに表示される表示画像の表示品質を損なわせるという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、液晶表示パネルに表示される表示画像の表示品質を向上させることが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置において、階調電圧生成手段で生成される各階調電圧にばらつきが生じるのを防止することが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置において、バイアス回路内に低耐圧ＭＯＳトランジスタを使用できるようにして、アンプ回路の定電流源の電流値を各映像信号線駆動手段毎に均一にすることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
この場合に、高画質化のためには、液晶の応答速度向上およびコントラスト向上のため、液晶に印加する階調電圧の電圧範囲、即ち、ドレインドライバから出力する出力電圧の電圧範囲が大きいほうがよい。
そのため、ドレインドライバの電源電圧（ＶＤＤ）は高電圧となっている。
また、一般に、アンプ回路は、正極性の階調電圧を増幅する高電圧アンプ回路と、負極性の階調電圧を増幅する低電圧アンプ回路とで構成される。
そして、この高電圧アンプ回路および低電圧アンプ回路は、差動増幅器で構成されるが、この高電圧アンプ回路および低電圧アンプ回路を構成するそれぞれの差動増幅器の各定電流源の電流値は、１つのバイアス回路によって決定されている。
この場合に、バイアス回路は、ドレインドライバの電源電圧（ＶＤＤ）が高電圧であるため、高耐圧ＭＯＳトランジスタで構成する必要があった。
しかしながら、高耐圧ＭＯＳトランジスタは、一般的に耐圧確保のため、ゲート酸化膜の膜厚が大きく、さらに、電解緩和領域が必要のため、しきい値電圧などのＭＯＳトランジスタ素子のばらつきが、耐圧の低いＭＯＳトランジスタに対して大きい。
このため、ドレインドライバ毎に、バイアス回路から、アンプ回路を構成する差動増幅器の定電流源へ供給する電流値にばらつきが生じ、ドレインドライバを１０個ほど使用する液晶表示パネルにおいては、ドレインドライバ毎に輝度むらが発生する恐れがあり、液晶表示パネルに表示される表示画像の表示品質を損なわせるという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、液晶表示パネルに表示される表示画像の表示品質を向上させることが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置において、階調電圧生成手段で生成される各階調電圧にばらつきが生じるのを防止することが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置において、バイアス回路内に低耐圧ＭＯＳトランジスタを使用できるようにして、アンプ回路の定電流源の電流値を各映像信号線駆動手段毎に均一にすることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、マトリクス状に配置される複数の画素と、前記各画素に表示データに対応する映像信号電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する映像信号電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像信号線駆動手段は、外部から入力される複数の階調基準電圧に基づき複数の階調電圧を生成する階調電圧生成手段と、前記階調電圧生成手段で生成された複数の階調電圧の中から、表示データに対応する映像信号電圧を選択する選択手段とを有し、前記階調電圧生成手段は、前記複数の階調基準電圧間を分圧して前記複数の階調電圧を生成する抵抗分圧回路を有し、前記抵抗分圧回路は、前記各階調電圧が出力される複数の階調電圧配線層と、抵抗配線層と、前記各階調電圧配線層と前記抵抗配線層とを絶縁する層間絶縁膜と、前記層間絶縁膜に設けられ、前記各階調電圧配線層と前記抵抗配線層とを接続する接続部とで構成され、前記接続部は、前記抵抗配線層の電流経路以外の部分に設けられることを特徴とする。
また、本発明は、前記抵抗配線層が、前記抵抗分圧回路の各抵抗素子を構成する部分と、前記接続部が設けられる突出部とを有することを特徴とする。
また、本発明は、マトリクス状に配置される複数の画素と、前記各画素に表示データに対応する映像信号電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する映像信号電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像信号線駆動手段は、表示データに対応する映像信号電圧を増幅して前記各映像信号線に出力する複数のアンプ回路と、前記複数のアンプ回路内の定電流源の電流値を制御するカレントミラー回路を含むバイアス回路とを有し、前記バイアス回路のカレントミラー回路は、第１の基準電源電圧が供給される第１の電源ラインと、第２の基準電源電圧が供給される第２の電源ラインとの間に接続される、第１導電型で低耐圧の第１のトランジスタ素子と、第２導電型で高耐圧の第２のトランジスタ素子と、前記第１のトランジスタ素子と前記第２のトランジスタ素子との間に接続され、その制御電極に一定のバイアス電圧が印加される少なくとも１個の第１導電型のトランジスタ素子からなる直列回路を有し、前記一定のバイアス電圧は、前記第１の基準電源電圧と前記第２の基準電源電圧との間の電圧であること また、本発明は、マトリクス状に配置される複数の画素と、前記各画素に表示データに対応する映像信号電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する映像信号電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像信号線駆動手段は、表示データに対応する映像信号電圧を増幅して前記各映像信号線に出力する複数のアンプ回路と、前記複数のアンプ回路内の定電流源の電流値を制御するカレントミラー回路を含むバイアス回路とを有し、前記バイアス回路のカレントミラー回路は、第１の基準電源電圧が供給される第１の電源ラインと、第２の基準電源電圧が供給される第２の電源ラインとの間に接続される、第１導電型で低耐圧の第１のトランジスタ素子と、第２導電型で高耐圧の第２のトランジスタ素子と、前記第１のトランジスタ素子と前記第２のトランジスタ素子との間に接続される少なくとも１個の第１導電型のトランジスタ素子からなる直列回路を有し、前記少なくとも１個の第１導電型のトランジスタ素子は、その制御電極が第２の電極に接続されていることを特徴とする。
即ち、本発明は、マトリクス状に配置される複数の画素と、前記各画素に表示データに対応する映像信号電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する映像信号電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像信号線駆動手段は、外部から入力される複数の階調基準電圧に基づき複数の階調電圧を生成する階調電圧生成手段と、前記階調電圧生成手段で生成された複数の階調電圧の中から、表示データに対応する映像信号電圧を選択する選択手段とを有し、前記階調電圧生成手段は、前記複数の階調基準電圧間を分圧して前記複数の階調電圧を生成する抵抗分圧回路を有し、前記抵抗分圧回路は、前記各階調電圧が出力される複数の階調電圧配線層と、抵抗配線層と、前記各階調電圧配線層と前記抵抗配線層とを絶縁する層間絶縁膜と、前記層間絶縁膜に設けられ、前記各階調電圧配線層と前記抵抗配線層とを接続する接続部とで構成され、前記接続部は、前記抵抗配線層の電流経路以外の部分に設けられることを特徴とする。
また、本発明は、前記抵抗配線層が、前記抵抗分圧回路の各抵抗素子を構成する部分と、前記接続部が設けられる突出部とを有することを特徴とする。
また、本発明は、マトリクス状に配置される複数の画素と、前記各画素に表示データに対応する映像信号電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する映像信号電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像信号線駆動手段は、表示データに対応する映像信号電圧を増幅して前記各映像信号線に出力する複数のアンプ回路と、前記複数のアンプ回路内の定電流源の電流値を制御するカレントミラー回路を含むバイアス回路とを有し、前記バイアス回路のカレントミラー回路は、第１の基準電源電圧が供給される第１の電源ラインと、第２の基準電源電圧が供給される第２の電源ラインとの間に接続される、第１導電型で低耐圧の第１のトランジスタ素子と、第２導電型で高耐圧の第２のトランジスタ素子と、前記第１のトランジスタ素子と前記第２のトランジスタ素子との間に接続され、その制御電極に一定のバイアス電圧が印加される少なくとも１個の第１導電型のトランジスタ素子からなる直列回路を有し、前記一定のバイアス電圧は、前記第１の基準電源電圧と前記第２の基準電源電圧との間の電圧であること また、本発明は、マトリクス状に配置される複数の画素と、前記各画素に表示データに対応する映像信号電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する映像信号電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像信号線駆動手段は、表示データに対応する映像信号電圧を増幅して前記各映像信号線に出力する複数のアンプ回路と、前記複数のアンプ回路内の定電流源の電流値を制御するカレントミラー回路を含むバイアス回路とを有し、前記バイアス回路のカレントミラー回路は、第１の基準電源電圧が供給される第１の電源ラインと、第２の基準電源電圧が供給される第２の電源ラインとの間に接続される、第１導電型で低耐圧の第１のトランジスタ素子と、第２導電型で高耐圧の第２のトランジスタ素子と、前記第１のトランジスタ素子と前記第２のトランジスタ素子との間に接続される少なくとも１個の第１導電型のトランジスタ素子からなる直列回路を有し、前記少なくとも１個の第１導電型のトランジスタ素子は、その制御電極が第２の電極に接続されていることを特徴とする。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明の液晶表示装置によれば、液晶表示素子に表示される表示画像の表示品質を向上させることが可能となる。
（２）本発明の液晶表示装置によれば、階調電圧生成手段で生成される各階調電圧にばらつきが生じるのを防止することが可能となる。
（３）本発明の液晶表示装置によれば、バイアス回路内に低耐圧ＭＯＳトランジスタを使用できるので、アンプ回路の定電流源の電流値を各映像信号線駆動手段毎に均一にすることが可能となる。
（１）本発明の液晶表示装置によれば、液晶表示素子に表示される表示画像の表示品質を向上させることが可能となる。
（２）本発明の液晶表示装置によれば、階調電圧生成手段で生成される各階調電圧にばらつきが生じるのを防止することが可能となる。
（３）本発明の液晶表示装置によれば、バイアス回路内に低耐圧ＭＯＳトランジスタを使用できるので、アンプ回路の定電流源の電流値を各映像信号線駆動手段毎に均一にすることが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施の形態のＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
本実施の形態の液晶表示モジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣＤ）１０の上側にドレインドライバ１３０が配置され、また、液晶表示パネル１０の側面に、ゲートドライバ１４０、表示制御装置１００、内部電源回路１１０が配置される。
図２は、図１に示す液晶表示パネル１０の一例の等価回路を示す図である。
なお、図２は回路図であるが、実際の幾何学的配置に対応して描かれており、同図に示すように、液晶表示パネル１０は、マトリクス状に形成される複数の画素を有する。
各画素は、隣接する２本の信号線（ドレイン信号線（映像信号線または垂直信号線）（Ｄ）、または、ゲート信号線（走査信号線または水平信号線）（Ｇ）と、隣接する２本の信号線（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内に配置される。
各画素は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）に接続され、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶層（ＬＣ）が設けられるので、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的に接続される。
また、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）との間には、付加容量（ＣADD ）が接続される。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施の形態のＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
本実施の形態の液晶表示モジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣＤ）１０の上側にドレインドライバ１３０が配置され、また、液晶表示パネル１０の側面に、ゲートドライバ１４０、表示制御装置１００、内部電源回路１１０が配置される。
図２は、図１に示す液晶表示パネル１０の一例の等価回路を示す図である。
なお、図２は回路図であるが、実際の幾何学的配置に対応して描かれており、同図に示すように、液晶表示パネル１０は、マトリクス状に形成される複数の画素を有する。
各画素は、隣接する２本の信号線（ドレイン信号線（映像信号線または垂直信号線）（Ｄ）、または、ゲート信号線（走査信号線または水平信号線）（Ｇ）と、隣接する２本の信号線（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内に配置される。
各画素は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）に接続され、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶層（ＬＣ）が設けられるので、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的に接続される。
また、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）との間には、付加容量（ＣADD ）が接続される。
図３は、図１に示す液晶表示パネル１０の他の例の等価回路を示す図である。
図２に示す例では、前段のゲート信号線（Ｇ）とソース電極との間に付加容量（ＣADD ）が形成されているが、図３に示す例の等価回路では、共通信号線（ＣＯＭ）とソース電極との間に保持容量（ＣＳＴＧ）が形成されている点が異なっている。
本発明は、どちらにも適用可能であるが、前者の方式では、前段のゲート信号線（Ｇ）パルスが付加容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。なお、図２および図３において、ＡＲは表示領域である。
図２に示す例では、前段のゲート信号線（Ｇ）とソース電極との間に付加容量（ＣADD ）が形成されているが、図３に示す例の等価回路では、共通信号線（ＣＯＭ）とソース電極との間に保持容量（ＣＳＴＧ）が形成されている点が異なっている。
本発明は、どちらにも適用可能であるが、前者の方式では、前段のゲート信号線（Ｇ）パルスが付加容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。なお、図２および図３において、ＡＲは表示領域である。
図２あるいは図３に示す液晶表示パネル１０において、列方向に配置された各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のドレイン電極は、それぞれドレイン信号線（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列方向に配置された画素の液晶に表示データに対応する映像信号電圧（階調電圧）を印加するドレインドライバ１３０に接続される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲートに走査駆動電圧（正のバイアス電圧あるいは負のバイアス電圧）を供給するゲートドライバ１４０に接続される。ここで、図１に示す液晶表示パネル１０は、１０２４×３×７６８画素から構成される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲートに走査駆動電圧（正のバイアス電圧あるいは負のバイアス電圧）を供給するゲートドライバ１４０に接続される。ここで、図１に示す液晶表示パネル１０は、１０２４×３×７６８画素から構成される。
表示制御装置１００は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、表示タイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用データ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１００は、表示タイミング信号が入力されると、これを表示開始位置と判断し、受け取った単純１列の表示データを、表示データのバスライン１３３を介してドレインドライバ１３０に出力する。
その際、表示制御装置１００は、ドレインドライバ１３０のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック（ＣＬＫ２）を信号線１３１を介して出力する。
ここで、表示データは、各色毎８ビットの２４ビットで構成されている。
また、表示制御装置１００は、表示タイミング信号の入力が終了するか、または、表示タイミング信号が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、ドレインドライバ１３０のラッチ回路に蓄えていた表示データに対応する階調電圧を、液晶表示パネル１０のドレイン信号線（Ｄ）に出力するための表示制御信号である出力タイミング制御用クロック（ＣＬＫ１）を信号線１３２を介してドレインドライバ１３０に出力する。
また、表示制御装置１００は、垂直同期信号入力後に、第１番目の表示タイミング信号が入力されると、これを第１番目の表示ラインと判断して信号線１４２を介してゲートドライバ１４０にフレーム開始指示信号を出力する。
さらに、表示制御装置１００は、水平同期信号に基づいて、１水平走査時間毎に、順次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を印加するように、信号線１４１を介してゲートドライバ１４０へ１水平走査時間周期のシフトクロックであるクロック（ＣＬＫ３）を出力する。
これにより、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続された複数の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）が、１水平走査時間の間導通する。
以上の動作により、液晶表示パネル１０に画像が表示される。
表示制御装置１００は、表示タイミング信号が入力されると、これを表示開始位置と判断し、受け取った単純１列の表示データを、表示データのバスライン１３３を介してドレインドライバ１３０に出力する。
その際、表示制御装置１００は、ドレインドライバ１３０のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック（ＣＬＫ２）を信号線１３１を介して出力する。
ここで、表示データは、各色毎８ビットの２４ビットで構成されている。
また、表示制御装置１００は、表示タイミング信号の入力が終了するか、または、表示タイミング信号が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、ドレインドライバ１３０のラッチ回路に蓄えていた表示データに対応する階調電圧を、液晶表示パネル１０のドレイン信号線（Ｄ）に出力するための表示制御信号である出力タイミング制御用クロック（ＣＬＫ１）を信号線１３２を介してドレインドライバ１３０に出力する。
また、表示制御装置１００は、垂直同期信号入力後に、第１番目の表示タイミング信号が入力されると、これを第１番目の表示ラインと判断して信号線１４２を介してゲートドライバ１４０にフレーム開始指示信号を出力する。
さらに、表示制御装置１００は、水平同期信号に基づいて、１水平走査時間毎に、順次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を印加するように、信号線１４１を介してゲートドライバ１４０へ１水平走査時間周期のシフトクロックであるクロック（ＣＬＫ３）を出力する。
これにより、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続された複数の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）が、１水平走査時間の間導通する。
以上の動作により、液晶表示パネル１０に画像が表示される。
図４は、図１に示す内部電源回路１１０の概略構成を示すブロック図である。
図４に示すように、内部電源回路１１０は、正電圧生成回路１２１、負電圧生成回路１２２、コモン電極（対向電極）電圧生成回路１２３、ゲート電極電圧生成回路１２４から構成される。
正電圧生成回路１２１、負電圧生成回路１２２は、それぞれ直列抵抗分圧回路で構成され、正極性の９値の階調基準電圧（Ｖ０〜Ｖ８）を、負電圧生成回路１２２は負極性の９値の階調基準電圧（Ｖ９〜Ｖ１７）を出力する。
この正極性の階調基準電圧（Ｖ０〜Ｖ８）、および負極性の階調基準電圧（Ｖ９〜Ｖ１７）は、各ドレインドライバ１３０に供給される。
コモン電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印加する駆動電圧を、ゲート電極電圧生成回路１２４は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲートに印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を生成する。
また、各ドレインドライバ１３０には、表示制御装置１００からの交流化信号（交流化タイミング信号；Ｍ）も供給されるが、図１では省略している。
図４に示すように、内部電源回路１１０は、正電圧生成回路１２１、負電圧生成回路１２２、コモン電極（対向電極）電圧生成回路１２３、ゲート電極電圧生成回路１２４から構成される。
正電圧生成回路１２１、負電圧生成回路１２２は、それぞれ直列抵抗分圧回路で構成され、正極性の９値の階調基準電圧（Ｖ０〜Ｖ８）を、負電圧生成回路１２２は負極性の９値の階調基準電圧（Ｖ９〜Ｖ１７）を出力する。
この正極性の階調基準電圧（Ｖ０〜Ｖ８）、および負極性の階調基準電圧（Ｖ９〜Ｖ１７）は、各ドレインドライバ１３０に供給される。
コモン電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印加する駆動電圧を、ゲート電極電圧生成回路１２４は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲートに印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を生成する。
また、各ドレインドライバ１３０には、表示制御装置１００からの交流化信号（交流化タイミング信号；Ｍ）も供給されるが、図１では省略している。
一般に、液晶層（ＬＣ）は、長時間同じ電圧（直流電圧）が印加されていると、液晶層（ＬＣ）の傾きが固定化され、結果として残像現象を引き起こし、液晶層（ＬＣ）の寿命を縮めることになる。
これを防止するために、従来の液晶表示装置においては、液晶層（ＬＣ）に印加する液晶駆動電圧をある一定時間毎に交流化、即ち、コモン電極（ＩＴＯ２）の液晶駆動電圧を基準にして、画素電極（ＩＴＯ１）に印加される液晶駆動電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
この液晶層（ＬＣ）に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の２通りの方法が知られている。
コモン反転法とは、コモン電極（ＩＴＯ２）と画素電極（ＩＴＯ１）に印加される電圧を共に交互に反転させる方法であり、また、コモン対称法とは、コモン電極（ＩＴＯ２）に印加される電圧を一定とし、画素電極（ＩＴＯ１）に印加する電圧を、コモン電極（ＩＴＯ２）に印加される電圧を基準にして、交互に正、負に反転させる方法である。
このコモン対称法は、画素電極（ＩＴＯ１）に印加される電圧の振幅が、コモン反転法の場合に比べ２倍となり、低電圧のドライバが使用できないと言う欠点があるが、低消費電力と表示品質の点で優れているドット反転法あるいはＶライン反転法が使用可能である。
液晶表示モジュールにおいて、前記ドット反転法を使用することにより、隣り合うドレイン信号線（Ｄ）に印加される電圧が逆極性となるため、コモン電極（ＩＴＯ２）やゲート電極（Ｇ）に流れる電流が隣同志で打ち消し合い、消費電力を低減することができる。
また、コモン電極（ＩＴＯ２）に流れる電流が少なく電圧降下が大きくならないため、コモン電極（ＩＴＯ２）の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
これを防止するために、従来の液晶表示装置においては、液晶層（ＬＣ）に印加する液晶駆動電圧をある一定時間毎に交流化、即ち、コモン電極（ＩＴＯ２）の液晶駆動電圧を基準にして、画素電極（ＩＴＯ１）に印加される液晶駆動電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
この液晶層（ＬＣ）に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の２通りの方法が知られている。
コモン反転法とは、コモン電極（ＩＴＯ２）と画素電極（ＩＴＯ１）に印加される電圧を共に交互に反転させる方法であり、また、コモン対称法とは、コモン電極（ＩＴＯ２）に印加される電圧を一定とし、画素電極（ＩＴＯ１）に印加する電圧を、コモン電極（ＩＴＯ２）に印加される電圧を基準にして、交互に正、負に反転させる方法である。
このコモン対称法は、画素電極（ＩＴＯ１）に印加される電圧の振幅が、コモン反転法の場合に比べ２倍となり、低電圧のドライバが使用できないと言う欠点があるが、低消費電力と表示品質の点で優れているドット反転法あるいはＶライン反転法が使用可能である。
液晶表示モジュールにおいて、前記ドット反転法を使用することにより、隣り合うドレイン信号線（Ｄ）に印加される電圧が逆極性となるため、コモン電極（ＩＴＯ２）やゲート電極（Ｇ）に流れる電流が隣同志で打ち消し合い、消費電力を低減することができる。
また、コモン電極（ＩＴＯ２）に流れる電流が少なく電圧降下が大きくならないため、コモン電極（ＩＴＯ２）の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
図５は、図１に示すドレインドライバ１３０の一例の概略構成を示すブロック図である。
なお、ドレインドライバ１３０は、１個の半導体集積回路（半導体チップ）から構成される。
同図において、正極性階調電圧生成回路１５１は、正電圧生成回路１２１から入力される正極性の９値の階調基準電圧（Ｖ０〜Ｖ８）に基づいて、正極性の２５６階調分の階調電圧を生成し、デコーダ回路１５６に出力する。
負極性階調電圧生成回路１５２は、負電圧生成回路１２２から入力される負極性の９値の階調基準電圧（Ｖ９〜Ｖ１７）に基づいて、負極性の２５６階調分の階調電圧を生成し、デコーダ回路１５６に出力する。
また、ドレインドライバ１３０のラッチアドレスセレクタ１５３は、表示制御装置１００から入力される表示データラッチ用クロック（ＣＬＫ２）に基づいて、ラッチ回路（１）１５４のデータ取り込み用信号を生成し、ラッチ回路（１）１５４に出力する。
ラッチ回路（１）１５４は、ラッチアドレスセレクタ回路１５３から出力されるデータ取り込み用信号に基づき、表示制御装置１００から入力される表示データラッチ用クロック（ＣＬＫ２）に同期して、各色毎８ビットの表示データを出力本数分だけラッチする。
ラッチ回路（２）１５５は、表示制御装置１００から入力される出力タイミング制御用クロック（ＣＬＫ１）に応じて、ラッチ回路（１）１５４内の表示データをラッチする。
このラッチ回路（２）１５５に取り込まれた表示データは、レベルシフト回路を介してデコーダ回路１５６に入力される。
デコーダ回路１５６は、正極性の２５６階調分の階調電圧、あるいは負極性の２５６階調分の階調電圧の中から、表示データに対応した１つの階調電圧を選択し、出力アンプ回路１５７に出力する。
出力アンプ回路１５７は、入力された階調電圧を、電流増幅して各ドレイン信号線（Ｄ）に出力する。
なお、図５において、バイアス回路１５８は、出力アンプ回路１５７内の定電流源の電流値を決定する。
また、クロック制御回路１５９は、スタートパルス（ＥＩＯ１，ＥＩＯ２）を生成するとともに、内部タイミング信号を生成する。
さらに、データ反転回路１６０は、ドレイン信号線（Ｄ）に印加される階調電圧が正極性が、あるいは負極性かに応じて、即ち、ＰＯＬ１信号、ＰＯＬ２信号により、入力される表示データの反転、あるいは非反転処理を行う。
なお、ドレインドライバ１３０は、１個の半導体集積回路（半導体チップ）から構成される。
同図において、正極性階調電圧生成回路１５１は、正電圧生成回路１２１から入力される正極性の９値の階調基準電圧（Ｖ０〜Ｖ８）に基づいて、正極性の２５６階調分の階調電圧を生成し、デコーダ回路１５６に出力する。
負極性階調電圧生成回路１５２は、負電圧生成回路１２２から入力される負極性の９値の階調基準電圧（Ｖ９〜Ｖ１７）に基づいて、負極性の２５６階調分の階調電圧を生成し、デコーダ回路１５６に出力する。
また、ドレインドライバ１３０のラッチアドレスセレクタ１５３は、表示制御装置１００から入力される表示データラッチ用クロック（ＣＬＫ２）に基づいて、ラッチ回路（１）１５４のデータ取り込み用信号を生成し、ラッチ回路（１）１５４に出力する。
ラッチ回路（１）１５４は、ラッチアドレスセレクタ回路１５３から出力されるデータ取り込み用信号に基づき、表示制御装置１００から入力される表示データラッチ用クロック（ＣＬＫ２）に同期して、各色毎８ビットの表示データを出力本数分だけラッチする。
ラッチ回路（２）１５５は、表示制御装置１００から入力される出力タイミング制御用クロック（ＣＬＫ１）に応じて、ラッチ回路（１）１５４内の表示データをラッチする。
このラッチ回路（２）１５５に取り込まれた表示データは、レベルシフト回路を介してデコーダ回路１５６に入力される。
デコーダ回路１５６は、正極性の２５６階調分の階調電圧、あるいは負極性の２５６階調分の階調電圧の中から、表示データに対応した１つの階調電圧を選択し、出力アンプ回路１５７に出力する。
出力アンプ回路１５７は、入力された階調電圧を、電流増幅して各ドレイン信号線（Ｄ）に出力する。
なお、図５において、バイアス回路１５８は、出力アンプ回路１５７内の定電流源の電流値を決定する。
また、クロック制御回路１５９は、スタートパルス（ＥＩＯ１，ＥＩＯ２）を生成するとともに、内部タイミング信号を生成する。
さらに、データ反転回路１６０は、ドレイン信号線（Ｄ）に印加される階調電圧が正極性が、あるいは負極性かに応じて、即ち、ＰＯＬ１信号、ＰＯＬ２信号により、入力される表示データの反転、あるいは非反転処理を行う。
図６は、図１に示す正極性階調電圧生成回路１５１あるいは負極性階調電圧生成回路１５２の回路構成を示す回路図である。
なお、図６において、Ｖ’０〜Ｖ’８は、正極性あるいは負極性の９値の階調基準電圧（Ｖ０〜Ｖ８，Ｖ９〜Ｖ１７）を示す。
同図に示すように、階調電圧生成回路は、正極性あるいは負極性の９値の階調基準電圧（Ｖ０〜Ｖ８，Ｖ９〜Ｖ１７）間を抵抗素子で分圧して、正極性あるいは負極性の２５６階調の階調電圧を生成する抵抗分圧回路で構成される。
この場合に、各階調基準電圧間に接続される各抵抗素子の抵抗値は、液晶層に印加する電圧と透過率との関係に合わせて所定の重み付けが成されている。
なお、図６において、Ｖ’０〜Ｖ’８は、正極性あるいは負極性の９値の階調基準電圧（Ｖ０〜Ｖ８，Ｖ９〜Ｖ１７）を示す。
同図に示すように、階調電圧生成回路は、正極性あるいは負極性の９値の階調基準電圧（Ｖ０〜Ｖ８，Ｖ９〜Ｖ１７）間を抵抗素子で分圧して、正極性あるいは負極性の２５６階調の階調電圧を生成する抵抗分圧回路で構成される。
この場合に、各階調基準電圧間に接続される各抵抗素子の抵抗値は、液晶層に印加する電圧と透過率との関係に合わせて所定の重み付けが成されている。
図７は、半導体集積回路（半導体チップ）内での、従来の階調電圧生成回路のレイアウトを示す図である。
従来の階調電圧生成回路は、アルミニウム等で形成される階調電圧配線層１９と、当該階調電圧配線層１９の下に層間絶縁膜を介して、拡散抵抗膜等により形成される抵抗配線層２０と、この階調電圧配線層１９と抵抗配線層２０とを接続するコンタクトホール２１で構成される。
デコーダ２００および出力アンプ回路２１０の入力インピーダンスは、高インピーダンスであり、定常電流は流れないので、従来の抵抗分圧回路では、定常的に流れる定常電流は、抵抗配線層２０の各階調基準電圧間となる。
この場合に、各階調基準電圧間に接続される各抵抗素子の抵抗値は、電流経路となる抵抗配線層２０の配線長（Ｌ）／抵抗配線層２０の配線幅（Ｗ）＊抵抗配線層２０のシート抵抗値で決定される。
しかしながら、従来の抵抗分圧回路では、コンタクトホール２１が、抵抗配線層２０の電流経路内に設けられている。
そのため、コンタクトホール２１のコンタクト径の製造ばらつき等により、抵抗配線層２０の配線長（Ｌ）にばらつきが生じ、これにより、抵抗分圧回路の各抵抗値にもばらつきが生じ、抵抗分圧回路で生成される階調電圧がばらついてしまう。
そして、２５６階調の階調電圧を生成する場合に、各階調電圧の電圧差は極めて小さいので、この抵抗配線層２０の配線長（Ｌ）のばらつきにより生じる階調電圧のばらつきによる影響は大きく、これにより、液晶表示パネル１０の表示画面の表示品質が損なわれることになる。
さらに、抵抗配線層２０の電流経路内にコンタクトホール２１を形成しているために、コンタクトホール２１のコンタクト面積に制限があり、コンタクト面積を小さくする必要があり、出力アンプ回路２１０への伝達特性に遅延が生じる。
従来の階調電圧生成回路は、アルミニウム等で形成される階調電圧配線層１９と、当該階調電圧配線層１９の下に層間絶縁膜を介して、拡散抵抗膜等により形成される抵抗配線層２０と、この階調電圧配線層１９と抵抗配線層２０とを接続するコンタクトホール２１で構成される。
デコーダ２００および出力アンプ回路２１０の入力インピーダンスは、高インピーダンスであり、定常電流は流れないので、従来の抵抗分圧回路では、定常的に流れる定常電流は、抵抗配線層２０の各階調基準電圧間となる。
この場合に、各階調基準電圧間に接続される各抵抗素子の抵抗値は、電流経路となる抵抗配線層２０の配線長（Ｌ）／抵抗配線層２０の配線幅（Ｗ）＊抵抗配線層２０のシート抵抗値で決定される。
しかしながら、従来の抵抗分圧回路では、コンタクトホール２１が、抵抗配線層２０の電流経路内に設けられている。
そのため、コンタクトホール２１のコンタクト径の製造ばらつき等により、抵抗配線層２０の配線長（Ｌ）にばらつきが生じ、これにより、抵抗分圧回路の各抵抗値にもばらつきが生じ、抵抗分圧回路で生成される階調電圧がばらついてしまう。
そして、２５６階調の階調電圧を生成する場合に、各階調電圧の電圧差は極めて小さいので、この抵抗配線層２０の配線長（Ｌ）のばらつきにより生じる階調電圧のばらつきによる影響は大きく、これにより、液晶表示パネル１０の表示画面の表示品質が損なわれることになる。
さらに、抵抗配線層２０の電流経路内にコンタクトホール２１を形成しているために、コンタクトホール２１のコンタクト面積に制限があり、コンタクト面積を小さくする必要があり、出力アンプ回路２１０への伝達特性に遅延が生じる。
図８は、半導体集積回路（半導体チップ）内での、本実施の形態の階調電圧生成回路のレイアウトを示す図である。
図９は、図８に示すＡ−Ａ’切断線に沿った断面構造を示す断面図である。
本実施の形態の階調電圧生成回路も、アルミニウム等で形成される階調電圧配線層１９と、当該階調電圧配線層１９の下に層間絶縁膜２２を介して、ポリシリコンまたは拡散抵抗膜等により形成される抵抗配線層２０と、この階調電圧配線層１９と抵抗配線層２０とを接続するコンタクトホール２１で構成される。
しかしながら、本実施の形態では、抵抗配線層２０に突出部２３を設け、この突出部２３に、階調電圧配線層１９と抵抗配線層２０とを接続するコンタクトホール２１を形成するようにしている。
即ち、本実施の形態では、抵抗配線層２０の電流経路外にコンタクトホール２１を形成するようにしている。
この場合に、抵抗分圧回路を流れる定常電流は、抵抗配線層２０内の最短経路を流れ、抵抗配線層２０の外側となる突出部２３には流れない。
そのため、本実施の形態では、コンタクトホール２１のコンタクト径の製造ばらつき等により、抵抗配線層２０の配線長（Ｌ）にばらつきが生じることがないので、抵抗分圧回路の各抵抗値にばらつきが生じることがない。
従って、抵抗分圧回路で生成される階調電圧にばらつきが生じることがなく、液晶表示パネル１０の表示画像の表示品質を向上させることができる。
さらに、コンタクトホール２１のコンタクト面積にも制限がないため、コンタクト面積を従来よりも拡大することができ、出力アンプ回路２１０への伝達特性に遅延が生じるのを防止することができる。
図９は、図８に示すＡ−Ａ’切断線に沿った断面構造を示す断面図である。
本実施の形態の階調電圧生成回路も、アルミニウム等で形成される階調電圧配線層１９と、当該階調電圧配線層１９の下に層間絶縁膜２２を介して、ポリシリコンまたは拡散抵抗膜等により形成される抵抗配線層２０と、この階調電圧配線層１９と抵抗配線層２０とを接続するコンタクトホール２１で構成される。
しかしながら、本実施の形態では、抵抗配線層２０に突出部２３を設け、この突出部２３に、階調電圧配線層１９と抵抗配線層２０とを接続するコンタクトホール２１を形成するようにしている。
即ち、本実施の形態では、抵抗配線層２０の電流経路外にコンタクトホール２１を形成するようにしている。
この場合に、抵抗分圧回路を流れる定常電流は、抵抗配線層２０内の最短経路を流れ、抵抗配線層２０の外側となる突出部２３には流れない。
そのため、本実施の形態では、コンタクトホール２１のコンタクト径の製造ばらつき等により、抵抗配線層２０の配線長（Ｌ）にばらつきが生じることがないので、抵抗分圧回路の各抵抗値にばらつきが生じることがない。
従って、抵抗分圧回路で生成される階調電圧にばらつきが生じることがなく、液晶表示パネル１０の表示画像の表示品質を向上させることができる。
さらに、コンタクトホール２１のコンタクト面積にも制限がないため、コンタクト面積を従来よりも拡大することができ、出力アンプ回路２１０への伝達特性に遅延が生じるのを防止することができる。
図１０は、従来のバイアス回路の基本回路構成の一例を示す回路図である。
図１０に示すバイアス回路は、カレントミラー回路を構成するｐ型ＭＯＳトランジスタ（以下、単に、ＰＭＯＳと称する。）（Ｍ２，Ｍ３）と、ＰＭＯＳ（Ｍ２）に縦続接続されるｎ型ＭＯＳトランジスタ（以下、単に、ＮＭＯＳと称する。）（Ｍ１）と、ＰＭＯＳ（Ｍ３）に縦続接続されるＮＭＯＳ（Ｍ５）とで構成される。
ここで、ＮＭＯＳ（Ｍ１）のゲートにはＶＢのバイアス電圧が印加され、このバイアス電圧（ＶＢ）により決定される電流（ｉｏ）が、ＰＭＯＳ（Ｍ２，Ｍ３）で構成されるカレントミラー回路で折り返されて、電流（ｉａ）となり、ＮＭＯＳ（Ｍ５）を流れる。
また、ＮＭＯＳ（Ｍ５）のゲート電圧（ＶＧ）が、出力アンプ回路２１０内の定電流源を構成するＮＭＯＳのゲートに印加される。
ここで、ＮＭＯＳ（Ｍ５）は、ゲートとドレインとが共通に接続されているので、このＮＭＯＳ（Ｍ５）と、出力アンプ回路２１０内の定電流源を構成するＮＭＯＳとはカレントミラー回路を構成する。
従って、出力アンプ回路２１０内の定電流源を構成するＮＭＯＳには、バイアス電圧（ＶＢ）により決定される電流（ｉｏ）により決定される電流が流れることになる。
しかしながら、従来のバイアス回路は、電源電圧として、ドレインドライバ１３０の電源電圧（ＶＤＤ）が印加され、この電源電圧（ＶＤＤ）が高電圧であるため、高耐圧ＭＯＳトランジスタで構成する必要があった。
しかしながら、前記したように、高耐圧ＭＯＳトランジスタは、一般的に耐圧確保のため、ゲート酸化膜の膜厚が大きく、さらに、電解緩和領域が必要のため、ＭＯＳトランジスタ素子のばらつき（しきい値電圧等）が、低耐圧のＭＯＳトランジスタに対して大きい。
このため、ドレインドライバ１３０毎に、バイアス回路から、アンプ回路を構成する差動増幅器の定電流源へ供給する電流値にばらつきが生じ、液晶表示パネル１０の表示画像に、ドレインドライバ１３０毎に輝度むらが発生する恐れがあり、液晶表示パネル１０の表示画像の表示品質を損なわせるという問題点があった。
これを防止するためには、図１１に示すように、電源電圧として、ドレインドライバ１３０に入力されるディジタル信号の電圧（ＶＣＣ）を使用し、耐圧の低いＭＯＳトランジスタでバイアス回路を構成することが考えられる。
しかしながら、低消費電力化および低ＥＭＩ化のために、ドレインドライバ１３０に入力されるディジタル電圧の電圧範囲を小さくなっており、そのため、前記したようなバイアス回路では、各ＭＯＳトランジスタの飽和動作状態を満たすことができなくなり、カレントミラー回路の特性が失われてしまうという問題点があった。
図１０に示すバイアス回路は、カレントミラー回路を構成するｐ型ＭＯＳトランジスタ（以下、単に、ＰＭＯＳと称する。）（Ｍ２，Ｍ３）と、ＰＭＯＳ（Ｍ２）に縦続接続されるｎ型ＭＯＳトランジスタ（以下、単に、ＮＭＯＳと称する。）（Ｍ１）と、ＰＭＯＳ（Ｍ３）に縦続接続されるＮＭＯＳ（Ｍ５）とで構成される。
ここで、ＮＭＯＳ（Ｍ１）のゲートにはＶＢのバイアス電圧が印加され、このバイアス電圧（ＶＢ）により決定される電流（ｉｏ）が、ＰＭＯＳ（Ｍ２，Ｍ３）で構成されるカレントミラー回路で折り返されて、電流（ｉａ）となり、ＮＭＯＳ（Ｍ５）を流れる。
また、ＮＭＯＳ（Ｍ５）のゲート電圧（ＶＧ）が、出力アンプ回路２１０内の定電流源を構成するＮＭＯＳのゲートに印加される。
ここで、ＮＭＯＳ（Ｍ５）は、ゲートとドレインとが共通に接続されているので、このＮＭＯＳ（Ｍ５）と、出力アンプ回路２１０内の定電流源を構成するＮＭＯＳとはカレントミラー回路を構成する。
従って、出力アンプ回路２１０内の定電流源を構成するＮＭＯＳには、バイアス電圧（ＶＢ）により決定される電流（ｉｏ）により決定される電流が流れることになる。
しかしながら、従来のバイアス回路は、電源電圧として、ドレインドライバ１３０の電源電圧（ＶＤＤ）が印加され、この電源電圧（ＶＤＤ）が高電圧であるため、高耐圧ＭＯＳトランジスタで構成する必要があった。
しかしながら、前記したように、高耐圧ＭＯＳトランジスタは、一般的に耐圧確保のため、ゲート酸化膜の膜厚が大きく、さらに、電解緩和領域が必要のため、ＭＯＳトランジスタ素子のばらつき（しきい値電圧等）が、低耐圧のＭＯＳトランジスタに対して大きい。
このため、ドレインドライバ１３０毎に、バイアス回路から、アンプ回路を構成する差動増幅器の定電流源へ供給する電流値にばらつきが生じ、液晶表示パネル１０の表示画像に、ドレインドライバ１３０毎に輝度むらが発生する恐れがあり、液晶表示パネル１０の表示画像の表示品質を損なわせるという問題点があった。
これを防止するためには、図１１に示すように、電源電圧として、ドレインドライバ１３０に入力されるディジタル信号の電圧（ＶＣＣ）を使用し、耐圧の低いＭＯＳトランジスタでバイアス回路を構成することが考えられる。
しかしながら、低消費電力化および低ＥＭＩ化のために、ドレインドライバ１３０に入力されるディジタル電圧の電圧範囲を小さくなっており、そのため、前記したようなバイアス回路では、各ＭＯＳトランジスタの飽和動作状態を満たすことができなくなり、カレントミラー回路の特性が失われてしまうという問題点があった。
図１２は、本実施の形態のバイアス回路の基本回路構成の一例を示す回路図である。
図１２に示すバイアス回路は、ＮＭＯＳ（Ｍ１，Ｍ５）として低耐圧ＭＯＳトランジスタを使用し、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ１）との間に、高耐圧のＮＭＯＳ（Ｍｏ１）を、また、ＰＭＯＳ（Ｍ３）とＮＭＯＳ（Ｍ５）との間に、高耐圧のＮＭＯＳ（Ｍｏ２）を接続した点で、図１１に示すバイアス回路と相違する。
ここで、ＮＭＯＳ（Ｍｏ１，Ｍｏ２）のゲートには、ＧＮＤの電源電圧とＶＤＤの電源電圧とを、分圧抵抗により分圧したＶＣの一定の電圧が印加される。
このとき、ＮＭＯＳ（Ｍ１）のドレイン電圧（即ち、ＮＭＯＳ（Ｍｏ１）のソース電圧は、ＶＣ−Ｖｔｈ（Ｍｏ１）程度となる。
ここで、Ｖｔｈ（Ｍｏ１）は、ＮＭＯＳ（Ｍｏ１）のしきい値電圧である。
従って、Ｖｏ−Ｖｔｈ（Ｍｏ１）を、ＮＭＯＳ（Ｍ１）の耐圧の範囲内の電圧となるように、ＶＣの電圧を設定すれば、電流値を決定するＮＭＯＳ（Ｍ１）には、低耐圧のＭＯＳトランジスタを使用することが可能となる。
一般に、低耐圧のＭＯＳトランジスタの耐圧は、５Ｖ以下であるので、（Ｖｏ−Ｖｔｈ（Ｍｏ１））の電圧範囲を５Ｖ以下とすればよい。
なお、ＮＭＯＳ（Ｍｏ２）は、出力アンプ回路２１０の回路構成にあわせて、バイアス出力段に低耐圧ＭＯＳトランジスタが必要であるため設けているが、出力アンプ回路２１０の回路構成として低耐圧ＭＯＳトランジスタが必要なければ、このＮＭＯＳ（Ｍｏ２）は必要ない。
一般に、低耐圧のＭＯＳトランジスタでは、しきい値電圧等のトランジスタ素子のばらつきが小さいので、本実施の形態では、バイアス回路から出力アンプ回路２１０を構成する差動増幅器の定電流源へ供給する電流値にばらつきが生じることがなく、そのため、液晶表示パネル１０の表示画像の表示品質を向上させることができる。
図１２に示すバイアス回路は、ＮＭＯＳ（Ｍ１，Ｍ５）として低耐圧ＭＯＳトランジスタを使用し、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ１）との間に、高耐圧のＮＭＯＳ（Ｍｏ１）を、また、ＰＭＯＳ（Ｍ３）とＮＭＯＳ（Ｍ５）との間に、高耐圧のＮＭＯＳ（Ｍｏ２）を接続した点で、図１１に示すバイアス回路と相違する。
ここで、ＮＭＯＳ（Ｍｏ１，Ｍｏ２）のゲートには、ＧＮＤの電源電圧とＶＤＤの電源電圧とを、分圧抵抗により分圧したＶＣの一定の電圧が印加される。
このとき、ＮＭＯＳ（Ｍ１）のドレイン電圧（即ち、ＮＭＯＳ（Ｍｏ１）のソース電圧は、ＶＣ−Ｖｔｈ（Ｍｏ１）程度となる。
ここで、Ｖｔｈ（Ｍｏ１）は、ＮＭＯＳ（Ｍｏ１）のしきい値電圧である。
従って、Ｖｏ−Ｖｔｈ（Ｍｏ１）を、ＮＭＯＳ（Ｍ１）の耐圧の範囲内の電圧となるように、ＶＣの電圧を設定すれば、電流値を決定するＮＭＯＳ（Ｍ１）には、低耐圧のＭＯＳトランジスタを使用することが可能となる。
一般に、低耐圧のＭＯＳトランジスタの耐圧は、５Ｖ以下であるので、（Ｖｏ−Ｖｔｈ（Ｍｏ１））の電圧範囲を５Ｖ以下とすればよい。
なお、ＮＭＯＳ（Ｍｏ２）は、出力アンプ回路２１０の回路構成にあわせて、バイアス出力段に低耐圧ＭＯＳトランジスタが必要であるため設けているが、出力アンプ回路２１０の回路構成として低耐圧ＭＯＳトランジスタが必要なければ、このＮＭＯＳ（Ｍｏ２）は必要ない。
一般に、低耐圧のＭＯＳトランジスタでは、しきい値電圧等のトランジスタ素子のばらつきが小さいので、本実施の形態では、バイアス回路から出力アンプ回路２１０を構成する差動増幅器の定電流源へ供給する電流値にばらつきが生じることがなく、そのため、液晶表示パネル１０の表示画像の表示品質を向上させることができる。
図１３は、本実施の形態のバイアス回路の基本回路構成の他の例を示す回路図である。
図１３に示すバイアス回路は、カレントミラー回路を２段構成した回路である。
この図１３に示す回路において、ＮＭＯＳ（Ｍ４）とＮＭＯＳ（Ｍ５）のサイズが同一で、ＮＭＯＳ（Ｍ４）のゲート電圧をＶｏ、ＮＭＯＳ（Ｍ５）のゲート電圧を２Ｖｏとし、ＮＭＯＳ（Ｍ１，Ｍ４，Ｍ５）のしきい電圧がすべて同じであるとすると、各ＮＭＯＳ（Ｍ１，Ｍ４，Ｍ６）に流れる電流は下記（１）式で表される。
図１３に示すバイアス回路は、カレントミラー回路を２段構成した回路である。
この図１３に示す回路において、ＮＭＯＳ（Ｍ４）とＮＭＯＳ（Ｍ５）のサイズが同一で、ＮＭＯＳ（Ｍ４）のゲート電圧をＶｏ、ＮＭＯＳ（Ｍ５）のゲート電圧を２Ｖｏとし、ＮＭＯＳ（Ｍ１，Ｍ４，Ｍ５）のしきい電圧がすべて同じであるとすると、各ＮＭＯＳ（Ｍ１，Ｍ４，Ｍ６）に流れる電流は下記（１）式で表される。
［数１］
ｉｏ＝β１（ＶＢ−Ｖｔｈ）／２
ｉｏ’＝β５（Ｖｏ−Ｖｔｈ）／２
ｉａ＝β６（Ｖｏ−Ｖｔｈ）／２ ・・・・・・・・・・・・・ （１）
ここで、βは定数であり、β１：β５＝１：４とすることにより、電流（ｉａ）の電流値が、ＮＭＯＳ（Ｍ１，Ｍ４，Ｍ５）のしきい値電圧の影響を受けなくすることができる。
ｉｏ＝β１（ＶＢ−Ｖｔｈ）／２
ｉｏ’＝β５（Ｖｏ−Ｖｔｈ）／２
ｉａ＝β６（Ｖｏ−Ｖｔｈ）／２ ・・・・・・・・・・・・・ （１）
ここで、βは定数であり、β１：β５＝１：４とすることにより、電流（ｉａ）の電流値が、ＮＭＯＳ（Ｍ１，Ｍ４，Ｍ５）のしきい値電圧の影響を受けなくすることができる。
ドット反転駆動法では、出力アンプ回路２１０は、正極性の階調電圧を増幅する高電圧アンプ回路と、負極性の階調電圧を増幅する低電圧アンプ回路とで構成される。
図１４は、正極性の階調電圧を増幅する高電圧アンプ回路の基本回路構成を示す回路図であり、図１５は、負極性の階調電圧を増幅する低電圧アンプ回路の基本回路構成を示す回路図である。
図１４、図１５に示すアンプ回路はともに、差動増幅器で構成される。
この図１４、図１５に示すアンプ回路に、バイアス電流を供給するための、図１３に示す基本バイアス回路を使用するバイアス回路を図１６に示す。
図１６に示すバイアス電圧（ＶＧＮ）が、図１４に示す差動増幅回路のバイアス電圧として、また、図１６に示すバイアス電圧（ＶＧＰ）が、図１５に示す差動増幅回路のバイアス電圧としてそれぞれ供給される。
このバイアス回路では、電流（ｉＨｎ，ｉＬｐ）は、ＮＭＯＳ（Ｍ１，Ｍ６）でほぼ決定されるので、このＮＭＯＳ（Ｍ１，Ｍ６）には、トランジスタ素子のばらつきの少ない低耐圧ＭＯＳトランジスタで構成している。
このために、低耐圧のＮＭＯＳ（Ｍｏ１，Ｍｏ２，Ｍｏ３，Ｍｏ４，Ｍ１１）が、それぞれの電流ラインに追加されている。
図１４は、正極性の階調電圧を増幅する高電圧アンプ回路の基本回路構成を示す回路図であり、図１５は、負極性の階調電圧を増幅する低電圧アンプ回路の基本回路構成を示す回路図である。
図１４、図１５に示すアンプ回路はともに、差動増幅器で構成される。
この図１４、図１５に示すアンプ回路に、バイアス電流を供給するための、図１３に示す基本バイアス回路を使用するバイアス回路を図１６に示す。
図１６に示すバイアス電圧（ＶＧＮ）が、図１４に示す差動増幅回路のバイアス電圧として、また、図１６に示すバイアス電圧（ＶＧＰ）が、図１５に示す差動増幅回路のバイアス電圧としてそれぞれ供給される。
このバイアス回路では、電流（ｉＨｎ，ｉＬｐ）は、ＮＭＯＳ（Ｍ１，Ｍ６）でほぼ決定されるので、このＮＭＯＳ（Ｍ１，Ｍ６）には、トランジスタ素子のばらつきの少ない低耐圧ＭＯＳトランジスタで構成している。
このために、低耐圧のＮＭＯＳ（Ｍｏ１，Ｍｏ２，Ｍｏ３，Ｍｏ４，Ｍ１１）が、それぞれの電流ラインに追加されている。
図１７は、本実施の形態のバイアス回路の基本回路構成の他の例を示す回路図である。
この図１７に示すバイアス回路は、ＮＭＯＳ（Ｍ１，Ｍ５）として低耐圧ＭＯＳトランジスタを使用し、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ１）との間に、ダイオード接続された高耐圧のＮＭＯＳ（Ｍｏ１）を、また、ＰＭＯＳ（Ｍ３）とＮＭＯＳ（Ｍ５）との間に、ダイオード接続された高耐圧のＮＭＯＳ（Ｍｏ２）を接続した点で、図１３に示すバイアス回路と相違する。
図１７に示すバイアス回路では、ＮＭＯＳ（Ｍｏ１）のゲート電圧は、ＮＭＯＳ（Ｍｏ１）のドレイン電圧（即ち、ＰＭＯＳ（Ｍ２）のドレイン電圧）となる。
この時、ＰＭＯＳ（Ｍ２）のドレイン電圧（Ｖｇｓ（Ｍ２））は、下記（２）式で表される。
この図１７に示すバイアス回路は、ＮＭＯＳ（Ｍ１，Ｍ５）として低耐圧ＭＯＳトランジスタを使用し、ＰＭＯＳ（Ｍ２）とＮＭＯＳ（Ｍ１）との間に、ダイオード接続された高耐圧のＮＭＯＳ（Ｍｏ１）を、また、ＰＭＯＳ（Ｍ３）とＮＭＯＳ（Ｍ５）との間に、ダイオード接続された高耐圧のＮＭＯＳ（Ｍｏ２）を接続した点で、図１３に示すバイアス回路と相違する。
図１７に示すバイアス回路では、ＮＭＯＳ（Ｍｏ１）のゲート電圧は、ＮＭＯＳ（Ｍｏ１）のドレイン電圧（即ち、ＰＭＯＳ（Ｍ２）のドレイン電圧）となる。
この時、ＰＭＯＳ（Ｍ２）のドレイン電圧（Ｖｇｓ（Ｍ２））は、下記（２）式で表される。
［数２］
Ｖｇｓ（Ｍ２）＝√｛（２・Ｉｄ・Ｌ）／（μ・Ｃｏ・Ｗ）｝＋Ｖｔｈ
・・・・・・・・・・・・・・・ （２）
ここで、ＩｄはＰＭＯＳ（Ｍ２）のドレイン電流、ＬはＰＭＯＳ（Ｍ２）のゲート長、μはＰＭＯＳ（Ｍ２）の移動度、ＣｏはＰＭＯＳ（Ｍ２）のゲート容量、ＷはＰＭＯＳ（Ｍ２）のゲート幅、Ｖｔｈ（Ｍ２）はＰＭＯＳ（Ｍ２）のしきい値電圧である。
従って、ＮＭＯＳ（Ｍ１）のドレイン電圧（即ち、ＮＭＯＳ（Ｍｏ１）のソース電圧）は、Ｖｇｓ（Ｍ２）−Ｖｔｈ（Ｍｏ１）となる。
ここで、Ｖｔｈ（Ｍｏ１）は、ＮＭＯＳ（Ｍｏ１）のしきい値電圧である。
Ｖｇｓ（Ｍ２）＝√｛（２・Ｉｄ・Ｌ）／（μ・Ｃｏ・Ｗ）｝＋Ｖｔｈ
・・・・・・・・・・・・・・・ （２）
ここで、ＩｄはＰＭＯＳ（Ｍ２）のドレイン電流、ＬはＰＭＯＳ（Ｍ２）のゲート長、μはＰＭＯＳ（Ｍ２）の移動度、ＣｏはＰＭＯＳ（Ｍ２）のゲート容量、ＷはＰＭＯＳ（Ｍ２）のゲート幅、Ｖｔｈ（Ｍ２）はＰＭＯＳ（Ｍ２）のしきい値電圧である。
従って、ＮＭＯＳ（Ｍ１）のドレイン電圧（即ち、ＮＭＯＳ（Ｍｏ１）のソース電圧）は、Ｖｇｓ（Ｍ２）−Ｖｔｈ（Ｍｏ１）となる。
ここで、Ｖｔｈ（Ｍｏ１）は、ＮＭＯＳ（Ｍｏ１）のしきい値電圧である。
従って、Ｖｇｓ（Ｍ２）−Ｖｔｈ（Ｍｏ１）を、ＮＭＯＳ（Ｍ１）の耐圧の範囲内の電圧となるようにすれば、電流値を決定するＮＭＯＳ（Ｍ１）には、低耐圧のＭＯＳトランジスタを使用することが可能となる。
一般に、低耐圧のＭＯＳトランジスタの耐圧は、５Ｖ以下であるので、（Ｖｏ−Ｖｔｈ（Ｍｏ１））の電圧範囲を５Ｖ以下とすればよい。
さらに、ＮＭＯＳ（Ｍ１）のドレイン電圧（Ｖｇｓ（Ｍ２）−Ｖｔｈ（Ｍｏ１））が大きすぎる場合には、ＮＭＯＳ（Ｍｏ１）と同じＭＯＳトランジスタを直列に追加して調整すればよい。
例えば、ＮＭＯＳ（Ｍｏ１）とＮＭＯＳ（Ｍｏ１ａ）とを２個直列に追加した回路構成を図１８に示す。
この図１７に示すバイアス回路において、図１３と同様、カレントミラー回路を２段構成とすることもでき、その場合の回路構成を図１９に示す。
前記図１４、図１５に示すアンプ回路に、バイアス電流を供給するための、図１７に示す基本バイアス回路を使用するバイアス回路を図２０に示す。
図２０に示すバイアス電圧（ＶＧＮ）が、図１４に示す差動増幅回路のバイアス電圧として、また、図１６に示すバイアス電圧（ＶＧＰ）が、図１５に示す差動増幅回路のバイアス電圧としてそれぞれ供給される。
このバイアス回路でも、電流（ｉＨｎ，ｉＬｐ）は、ＮＭＯＳ（Ｍ１，Ｍ６）でほぼ決定されるので、このＮＭＯＳ（Ｍ１，Ｍ６）には、トランジスタ素子のばらつきの少ない低耐圧ＭＯＳトランジスタで構成している。
このために、低耐圧のＮＭＯＳ（Ｍｏ１，Ｍｏ２，Ｍｏ３，Ｍｏ４，Ｍ１１）が、それぞれの電流ラインに追加されている。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
一般に、低耐圧のＭＯＳトランジスタの耐圧は、５Ｖ以下であるので、（Ｖｏ−Ｖｔｈ（Ｍｏ１））の電圧範囲を５Ｖ以下とすればよい。
さらに、ＮＭＯＳ（Ｍ１）のドレイン電圧（Ｖｇｓ（Ｍ２）−Ｖｔｈ（Ｍｏ１））が大きすぎる場合には、ＮＭＯＳ（Ｍｏ１）と同じＭＯＳトランジスタを直列に追加して調整すればよい。
例えば、ＮＭＯＳ（Ｍｏ１）とＮＭＯＳ（Ｍｏ１ａ）とを２個直列に追加した回路構成を図１８に示す。
この図１７に示すバイアス回路において、図１３と同様、カレントミラー回路を２段構成とすることもでき、その場合の回路構成を図１９に示す。
前記図１４、図１５に示すアンプ回路に、バイアス電流を供給するための、図１７に示す基本バイアス回路を使用するバイアス回路を図２０に示す。
図２０に示すバイアス電圧（ＶＧＮ）が、図１４に示す差動増幅回路のバイアス電圧として、また、図１６に示すバイアス電圧（ＶＧＰ）が、図１５に示す差動増幅回路のバイアス電圧としてそれぞれ供給される。
このバイアス回路でも、電流（ｉＨｎ，ｉＬｐ）は、ＮＭＯＳ（Ｍ１，Ｍ６）でほぼ決定されるので、このＮＭＯＳ（Ｍ１，Ｍ６）には、トランジスタ素子のばらつきの少ない低耐圧ＭＯＳトランジスタで構成している。
このために、低耐圧のＮＭＯＳ（Ｍｏ１，Ｍｏ２，Ｍｏ３，Ｍｏ４，Ｍ１１）が、それぞれの電流ラインに追加されている。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１０ 液晶表示パネル（ＴＦＴ−ＬＣＤ）
１９ 階調電圧配線層
２０ 抵抗配線層
２１ コンタクトホール
２２ 層間絶縁膜
２３ 突出部
１００ 表示制御装置
１１０ 内部電源回路
１２１，１２２ 電圧生成回路
１２３ コモン電極電圧生成回路
１２４ ゲート電極電圧生成回路
１３０ ドレインドライバ
１３１，１３２，１４１，１４２ 信号線
１３３ 表示データのバスライン
１４０ ゲートドライバ
１５１，１５２ 階調電圧生成回路
１５３ ラッチアドレスセレクタ
１５４ ラッチ回路（１）
１５５ ラッチ回路（２）
１５６，２００ デコーダ回路
１５７，２１０ 出力アンプ回路
１５８ バイアス回路
１５９ クロック制御回路
１６０ データ反転回路
Ｄ ドレイン信号線（映像信号線または垂直信号線）
Ｇ ゲート信号線（走査信号線または水平信号線）
ＩＴＯ１ 画素電極
ＩＴＯ２ コモン電極（ＩＴＯ２）
ＴＦＴ 薄膜トランジスタ
ＣLC 液晶容量
ＣＳＴＧ 保持容量
Ｃａｄｄ 付加容量
Ｍ ＭＯＳトランジスタ
１９ 階調電圧配線層
２０ 抵抗配線層
２１ コンタクトホール
２２ 層間絶縁膜
２３ 突出部
１００ 表示制御装置
１１０ 内部電源回路
１２１，１２２ 電圧生成回路
１２３ コモン電極電圧生成回路
１２４ ゲート電極電圧生成回路
１３０ ドレインドライバ
１３１，１３２，１４１，１４２ 信号線
１３３ 表示データのバスライン
１４０ ゲートドライバ
１５１，１５２ 階調電圧生成回路
１５３ ラッチアドレスセレクタ
１５４ ラッチ回路（１）
１５５ ラッチ回路（２）
１５６，２００ デコーダ回路
１５７，２１０ 出力アンプ回路
１５８ バイアス回路
１５９ クロック制御回路
１６０ データ反転回路
Ｄ ドレイン信号線（映像信号線または垂直信号線）
Ｇ ゲート信号線（走査信号線または水平信号線）
ＩＴＯ１ 画素電極
ＩＴＯ２ コモン電極（ＩＴＯ２）
ＴＦＴ 薄膜トランジスタ
ＣLC 液晶容量
ＣＳＴＧ 保持容量
Ｃａｄｄ 付加容量
Ｍ ＭＯＳトランジスタ
Claims (8)
- マトリクス状に配置される複数の画素と、
前記各画素に表示データに対応する映像信号電圧を印加する複数の映像信号線とを有する液晶表示素子と、
前記各映像信号線に表示データに対応する映像信号電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、
前記映像信号線駆動手段は、表示データに対応する映像信号電圧を増幅して前記各映像信号線に出力する複数のアンプ回路と、
前記複数のアンプ回路内の定電流源の電流値を制御するカレントミラー回路を含むバイアス回路とを有し、
前記バイアス回路のカレントミラー回路は、第１の基準電源電圧が供給される第１の電源ラインと、第２の基準電源電圧が供給される第２の電源ラインとの間に接続される、第１導電型で低耐圧の第１のトランジスタ素子と、第２導電型で高耐圧の第２のトランジスタ素子と、前記第１のトランジスタ素子と前記第２のトランジスタ素子との間に接続され、その制御電極に一定のバイアス電圧が印加される少なくとも１個の第１導電型のトランジスタ素子からなる直列回路を有し、
前記一定のバイアス電圧は、前記第１の基準電源電圧と前記第２の基準電源電圧との間の電圧であることを特徴とする液晶表示装置。 - 前記一定のバイアス電圧は、前記第１の基準電源電圧と前記第２の基準電源電圧とを、分圧回路により分圧した電圧であることを特徴とする請求項１に記載の液晶表示装置。
- マトリクス状に配置される複数の画素と、
前記各画素に表示データに対応する映像信号電圧を印加する複数の映像信号線とを有する液晶表示素子と、
前記各映像信号線に表示データに対応する映像信号電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、
前記映像信号線駆動手段は、表示データに対応する映像信号電圧を増幅して前記各映像信号線に出力する複数のアンプ回路と、
前記複数のアンプ回路内の定電流源の電流値を制御するカレントミラー回路を含むバイアス回路とを有し、
前記バイアス回路のカレントミラー回路は、第１の基準電源電圧が供給される第１の電源ラインと、第２の基準電源電圧が供給される第２の電源ラインとの間に接続される、第１導電型で低耐圧の第１のトランジスタ素子と、第２導電型で高耐圧の第２のトランジスタ素子と、前記第１のトランジスタ素子と前記第２のトランジスタ素子との間に接続される少なくとも１個の第１導電型のトランジスタ素子からなる直列回路を有し、
前記少なくとも１個の第１導電型のトランジスタ素子は、ダイオード接続されていることを特徴とする液晶表示装置。 - マトリクス状に配置される複数の画素と、
前記複数の画素の各々に、表示データに対応する映像信号電圧を印加する為の複数の映像信号線を有する液晶表示素子と、
前記複数の映像信号線の各々に前記映像信号電圧を供給する映像信号線駆動回路とを具備する液晶表示装置であって、
前記映像信号線駆動回路は、前記複数の映像信号線の中の対応するものに、前記映像信号電圧を出力する複数のアンプ回路と、
前記複数のアンプ回路内の定電流源の電流値を制御するカレントミラー回路を含むバイアス回路とを有し、
前記カレントミラー回路は、第１の基準電源電圧が供給される第１の電源ラインと第２の基準電源電圧が供給される第２の電源ラインとの間に、第１の導電型で低耐圧の第１のトランジスタ素子と、
前記第１のトランジスタ素子と直列に接続される、第２の導電型で、前記第１のトランジスタ素子より高耐圧の第２のトランジスタ素子と、
前記第１のトランジスタ素子と前記第２のトランジスタ素子との間に接続され、前記第１のトランジスタ素子より高耐圧で、その制御電極に一定のバイアス電圧が印加される少なくとも１個の第１の導電型の第３のトランジスタ素子とを有し、
前記一定のバイアス電圧は、前記第１の基準電源電圧と前記第２の基準電源電圧との間の電圧であることを特徴とする液晶表示装置。 - 前記一定のバイアス電圧は、前記第１の基準電源電圧と前記第２の基準電源電圧とを、分圧回路により分圧した電圧であることを特徴とする請求項４に記載の液晶表示装置。
- マトリクス状に配置される複数の画素と、
前記複数の画素の各々に、表示データに対応する映像信号電圧を印加する為の複数の映像信号線を有する液晶表示素子と、
前記複数の映像信号線の各々に前記映像信号電圧を供給する映像信号線駆動回路とを具備する液晶表示装置であって、
前記映像信号線駆動回路は、前記複数の映像信号線の中の対応するものに、前記映像信号電圧を出力する複数のアンプ回路と、
前記複数のアンプ回路内の定電流源の電流値を制御するカレントミラー回路を含むバイアス回路とを有し、
前記カレントミラー回路は、第１の基準電源電圧が供給される第１の電源ラインと第２の基準電源電圧が供給される第２の電源ラインとの間に、第１の導電型で低耐圧の第１のトランジスタ素子と、
前記第１のトランジスタ素子と直列に接続される、第２の導電型で、前記第１のトランジスタ素子より高耐圧の第２のトランジスタ素子と、
前記第１のトランジスタ素子と前記第２のトランジスタ素子との間に接続される、前記第１のトランジスタ素子より高耐圧の少なくとも１個の第１導電型の第３のトランジスタ素子とを有し、
前記第３のトランジスタ素子の制御電極が、前記第２のトランジスタ素子に接続される前記第３のトランジスタ素子の端子に接続されていることを特徴とする液晶表示装置。 - マトリクス状に配置される複数の画素と、
前記複数の画素の各々に、表示データに対応する映像信号電圧を印加する為の複数の映像信号線を有する液晶表示素子と、
前記複数の映像信号線の各々に前記映像信号電圧を供給する映像信号線駆動回路とを具備する液晶表示装置であって、
前記映像信号線駆動回路は、前記複数の映像信号線の中の対応するものに、前記映像信号電圧を出力する複数のアンプ回路と、
前記複数のアンプ回路内の定電流源の電流値を制御するバイアス回路とを有し、
前記バイアス回路は、
（ａ）第１の導電型で低耐圧の第１のトランジスタ素子と、
前記第１のトランジスタ素子と直列に接続される、第２の導電型で、前記第１のトランジスタ素子より高耐圧の第２のトランジスタ素子と、
前記第１のトランジスタ素子と前記第２のトランジスタ素子との間に接続され、前記第１のトランジスタ素子より高耐圧の少なくとも１個の第３のトランジスタ素子とからなり、前記第３のトランジスタ素子に接続される前記第２のトランジスタ素子の端子と前記第２のトランジスタ素子の制御電極とが電気的に接続され、前記第３のトランジスタ素子の制御電極にバイアス電圧が印加される様、第１の基準電源電圧が供給される第１の電源ラインと第２の基準電源電圧が供給される第２の電源ラインとの間に形成された第１の直列回路と、
（ｂ）第１の導電型で低耐圧の第４のトランジスタ素子と、
前記第４のトランジスタ素子と直列に接続される、第２の導電型で、前記第４のトランジスタ素子より高耐圧の第５のトランジスタ素子と、
前記第４のトランジスタ素子と前記第５のトランジスタ素子との間に接続され、前記第４のトランジスタ素子より高耐圧の少なくとも１個の第６のトランジスタ素子とからなり、前記第５のトランジスタ素子の制御電極が前記第２のトランジスタ素子の前記制御電極に接続され、前記第６のトランジスタ素子に接続される前記第４のトランジスタ素子の端子と前記第４のトランジスタ素子の制御電極とが電気的に接続され、前記第４のトランジスタ素子の制御電極から出力が取り出される様、前記第１の電源ラインと前記第２の電源ラインとの間に形成された第２の直列回路とを備え、
前記少なくとも１個の第３のトランジスタ素子の制御電極と前記少なくとも１個の第６のトランジスタ素子の制御電極に、前記第１の基準電源電圧と前記第２の基準電源電圧の中間の電圧が印加されることを特徴とする液晶表示装置。 - マトリクス状に配置される複数の画素と、
前記複数の画素の各々に、表示データに対応する映像信号電圧を印加する為の複数の映像信号線を有する液晶表示素子と、
前記複数の映像信号線の各々に前記映像信号電圧を供給する映像信号線駆動回路とを具備する液晶表示装置であって、
前記映像信号線駆動回路は、前記複数の映像信号線の中の対応するものに、前記映像信号電圧を出力する複数のアンプ回路と、
前記複数のアンプ回路内の定電流源の電流値を制御するバイアス回路とを有し、
前記バイアス回路は、
（ａ）第１の導電型で低耐圧の第１のトランジスタ素子と、
前記第１のトランジスタ素子と直列に接続される、第２の導電型で、前記第１のトランジスタ素子より高耐圧の第２のトランジスタ素子と、
前記第１のトランジスタ素子と前記第２のトランジスタ素子との間に接続され、前記第１のトランジスタ素子より高耐圧の少なくとも１個の第３のトランジスタ素子とからなり、前記第３のトランジスタ素子に接続される前記第２のトランジスタ素子の端子と前記第２のトランジスタ素子の制御電極とが電気的に接続され、前記第３のトランジスタ素子の制御電極にバイアス電圧が印加される様、第１の基準電源電圧が供給される第１の電源ラインと第２の基準電源電圧が供給される第２の電源ラインとの間に形成された第１の直列回路と、
（ｂ）第１の導電型で低耐圧の第４のトランジスタ素子と、
前記第４のトランジスタ素子と直列に接続される、第２の導電型で、前記第４のトランジスタ素子より高耐圧の第５のトランジスタ素子と、
前記第４のトランジスタ素子と前記第５のトランジスタ素子との間に接続され、前記第４のトランジスタ素子より高耐圧の少なくとも１個の第６のトランジスタ素子とからなり、前記第５のトランジスタ素子の制御電極が前記第２のトランジスタ素子の前記制御電極に接続され、前記第６のトランジスタ素子に接続される前記第４のトランジスタ素子の端子と前記第４のトランジスタ素子の制御電極とが電気的に接続され、前記第４のトランジスタ素子の制御電極から出力が取り出される様、前記第１の電源ラインと前記第２の電源ラインとの間に形成された第２の直列回路とを備え、
前記少なくとも１個の第３のトランジスタ素子の制御電極が、前記第２のトランジスタ素子に接続される前記第３のトランジスタ素子の端子に接続され、
前記少なくとも１個の第６のトランジスタ素子の制御電極が、前記第５のトランジスタ素子に接続される前記第６のトランジスタ素子の端子に接続されることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004307517A JP3762419B2 (ja) | 2004-10-22 | 2004-10-22 | 液晶表示装置 |
Applications Claiming Priority (1)
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