以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態および変形例の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
<第1実施形態>
図1は、本発明の第1実施形態に係るCOM分割駆動を採用した横電界方式の液晶装置1のブロック図である。
液晶装置1は、液晶パネルAAと、液晶パネルAAに対向配置されて光を出射するバックライト41と、を備える。この液晶装置1は、バックライト41からの光を利用して、透過型の表示を行う。
液晶パネルAAは、複数の画素50を有する表示領域Aと、この表示領域Aの周辺に設けられて画素50を駆動する走査線駆動回路10、前記走査線駆動回路10にグランド(以下、GNDと略称する)レベル(基準電位であり0V)から8Vを供給する正電源回路15、データ線駆動回路20、および制御回路30を備える。
バックライト41は、液晶パネルAAの裏面に設けられ、例えば、冷陰極蛍光管(CCFL)やLED(発光ダイオード)、あるいはエレクトロルミネッセンス(EL)で構成されて、液晶パネルAAの画素50に光を供給する。
以下、液晶パネルAAの構成について詳述する。
液晶パネルAAは、所定間隔おきに交互に設けられた320行の走査線Y(Y1〜Y320)および320行の共通線Z(Z1〜Z320)と、これら走査線Y(Y1〜Y320)および共通線Z(Z1〜Z320)に交差するように設けられた240列のデータ線X(X1〜X240)と、を備える。各走査線Yおよび各データ線Xの交差部分には、画素50が設けられている。
画素50は、TFT51、画素電極55、この画素電極55に対向して設けられた共通電極56、および、一方の電極(補助容量電極57)が共通線Zに接続され他方の電極が画素電極55に接続された補助容量としての蓄積容量53で構成される。画素電極55および共通電極56は、画素容量54を構成する。
共通電極56は、走査線Yに対応して、1水平ラインごとに分割されている。1水平ラインごとに分割された複数の共通電極56は、それぞれ、対応する共通線Zに接続されている。
TFT51のゲートには、走査線Yが接続され、TFT51のソースには、データ線Xが接続され、TFT51のドレインには、画素電極55および蓄積容量53の他方の電極が接続されている。したがって、このTFT51は、走査線Yから画素トランジスタをオンする第1の選択電圧が印加されるとオン状態となり、データ線Xと画素電極55および蓄積容量53の他方の電極とを導通状態とする。
図2は、画素50の拡大平面図である。図3は、図2に示す画素50のA−A断面図である。
図3に示すように、液晶パネルAAは、複数の画素電極55を有する第1基板としての素子基板60と、この素子基板60に対向配置された第2基板としての対向基板70と、素子基板60と対向基板70との間に設けられた液晶と、を備える。
図2に示すように、素子基板60において、各画素50は、互いに隣り合う2本の導電材料からなる走査線Yと、互いに隣り合う2本の導電材料からなるデータ線Xと、で囲まれた領域となっている。つまり、各画素50は、走査線Yとデータ線Xとで区画されている。
本実施形態では、TFT51は、逆スタガ型の低温ポリシリコンTFTであり、走査線Yとデータ線Xとの交差部の近傍には、このTFT51が形成される領域50C(図2中破線で囲まれた部分)が設けられている。
まず、素子基板60について説明する。
素子基板60は、ガラス基板68を有し、このガラス基板68の上には、ガラス基板68の表面荒れや汚れによるTFT51の特性の変化を防止するために、素子基板60の全面に亘って下地絶縁膜(図示省略)が形成されている。
下地絶縁膜の上には、導電材料からなる走査線Yが形成されている。
走査線Yは、隣接する画素50の境界に沿って設けられ、データ線Xとの交差部の近傍において、TFT51のゲート電極511を構成する。
走査線Y、ゲート電極511、および下地絶縁膜の上には、素子基板60の全面に亘って、ゲート絶縁膜62が形成されている。
ゲート絶縁膜62の上のTFT51が形成される領域50Cには、ゲート電極511に対向して、低温ポリシリコンからなる半導体層(図示省略)、N+低温ポリシリコンからなるオーミックコンタクト層(図示省略)が積層されている。このオーミックコンタクト層には、ソース電極512およびドレイン電極513が積層されて、これにより、低温ポリシリコンTFTが形成されている。
ソース電極512は、データ線Xと同一の導電材料で形成されている。すなわち、データ線Xからソース電極512が突出する構成となっている。データ線Xは、走査線Yおよび共通線Zに対して交差するように設けられている。
上述のように、走査線Yの上には、ゲート絶縁膜62が形成され、このゲート絶縁膜62の上には、データ線Xが形成されている。このため、データ線Xは、走査線Yとはゲート絶縁膜62により絶縁されている。
データ線X、ソース電極512、ドレイン電極513、およびゲート絶縁膜62の上には、素子基板60の全面に亘って、第1絶縁膜63が形成されている。
第1絶縁膜63の上には、ITO(Indium Tin Oxide)といった透明導電材料からなる共通線Zが形成されている。共通線Zは、走査線Yに沿って設けられており、この共通線Zは、1水平ラインごとに分割された共通電極56と一体に形成されている。
共通線Z、共通電極56、および第1絶縁膜63の上には、素子基板60の全面に亘って、第2絶縁膜64が形成されている。
第2絶縁膜64の上には、共通電極56に対向する領域に、ITO(Indium Tin Oxide)といった透明導電材料からなる画素電極55が形成されている。画素電極55は、上述の第1絶縁膜63および第2絶縁膜64に形成されたコンタクトホール(図示省略)を介して、ドレイン電極513に接続されている。
この画素電極55には、自身と共通電極56との間で、フリンジフィールド(電界E)を発生させるための複数のスリット55Aが所定間隔おきに設けられている。すなわち、液晶装置1の液晶は、FFSモードで動作する。
画素電極55および第2絶縁膜64の上には、素子基板60の全面に亘って、ポリイミド膜などの有機膜からなる配向膜(図示省略)が形成されている。
次に、対向基板70について説明する。
対向基板70は、ガラス基板74を有し、このガラス基板74の上のうち走査線Yに対向する位置には、ブラックマトリクスとしての遮光膜71が形成されている。また、ガラス基板74の上のうち遮光膜71が形成されている領域を除く領域には、カラーフィルタ72が形成されている。
遮光膜71およびカラーフィルタ72の上には、対向基板70の全面に亘って、配向膜(図示省略)が形成されている。
図1に戻って、走査線駆動回路10は、正電源回路15からの電源供給を受けて、TFT51のオフ時には、TFT51をオフさせるための第2の選択電圧として0Vを供給する。また、TFT51をオン状態にするために、第1の選択電圧として8Vを前記複数の走査線Yに順次供給する。第1の選択電圧は、1水平期間毎に1本ずつ順次走査線に供給される。例えば、ある1水平期間にある走査線Yに第1の選択電圧を供給すると、この走査線Yに接続されたTFT51が全てオン状態となり、この走査線Yに係る画素50が全て選択される。
データ線駆動回路20は、画像信号をデータ線Xに供給し、オン状態のTFT51を介して、この画像信号に基づく画像電圧を画素電極55に書き込む。
ここで、データ線駆動回路20は、共通電極56の電圧よりも電位の高い正極性の画像信号をデータ線Xに供給して、この正極性の画像信号に基づく画像電圧を画素電極55に書き込む正極性書込と、共通電極56の電圧よりも電位の低い負極性の画像信号をデータ線Xに供給して、この負極性の画像信号に基づく画像電圧を画素電極55に書き込む負極性書込と、を1水平ラインごとに交互に行う。
尚、本実施形態において、正極性の画像信号は、0Vから4Vの電圧幅を有する信号であり、負極性の画像信号は、前記正極性の画像信号と逆極性となる4Vから0Vの電圧幅を有する信号である。
制御回路30は、第1電圧としての電圧VCOMLと、この電圧VCOMLよりも電位の高い第2電圧としての電圧VCOMHと、を交互に共通線Zに供給する。本実施形態において、電圧VCOMLは0V、電圧VCOMHは4Vである。
尚、上記走査線駆動回路10、データ線駆動回路20および制御回路30などを構成するトランジスタなどの回路素子は、SOG(システム・オン・グラス)技術を用いて、前記表示領域Aの周辺領域(額縁領域)に形成されている。
以上の液晶装置1は、以下のように動作する。
すなわち、まず、制御回路30から共通線Zに電圧VCOMLまたは電圧VCOMHのいずれかを選択的に供給する。
具体的には、各共通線Zには、1フレーム期間ごとに、電圧VCOMLと電圧VCOMHとを交互に供給する。例えば、ある1フレーム期間において、p行目の共通線Zp(pは、1≦p≦320を満たす整数)に電圧VCOMLを供給した場合、次の1フレーム期間では、共通線Zpに電圧VCOMHを供給する。一方、ある1フレーム期間において、共通線Zpに電圧VCOMHを供給した場合、次の1フレーム期間では、共通線Zpに電圧VCOMLを供給する。
また、隣接する共通線Zには、互いに異なる電圧を供給する。例えば、ある1フレーム期間において、共通線Zpに電圧VCOMLを供給した場合、同一の1フレーム期間において、(p−1)行目の共通線Z(p−1)と、(p+1)行目の共通線Z(p+1)と、に電圧VCOMHを供給する。一方、ある1フレーム期間において、共通線Zpに電圧VCOMHを供給した場合、同一の1フレーム期間において、共通線Z(p−1)と共通線Z(p+1)とに電圧VCOMLを供給する。
次に、走査線駆動回路10から320行の走査線Y(Y1〜Y320)に第1の選択電圧を1水平走査期間毎に順次供給することで、各走査線Yに接続された全てのTFT51を1水平走査期間毎に順次オン状態にして、各走査線Yに係る全ての画素50を順次選択する。
次に、これら画素50の選択に同期して、共通電極56の電圧に応じて、データ線駆動回路20からデータ線Xに、正極性の画像信号と、負極性の画像信号と、1水平ラインごとに交互に供給する。
具体的には、320行の共通線Z(Z1〜Z320)のうち、選択した画素50に係る共通線Zpに電圧VCOMLを供給した場合には、正極性の画像信号をデータ線Xに供給する。一方、320行の共通線Z(Z1〜Z320)のうち、選択した画素50に係る共通線Zpに電圧VCOMHを供給した場合には、負極性の画像信号をデータ線Xに供給する。
すると、走査線駆動回路10で選択した全ての画素50に、データ線駆動回路20からデータ線Xおよびオン状態のTFT51を介して画像信号が供給されて、この画像信号に基づく画像電圧が画素電極55に書き込まれる。これにより、画素電極55と共通電極56との間に電位差が生じて、駆動電圧が液晶に印加される。
液晶に駆動電圧が印加されると、液晶の配向や秩序が変化して、液晶を透過するバックライト41からの光が変化する。この変化した光がカラーフィルタを透過することで、階調表示が行われる。
なお、液晶に印加される駆動電圧は、蓄積容量53により、画像電圧が書き込まれる期間よりも3桁も長い期間に亘って保持される。
図4は、制御回路30のブロック図である。
制御回路30は、320行の走査線Y(Y1〜Y320)に対応して、320個の単位制御回路P(P1〜P320)を備える。各単位制御回路Pには、電圧VCOMLと、電圧VCOMHと、電圧VCOMLまたは電圧VCOMHのいずれかを選択する極性制御信号POLと、が供給される。
単位制御回路Pは、極性制御信号POLを保持するラッチ回路Qと、極性制御信号POLに応じて電圧VCOMLまたは電圧VCOMHのいずれかを選択的に出力する選択回路Rと、を備える。ラッチ回路Qは、極性制御信号POLを保持する方法から、2つに大別できる。1つは、1行目の走査線Y1に対応して設けられたラッチ回路Q1と、320行目の走査線Y320に対応して設けられたラッチ回路Q320と、である。もう1つは、上述のラッチ回路Q1,Q320を除くラッチ回路Q2〜Q319である。
まず、ラッチ回路Q2〜Q319について、以下に説明する。
q行目(qは、2≦q≦319を満たす整数)の走査線Yqに対応して設けられたラッチ回路Qqは、否定論理和演算回路(以降、NOR回路と呼ぶ)31と、第1のインバータ32と、第2のインバータ33と、第1のクロックドインバータ34と、第2のクロックドインバータ35と、を備える。
NOR回路31の2つの入力端子には、それぞれ、(q−1)行目の走査線Y(q−1)と、(q+1)行目の走査線Y(q+1)と、が接続されている。NOR回路31の出力端子には、第1のインバータ32の入力端子と、第1のクロックドインバータ34の反転入力制御端子と、第2のクロックドインバータ35の非反転入力制御端子と、が接続されている。
第1のインバータ32の出力端子には、第1のクロックドインバータ34の非反転入力制御端子と、第2のクロックドインバータ35の反転入力制御端子と、が接続されている。
第1のクロックドインバータ34の入力端子からは、極性制御信号POLが入力される。第1のクロックドインバータ34の出力端子には、第2のインバータ33の入力端子が接続されている。
第2のクロックドインバータ35の入力端子には、第2のインバータ33の出力端子が接続され、第2のクロックドインバータ35の出力端子には、第2のインバータ33の入力端子が接続されている。
以上のラッチ回路Qqは、以下のように動作する。
すなわち、走査線Y(q−1)と走査線Y(p+1)とのうち少なくともいずれかに第1の選択電圧が供給されると、ラッチ回路Qqが備えるNOR回路31は、Lレベルの信号を出力する。このLレベルの信号は、第1のクロックドインバータ34の反転入力制御端子に入力されるとともに、第1のインバータ32で反転され、Hレベルの信号として第1のクロックドインバータ34の非反転入力端子に入力される。このため、第1のクロックドインバータ34は、オン状態となり、極性制御信号POLを反転して出力する。この第1のクロックドインバータ34から反転して出力された極性制御信号POLは、第2のインバータ33により反転されて選択回路Rに出力される。
以上のように、走査線駆動回路により走査線Y(q−1)と走査線Y(q+1)とのうち少なくともいずれかに第1の選択電圧が供給されると、ラッチ回路Qpは、極性制御信号POLを取り込む。
一方、走査線Y(q−1)と走査線Y(p+1)との両方に第1の選択電圧が供給されないと、ラッチ回路Qqが備えるNOR回路31は、Hレベルの信号を出力する。このHレベルの信号は、第2のクロックドインバータ35の非反転入力制御端子に入力されるとともに、第1のインバータ32で反転され、Lレベルの信号として第2のクロックドインバータ35の反転入力端子に入力される。このため、第2のクロックドインバータ35は、オン状態となり、第2のインバータ33から出力された極性制御信号POLを反転して出力する。この第2のクロックドインバータ35から反転して出力された極性制御信号POLは、再度、第2のインバータ33により入力される。
以上のように、走査線駆動回路により走査線Y(q−1)と走査線Y(p+1)との両方に第1の選択電圧が供給されないと、ラッチ回路Qpは、既に取り込んでいる極性制御信号POLを第2のインバータ33および第2のクロックドインバータ35により保持する。
次に、ラッチ回路Q1,Q320について、以下に説明する。
ラッチ回路Q1,Q320は、上述のラッチ回路Qqと比べて、NOR回路31の代わりに、Lレベルの信号を出力する電圧VLLの低電位電源を備える。その他の構成は、上述のラッチ回路Qqと同様である。
これらラッチ回路Q1,Q320は、以下のように動作する。
すなわち、電圧VLLの低電位電源からは、常にLレベルの信号が出力される。このLレベルの信号は、第1のクロックドインバータ34の反転入力制御端子に入力されるとともに、第1のインバータ32で反転され、Hレベルの信号として第1のクロックドインバータ34の非反転入力制御端子に入力される。このため、第1のクロックドインバータ34は、常にオン状態となり、常に極性制御信号POLを反転して出力する。この第1のクロックドインバータ34から反転して出力された極性制御信号POLは、第2のインバータ33により反転されて選択回路Rに出力される。
以上のように、ラッチ回路Q1,Q320は、常に極性制御信号POLを取り込む。
選択回路Rは、インバータ36と、CMOSトランジスタからなる第1のトランスファゲート37と、CMOSトランジスタからなる第2のトランスファゲート38と、を備える。
インバータ36の入力端子には、ラッチ回路Qが備える第2のインバータ33の出力端子が接続され極性制御信号POLが入力される。インバータ36の出力端子には、第1のトランスファゲート37の非反転入力制御端子と、第2のトランスファゲート38の反転入力制御端子と、が接続されている。
第1のトランスファゲート37の反転入力制御端子(ゲート端子)には、ラッチ回路Qが備える第2のインバータ33の出力端子が接続され極性制御信号POLが入力される。第1のトランスファゲート37の出力端子(ドレイン端子)には、共通線Zが接続されている。
また、奇数行目の走査線Yに対応して設けられた選択回路Rが備える第1のトランスファゲート37の入力端子(ソース端子)からは、電圧VCOMHが入力される。一方、偶数行目の走査線Yに対応して設けられた選択回路Rが備える第1のトランスファゲート37の入力端子からは、電圧VCOMLが入力される。
第2のトランスファゲート38の非反転入力制御端子には、ラッチ回路Qが備える第2のインバータ33の出力端子が接続され極性制御信号POLが入力される。第2のトランスファゲート38の出力端子には、共通線Zが接続されている。
また、奇数行目の走査線Yに対応して設けられた選択回路Rが備える第2のトランスファゲート38の入力端子からは、電圧VCOMLが入力される。一方、偶数行目の走査線Yに対応して設けられた選択回路Rが備える第2のトランスファゲート38の入力端子からは、電圧VCOMHが入力される。
以上の選択回路Rは、以下のように動作する。
すなわち、ラッチ回路Qが備える第2のインバータ33からLレベルの極性制御信号POLが出力されると、このLレベルの極性制御信号POLは、第1のトランスファゲート37の反転入力制御端子に入力されるとともに、インバータ36で反転され、Hレベルの極性制御信号POLとして第1のトランスファゲート37の非反転入力制御端子に入力される。このため、第1のトランスファゲート37は、オン状態となる。
オン状態となった第1のトランスファゲート37が、奇数行目の走査線Yに対応して設けられた選択回路Rが備えるものであれば、電圧VCOMHを共通線Zに出力する。一方、オン状態となった第1のトランスファゲート37が、偶数行目の走査線Yに対応して設けられた選択回路Rが備えるものであれば、電圧VCOMLを共通線Zに出力する。
一方、ラッチ回路Qが備える第2のインバータ33からHレベルの極性制御信号POLが出力されると、このHレベルの極性制御信号POLは、第2のトランスファゲート38の非反転入力制御端子に入力されるとともに、インバータ36で反転され、Lレベルの極性制御信号POLとして第2のトランスファゲート38の反転入力制御端子に入力される。このため、第2のトランスファゲート38は、オン状態となる。
オン状態となった第2のトランスファゲート38が、奇数行目の走査線Yに対応して設けられた選択回路Rが備えるものであれば、電圧VCOMLを共通線Zに出力する。一方、オン状態となった第2のトランスファゲート38が、偶数行目の走査線Yに対応して設けられた選択回路Rが備えるものであれば、電圧VCOMHを共通線Zに出力する。
<第1実施形態の選択回路Rの変形例>
図5は、前記選択回路Rの変形例である選択回路RAのブロック図であり、トランスファゲートに用いるスイッチング素子として単チャネルのスイッチングトランジスタを使用した例を示している。
選択回路RAは、PchのスイッチングトランジスタからなるPchトランスファゲートRPと、NchのスイッチングトランジスタからなるNchトランスファゲートRNと、を備える。
PchトランスファゲートRPの入力端子(ソース端子)には、電圧VCOMHが接続され、PchトランスファゲートRPの制御端子(ゲート端子)には、ラッチ回路Qの出力端子が接続され極性制御信号POLが入力される。PchトランスファゲートRPの出力端子(ドレイン端子)には、共通線Zが接続されている。
PchトランスファゲートRPの入力端子に電圧VCOMHを接続することで、NchトランスファゲートRNの入力端子に電圧VCOMHを接続する場合よりもゲート−ソース間の電圧VGSを大きくすることができるため、動作良好で、更に、低オン抵抗化とオフリークの低減も実現することができる。
NchトランスファゲートRNの入力端子(ソース端子)には、電圧VCOMLが接続され、NchトランスファゲートRNの制御端子(ゲート端子)には、ラッチ回路Qの出力端子が接続され極性制御信号POLが入力される。NchトランスファゲートRNの出力端子(ドレイン端子)には、共通線Zが接続されている。
NchトランスファゲートRNの入力端子に電圧VCOMLを接続することで、PchトランスファゲートRPを用いる場合よりもゲート−ソース間の電圧VGSを大きくすることができるため、動作良好で、更に、低オン抵抗化とオフリークの低減も実現することができる。
尚、選択回路RAを用いる場合には、偶数行目の走査線Yに対応して設けられたラッチ回路Qにおいて、第2のインバータ33を削除して、第1のクロックドインバータ34から反転して出力された極性制御信号POLをそのままに出力するように構成することで、共通線Zに電圧VCOMHと電圧VCOMLを交互に出力することができる。
以上の選択回路RAは、以下のように動作する。
すなわち、ラッチ回路QからLレベルの極性制御信号POLが出力されると、このLレベルの極性制御信号POLは、PchトランスファゲートRPの制御端子に入力される。このため、PchトランスファゲートRPは、オン状態となる。オン状態となったPchトランスファゲートRPは、電圧VCOMHを共通線Zに出力する。
一方、ラッチ回路QからHレベルの極性制御信号POLが出力されると、このHレベルの極性制御信号POLは、NchトランスファゲートRNの制御端子に入力される。このため、NchトランスファゲートRNは、オン状態となる。オン状態となったNchトランスファゲートRNは、電圧VCOMLを共通線Zに出力する。
このように選択回路RAでは、トランスファゲートに用いるスイッチング素子を単チャネル化することにより、前記選択回路Rに用いられているようなCMOSスイッチング素子を用いる場合に比べて回路面積を小さくすることができる。また、高電位の電圧VCOMHにPchのスイッチング素子を接続し、低電位の電圧VCOMLにNchのスイッチング素子を接続する構成とし、夫々を排他的にオンするように構成したことにより、選択回路RAは1本の制御信号のみでの駆動が可能となり、前記選択回路Rのようにインバータ36を用いた反転信号を形成する必要が無いため、インバータ36を削減できる。従って、一層の回路面積の削減を実現することができる。
尚、電圧VCOMHと電圧VCOMLと、スイッチング素子のゲート電位としてゲート端子に印加する極性制御信号POLの電位関係は、ゲートHigh電圧(極性制御信号POLの高電位)>電圧VCOMH>電圧VCOML>=ゲートLow電圧(極性制御信号POLの低電位)、の関係を満足するように構成する。
このように構成することにより、トランスファゲートに用いるスイッチング素子を単チャネル化しても効率的な低オン抵抗化とスイッチング素子のオフリーク低減を実現することが出来る。
更に好ましくは、電圧VCOMHと電圧VCOMLと、スイッチング素子のゲート電位としてゲート端子に印加する極性制御信号POLの電位関係を、ゲートHigh電圧>電圧VCOMH−|Pchのトランスファゲートの閾値|>電圧VCOML+|Nchのトランスファゲートの閾値|>=ゲートLow電圧、を満足するように構成することで、各スイッチング素子は閾値以下でオフできるため、オフリークを確実に防止することができる。
尚、各電圧の設定は、例えば、ゲートHigh電圧は後述する電圧VGHと同じ8V、ゲートLow電圧は後述する電圧VGLと同じ0V、電圧VCOMHは4V、電圧VCOMLは0Vに設定される。
以上のラッチ回路Qおよび選択回路R(又は選択回路RA)を備えた制御回路30の動作について、図5を用いて説明する。
図6は、走査線駆動回路10および制御回路30のタイミングチャートである。
時刻t1,t2,・・・は、それぞれ1水平期間を示している。
まず、時刻t1において、極性制御信号POLを電圧VLLとして、極性制御信号POLをLレベルとする。すると、単位制御回路P1,P320は、常に極性制御信号POLを取り込むラッチ回路Q1,Q320により、Lレベルの極性制御信号POL(選択回路RAを用いる場合は、ラッチ回路Q320により、Hレベルの極性制御信号POL)を取り込んで、選択回路R1,R320により、電圧VCOMHおよび電圧VCOMLをそれぞれ出力する。このため、単位制御回路P1に接続された共通線Z1は、電圧VCOMHとなり、単位制御回路P320に接続された共通線Z320は、電圧VCOMLとなる。
また、電圧VGHは、第1の選択電圧と同じ8Vであり、電圧VGLは、第2の選択電圧と同じ0Vである。
次に、時刻t2において、走査線駆動回路10から1行目の走査線Y1に第1の選択電圧を供給して、走査線Y1の電圧を電圧VGHとする。すると、走査線Y1に隣接する走査線Y2に対応して設けられた単位制御回路P2は、ラッチ回路Q2により、Lレベルの極性制御信号POL(選択回路RAを用いる場合は、ラッチ回路Q2により、Hレベルの極性制御信号POL)を取り込んで、選択回路R2により、電圧VCOMLを出力する。このため、単位制御回路P2に接続された共通線Z2は、電圧VCOMHから電圧VCOMLに変化する。共通線Z2が4Vから0Vに変化すると、対応する画素電極55の電位は、0Vから−4Vに変化する。このときTFT51のゲートは電圧VGL(0V)であるため、TFT51のドレインからソース、すなわち、画素電極55からデータ線Xにリーク電流が流れてしまう。次に、時刻t3において、走査線駆動回路10から走査線Y1に第1の選択電圧を供給するのを停止して、走査線Y1の電圧を電圧VGLとする。
同時に、走査線駆動回路10から2行目の走査線Y2に第1の選択電圧を供給して、走査線Y2の電圧を電圧VGHとする。走査線Y2の電位が電圧VGHになることで、データ線駆動回路20から正極性の画像信号が画素電極55に供給される。
時刻t3で、走査線Y2の電圧が電圧VGHになると、走査線Y2に隣接する走査線Y3に対応して設けられた単位制御回路P3は、ラッチ回路Q3により、Lレベルの極性制御信号POLを取り込んで、選択回路R3により、電圧VCOMHを出力する。このため、単位制御回路P3に接続された共通線Z3は、電圧VCOMHとなる。
次に、時刻t4において、走査線駆動回路10から走査線Y2に第1の選択電圧を供給するのを停止して、走査線Y2の電圧を電圧VGLとして、対応するTFT51のゲートを0Vとする。このとき画素電極55は正極性の画像信号(0V→4Vの信号)の書き込みにより、例えば、4Vの電位になっているため、画素電極55からデータ線Xへのリーク電流は発生しない。
走査線Y2の電圧を電圧VGLにするのと同時に、走査線駆動回路10から3行目の走査線Y3に第1の選択電圧を供給して、走査線Y3の電圧を電圧VGHとする。すると、走査線Y3に隣接する走査線Y4に対応して設けられた単位制御回路P4は、ラッチ回路Q4により、Lレベルの極性制御信号POL(選択回路RAを用いる場合は、ラッチ回路Q4により、Hレベルの極性制御信号POL)を取り込んで、選択回路R4により、電圧VCOMLを出力する。このため、単位制御回路P4に接続された共通線Z4は、電圧VCOMLとなる。
また、走査線Y3に隣接する走査線Y2に対応して設けられた単位制御回路P2は、ラッチ回路Q2により、Lレベルの極性制御信号POLを取り込んで、選択回路R2により、電圧VCOMLを出力する。このため、単位制御回路P2に接続された共通線Z2は、電圧VCOMLとなる。
次に、時刻t5において、走査線駆動回路10から走査線Y3に第1の選択電圧を供給するのを停止して、走査線Y3の電圧を電圧VGLとする。
同時に、走査線駆動回路10から4行目の走査線Y4に第1の選択電圧を供給して、走査線Y4の電圧を電圧VGHとする。すると、走査線Y4に隣接する走査線Y5に対応して設けられた単位制御回路P5は、ラッチ回路Q5により、Lレベルの極性制御信号POLを取り込んで、選択回路R5により、電圧VCOMHを出力する。このため、単位制御回路P5に接続された共通線Z5は、電圧VCOMHとなる。
また、走査線Y4に隣接する走査線Y3に対応して設けられた単位制御回路P3は、ラッチ回路Q3により、Lレベルの極性制御信号POLを取り込んで、選択回路R3により、電圧VCOMHを出力する。このため、単位制御回路P3に接続された共通線Z3は、電圧VCOMHとなる。
以降、走査線駆動回路10から奇数行目の走査線Y(ただし、1行目の走査線Y1を除く)に第1の選択電圧を供給すると、時刻t4のように動作し、偶数行目の走査線Y(ただし、320行目の走査線Y320を除く)に第1の選択電圧を供給すると、時刻t5のように動作する。
次に、時刻t7において、走査線駆動回路10から320行目の走査線Y320に第1の選択電圧を供給するのを停止して、走査線Y320の電圧を電圧VGLとする。
同時に、極性制御信号POLを電圧VHHとして、極性制御信号POLをHレベルとする。すると、単位制御回路P1,P320は、常に極性制御信号POLを取り込むラッチ回路Q1,Q320により、Hレベルの極性制御信号POL(選択回路RAを用いる場合は、ラッチ回路Q320により、Lレベルの極性制御信号POL)を取り込んで、選択回路R1,R320により、電圧VCOMLおよび電圧VCOMHをそれぞれ出力する。このため、単位制御回路P1に接続された共通線Z1は、電圧VCOMLとなり、単位制御回路P320に接続された共通線Z320は、電圧VCOMHとなる。
次に、時刻t8において、時刻t2と同様に、走査線駆動回路10から走査線Y1に第1の選択電圧を供給して、走査線Y1の電圧を電圧VGHとする。すると、単位制御回路P2は、電圧VCOMHを出力するので、この単位制御回路P2に接続された共通線Z2は、電圧VCOMHとなる。
次に、時刻t9において、時刻t3と同様に、走査線駆動回路10から走査線Y1に第1の選択電圧を供給するのを停止して、走査線Y1の電圧を電圧VGLとする。
同時に、時刻t3と同様に、走査線駆動回路10から走査線Y2に第1の選択電圧を供給して、走査線Y2の電圧を電圧VGHとする。すると、単位制御回路P3は、電圧VCOMLを出力するので、この単位制御回路P3に接続された共通線Z3は、電圧VCOMLとなる。
次に、時刻t10において、時刻t4と同様に、走査線駆動回路10から走査線Y2に第1の選択電圧を供給するのを停止して、走査線Y2の電圧を電圧VGLとする。
同時に、時刻t4と同様に、走査線駆動回路10から走査線Y3に第1の選択電圧を供給して、走査線Y3の電圧を電圧VGHとする。すると、単位制御回路P4は、電圧VCOMHを出力するので、この単位制御回路P4に接続された共通線Z4は、電圧VCOMHとなる。
また、時刻t4と同様に、単位制御回路P2は、電圧VCOMHを出力するので、この単位制御回路P2に接続された共通線Z2は、電圧VCOMHとなる。
次に、時刻t11において、時刻t5と同様に、走査線駆動回路10から走査線Y3に第1の選択電圧を供給するのを停止して、走査線Y3の電圧を電圧VGLとする。
同時に、時刻t5と同様に、走査線駆動回路10から走査線Y4に第1の選択電圧を供給して、走査線Y4の電圧を電圧VGHとする。すると、単位制御回路P5は、電圧VCOMLを出力するので、この単位制御回路P5に接続された共通線Z5は、電圧VCOMLとなる。
また、時刻t5と同様に、単位制御回路P3は、電圧VCOMLを出力するので、この単位制御回路P3に接続された共通線Z3は、電圧VCOMLとなる。
以降、走査線駆動回路10から奇数行目の走査線Y(ただし、走査線Y1を除く)に第1の選択電圧を供給すると、時刻t10のように動作し、偶数行目の走査線Y(ただし、走査線Y320を除く)に第1の選択電圧を供給すると、時刻t11のように動作する。
尚、本実施形態では、負電源回路を備えず、走査線Yに供給される第2の選択電圧が0Vであるため、共通線Zが電圧VCOMH(4V)から電圧VCOML(0V)に変位した際に、それに連動して、当該共通線Zに接続された共通電極56と対になった画素電極55の電位が0Vから−4Vに変化すると、当該画素電極55が接続されたTFT51のゲート電位は、0Vであるため、画素電極55からソースにリーク電流が流れてしまうことになる。
しかし、1水平期間後には、当該TFT51のゲートに接続された走査線に第1の選択電圧が1水平期間供給され、正極性の画像信号(0から4Vの電圧)が、データ線駆動回路20から画素電極55に供給される。その後、TFT51このように、リーク電流が流れるのは1水平期間のみであるため、リーク電流による影響が小さい。よって、負電源回路を省略し、正電源回路のみで駆動することができ、回路面積削減またはICの削減や、低消費電力化に貢献することができる。
以上の制御回路30を備えた液晶装置1の動作について、図7、図8を用いて説明する。
図7は、液晶装置1の正極性書込時のタイミングチャートである。図8は、液晶装置1の負極性書込時のタイミングチャートである。
図7、8において、GATE(r)は、320行の走査線Yのうちr行目(rは、1≦r≦320を満たす整数)の走査線Yrの電圧であり、SOURCE(s)は、240列のデータ線Xのうちs列目(sは、1≦s≦240を満たす整数)のデータ線Xsの電圧である。また、PIX(r,s)は、r行目の走査線Yrと、s列目のデータ線Xsと、の交差に対応して設けられたr行s列目の画素50が備える画素電極55の電圧である。また、VCOM(r)は、r行目の共通線Zrに接続された共通電極56の電圧である。
まず、液晶装置1の正極性書込時について、図7を用いて説明する。
時刻t21において、制御回路30により、共通線Zrに電圧VCOML(0V)を供給する。すると、共通線Zrに接続された共通電極56の電圧VCOM(r)は、電圧VCOMH(4V)から徐々に低下して、時刻t22では、電圧VCOML(0V)となる。
共通線Zrに接続された共通電極56の電圧VCOM(r)が低下すると、r行s列目の画素50が備える画素電極55の電圧PIX(r,s)は、前記電圧VCOM(r)の低下分(−4V)に応じて電圧VCOM(r)と電圧PIX(r,s)との電位差を保つように低下する。このため、r行s列目の画素50が備える画素電極55の電圧PIX(r,s)は、電圧VP2から徐々に低下して、時刻t22では、電圧VP1((VP2−4)V)となる。よって、この時点で、TFT51のドレインは、画素電極55の負電位、ゲートは、第2の選択電圧の0V、ソースは、電圧VP2になるため、TFT51のドレインからソースにリーク電流が流れてしまう。
しかし、時刻t23において、走査線駆動回路10により、走査線Yrに第1の選択電圧が供給される。すると、走査線Yrの電圧GATE(r)は、上昇して、時刻t24では、電圧VGH(8V)となる。これにより、走査線Yrに接続されたTFT51が全てオン状態となる。したがって、前記リーク電流は流れなくなる。
時刻t25において、データ線駆動回路20により、データ線Xsに正極性の画像信号(0Vから4Vの信号)を供給する。すると、データ線Xsの電圧SOURCE(s)は、徐々に上昇して、時刻t26では、0V以上の電圧VP3となる。
データ線Xsの電圧SOURCE(s)は、正極性の画像信号に基づく画像電圧として、走査線Yrに接続されたオン状態のTFT51を介して、r行s列目の画素50が備える画素電極55に書き込まれる。このため、r行s列目の画素50が備える画素電極55の電圧PIX(r,s)は、徐々に上昇して、時刻t26では、データ線Xsの電圧SOURCE(s)と同電位である電圧VP3となる。
時刻t27において、走査線駆動回路10により、走査線Yrに第1の選択電圧を供給するのを停止する。すると、走査線Yrの電圧GATE(r)は、低下して、時刻t28では、電圧VGL(0V)となる。これにより、走査線Yrに接続されたTFT51が全てオフ状態となる。
このとき、走査線Yrの電圧GATE(r)<画素電極55の電圧VP3であるためドレインからソースへリーク電流は流れない。
次に、液晶装置1の負極性書込時について、図8を用いて説明する。
時刻t31において、制御回路30により、共通線Zrに電圧VCOMH(4V)を供給する。すると、共通線Zrに接続された共通電極56の電圧VCOM(r)は、電圧VCOML(0V)から徐々に上昇して、時刻t32では、電圧VCOMH(4V)となる。
共通線Zrに接続された共通電極56の電圧VCOM(r)が上昇すると、r行s列目の画素50が備える画素電極55の電圧PIX(r,s)は、前記電圧VCOM(r)の上昇分(4V)に応じて電圧VCOM(r)と電圧PIX(r,s)との電位差を保つように上昇する。このため、r行s列目の画素50が備える画素電極55の電圧PIX(r,s)は、徐々に上昇して、時刻t32では、電圧VP5から電圧VP6((VP5+4)V)となる。よって、TFT51のドレインからソースにリーク電流は流れない。
時刻t33において、走査線駆動回路10により、走査線Yrに第1の選択電圧を供給する。すると、走査線Yrの電圧GATE(r)は、上昇して、時刻t34では、電圧VGH(8V)となる。これにより、走査線Yrに接続されたTFT51が全てオン状態となる。
時刻t35において、データ線駆動回路20により、データ線Xsに負極性の画像信号(4Vから0Vの信号(前記正極性の画像信号の逆極性の信号))を供給する。すると、データ線Xsの電圧SOURCE(s)は、徐々に低下して、時刻t36では、電圧VP4となる。
データ線Xsの電圧SOURCE(s)は、負極性の画像信号に基づく画像電圧として、走査線Yrに接続されたオン状態のTFT51を介して、r行s列目の画素50が備える画素電極55に書き込まれる。このため、r行s列目の画素50が備える画素電極55の電圧PIX(r,s)は、徐々に低下して、時刻t36では、データ線Xsの電圧SOURCE(s)と同電位である電圧VP4となる。
時刻t37において、走査線駆動回路10により、走査線Yrに第1の選択電圧を供給するのを停止する。すると、走査線Yrの電圧GATE(r)は、低下して、時刻t38では、電圧VGLとなる。これにより、走査線Yrに接続されたTFT51が全てオフ状態となる。
本実施形態によれば、以下のような効果がある。
(1)電圧VCOMLを共通線Zに供給して、共通電極56の電圧を電圧VCOMLとした後に、正極性の画像信号をデータ線Xに供給して、正極性の画像電圧を画素電極55に書き込んだ。また、電圧VCOMHを共通線Zに供給して、共通電極56の電圧を電圧VCOMHとした後に、負極性の画像信号をデータ線Xに供給して、負極性の画像電圧を画素電極55に書き込んだ。このため、上述した従来例のように、蓄積容量53と画素容量54との間で電荷が移動しないので、蓄積容量53に特性ばらつきが発生しても、画素電極55の電圧にばらつきが生じない。よって、表示品位の低下を抑制できる。
(2)共通電極56の電圧VCOM(r)を電圧VCOMLまたは電圧VCOMHに変動させた。したがって、蓄積容量53の一方の電極(補助容量電極57)の電圧を、共通電極56と同様に変動させることができるので、蓄積容量53を画素容量54と一体に形成できる。よって、液晶を挟持する一対の基板として素子基板60および対向基板70のうち素子基板60に、画素容量54を構成する画素電極55および共通電極56を備える液晶装置1により、本発明の液晶装置を構成できる。
(3)1水平ラインごとに共通電極56を分割した。そして、電圧VCOMLと電圧VCOMHとを1水平ラインごとに交互に共通電極56に供給するとともに、これら共通電極56の電圧に対応して、正極性の画像信号と、負極性の画像信号とを、1水平ラインごとに交互に各データ線Xに供給した。このため、1フレーム内に正極性書込を行った画素50と負極性書込を行った画素50とを混在させ、これら画素50の間でフリッカを相殺させることができるので、表示品位の低下をさらに抑制できる。
(4)制御回路30に、320行の走査線Y(Y1〜Y320)に対応して、320個の単位制御回路P(P1〜P320)を設け、各単位制御回路Pに、ラッチ回路Qおよび選択回路Rを設けた。よって、制御回路30により、電圧VCOMLまたは電圧VCOMHのいずれかを選択的に共通電極56に供給できる。
(5)単位制御回路Pに対応する走査線Yに隣接する走査線Yに第1の選択電圧が供給されると、ラッチ回路Qにより、極性制御信号を保持した。このため、複数の単位制御回路Pには、走査線駆動回路10により複数の走査線Yに順次供給される第1の選択電圧に基づいて、極性制御信号が順次保持される。このため、制御回路30は、複数の単位制御回路Pに順次極性制御信号を転送するために、シフトレジスタ回路といった順次転送回路を必要としないので、消費電力を低減できる。
(6)ラッチ回路Q1,Q320により、常に極性制御信号POLを取り込むとともに、ラッチ回路Q2〜Q319により、隣接する2つの走査線Yのうち少なくともいずれかに第1の選択電圧が供給されると、極性制御信号を取り込んだ。このため、走査線駆動回路10により走査線Y1から走査線Y320の順に選択される場合だけでなく、走査線駆動回路10により走査線Y320から走査線Y1の順に選択される場合でも、制御回路30は、複数の単位制御回路Pに順次極性制御信号を転送できる。
(7)本実施形態では、負電源回路を備えず、走査線Yに供給される第2の選択電圧が0Vであるため、共通線Zが電圧VCOMH(4V)から電圧VCOML(0V)に変位した際に、それに連動して、当該共通線Zに接続された共通電極56と対になった画素電極55の電位が0Vから−4Vに変化すると、当該画素電極55が接続されたTFT51のゲート電位は、0Vであるため、画素電極55からソースにリーク電流が流れてしまうことになるが、1水平期間後には、当該TFT51のゲートに接続された走査線に第1の選択電圧が供給され、正極性の画像信号が、データ線駆動回路20から画素電極55に供給される。このように、リーク電流が流れるのは1水平期間のみであるため、リーク電流による影響が小さい。よって、負電源回路を省略し、正電源回路のみで駆動することができ、回路面積削減またはICの削減や、低消費電力化に貢献することができる。
<第2実施形態>
図9は、本発明の第2実施形態に係る制御回路30Aのブロック図である。
本実施形態では、1行目の走査線Y1に対応して設けられたラッチ回路Q1Aと、320行目の走査線Y320に対応して設けられたラッチ回路Q320Aと、の構成が、第1実施形態のラッチ回路Q1,Q320とは異なる。その他の構成については、第1実施形態と同様であり、説明を省略する。
尚、選択回路Rに代えて、選択回路RAを用いることもできる。この場合には、第1実施形態の変形例での説明と同様に、偶数行目の走査線Yに対応して設けられたラッチ回路Qにおいて、第2のインバータ33を削除して、第1のクロックドインバータ34から反転して出力された極性制御信号POLをそのままに出力するように構成することで、共通線Zに電圧VCOMHと電圧VCOMLを交互に出力するように構成するとよい。
ラッチ回路Q1A,Q320Aは、それぞれ、第1のインバータ32と、第2のインバータ33と、第1のクロックドインバータ34と、第2のクロックドインバータ35と、第3のインバータ39と、を備える。
ラッチ回路Q1Aが備える第3のインバータ39の入力端子には、走査線Y1が接続され、ラッチ回路Q320Aが備える第3のインバータ39の入力端子には、走査線Y320が接続されている。これら第3のインバータ39の出力端子には、第1のインバータ32の入力端子と、第1のクロックドインバータ34の反転入力制御端子と、第2のクロックドインバータ35の非反転入力制御端子と、が接続されている。
このラッチ回路Q1Aは、以下のように動作する。
すなわち、走査線Y1に第1の選択電圧が供給されると、ラッチ回路Q1Aが備える第3のインバータ39は、Lレベルの信号を出力する。このLレベルの信号は、第1のクロックドインバータ34の反転入力制御端子に入力されるとともに、第1のインバータ32で反転され、Hレベルの信号として第1のクロックドインバータ34の非反転入力端子に入力される。このため、第1のクロックドインバータ34は、オン状態となり、極性制御信号POLを反転して出力する。この第1のクロックドインバータ34から反転して出力された極性制御信号POLは、第2のインバータ33により反転されて出力される。
また、ラッチ回路Q320Aは、走査線Y320に第1の選択電圧が供給されると、上述のラッチ回路Q1Aと同様に(ただし、選択回路RAを用いる場合は、第1のクロックドインバータ34から反転して出力された極性制御信号POLをそのまま出力するように)動作する。
以上のように、走査線駆動回路10により走査線Y1に第1の選択電圧が供給されると、ラッチ回路Q1Aは、極性制御信号POLを取り込み、走査線駆動回路10により走査線Y320に第1の選択電圧が供給されると、ラッチ回路Q320Aは、極性制御信号POLを取り込む。
図10は、制御回路30Aのタイミングチャートである。
図10に示す制御回路30Aのタイミングチャートでは、図6に示した第1実施形態の制御回路30のタイミングチャートと比べて、共通線Z1,Z320の電圧が変動するタイミングが異なる。
共通線Z1は、走査線駆動回路10から走査線Y1に第1の選択電圧を供給すると同時に、電圧が反転する。
具体的には、時刻t41において、走査線駆動回路10から走査線Y1に第1の選択電圧が供給されると同時に、単位制御回路P1Aは、ラッチ回路Q1Aにより、Lレベルの極性制御信号POLを取り込んで、選択回路R1により、電圧VCOMHを出力する。このため、単位制御回路P1Aに接続された共通線Z1は、電圧VCOMHとなる。また、時刻t44において、走査線駆動回路10から走査線Y1に第1の選択電圧が供給されると同時に、単位制御回路P1Aは、ラッチ回路Q1Aにより、Hレベルの極性制御信号POLを取り込んで、選択回路R1により、電圧VCOMLを出力する。このため、単位制御回路P1Aに接続された共通線Z1は、電圧VCOMLとなる。
また、共通線Z320は、共通線Z1と同様に、走査線駆動回路10から走査線Y320に第1の選択電圧が供給されると同時に、電圧の極性が反転する。
具体的には、時刻t43において、走査線駆動回路10から走査線Y320に第1の選択電圧が供給されると同時に、単位制御回路P320Aは、ラッチ回路Q320Aにより、Lレベルの極性制御信号POL(選択回路RAを用いる場合は、ラッチ回路Q320Aにより、Hレベルの極性制御信号POL)を取り込んで、選択回路R320により、電圧VCOMLを出力する。このため、単位制御回路P320Aに接続された共通線Z320は、電圧VCOMLとなる。
また、時刻t44において、走査線駆動回路10から走査線Y320に第1の選択電圧が供給されると同時に、単位制御回路P320Aは、ラッチ回路Q320Aにより、Hレベルの極性制御信号POLを取り込んで、選択回路R320により、電圧VCOMHを出力する。このため、単位制御回路P320Aに接続された共通線Z320は、電圧VCOMHとなる。
本実施形態によれば、以下のような効果がある。
(8)図2に示したように、共通電極56は、1水平ラインごとに分割されている。このため、共通電極56の電圧が隣接する1水平ラインごとに異なると、これらの間で電界が発生して、液晶の配向や秩序が微妙に変化する場合がある。特に、第1実施形態では、図6で示したように、時刻t6〜t7の期間において、共通線Z319の電圧は、電圧VCOMHであり、共通線Z320の電圧は、電圧VCOMLである。ここで、時刻t6〜t7の期間は、走査線駆動回路10により走査線Yを選択する期間の3倍の期間に相当する。このため、時刻t6〜t7の期間において、共通線Z319に接続された共通電極56と、共通線Z320に接続された共通電極56と、の間で電界が発生して、液晶の配向や秩序が大きく変化する場合があった。
そこで、走査線Y320に第1の選択電圧が供給されると同時に、共通線Z320の電圧の極性を反転させ、共通線Z319の電圧と、共通線Z320の電圧と、が異なる期間を時刻t42〜t43の期間とした。ここで、時刻t42〜t43の期間は、走査線駆動回路10により走査線Yを選択する期間の2倍の期間に相当するので、第1実施形態と比べて、共通線Z319の電圧と、共通線Z320の電圧と、が異なる期間が短い。このため、第1実施形態と比べて、共通線Z319に接続された共通電極56と、共通線Z320に接続された共通電極56と、の間で電界が発生して、液晶の配向や秩序が変化するのを抑制できる。
<第3実施形態>
図11は、本発明の第3実施形態に係る画素50Aの拡大平面図である。
本実施形態では、画素50Aが補助共通線ZAおよびコンタクト部58を備える点が、第1実施形態の画素50とは異なる。その他の構成については、第1実施形態と同様であり、説明を省略する。
補助共通線ZAは、導電性の金属からなり、1水平ラインごとに分割して設けられた共通電極56に対応して設けられている。この補助共通線ZAは、走査線Yに沿って形成されている。
コンタクト部58は、導電性の金属からなり、領域581において、補助共通線ZAと接続され、領域582において、共通電極56および共通線Zに接続されている。
本実施形態によれば、以下のような効果がある。
(9)1水平ラインごとに分割して設けられた共通電極56に対応して導電性の金属からなる補助共通線ZAを設け、導電性の金属からなるコンタクト部58を介して、共通電極56および共通線Zと、補助共通線ZAと、を接続した。よって、共通電極56および共通線Zの時定数を小さくできる。
<変形例>
なお、本発明は上述の各実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、上述の各実施形態では、320行の走査線Yと、240列のデータ線Xと、を備えるものとしたが、これに限らず、例えば、480行の走査線Yと、640列のデータ線Xと、を備えてもよい。
また、上述の各実施形態では、透過型の表示を行うものとしたが、これに限らず、例えば、バックライト41からの光を利用する透過型表示と、外光の反射光を利用する反射型表示と、を兼ね備えた半透過反射型の表示を行ってもよい。
また、上述の各実施形態では、TFTとして低温ポリシリコンからなるTFT51を設けたが、これに限らず、例えばアモルファスシリコンからなるTFTを設けてもよい。
また、上述の各実施形態では、共通電極56の上に第2絶縁膜64を形成し、この第2絶縁膜64の上に画素電極55を形成したが、これに限らず、例えば、画素電極55の上に第2絶縁膜64を形成し、この第2絶縁膜64の上に共通電極56を形成してもよい。
また、上述の各実施形態では、液晶がFFSモードで動作するものとしたが、これに限らず、例えばIPSモードで動作するものであってもよい。
また、上述の各実施形態では、共通電極56を1水平ラインごとに分割して設けたが、これに限らず、例えば、2水平ラインごとや3水平ラインごとに分割して設けてもよい。
ここで、例えば、共通電極56を2水平ラインごとに分割して設けた場合には、制御回路30は、電圧VCOMLと電圧VCOMHとを、各共通電極56に接続された2つの共通線Zごとに、交互に供給する。また、データ線駆動回路20は、正極性書込と負極性書込とを、共通電極56に対応する2水平ラインごとに交互に行う。
<応用例>
次に、上述した第1実施形態に係る液晶装置1を適用した電子機器について説明する。
図14は、液晶装置1を適用した携帯電話機の構成を示す斜視図である。携帯電話機3000は、複数の操作ボタン3001およびスクロールボタン3002、ならびに液晶装置1を備える。スクロールボタン3002を操作することによって、液晶装置1に表示される画面がスクロールされる。
なお、液晶装置1が適用される電子機器としては、図14に示すもののほか、パーソナルコンピュータ、情報携帯端末、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた機器などが挙げられる。そして、これらの各種電子機器の表示部として、前述した液晶装置が適用可能である。
1…液晶装置、10…走査線駆動回路、15…正電源回路、20…データ線駆動回路、30,30A…制御回路、31…NOR回路、32…第1のインバータ、33…第2のインバータ、34…第1のクロックドインバータ、35…第2のクロックドインバータ、36…インバータ、37…第1のトランスファゲート、38…第2のトランスファゲート、39…第3のインバータ、41…バックライト、50…画素、51…TFT、511…ゲート電極、512…ソース電極、513…ドレイン電極、53…補助容量としての蓄積容量、54…画素容量、55…画素電極、55A…スリット、56…共通電極、57…補助容量電極、60…第1基板としての素子基板、62…ゲート絶縁膜、63…第1絶縁膜、64…第2絶縁膜、68,74…ガラス基板、70…第2基板としての対向基板、71…遮光膜、72…カラーフィルタ、3000…電子機器としての携帯電話機、AA…液晶パネル、A…表示領域、E…電界、P…単位制御回路、POL…極性制御信号、Q…ラッチ回路、R,RA…選択回路、RP…Pchトランスファゲート、RN…Nchトランスファゲート、VCOML…第1電圧としての電圧、VCOMH…第2電圧としての電圧、VHH…電圧、VLL…電圧、X…データ線、Y…走査線、Z…共通線、ZA…補助共通線。