JP2002221941A

JP2002221941A - 液晶表示装置、及び液晶表示装置を用いた画像表示装置

Info

Publication number: JP2002221941A
Application number: JP2001016504A
Authority: JP
Inventors: Yoshio Owaki; 義雄大脇; Koji Takahashi; 孝次高橋; Shunsuke Morishita; 俊輔森下; Masaaki Kitajima; 雅明北島
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 2001-01-25
Filing date: 2001-01-25
Publication date: 2002-08-09

Abstract

(57)【要約】【課題】電源供給停止後に電源を再投入した際のフリッ
カの発生を防止した液晶表示装置及び画像表示装置を実
現する。【解決手段】互いに対向配置される第1と第2の基板、及
び概基板間に狭持された液晶層を有し、一方の基板上に
アクティブ素子、該アクティブ素子を動作させるための
走査信号線、該アクティブ素子の動作により映像信号が
供給される画素電極、及び該画素電極と液晶層の間に形
成された配向膜を有し、前記一方もしくは他方の基板上
に基準電極を有し、前記走査信号線の電位は走査信号線
駆動回路より印加され、かつ該走査信号線駆動回路は走
査信号線の非選択電位入力端子及び基準ロジック電位入
力端子を有する液晶表示装置において、前記液晶表示装
置の前記非選択電位入力端子及び前記基準ロジック電位
入力端子の電位は、外部から液晶表示装置への電源供給
遮断後に一度上昇し、その後低下する山なりの特性を有
すると共に、前記基準ロジック電位入力端子の電位は前
記非選択電位入力端子の電位以上であることを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示装置及び液
晶表示装置を用いた画像表示装置に関わる。

【０００２】

【従来の技術】液晶表示装置は、その薄型、低消費電力
の特性により広く使われている。

【０００３】特に、アクティブ素子を有する液晶表示装
置は、それぞれの画素電極に、選択的に電位を与え、保
持させる機能を有するため、アクティブ素子を持たない
タイプより画質が優れる点から、液晶表示装置には同方
式が広く用いられている。

【０００４】また画像表示装置としてはいわゆるブラウ
ン管を用いた物が知られているが、同様に液晶表示装置
を用いた画像表示装置が知られており、ブラウン管を用
いた場合よりフリッカと総称される画面のちらつきが少
なく、体感的に目に優しい特性が知られている。この液
晶表示装置を用いた画像表示装置としては、液晶モニ
タ、ノートＰＣ，液晶ＴＶ，液晶一体型ＰＣ，ＰＤＡ
等、幅広い画像表示装置が実用化されている。

【０００５】

【発明が解決しようとする課題】しかしながら、アクテ
ィブ素子を有する液晶表示装置には、その動作停止時、
すなわち外部からの電源の供給が停止した後に、再び該
液晶表示装置を動作状態に移行せしめた場合に、いわゆ
るフリッカ、すなわち画面のちらつきが現れる場合があ
る。

【０００６】特に、この現象は、電源供給停止から再投
入までの時間が比較的短時間である場合に著しい。

【０００７】そして、画素電極と配向膜の間に絶縁層を
有する構成、あるいは同一基板上に画素電極と基準電極
を有し、かつこれらの形成層の間に絶縁層がある場合、
さらに著しい。

【０００８】これら課題は本願と同一の出願人により新
たに見出されたものであり、この課題と共に解決する為
の手段が同一出願人による先願である特願２０００−３
７２９２３に詳述されている。

【０００９】しかし、ゲートドライバＩＣもしくはゲー
ト駆動回路には、ゲートオフレベルを基準ロジック電位
までにしか上昇できない構成のものが存在する。通常、
基準ロジック電位はＧＮＤレベルである為、すなわちゲ
ートオフレベルをＧＮＤレベル以上に上げることが出来
ず、該構成のゲートドライバＩＣもしくはゲート駆動回
路をもちいた液晶表示装置では、フリッカ抑制効果が減
じてしまうという新たな課題に直面した。

【００１０】本発明はこのような事情に基づいてなされ
たものであり、その主たる目的はゲートオフレベルを基
準ロジック電位までしか上昇できない、あるいは基準ロ
ジック電位まで上昇しない構成のゲートドライバＩＣも
しくはゲート駆動回路を用いた液晶表示装置において、
液晶表示装置への電源供給の遮断後、再投入した場合
に、フリッカの発生を抑制できる液晶表示装置を提供
し、さらにこの液晶表示装置を用いることによりフリッ
カの発生を抑制した画像表示装置を提供することにあ
る。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。

【００１２】手段１．互いに対向配置される第1と第2の
基板、及び該基板間に狭持された液晶層を有し、一方の
基板上にアクティブ素子、該アクティブ素子を動作させ
るための走査信号線、該アクティブ素子の動作により映
像信号が供給される画素電極、及び該画素電極と液晶層
の間に形成された配向膜を有し、前記一方もしくは他方
の基板上に基準電極を有し、前記走査信号線の電位は走
査信号線駆動回路より印加され、かつ該走査信号線駆動
回路は走査信号線の非選択電位入力端子及び基準ロジッ
ク電位入力端子を有する液晶表示装置において、前記液
晶表示装置の前記非選択電位入力端子及び前記基準ロジ
ック電位入力端子の電位は、外部から液晶表示装置への
電源供給遮断後に一度上昇し、その後低下する山なりの
特性を有すると共に、前記基準ロジック電位入力端子の
電位は前記非選択電位入力端子の電位以上であることを
特徴とするものである。

【００１３】液晶表示装置の走査信号線駆動回路、例え
ば半導体チップにより構成されたゲートドライバＩＣ、
もしくは基板上にポリシリコン、結晶性シリコン、等の
結晶性を有する半導体により構成されたゲート駆動回路
には、ゲートオフレベルを基準ロジック電位レベルまで
にしか上昇できない構成のものが存在する。通常、基準
ロジック電位はＧＮＤレベルである。このような構成の
液晶表示装置においては、前記ゲートオフレベルをＧＮ
Ｄレベルまで、すなわち０Ｖまでしか上昇できない。し
たがって、電源遮断後にゲートオフレベル状態を維持す
る構成の走査信号線駆動回路を用いた液晶表示装置にお
いて、外部からの電源供給遮断後に画素電極に蓄積した
電荷を十分に開放することが出来ない。これは、前記ア
クティブ素子を完全なＯＮ状態とすることが出来ない為
である。このため、電源遮断、再投入に際するフリッカ
の抑制効果が不十分なものとなってしまうという課題を
見出した。

【００１４】そこで本発明では、走査信号線駆動回路の
基準ロジック電位をＧＮＤレベルと分離し、この基準ロ
ジック電位を制御可能とすることにより上記課題を解消
した。これにより、走査信号線駆動回路の基準ロジック
電位を制御することで、ゲートオフ電位を基準ロジック
電位レベル以下に保ちつつＴＦＴのＯＮ電位にまで上昇
せしめることが可能となり、液晶表示装置の画素電極に
蓄積した電荷の開放を可能とした。

【００１５】このとき、走査信号線駆動回路の基準ロジ
ック電位レベルは常時ＴＦＴのＯＮ電位程度の一定値と
しても無論本願の効果を奏することが出来る。しかし消
費電力低減の観点から、外部からの電源供給時は通常の
ＧＮＤレベル、すなわち０Ｖとし、電源供給遮断後にＴ
ＦＴのＯＮ電位以上の状態に達し、その後再び０Ｖに収
束する構成により、消費電力低減とフリッカ低減効果の
両立を図ることが望ましい。

【００１６】手段２．互いに対向配置される第1と第2の
基板、及び概基板間に狭持された液晶層を有し、一方の
基板上にアクティブ素子、該アクティブ素子を動作させ
るための走査信号線、該アクティブ素子の動作により映
像信号が供給される画素電極、及び該画素電極と液晶層
の間に形成された配向膜を有し、前記一方もしくは他方
の基板上に基準電極を有し、前記走査信号線の電位は走
査信号線駆動回路より印加される液晶表示装置におい
て、外部から液晶表示装置への電源供給遮断後に、前記
基準電極の電位は負電位となる状態を有することを特徴
とするものである。

【００１７】電源の切断―再投入に際し生じるフリッカ
を抑制するには、電源切断時に画素電極に蓄積する電荷
を開放すればよい。この目的で電源遮断後にアクティブ
素子をＯＮ状態とする必要が有るが、これは走査信号線
の電位をＯＮ状態とする手法以外に、走査信号線の電位
に対し画素電極の電位を所定値以上に下げることによ
り、アクティブ素子をＯＮ状態とすることが出来る。通
常画素電極の電位はアクティブ素子のＯＮ状態で書き込
まれた電位であり、ＯＦＦ状態では直接変更することは
出来ない。しかし、画素電極と基準電極の間には容量が
形成されている為、基準電極の電位を変更することで、
容量結合により画素電極の電位を変更することが出来
る。この場合の基準電極は、いわゆる縦電界方式では画
素電極と対向する基板上に必須として設けられているも
のである。さらに基準信号線を画素電極と同一の基板に
も形成し基準信号線と画素電極の間に保持容量を形成し
た場合でもよい。また、いわゆる横電界方式では画素電
極と同じ基板上に基準電極が設けられ、該画素電極と基
準電極もしくは基準電極の繋がる基準信号線間で保持容
量を形成するものである。

【００１８】前記基準電極の電位を通常の駆動状態より
低下せしめ、負の所定値以下とすることにより、前記画
素電極の電位は容量結合により低下し、この結果走査信
号線の電位が画素電極の電位をアクティブ素子をＯＮ状
態とするのに必要な電圧までに上回った状態を実現する
ことが可能となる。この状態で、画素電極に蓄積された
電荷は急速に開放され、画素電極の電位は基準電極の電
位に急速に近づく。したがって、電源再投入時のフリッ
カの発生を防止することが実現する。

【００１９】手段３．互いに対向配置される第1と第2の
基板、及び概基板間に狭持された液晶層を有し、一方の
基板上にアクティブ素子、該アクティブ素子を動作させ
るための走査信号線、該アクティブ素子の動作により映
像信号が供給される画素電極、及び該画素電極と液晶層
の間に形成された配向膜を有し、前記一方もしくは他方
の基板上に基準電極を有し、前記走査信号線の電位は走
査信号線駆動回路より印加され、かつ概走査信号線駆動
回路は走査信号線の順次選択の状態及び同時選択の状態
のいずれかを選択できるモード設定機能を有する液晶表
示装置において、前記モード設定機能は、外部から液晶
表示装置への電源供給遮断後に同時選択に設定される状
態を有することを特徴とするものである。

【００２０】これにより、電源供給遮断後に全走査信号
線がＯＮ状態となる為、画素電極から急速に電荷を開放
することが可能となる。

【００２１】手段４．互いに対向配置される第1と第2の
基板、及び概基板間に狭持された液晶層を有し、一方の
基板上にアクティブ素子、該アクティブ素子を動作させ
るための走査信号線、該アクティブ素子の動作により映
像信号が供給される画素電極、及び該画素電極と液晶層
の間に形成された配向膜を有し、前記一方もしくは他方
の基板上に基準電極を有し、前記走査信号線の電位は走
査信号線駆動回路より印加され、また選択する走査信号
線の位置は前記走査信号線駆動回路に入力される選択信
号データによるとともに、少なくとも前記走査信号駆動
回路に入力するクロックを作り出す制御回路を有する液
晶表示装置において、前記制御回路は信号未入力の状態
でもクロックを発振し続ける自走モードを有し、かつ前
記選択信号データは、外部から液晶表示装置への電源供
給遮断後に選択を指示する電位を連続的に維持する状態
を有することを特徴とするものである。

【００２２】液晶表示装置内の映像信号線駆動回路及び
走査信号線駆動回路に供給される各種信号、クロック
は、制御回路（通称ＴＣＯＮ：ＴＦＴコントローラ）よ
り供給される。このＴＣＯＮは大別して、入力信号が止
まると電源に関わらず出力を停止するもの、入力信号が
止まると既定の信号やクロックを出す自走モードに入る
ものの２種類がある。このうち、後者の自走モードを有
するＴＣＯＮを用いた液晶表示装置では、電源供給停止
後も動作用電源の電位が動作可能電位以下に低下するま
での間は、所定のクロック、もしくは信号を発振するこ
とが可能であり、この発振可能な時間の長さは制御回路
への電源にコンデンサを設けることにより数ｍｓ〜数秒
程度の所望の値として設定することが可能である。この
とき、前記選択信号データを選択電位に維持すれば、前
記クロック毎に選択状態の走査信号線数が増加し、最終
的に全ラインの選択状態が実現する。また、自走モード
でのクロックは、通常の動作状態のクロックより周波数
を上げても良く、この場合に歯さらに短時間で全選択状
態に至らしめることが出来る。これにより、画素電極に
蓄積した電荷を開放することが可能となり、フリッカが
抑制できる。

【００２３】手段５．互いに対向配置される第1と第2の
基板、及び概基板間に狭持された液晶層を有し、一方の
基板上にアクティブ素子、該アクティブ素子を動作させ
るための走査信号線、該アクティブ素子の動作により映
像信号が供給される画素電極、及び該画素電極と液晶層
の間に形成された配向膜を有し、前記一方もしくは他方
の基板上に基準電極を有し、前記走査信号線の電位は走
査信号線駆動回路より印加され、また選択される走査信
号線の位置は前記走査信号線駆動回路に入力される選択
信号データによるとともに、少なくとも前記走査信号駆
動回路に入力するクロックを作り出す制御回路を有する
液晶表示装置において、前記制御回路は信号未入力の状
態でもクロックを発振し続ける自走モードを有し、前記
走査信号線駆動回路は複数の走査信号線駆動回路群によ
り構成され、前記走査信号線駆動回路群間には論理素子
が設けられ、かつ外部から液晶表示装置への電源供給遮
断後に該論理素子が連続的にＯＮ状態となることにより
前記複数の走査信号線駆動回路群には前記選択信号デー
タが並列に供給されることを特徴とするものである。

【００２４】通常走査信号線駆動回路群、例えばゲート
ドライバＩＣどうしはカスケード接続されており、ｎ番
目のＩＣへの選択信号による走査が終了するとｎ＋１番
目のＩＣに選択信号が印加され、ｎ＋１番目のＩＣによ
る走査信号線が順次選択されていく。このＩＣ間の信号
受け渡し部に論理回路を設け、外部からの電源供給遮断
時は各ＩＣに並列に前記選択信号が入力されるよう該論
理回路を構成することにより、クロックの入力毎に各Ｉ
Ｃ同時に選択状態の走査信号線数が増加し、やがて全選
択状態に至る。本手段の構成では、手段４による手法よ
り全選択状態に至るまでの時間を低減でき、例えばゲー
トドライバＩＣが３個の場合では手段４の約１／３、６
個の場合では手段４の約１／６の時間にて全選択状態に
至ることが可能であり、より急速に画素電極の電位が開
放できる。またこれは同時に、電源遮断後のＴＣＯＮの
動作継続時間がより短くて良いことを意味するため、電
源遮断後のＴＣＯＮ動作用電位を供給するコンデンサを
設ける場合その容量を低減でき、該コンデンサに蓄積す
る電力が低減できる分、低消費電力化を実現できる。

【００２５】手段６．互いに対向配置される第1と第2の
基板、及び概基板間に狭持された液晶層を有し、一方の
基板上にアクティブ素子、該アクティブ素子を動作させ
るための走査信号線、該アクティブ素子の動作により映
像信号が供給される画素電極、映像信号を供給する映像
信号線、及び該画素電極と液晶層の間に形成された配向
膜を有し、前記一方もしくは他方の基板上に基準電極を
有し、前記走査信号線の電位は走査信号線駆動回路より
印加され、前記映像信号線の電位は映像信号駆動回路に
より印加され、かつ前記映像信号線駆動回路から前記映
像信号線に印加される電位の前記基準電極に印加される
電位に対する極性は、隣接する映像信号線毎に互いに異
なる液晶表示装置において、前記映像信号線駆動回路は
隣接する映像信号線へ同一の電位を出力する状態に切り
替える機能を有すると共に、外部から液晶表示装置への
電源供給遮断後に該機能が作動し隣接する映像信号線に
同一の所定の電位が印加される状態を有することを特徴
とするものである。

【００２６】このとき、該所定の電位を基準電極の電位
とすることで、画素電極への以降の電荷の蓄積が防止さ
れる。さらに、走査信号線を選択状態とする手法と組み
合わせることにより、確実に画素電極の電荷を開放する
ことが実現できる。

【００２７】以上の手段の少なくとも１つを採用するこ
とにより、画素電極への電荷の残留を抑制することが実
現できるため、本願の課題を解決した液晶表示装置及び
本願の課題を解決した画像表示装置を実現することがで
きる。

【００２８】また更なる手段、効果に関しては請求項を
含む本明細書の中において明らかとなるであろう。

【００２９】

【発明の実施の形態】以下、本発明による液晶表示装置
及び画像表示装置の実施例を説明する。

【００３０】〔実施例１〕はじめに、本発明の対象とな
る液晶表示パネルについて説明する。

【００３１】図１６にいわゆるＴＮ方式の液晶表示パネ
ルの画素部の平面構造例を示す。また図１６のＡ−Ａ′
線での断面構造例を図１７，１８，１９に示す。走査信
号線３０にＯＮ状態の電位が与えられた際に、映像信号
線３１からの電位がＴＦＴにより画素電極６２に書き込
まれる。そして走査信号線３０にＯＦＦ状態の電位が与
えることにより、ＴＦＴのリークを防止し、画素電極に
電荷が保持される。図１７は断面構造の一例である。基
板７０上に絶縁層（ＰＡＳ１と記載）７１、その上に映
像信号線３１、さらに絶縁層（ＰＡＳ２と記載）７２が
形成され、その上に画素電極６２が形成されている。他
方の基板には、遮光層（以下ＢＭと記載）８２、カラー
フィルター（以下ＣＦと記載）８３、基準電極６１、配
向膜８５が形成され、配向膜７５と配向膜８５の間に液
晶層７６が構成されている。図１８は絶縁層ＰＡＳ２と
画素電極６２の間に絶縁層（ＰＡＳ３）を構成した例で
ある。この場合、ＰＡＳ３を低誘電率の有機絶縁膜とす
ることが望ましい。また図１９ではＰＡＳ２と画素電極
の間にＣＦを構成した例である。いずれの場合において
も、画素電極と液晶層の間には配向膜７５が介在する。
画素電極に直流電圧が長時間印加された場合、この電荷
は絶縁層に徐々にトラップされる。それは画素電極下の
絶縁膜、及び画素電極上の配向膜の双方に対して起きる
現象である。この際、配向膜７５は、画素電極よりも液
晶層側にある。したがって、配向膜７５に蓄積した電荷
は、画像表示目的に画素電極と基準電極間に与えられる
電位差に直接重畳する。これは、配向膜に電荷が残留し
た状態で通常の画像表示を図る際に、上述のように画素
電極―基準電極間の電位は残留した直流電位の上に、交
流信号を載せる形の駆動となるため、極性間で液晶駆動
電圧にアンバランスが生じ、フリッカが発生することに
なる。

【００３２】図２０にいわゆる横電界方式の液晶表示パ
ネルの画素部の平面構造例を示す。また図２０のＢ−Ｂ
´線での断面構造例を図２１に示す。走査信号線３０に
ＯＮ状態の電位が与えられた際に、映像信号線３１から
の電位がＴＦＴにより画素電極６２に書き込まれる。そ
して走査信号線３０にＯＦＦ状態の電位が与えることに
より、ＴＦＴのリークを防止し、画素電極に電荷が保持
される。容量を増大させる目的で保持容量（Cｓｔｇ）
６６が形成されている。図２１は断面構造の一例であ
る。基板７０上に基準電極６１、絶縁層（ＰＡＳ１と記
載）７１、その上に映像信号線３１及び画素電極６２、
さらに絶縁層（ＰＡＳ２と記載）７２が形成され、その
上に配向膜７５が形成されている。ＰＡＳ２の上層には
有機ＰＡＳが形成されている場合もある。他方の基板に
は、遮光層（以下ＢＭと記載）８２が形成され、カラー
フィルター（以下ＣＦと記載）８３、保護膜８６、配向
膜８５が形成され、配向膜７５と配向膜８５の間に液晶
層７６が構成されている。

【００３３】図２１に示すように、いわゆる横電界方式
の液晶表示パネルでは画素電極と基準電極は同一基板上
に絶縁膜を介して離間配置されている。そしてこの画素
電極と基準電極間に電位差を与え、これにより形成され
る電界により液晶層の光学的性質を変調する。したがっ
て、画素電極と基準電極間の絶縁膜にも電位差が加わっ
ている。液晶表示装置への電源供給を停止した際、大部
分のＴＦＴはＯＦＦ状態であるため、該画素においては
画素電極に電荷が保持される。一方基準電極の電位は急
速にＧＮＤレベルへと至る。この結果、画素電極に保持
された電荷は、配向膜に徐々にトラップされると同時
に、画素電極と基準電極間の直流電位差により画素電極
と基準電極間の絶縁膜にも徐々にトラップされる。この
とき、画素電極と基準電極間の距離は画素電極と配向膜
間の距離より長い為、同一基板上で画素電極と基準電極
間を離間する絶縁膜にトラップされた電荷は配向膜にト
ラップされた電荷よりも開放され難く、この結果、電源
再投入後のフリッカ発生時間が長くなる。

【００３４】横電界方式での同一基板上に形成された画
素電極と基準電極間の絶縁膜への電荷の蓄積は、画素構
造的に低減することも可能である。

【００３５】図２２は図２０に相当する図であり、図２
３及び図２４に示す図である。画素電極６２よりも上層
に、絶縁膜を介して基準電極６１を形成した。画素電極
と基準電極間の直流電位差により画素電極と基準電極間
の絶縁膜に電荷がトラップされた場合、そのフリッカへ
の影響は画素電極が液晶層に近いほど大きくなる。なぜ
なら、液晶層はあくまで液晶中に形成される電界により
駆動されるのであり、液晶層と画素電極が遠いほど同一
の電荷が液晶層に発生する電界の強度は低下する為であ
る。このため、同一基板上に画素電極と基準電極が形成
されている液晶表示装置において、画素電極６２よりも
上層に、絶縁膜を介して基準電極６１を形成することに
より、電源切断後再投入時のフリッカを抑制することが
出来る。さらにこの場合、画素電極と液晶層の間に低誘
電率の絶縁膜、特に有機ＰＡＳを設けることが望まし
い。電気的にも距離的にも、画素電極と液晶層の間をさ
らに離間できる為である。同様に、図２４の７４として
示すように、第４の絶縁膜（ＰＡＳ４）を形成すること
でさらに効果を拡大できる。さらに同様に、対抗基板上
の代わりに、基準電極形成層と画素電極形成層の間にＣ
Ｆ８３を形成することで効果を増大できる。また同様
に、対抗基板上の代わりに、基準電極形成層と画素電極
形成層の間に保護膜８６を形成することで効果を増大で
きる。いずれの場合も、基準電極形成層が画素電極形成
層の上層にあることが望ましい。また組み合わせてもよ
い。また図中では画素電極は画素内で複数本が接続され
ているが、１本でもよく、また面状でもよい。

【００３６】図２５は図２０に相当する図であり、Ｄ−
Ｄ'線での断面図を図２６及び図２７に示す。同一基板
上に画素電極６２と基準電極６１を構成し、かつ画素電
極の下層に絶縁膜を介して基準電極を重畳して形成し
た。画素電極６２は複数本から成り、基準電極６１は面
状として構成した。液晶表示装置への電源供給を停止し
た際、大部分のＴＦＴはＯＦＦ状態であるため、該画素
においては画素電極に電荷が保持される。一方基準電極
の電位は急速にＧＮＤレベルへと至る。この結果、画素
電極と基準電極の電位差が拡大する為、画素電極に蓄積
した電荷は、この拡大した電位差により、画素電極と基
準電極間の絶縁膜に急速にトラップされる。このとき、
電源遮断時に画素電極に蓄積されている電荷の量は限り
があるため、相対的に画素電極より液晶層側の絶縁膜、
特に配向膜にトラップされる電荷の量を低減することが
出来る。

【００３７】次に、上記種々の液晶表示パネルを用いた
液晶表示装置において、課題を解決する為の構成を示
す。

【００３８】図１に、本願の構成の１実施例を示す。液
晶表示装置１に対し、システム回路２０からインターフ
ェース信号（以下Ｉ／Ｆ信号と記載）４１、及びディス
プレイ電源４０が入力される。４１と４０は同一のケー
ブル群により接続されても良い。あるいは、特にＢＬ
（バックライト）用電源供給ケーブルとは別でも良い。
Ｉ／Ｆ信号４１は制御回路１２に入力される。またディ
スプレイ電源４０は、走査電源回路１１、共通電圧発生
回路１７、映像電源回路１４、階調電源回路１５に供給
される。１１，１７，１４，１５は一体として構成され
ていても良い。

【００３９】映像電源回路１４から映像信号駆動回路１
６には映像信号駆動回路動作用のロジック電圧VDDと、
ＧＮＤ電圧ＶＧＮＤが供給される。さらに、階調電源回
路１５から、階調電圧が供給される。映像信号駆動回路
１６は、制御回路１２からの信号に基づき、映像信号線
３１に映像信号を入力する。共通電圧発生回路１７から
は基準電圧ＶＣＯＭが基準電極に供給される。図中で基
準電極を線状に記載しているが、これは便宜上であり、
線状の場合、面状の場合、また基準電極と同一基板上の
場合、別基板上の場合を含む。

【００４０】また走査電源回路１１から走査信号駆動回
路１３に走査信号駆動回路の動作用ロジック電圧ＶＧ
Ｇ、走査信号線のＯＮ電位用電圧ＶＧＯＮ、走査信号駆
動回路を駆動用するためのマイナス側の電圧ＶＥＥがそ
れぞれ供給される。走査信号駆動回路からは、制御回路
１２からの信号に基づき、走査信号線３０の各ラインに
ＯＮ電位、もしくはＯＦＦ電位のいずれかを共有する。

【００４１】液晶表示パネル２においては、映像信号線
３１と走査信号線３０の交差部に、各画素毎にアクティ
ブ素子が構成されている。代表例はＴＦＴである。ＭＩ
Ｍの場合でも、映像信号線が基準電極を兼ねかつ走査信
号線とは別基板に形成されている点を中心に若干の差異
はあるが、類似の構成を取ることが出来る。ＴＦＴを採
用した場合には、走査信号線３０にＯＮ電位が加わった
際に、映像信号線３１からの映像信号をＴＦＴを通じて
画素電極に書き込み、その後走査信号線３０の電位をＯ
ＦＦ電位とすることにより、書き込まれた映像信号線の
電位をアクティブ素子を持たない場合と比べ長く保持で
きる。この電位は、走査信号線と基準電極間の液晶容量
により保持される。さらに、この保持特性を改善するた
め、前段の走査信号線と画素電極を絶縁膜を介して重畳
した領域を設け、いわゆる付加容量Ｃａｄｄを構成する
手法、また基準信号線もしくは基準電極を同一基板上に
設け、画素電極と重畳した領域を設けることにより保持
容量Ｃｓｔｇを構成する手法が知られており、その一方
もしくは双方を用い、保持特性を改善する。そして画素
電極に書き込まれた電位と基準電極の間の電位差によ
り、液晶の光学的性質を変調することにより、画像表示
を実現する。

【００４２】このとき、液晶表示装置の走査信号線駆動
回路１３、例えば半導体チップにより構成されたゲート
ドライバＩＣ、もしくは基板上にポリシリコン、結晶性
シリコン、等の結晶性を有する半導体により構成された
ゲート駆動回路には、ゲートオフレベルＶＧＯＦＦを基
準ロジック電位ＶＳＳレベルまでにしか上昇できない構
成のものが存在する。通常、基準ロジック電位はＧＮＤ
レベルである。このような構成の液晶表示装置において
は、前記ゲートオフレベルをＧＮＤレベルまで、すなわ
ち０Ｖまでしか上昇できない。したがって、電源遮断後
にゲートオフレベル状態を維持する構成の走査信号線駆
動回路を用いた液晶表示装置において、外部からの電源
供給遮断後に画素電極に蓄積した電荷を十分に開放する
ことが出来ない。これは、前記アクティブ素子を完全な
ＯＮ状態とすることが出来ない為である。このため、電
源遮断、再投入に際するフリッカの抑制効果が不十分な
ものとなってしまうという課題を見出した。

【００４３】そこで本実施例では、図１に示すように走
査信号線駆動回路の基準ロジック電位ＶＳＳをＧＮＤレ
ベルと分離し、この基準ロジック電位を制御可能とする
ことにより上記課題を解消した。この制御は、走査電源
回路１１と走査信号駆動回路１３の間にゲートオフ電圧
制御回路を設けることにより実現した。これにより、走
査信号線駆動回路の基準ロジック電位を制御すること
で、ゲートオフ電位を基準ロジック電位レベル以下に保
ちつつＴＦＴのＯＮ電位にまで上昇せしめることが可能
となり、液晶表示装置の画素電極に蓄積した電荷の開放
を可能とした。

【００４４】図４は図１のゲートオフ電圧制御回路の構
成の一例であり、図５は電源遮断後の図４の回路の要部
電位の過渡特性を示す模式図である。外部からの電源供
給がＴ１の時点で停止された後、ＶＨの電位は低下し始
める。Ｔ２の時点で、ＶＨの電位がＶＣＯＭ電位とＶＥ
Ｅ電位の間に設けられたトランジスタＴＲ１のしきい値
電圧以上低下すると、該トランジスタは導通状態とな
り、ＶＣＯＭとＶＥＥは短絡し、ＶＥＥ電位は急速にＧ
ＮＤレベルへと近づく。このとき、ＶＥＥ電位とＶＧＯ
ＦＦ電位の間には、ツェナーダイオードＴＤ１があるた
め、ＶＥＥ電位がＧＮＤに近づくとともに、ＶＧＯＦＦ
電位が急速に上昇し、Ｔ３の時点で最大値に至る。この
とき、ＴＤ１と並列に保持用コンデンサＣ１を構成する
ことが望ましい。さらに本願では、ＶＳＳはＶＧＯＦＦ
とＶＬの間にツェナーダイオードを介在して形成してい
る。このため、ＶＳＳの電位は常にＶＧＯＦＦ電位以上
に維持される為、ゲートオフレベルＶＧＯＦＦを基準ロ
ジック電位ＶＳＳレベルまでにしか上昇できない構成の
ものにおいても該条件を崩すことなく、電源供給停止後
にＶＧＯＦＦをＧＮＤレベル以上とした状態を実現し、
画素電極の電荷を開放することが出来る。

【００４５】このとき、走査信号線駆動回路の基準ロジ
ック電位ＶＳＳのレベルは常時ＴＦＴのＯＮ電位程度の
一定値としても無論本願の効果を奏することが出来る。
しかし消費電力低減の観点から、外部からの電源供給時
は通常のＧＮＤレベル、すなわち０Ｖとし、電源供給遮
断後にＴＦＴのＯＮ電位以上の状態に達し、その後再び
０Ｖに収束する構成により、消費電力低減とフリッカ低
減効果の両立を図ることが望ましい。

【００４６】本実施例において最も重要な点は図５に示
す電圧変動の概念である。すなわち液晶表示装置の非選
択電位ＶＧＯＦＦ及び基準ロジック電位ＶＳＳは外部か
ら液晶表示装置への電源供給遮断後に一度上昇し、その
後低下する山なりの特性を有すると共に、ＶＳＳの電位
はＶＧＯＦＦの電位以上であるという点である。したが
って、ＶＳＳ及びＶＧＯＦＦが図５に開示した概念によ
る変化を示す場合は、全て本実施例の範疇に含む。本実
施例では回路構成の一例として図４を開示したが、むろ
ん他の回路を用いて同様の機能を実現した場合も本実施
例の範疇に含む。また、本実施例ではＶＳＳの電位はＶ
ＧＯＦＦの電位以上であるということを要求するゲート
ドライバＩＣあるいは走査信号線駆動回路に対応するこ
とを主眼として記述したが、該条件を要求しないゲート
ドライバＩＣあるいは走査信号線駆動回路を用いた液晶
表示装置においては、液晶表示装置の非選択電位ＶＧＯ
ＦＦ及び基準ロジック電位ＶＳＳは外部から液晶表示装
置への電源供給遮断後に一度上昇し、その後低下する山
なりの特性を有すればよく、その場合も本実施例の範疇
に含むものである。

【００４７】〔実施例２〕本実施例と実施例１の違いは
以下の点である。

【００４８】図６に、実施例１の図４に相当する図を示
す。本実施例では、図４のトランジスタの動作をより俊
敏かつ確実に行う目的で、ＶＨと該トランジスタの間に
オープンドレインリセットＩＣを設けた。

【００４９】これにより、ＶＨの電圧降下開始からトラ
ンジスタＴＲ１のＯＮまでの時間をより短縮し、かつ確
実に行うことが出来る。またオープンドレインリセット
ＩＣに限らず、電圧降下の検知回路を設け、該回路によ
りトランジスタＴＲ１を動作させるように構成しても良
い。

【００５０】〔実施例３〕本実施例と実施例１の違いは
以下の点である。

【００５１】図７に実施例１の図４に相当する図を、図
８に図５に相当する図をそれぞれ示す。本実施例では、
ＶＳＳがその動作中に予めＧＮＤレベル以上の高い値と
して設定されており、図７のように８．２Ｖのツェナー
ダイオードＴＤ１を用いた場合には電源供給時の動作電
圧が約８．２Ｖとして設定されている。Ｔ１の時点で外
部からの電源供給が停止すると、ＶＨ，ＶＳＳはＧＮＤ
に向かい低下し始める。Ｔ２の時点でＶＨの低下をオー
プンドレインリセットＩＣが感知すると、オープンドレ
インリセットＩＣはその出力電位をＨｉｇｈからＬｏｗ
に切り替える。これにより、ＴＲ１が直ちに導通状態に
至る。オープンドレインリセットＩＣを用いることの利
点は、このＴ１からＴ２までの時間を短く出来ること、
またＴＲ１への出力がＨｉｇｈからＬｏｗへと電圧差を
持ち切り替わる為、ＴＲ１を確実にＯＮ状態と出来るこ
とである。むろん図４のように、オープンドレインリセ
ットＩＣの代わりに抵抗成分とコンデンサを介してＴＨ
に直結しても良い。Ｔ２の時点でＴＲ１が導通状態とな
ると、ＶＧＯＦＦとＶＳＳがＴＲ１により短絡される。
この結果、両電位間の電荷の再配置が起こり、Ｔ３の時
点で同電位となる。このとき、ＶＳＳに保持される電荷
が不十分であるとＶＧＯＦＦ、ＶＳＳの双方が直ちにＧ
ＮＤレベルへ至ってしまう為、ＴＤ１と並列に蓄積用コ
ンデンサＣ１を設けることが望ましい。Ｃ１が存在する
場合、この蓄積電荷により短絡した後のＶＧＯＦＦとＶ
ＳＳの電位はＧＮＤレベル以上、元のＶＳＳレベル以下
の値となり、図５と同様の山なりの特性を実現すること
が出来る。またこの際でも、ＶＧＯＦＦはＶＳＳに対し
て同電位には至るが超えることは基本的にはない為、実
施例１と同様の効果を奏することが出来る。

【００５２】〔実施例４〕電源の切断―再投入に際し生
じるフリッカを抑制するには、電源切断時に画素電極に
蓄積する電荷を開放すればよい。この目的で電源遮断後
にアクティブ素子をＯＮ状態とする必要が有るが、これ
は走査信号線の電位を上げる手法以外に、走査信号線の
電位に対し画素電極の電位を所定値以上に下げることに
より、アクティブ素子をＯＮ状態とすることが出来る。
本実施例は該概念を適用した一例である。

【００５３】本実施例と実施例１の違いは以下の点であ
る。図２に、実施例１の図１に相当する図を示す。図１
との最大の違いは、ゲートオフ電圧制御回路１０がな
く、代わりに共通電圧切り替え回路１８が設けてある点
である。図９に、共通電圧切り替え回路の概念図を示
す。外部からの電源供給停止によるＶＨの電位の低下を
検地回路が感知し、これによりＶＣＯＭの出力を通常時
と切り替えるものである。より具体的な回路図の一例を
図１０に示す。ＶＨの電圧降下はオープンドレインリセ
ットＩＣ１０により検出され、その出力がＬｏｗとな
る。これにより、ＴＲ１がＯＮ状態となる。すると、Ｂ
点の電位がＡ点の電位との短絡により上昇し、これによ
りＴＲ２がＯＮ状態へ移行する。これにより、Ｃ点の電
位はＶＥＥからＴＲ２での電圧変動分を差し引いた値と
なる。Ｃ点の電位とＶＣＯＭ電位はコンデンサＣ１によ
り結合している為、ＶＣＯＭの電位はＣ点の電位の降下
分低下する。例えば動作時のＶＣＯＭが４Ｖ、ＶＥＥが
−１１．５Ｖであれば、非動作時の最小値は４−１１．
５にて、−７．５Ｖにまで至ることとなる。実際には回
路からのリークも同時に生じるが、少なくとも上記概念
により外部から液晶表示装置への電源供給停止後にＶＣ
ＯＭの電位を負の値とすることができる。

【００５４】このとき、実施例１の図１６乃至図２７で
説明した種々の液晶表示パネルでは、ＶＣＯＭが印加さ
れる基準電極もしくは基準信号線と画素電極間の容量結
合を有する。したがって、基準電位を負の所定値以上に
低下せしめることで、画素電極の負の電位を低下せしめ
ることができる。そして走査信号線電位より画素電極電
位が所定値以上下回った段階でＴＦＴからのリーク量が
増大し、画素電極に蓄積した電荷を開放することが実現
する。

【００５５】本実施例の手法は、ＶＧＯＦＦをＧＮＤ以
上にする手法と組み合わせても良く、その場合にはより
効果が拡大する。また、本実施例の骨子は上記概念であ
り、その概念を満たす構成は図９あるいは図１０に限ら
ず全て本実施例の範疇に含まれることは言うまでもな
い。

【００５６】〔実施例５〕画素電極に蓄積した電荷を開
放するには走査信号線を選択状態、すなわちＴＦＴをＯ
Ｎ状態とすれば良い。通常、液晶表示装置は走査信号線
は所定の画素に所定の情報を書き込む目的で１ラインづ
つ順次選択される。したがって、全ラインの選択が完了
するには１フレーム、例えばフレーム周波数６０Ｈｚで
あれば約１６．６ｍｓの時間がかかる。また１ラインが
選択されている時間も数μｓ〜数十μｓという僅かな時
間である。しかし、画素電極の電荷を開放する目的であ
れば、むしろ全ラインを同時に選択状態とするほうが短
時間で電荷を開放できる。また確実に開放する為には、
連続的に選択状態とし、ＯＮ状態の時間を通常の動作状
態より長くすることが望ましい。本実施例は、該概念を
実現する構成の一例を示す。

【００５７】本実施例と実施例１の違いは以下の点であ
る。

【００５８】実施例１の図１に相当する図を、図３に示
す。図１のゲートオフ電圧制御回路１０の代わりに、モ
ード制御回路１９を設けたことを特徴とする。

【００５９】図１１に、本実施例でのモード制御回路と
各走査信号駆動回路との関係の概念図を示す。ＶＨの低
下を検知する回路、例えばオープンドレインリセットＩ
Ｃをモード制御回路として設ける。一方、複数のゲート
ドライバＩＣで構成される各走査信号駆動回路は、該モ
ード切り替え信号入力端子を有する。ここに、モード制
御回路の出力が各ゲートドライバＩＣに並列に入力され
る。

【００６０】外部から電源が供給されている通常の動作
状態では、モード制御回路からのロジック出力はＨｉｇ
ｈである。このとき、各ゲートドライバＩＣは通常の動
作、ずなわち１ライン毎に順次走査信号線を選択し、画
像の表示を行う。一方、外部からの電源の供給が停止す
ると、ＶＨの低下によりモード制御回路の出力はＬｏｗ
になる。これを受け、各ゲートドライバはその全ライン
を同時に選択する、すなわち全ラインにＶＨの電圧を供
給する。これにより、全走査信号線をＨｉｇｈとするこ
とが出来るので、画素電極に蓄積した電位を開放するこ
とができる。

【００６１】ゲートドライバＩＣとしては、通常動作状
態と全ライン非選択を切り替える機能を有するものが、
例えばＨＤ６６３４３等として既に市販されている。し
たがって、通常動作状態と全ライン選択を切り替える機
能を有するものは容易に作成可能であり、またモード切
り替え信号入力端子として、全ライン非選択用の入力端
子を用い、ピン配置を兼用しても良い。パネルの設計変
更が不要となるからである。むろん、全ライン非選択、
通常動作、全ライン選択の３つのモードに切り替える機
能を有しても良い。種々の用途に該ＩＣを兼用できる
為、部材共通化が図れるからである。

【００６２】なお図１１の概念図では図３の制御回路１
２からの情報は利用していないが、むろん利用して構成
しても良いことは言うまでもない。

【００６３】〔実施例６〕本実施例と実施例５の違いは
以下の点である。

【００６４】本実施例では実施例５とモード制御回路及
びゲートドライバＩＣの構成が異なる。図１２は、実施
例５の図１１に相当する概念図である。オープンドレイ
ンリセットＩＣの出力はＡＮＤ型ロジック回路のＡに入
力される。図３の制御回路１２からのゲートのファース
トラインマーカＦＬＭがＢに入力される。ここでＦＬＭ
について説明する。通常走査信号駆動回路は、このファ
ーストラインマーカーＦＬＭとして１ライン分の選択信
号データを印加し、これをクロックＣＬＫでラッチし
て、シフトレジスタで転送することで、１ラインの選択
を実現している。本実施例では、このＦＬＭをモード制
御回路で制御することが構成上のポイントであり、モー
ド制御回路の出力ＣをＦＬＭとして走査信号駆動回路に
入力するものである。したがって、本実施例では走査信
号駆動回路には実施例５で設けたような専用のモード切
り替え信号入力端子は不要であり、どのような走査信号
駆動回路あるいはゲートドライバＩＣにも適用可能であ
る。ＦＬＭは、第１のゲートドライバＩＣのＦＬＭ入力
用端子Ｅｏ１に入力される。そしてＦＬＭ出力端子Ｅｏ
２により、次のゲートドライバＩＣへと受け継がれてい
く。各ゲートドライバＩＣには制御回路１２から並列に
クロックＣＬＫが供給されている。

【００６５】まず、通常の動作状態について動作ロジッ
クの概念図である図１３を用い説明する。通常、Ａ点は
Ｈｉｇｈ状態である。Ｂ点に１ライン分のＦＬＭがＨｉ
ｇｈとして入力されると、Ｃ点のＡＮＤ型ロジック回路
の出力はＨｉｇｈになる。ＦＬＭがＬｏｗのときには、
Ｃ点の出力もＬｏｗである。図で分かるように、通常動
作状態ではＢ点のロジックとＣ点のロジックは同じであ
り、ＦＬＭは本回路の存在によっては影響されない。

【００６６】一方、外部から液晶表示装置への電源供給
が停止すると、例えばＶＨの低下によるオープンドレイ
ンリセットＩＣの働きにより、Ａ点のロジックはＬｏｗ
になる。ＦＬＭとしてＨｉｇｈ信号が来なくなる為、Ｂ
点のロジックもＬｏｗとなる。この結果、Ｃ点のロジッ
クは連続的にＨｉｇｈ状態となる。

【００６７】液晶表示装置内の映像信号線駆動回路及び
走査信号線駆動回路に供給される各種信号、クロック
は、図３の制御回路１２（通称ＴＣＯＮ：ＴＦＴコント
ローラ）より供給される。このＴＣＯＮは大別して、入
力信号が止まると電源に関わらず出力を停止するもの、
入力信号が止まると既定の信号やクロックを出す自走モ
ードに入るものの２種類がある。このうち、本実施例で
は後者の自走モードを有するＴＣＯＮを用いている。こ
のタイプ制御回路では、電源供給停止後も動作用電源の
電位が動作可能電位以下に低下するまでの間は、所定の
クロック、もしくは信号を発振することが可能であり、
この発振可能な時間の長さは制御回路への電源にコンデ
ンサを設けることにより数ｍｓ〜数秒程度の所望の値と
して設定することが可能である。そこで本実施例では、
自走モードにてクロックＣＬＫを発振する構成とした。

【００６８】これにより、電源遮断後はＦＬＭが連続し
てＨｉｇｈ，すなわち選択電位となる為、クロックＣＬ
Ｋ毎に選択状態の走査信号線の本数が増加し、最終的に
は全ラインの選択状態が実現出来る。

【００６９】また、電源遮断後のクロックの役目は、全
ライン選択状態を実現する為のみであるので、その周波
数を通常の動作状態と変えても良く、特に通常の動作状
態よりクロックＣＬＫの周波数を高くした場合には全ラ
インの選択に至るまでの時間を更に低減することができ
る。

【００７０】また、自走モードのＴＣＯＮそのものに、
電源供給遮断後ＦＬＭをＨｉｇｈ状態とする機能を有し
ても良い。この場合、モード制御回路１９が不要となる
為、低コスト化を実現できる。

【００７１】〔実施例７〕通常、走査信号駆動回路群あ
るいはゲートドライバＩＣ同士は図１２に示すように選
択信号出力端子Ｅｏ２と次段の選択信号入力端子Ｅｏ１
がカスケード接続されている。本実施例では、このカス
ケード接続部に切り替え素子を設けることにより、異な
る走査信号駆動回路群、あるいはゲートドライバＩＣを
同時に駆動するものである。

【００７２】図１４に、実施例６の図１２に相当する図
を示す。各ゲートドライバＩＣ間にはＯＲロジックが配
置され、ロジック入力の一方は前段のゲートドライバＩ
Ｃの出力Ｅｏ２に、他方はモード制御回路につながって
いる。第１のゲートドライバＩＣでは、Ｅｏ２入力の代
わりにＦＬＭが入力される。モード制御回路は、オープ
ンドレインリセットＩＣの後に、例えばＮＯＴ型のロジ
ック反転回路を設け、すなわちオープンドレインＩＣの
出力がＨｉｇｈであれば、モード制御回路の出力はＬｏ
ｗ，オープンドレインＩＣの出力がＬｏｗであれば、モ
ード制御回路の出力はＨｉｇｈとなるように構成した。

【００７３】通常の動作状態では、ＯＲロジックの一端
には常にＬｏｗが加わり、他方にはＦＬＭが加わる。通
常ＦＬＭの大部分はＬｏｗであるため、ＯＲロジックの
出力もＬｏｗである。ＦＬＭにＨｉｇｈのパルスが加わ
った場合のみ、ＯＲロジックの出力もＨｉｇｈになる。
したがって、通常の動作状態ではＥｏ１への入力はゲー
トドライバＩＣ間をカスケード接続した従来の場合と同
じである。

【００７４】次に、外部から液晶表示装置への電源供給
が停止した場合、ＶＨの低下を感知しオープンドレイン
ＩＣの出力はＬＯＷになる。したがって、ＮＯＴロジッ
クを経てＯＲロジックにはＨｉｇｈの信号が入力され
る。ＦＬＭはＬｏｗであるので、したがってＯＲロジッ
クの出力、すなわち各ゲートドライバＩＣのＥｏ１入力
はＨｉｇｈとなる。実施例６で述べたように、自走モー
ドのＴＣＯＮを用いた液晶表示装置では電源供給停止後
も一定時間クロックＣＬＫの発振が可能である。したが
って、各ゲートドライバＩＣは並列に動作し、かつクロ
ックの入力毎に選択状態の走査信号線が増加し、やがて
全選択状態に至る。

【００７５】本実施例では、電源供給停止後各ゲートド
ライバＩＣもしくは走査信号駆動回路群が並列に動作す
る為、例えばゲートドライバＩＣが３個である場合に
は、全選択状態至るまでの時間を実施例６の約１／３
に、６個の場合では約１／６の時間に低減することが可
能であり、より急速に画素電極の電位が開放できる。ま
たこれは同時に、電源遮断後のＴＣＯＮの動作継続時間
がより短くて良いことを意味するため、電源遮断後のＴ
ＣＯＮ動作用電位を供給するコンデンサを設ける場合そ
の容量を低減でき、該コンデンサに蓄積する電力が低減
できる分、低消費電力化を実現できる。

【００７６】〔実施例８〕画素電極の電荷をより確実に
開放するには、外部から液晶表示装置への電源供給の遮
断時に映像信号線に印加する電圧をＶＣＯＭと同電位と
することが望ましい。画素電極への新たな電荷の蓄積が
防止できるからである。

【００７７】図１５に、本実施例の概要の概念図を示
す。各映像信号駆動回路１６中には、モード切り替えＳ
Ｗを設けてある。通常動作状態では、映像信号線３１へ
の出力は、このＳＷはＡ側に接続され映像信号駆動回路
内の画像表示用回路、例えば出力ＡＭＰ等に繋がってい
る。一方外部から液晶表示装置への電源供給遮断時に
は、例えばオープンドレインリセットＩＣで構成した検
出回路からの出力信号のロジックが反転する。これによ
り映像信号駆動回路１６中のモード切り替えＳＷはＢ側
に切り替わる。Ｂには、ＶＣＯＭ電位を供給しているた
め、電源供給停止時には映像信号線にＶＣＯＭが供給さ
れることになる。

【００７８】また、Ｂに入力する電圧はＧＮＤ電位でも
よい。この場合、画素電極内の電荷をより急速に開放す
ることができる。あるいは隣接する映像信号線間を短絡
する、もしくは所定の電位を入力しても良い。

【００７９】さらに、外部から液晶表示装置への電源供
給停止後に走査信号線が選択状態となる手法、例えば実
施例１から実施例７にて開示した手法等と組み合わせて
も良く、この場合、さらに急速かつ確実に画素内の電荷
を開放することができる。

【００８０】また、電源供給停止前に画素内にＶＣＯＭ
と同電位の電位を書き込んでも良い。

【００８１】なお、以上の実施例１から８の手法におい
ては、通常の動作状態と異なる為、画素電極から電荷を
開放する過程で各画素間でむらが生じるという課題が有
る。したがって、外部から液晶表示装置への電源供給停
止によりただちにバックライトへの電源を供給するイン
バーターの発振を停止せしめることが望ましい。

【００８２】また実施例１乃至８の１つもしくは複数に
組み合わせることにより、さらに効果の向上を図ること
が出来る。

【００８３】〔実施例９〕本実施例は液晶表示装置とし
て実施例１乃至８のいずれかに記載のいずれかを用いる
ことにより、電源遮断後短時間に電源を再投入してもフ
リッカの発生を防止した画像表示装置を構成したもので
ある。

【００８４】液晶モニタの形態に構成した例を図２８に
示す。ノートＰＣの形態に構成した例を図２９に示す。
液晶ＴＶとしての形態に構成した例を図３０に示す。ま
たこれ以外にもＰＤＡ，あるいは液晶一体型ＰＣの形態
に構成してもよい。

【００８５】本実施例でのこれらの装置は、いずれも電
源ＳＷ９０を持つことを特徴とする。このため、ユーザ
ーが短時間に電源の遮断、再投入を繰り返すことが可能
となるため、逆に実施例１乃至８記載の液晶表示装置を
用いることで、電源の遮断、再投入時のフリッカの発生
を防止することが必要である。

【００８６】〔実施例１０〕図３１に、実施例９の画像
表示装置での液晶表示装置１への電源供給の様子を示
す。筐体９２中に、液晶表示装置１、制御回路９３、電
源回路９４、電源ＳＷ９０を持つ。制御回路９３と電源
回路９４は、液晶表示装置１を基準で見た場合、図１に
２０として示したシステム回路の扱いとなる。電源回路
にはＡＣ，ＤＣを問わず、電源回路が対応可能な電圧が
外部電源９６より供給される。

【００８７】本構成では、外部のＣＰＵ９５から信号が
制御回路９３に入力され、これに基づき制御回路９３か
ら電源回路９４に液晶表示装置１への電源の供給、遮断
が指示される。

【００８８】そして制御回路９３には、不要消費電力削
減の観点から、一定時間ＣＰＵからの信号の入力が無い
場合液晶表示装置１への電源の供給を停止する機能が導
入されている。このため比較的頻繁に電源の遮断、再投
入が行われる形となり、なお一層該過程で発生するフリ
ッカへの対策が必要となる。

【００８９】また近年のＣＰＵ装置には、一定時間ユー
ザーの入力デバイスへの操作が無い場合、低諸費電力化
の観点から制御回路に低諸費電力モードへの移行を指示
する機能が、いわゆるＷＩＮＤＯＷＳ系ＯＳを中心に、
あらかじめＯＳレベルで盛り込まれている。ここで発せ
られた低諸費電力モード移行指令を受け、制御回路９３
はやはり電源回路９４に遮断を指示する。特に、このＯ
Ｓレベルで盛り込まれた省電力機能に関しては、ＰＣの
使用者層の広がりとともに設定時間の変更方法を知らな
い使用者が増大している。このようなユーザーにとって
は、使用中にモニタが消えた場合マウスを動かすように
と指示されるのが通例であり、操作中画面が消えるとす
ぐマウスを動かしモニタに電源を再投入する傾向があ
る。この場合、液晶表示装置１への電源回路９４からの
電源供給遮断後ほとんど間髪をおかず電源が再供給され
る形となるため、このような状況で極めてフリッカが発
生しやすい使用状態が常態化しつつある。さらに、消費
電力化の観点から、ＣＰＵが消費電力移行指示を出すま
での設定時間を短縮する潮流が予想され、さらにフリッ
カの発生が懸念される。

【００９０】このような懸念に対し、実施例１から９記
載の本発明の液晶表示装置１を画像表示装置の液晶表示
装置として用いることで対処することを可能とした。こ
れにより、画像表示装置のさらなる低消費電力化に対応
することも可能となった。

【００９１】また電源ＳＷ９０はソフト的なＳＷでもよ
く、その例を図３２に示す。

【００９２】ＣＰＵからの低諸費電力モード移行指示及
びユーザーの操作の組み合わせで発生する電源の遮断、
再投入によるフリッカには、電源ＳＷは関係なく、図３
３にように電源ＳＷはなくてもよい。

【００９３】また図３４に示すようにＣＰＵ１は筐体９
２の内部に構成されていてもよい。さらに図３５に示す
ように、バッテリー９７を筐体９２内部に取り込んでい
てもよい。

【００９４】以上の実施例１乃至１０に用いる画素内の
アクティブ素子は、ＴＦＴ以外にＭＩＭも含む。ＴＦＴ
の場合は、その半導体層がアモルファスの場合、及びポ
リシリコンの場合、さらに単結晶に準じる結晶性シリコ
ンの場合も含む。

【００９５】以上の実施例は発明の実施の形態の一例を
説明したのみに過ぎず、本発明は請求項を含む本明細書
に開示の概念に基づき判断されるべきであることは言う
までもない。

【００９６】

【発明の効果】以上説明したことから明らかなように、
本発明による液晶表示装置によれば、電源供給停止後に
電源を再投入した際のフリッカの発生を防止できるよう
になる。また、電源供給停止後に電源を再投入した際の
フリッカの発生を防止した、薄型、軽量の液晶表示装置
を用いた画像表示装置を実現できるようになる。

【図面の簡単な説明】

【図１】本発明による液晶表示装置の一実施例の構成を
示す概念図である。

【図２】本発明による液晶表示装置の一実施例の構成を
示す概念図である。

【図３】本発明による液晶表示装置の一実施例の構成を
示す概念図である。

【図４】本発明による液晶表示装置に用いる回路の一実
施例を示す図である。

【図５】本発明による液晶表示装置の一実施例の電位変
動を示す模式グラフである。

【図６】本発明による液晶表示装置に用いる回路の一実
施例を示す図である。

【図７】本発明による液晶表示装置に用いる回路の一実
施例を示す図である。

【図８】本発明による液晶表示装置の一実施例の電位変
動を示す模式グラフである。

【図９】本発明による液晶表示装置の一実施例の構成を
示す概念図である。

【図１０】本発明による液晶表示装置に用いる回路の一
実施例を示す図である。

【図１１】本発明による液晶表示装置の一実施例の構成
を示す概念図である。

【図１２】本発明による液晶表示装置の一実施例の構成
を示す概念図である。

【図１３】本発明による液晶表示装置の一実施例のロジ
ックを示す模式グラフである。

【図１４】本発明による液晶表示装置の一実施例の構成
を示す概念図である。

【図１５】本発明による液晶表示装置の一実施例の構成
を示す概念図である。

【図１６】本発明による液晶表示装置に用いる液晶パネ
ルの画素の平面構造例を示す図である。

【図１７】本発明による液晶表示装置に用いる液晶パネ
ルの画素の断面構造例を示す図である。

【図１８】本発明による液晶表示装置に用いる液晶パネ
ルの画素の断面構造例を示す図である。

【図１９】本発明による液晶表示装置に用いる液晶パネ
ルの画素の断面構造例を示す図である。

【図２０】本発明による液晶表示装置に用いる液晶パネ
ルの画素の平面構造例を示す図である。

【図２１】本発明による液晶表示装置に用いる液晶パネ
ルの画素の断面構造例を示す図である。

【図２２】本発明による液晶表示装置に用いる液晶パネ
ルの画素の平面構造例を示す図である。

【図２３】本発明による液晶表示装置に用いる液晶パネ
ルの画素の断面構造例を示す図である。

【図２４】本発明による液晶表示装置に用いる液晶パネ
ルの画素の断面構造例を示す図である。

【図２５】本発明による液晶表示装置に用いる液晶パネ
ルの画素の平面構造例を示す図である。

【図２６】本発明による液晶表示装置に用いる液晶パネ
ルの画素の断面構造例を示す図である。

【図２７】本発明による液晶表示装置に用いる液晶パネ
ルの画素の断面構造例を示す図である。

【図２８】本発明による液晶表示装置に用いる液晶パネ
ルの一実施例の平面構造例を示す図である。

【図２９】本発明による液晶表示装置を用いた画像表示
装置の一実施例を示す図である。

【図３０】本発明による液晶表示装置を用いた画像表示
装置の一実施例を示す図である。

【図３１】本発明による液晶表示装置を用いた画像表示
装置の構成の概念図である。

【図３２】本発明による液晶表示装置を用いた画像表示
装置の構成の概念図である。

【図３３】本発明による液晶表示装置を用いた画像表示
装置の構成の概念図である。

【図３４】本発明による液晶表示装置を用いた画像表示
装置の構成の概念図である。

【図３５】本発明による液晶表示装置を用いた画像表示
装置の構成の概念図である。

【符号の説明】

１…液晶表示装置、２…液晶パネル、１０…ゲートオフ
電圧制御回路、１１…走査電源回路、１２…制御回路、
１３…走査信号駆動回路、１４…映像電源回路、１５…
階調電源回路、１６…映像信号駆動回路、１７…共通電
圧発生回路、１８…共通電圧切り替え回路、１９…モー
ド制御回路、２０…システム回路、２１…オープンドレ
インリセットＩＣ、３０…走査信号線、３１…映像信号
線、３２…基準電位、４０…ディスプレイ電源、４１…
Ｉ／Ｆ信号、６１…基準電極、６２…画素電極、６３…
半導体層、６５…付加容量、６６…保持容量、６７…ド
レイン電極、６８…ソース電極、７０…下側基板、７１
…ＰＡＳ１、７２…ＰＡＳ２、７３…ＰＡＳ３、７４…
ＰＡＳ４、７５…配向膜、７６…液晶層、８１…上側基
板、８２…ＢＭ、８３…ＣＦ、８４…保護膜、８５…配
向膜、８７…支柱、８８…ＢＭ開口部、９０…電源Ｓ
Ｗ、９１…キーボード、９２…筐体、９３…制御回路、
９４…電源回路、９５…ＣＰＵ、９６…外部電源、９７
…バッテリー

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６１２Ｇ０９Ｇ 3/20 ６１２Ｋ６７０６７０Ｄ (72)発明者高橋孝次千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者森下俊輔千葉県茂原市早野3300番地株式会社日立製作所ディスプレイグループ内 (72)発明者北島雅明千葉県茂原市早野3300番地株式会社日立製作所ディスプレイグループ内Ｆターム(参考） 2H092 GA14 GA40 JA24 NA25 QA07 2H093 NA41 NC34 NC50 ND10 NF05 5C006 AA16 AF42 AF44 AF67 BB16 BC20 BF06 BF15 BF26 BF36 BF37 BF38 BF42 BF45 FA23 FA47 5C080 AA10 BB05 DD06 DD26 EE29 FF03 FF11 JJ02 JJ03 JJ04 JJ06

Claims

【特許請求の範囲】

【請求項１】互いに対向配置される第1と第2の基板、及
び概基板間に狭持された液晶層を有し、一方の基板上に
アクティブ素子、該アクティブ素子を動作させるための
走査信号線、該アクティブ素子の動作により映像信号が
供給される画素電極、及び該画素電極と液晶層の間に形
成された配向膜を有し、前記一方もしくは他方の基板上
に基準電極を有し、前記走査信号線の電位は走査信号線
駆動回路より印加され、かつ該走査信号線駆動回路は走
査信号線の非選択電位入力端子及び基準ロジック電位入
力端子を有する液晶表示装置において、前記液晶表示装
置の前記非選択電位入力端子及び前記基準ロジック電位
入力端子の電位は、外部から液晶表示装置への電源供給
遮断後に一度上昇し、その後低下する山なりの特性を有
すると共に、前記基準ロジック電位入力端子の電位は前
記非選択電位入力端子の電位以上であることを特徴とす
る液晶表示装置。
【請求項２】互いに対向配置される第1と第2の基板、及
び概基板間に狭持された液晶層を有し、一方の基板上に
アクティブ素子、該アクティブ素子を動作させるための
走査信号線、該アクティブ素子の動作により映像信号が
供給される画素電極、及び該画素電極と液晶層の間に形
成された配向膜を有し、前記一方もしくは他方の基板上
に基準電極を有し、前記走査信号線の電位は走査信号線
駆動回路より印加される液晶表示装置において、外部か
ら液晶表示装置への電源供給遮断後に、前記基準電極の
電位は負電位となる状態を有することを特徴とする液晶
表示装置。
【請求項３】互いに対向配置される第1と第2の基板、及
び概基板間に狭持された液晶層を有し、一方の基板上に
アクティブ素子、該アクティブ素子を動作させるための
走査信号線、該アクティブ素子の動作により映像信号が
供給される画素電極、及び該画素電極と液晶層の間に形
成された配向膜を有し、前記一方もしくは他方の基板上
に基準電極を有し、前記走査信号線の電位は走査信号線
駆動回路より印加され、かつ概走査信号線駆動回路は走
査信号線の順次選択の状態及び同時選択の状態のいずれ
かを選択できるモード設定機能を有する液晶表示装置に
おいて、前記モード設定機能は、外部から液晶表示装置
への電源供給遮断後に同時選択に設定される状態を有す
ることを特徴とする液晶表示装置。
【請求項４】互いに対向配置される第1と第2の基板、及
び概基板間に狭持された液晶層を有し、一方の基板上に
アクティブ素子、該アクティブ素子を動作させるための
走査信号線、該アクティブ素子の動作により映像信号が
供給される画素電極、及び該画素電極と液晶層の間に形
成された配向膜を有し、前記一方もしくは他方の基板上
に基準電極を有し、前記走査信号線の電位は走査信号線
駆動回路より印加され、また選択する走査信号線の位置
は前記走査信号線駆動回路に入力される選択信号データ
によるとともに、少なくとも前記走査信号駆動回路に入
力するクロックを作り出す制御回路を有する液晶表示装
置において、前記制御回路は信号未入力の状態でもクロ
ックを発振し続ける自走モードを有し、かつ前記選択信
号データは外部から液晶表示装置への電源供給遮断後
に、選択を指示する電位を連続的に維持する状態を有す
ることを特徴とする液晶表示装置。
【請求項５】互いに対向配置される第1と第2の基板、及
び概基板間に狭持された液晶層を有し、一方の基板上に
アクティブ素子、該アクティブ素子を動作させるための
走査信号線、該アクティブ素子の動作により映像信号が
供給される画素電極、及び該画素電極と液晶層の間に形
成された配向膜を有し、前記一方もしくは他方の基板上
に基準電極を有し、前記走査信号線の電位は走査信号線
駆動回路より印加され、また選択される走査信号線の位
置は前記走査信号線駆動回路に入力される選択信号デー
タによるとともに、少なくとも前記走査信号駆動回路に
入力するクロックを作り出す制御回路を有する液晶表示
装置において、前記制御回路は信号未入力の状態でもク
ロックを発振し続ける自走モードを有し、前記走査信号
線駆動回路は複数の走査信号線駆動回路群により構成さ
れ、前記走査信号線駆動回路群間には論理素子が設けら
れ、かつ外部から液晶表示装置への電源供給遮断後に該
論理素子が連続的にＯＮ状態となることにより前記複数
の走査信号線駆動回路群には前記選択信号データが並列
に供給されることを特徴とする液晶表示装置。
【請求項６】互いに対向配置される第1と第2の基板、及
び概基板間に狭持された液晶層を有し、一方の基板上に
アクティブ素子、該アクティブ素子を動作させるための
走査信号線、該アクティブ素子の動作により映像信号が
供給される画素電極、映像信号を供給する映像信号線、
及び該画素電極と液晶層の間に形成された配向膜を有
し、前記一方もしくは他方の基板上に基準電極を有し、
前記走査信号線の電位は走査信号線駆動回路より印加さ
れ、前記映像信号線の電位は映像信号駆動回路により印
加され、かつ前記映像信号線駆動回路から前記映像信号
線に印加される電位の前記基準電極に印加される電位に
対する極性は、隣接する映像信号線毎に互いに異なる液
晶表示装置において、前記映像信号線駆動回路は隣接す
る映像信号線へ同一の電位を出力する状態に切り替える
機能を有すると共に、外部から液晶表示装置への電源供
給遮断後に該機能が作動し隣接する映像信号線に同一の
所定の電位が印加される状態を有することを特徴とする
液晶表示装置。
【請求項７】前記所定の電位は基準電極の電位であるこ
とを特徴とする請求項６記載の液晶表示装置。
【請求項８】前記画素電極と前記配向膜の間に絶縁膜を
有することを特徴とする、請求項１乃至７のうちいずれ
かに記載の液晶表示装置。
【請求項９】前記画素電極と前記基準電極が同一の基板
上に形成され、かつ前記画素電極と前記基準電極が異層
に形成され、前記画素電極が形成された層と前記基準電
極が形成された層の間に絶縁層を有することを特徴とす
る請求項１乃至８のうちいずれかに記載の液晶表示装
置。
【請求項１０】前記液晶表示装置が内在され、前記液晶
表示装置へ入力する電源を供給する機能を有し、前記液
晶表示装置として請求項１乃至９のうちいずれかに記載
の液晶表示装置を用いたことを特徴とする画像表示装
置。
【請求項１１】液晶モニタとしての形態を有することを
特徴とする請求項１０記載の画像表示装置。
【請求項１２】ノート型ＰＣとしての形態を有すること
を特徴とする請求項１０記載の画像表示装置。
【請求項１３】液晶ＴＶとしての形態を有することを特
徴とする請求項１０記載の画像表示装置。
【請求項１４】ＰＣと一体に構成されていることを特徴
とする請求項１０記載の画像表示装置。
【請求項１５】ＣＰＵを有する部分と同一の筐体に構成
されていることを特徴とする請求項１０記載の画像表示
装置。