JP2008015875A - 電源回路 - Google Patents

Abstract

【課題】少なくとも２種類の耐圧の異なるトランジスタにより複数の機能を具備し、同時に電源回路を含む装置において、消費電流の増加とチップ面積の増加なく、なおかつ各機能ブロックを安定に動作させる電源回路を提供する。
【解決手段】低耐圧トランジスタブロック３の耐圧を超える第１の電源電圧ＰＶＤＤから低耐圧トランジスタブロック３の耐圧以下の第２の電源電圧ＡＶＣＣを発生するレギュレータを構成する演算増幅器１を、低耐圧トランジスタと高耐圧トランジスタとで構成する。低耐圧トランジスタのみで構成した演算増幅器を用いることも可能である。
【選択図】図１

Description

本発明は、液晶表示装置等に用いる電源回路に関し、特に液晶ドライバ、コントローラ、メモリ等を混載する高駆動能力電源回路に関するものである。

ある従来技術によれば、シリーズレギュレータ方式の直流電源回路において、出力平滑容量の容量値を増大することなく電源立ち上げ時のオーバーシュート及びアンダーシュートを抑制するように、出力電圧の変化に応じてシリーズトランジスタの駆動状態が制御される（特許文献１参照）。

他の従来技術によれば、演算増幅器の高安定動作と高速動作とを両立させるため、位相補償容量と直列に可変抵抗素子が接続され、入力差電圧の大きさに応じて可変抵抗素子の抵抗値が制御される（特許文献２参照）。

一方、特に携帯電話機に代表される携帯機器において、複数の機能を具備し、同時に電源回路を含む装置が増加している。このような装置の場合、複数の機能に必要な複数の電源電圧を装置内部で発生することで外部から装置への電源供給本数を減らし、なおかつ複数の機能の動作、非動作に合わせて電源のオン・オフを制御することで低消費電力化するというメリットが期待できる。
特開２００２−１４７３３号公報 特開平１１−３４０７５３号公報

半導体集積回路上にて電源回路から低耐圧トランジスタブロックへ電源電圧を供給する場合、レギュレータを演算増幅器で構成すると都合がよい。

半導体集積回路の外部から電源を供給する場合には、電源電圧が１０％から２０％程度ばらつくことになる。このとき、電源電圧の下限付近では、電源電圧の低下に伴い、速度低下が懸念され、また、電源電圧の上限付近では、電源電圧の上昇に伴い、トランジスタの破壊が懸念される。そこで、演算増幅器により高精度の電源電圧を供給することで、低耐圧トランジスタの耐圧を超えない電圧を供給し、更には速度低下の起こらない電圧を供給することで、低耐圧トランジスタブロック、例えばメモリを低耐圧トランジスタで構成できるので、小面積となり、また、低耐圧トランジスタのゲート酸化膜厚は薄くできるので、寄生容量の低減により、高速化も同時に可能となる。

しかしながら、レギュレータを構成する演算増幅器には、低耐圧トランジスタブロックのトランジスタの耐圧以上の耐圧が必要となる。例えば、液晶表示装置にてコントローラ及びメモリの耐圧を２Ｖとし、液晶ドライバのうちソースドライバの耐圧を６Ｖ、ゲートドライバの耐圧を２０Ｖとする。このとき、それぞれの電源回路は、各耐圧より１〜２Ｖ高い耐圧のトランジスタで構成するか、あるいは各耐圧より１つ高い耐圧のトランジスタで構成することになる。後者の場合、コントローラとメモリの電源回路は６Ｖ耐圧トランジスタで構成し、ソースドライバの電源回路は２０Ｖ耐圧トランジスタで構成することになる。

以上のことから、液晶表示装置に用いる電源回路では、回路サイズと消費電力の観点でデメリットが大きい。

まず、それぞれの電源回路に、各機能回路より１〜２Ｖ高い耐圧のトランジスタを備える場合、合計５、６種類の耐圧の異なるトランジスタが必要になる。これに加えて、１つ高い耐圧のコンデンサ、場合によってはインダクタ、抵抗も必要になる。耐圧の異なるトランジスタ種類の増大に伴って、半導体のプロセスコストが増大してしまう。

次に、各耐圧より１つ高い耐圧のトランジスタで構成する場合も、面積が増大するため、半導体集積回路のコスト増となる。この場合、２Ｖ耐圧のトランジスタと６Ｖ耐圧のトランジスタでは、ゲート酸化膜厚やソースやドレインの拡散部分の面積は、２〜４倍程度、大きくなる。更には、トランジスタの最小ゲート長も２〜４倍異なる。これにより、面積は、４〜１６倍の増大となってしまう。更には、ゲート酸化膜厚の増大は、トランジスタのしきい値電圧ＶＴのばらつきを大きくし、また、駆動能力の低下や寄生容量増大により速度低下させてしまうため、特性的にも厳しく、回路設計見通しの悪いものとなってしまう。

更に課題は消費電力である。コントローラとメモリが１０ｍＡ消費するとき、本来、耐圧２Ｖとの積、２Ｖ×１０ｍＡ＝２０ｍＷでよい。しかしながら、１０ｍＡを供給する電源回路が、耐圧６Ｖで構成されていると、６Ｖ×１０ｍＡ＝６０ｍＷとなり、必要な電力の３倍を消費することになってしまう。

したがって、本発明は、複数の機能を具備し、同時に電源回路を含む半導体集積回路において、消費電流の増加とチップ面積の増加を最小限に抑え、なおかつ各機能ブロックを安定に動作させる電源回路を供給することを目的とする。

上記目的を達成するため、本発明によれば、半導体集積回路上の電源回路において、第１の電源電圧から第２の電源電圧を発生し、発生した第２の電源電圧を低耐圧トランジスタブロックへ供給するレギュレータを備えることとする。しかも、レギュレータを構成する演算増幅器は、第２の電源電圧より低い耐圧を備える低耐圧トランジスタと、第２の電源電圧より高い耐圧を備える高耐圧トランジスタとで構成する。あるいは、レギュレータを構成する演算増幅器は、全て第２の電源電圧より低い耐圧を備える低耐圧トランジスタで構成する。

本発明の電源回路によれば、高耐圧トランジスタを含む回路、あるいは低耐圧トランジスタの耐圧を越える電圧を扱う回路でありながら、低耐圧トランジスタ回路の特性に遜色ない、安定性のある、低消費電力の電源回路を実現できる。また、主要な回路を低耐圧トランジスタで構成できるので、電源回路を搭載するシステムの面積を小さくできる。

《実施の形態１》
本発明の実施の形態１について、図面を用いて説明する。

図１は、本発明における小面積で、安定性のある、低消費電力な電源回路１００の構成例を示した図である。図１において、ＶＩＮは電源を供給するための基準電位、演算増幅器１は基準電位ＶＩＮをバッファする演算増幅器、ＰＶＤＤは演算増幅器１の電源、ＶＳＳはグランドである。ＡＶＣＣは、演算増幅器１の出力であり、なおかつ低耐圧トランジスタブロック３の電源である。低耐圧トランジスタブロック３は、電源ＡＶＣＣで動作する同一チップ上にある機能ブロックである。

演算増幅器１は、低耐圧トランジスタブロック３のトランジスタの耐圧より高い高耐圧トランジスタと、低耐圧トランジスタブロック３のトランジスタの耐圧に等しい又は低い低耐圧トランジスタとからなり、図１に示すようなボルテージフォロアーの構成をとり、基準電位ＶＩＮが演算増幅器１の非反転入力端子に接続される。

演算増幅器１の基本的な構成は、図６に示すような２段増幅器とする。このとき、演算増幅器１は、差動増幅回路を構成するトランジスタ６０４とトランジスタ６０５のみ低耐圧トランジスタで、それ以外のトランジスタは高耐圧トランジスタである。従来は低耐圧トランジスタブロック３を低耐圧トランジスタで構成し、それ以外のトランジスタは高耐圧トランジスタであったのに対して、図１の回路では、演算増幅器１の差動増幅回路６０４，６０５が低耐圧トランジスタで構成している。

電源ＡＶＣＣには、低耐圧トランジスタブロック３の電流量が１０ｍＡ以上の場合や、動作速度が数１０ＭＨｚ以上の高速動作を行う場合には、演算増幅器１の出力電圧の変動を平滑化する目的から、数μＦ（マイクロファラッド）のオーダーのコンデンサを付加してもよい。

電源回路１００の動作について、図１及び図６を用いて更に詳細に説明する。いま、低耐圧トランジスタブロック３の電源ＡＶＣＣを２Ｖ、電源ＡＶＣＣを発生させる電源回路１００の電源電圧ＰＶＤＤを５Ｖとする。このとき、基準電位ＶＩＮは、２Ｖが入力されている。

図６は、演算増幅器１の回路図で、高耐圧トランジスタ６０１、高耐圧トランジスタ６０２で能動負荷回路を、高耐圧トランジスタ６０６、高耐圧トランジスタ６０７でカレントミラー回路を、高耐圧トランジスタ６０３で出力段を、低耐圧トランジスタ６０４、低耐圧トランジスタ６０５で差動増幅回路を構成する。

ここで、従来、高耐圧トランジスタで構成していた、低耐圧トランジスタ６０４、低耐圧トランジスタ６０５について、低耐圧化可能なことを説明する。

低耐圧トランジスタ６０４、低耐圧トランジスタ６０５のドレインの電圧は、ＰＶＤＤから、高耐圧トランジスタ６０１、高耐圧トランジスタ６０４のゲート・ソース間電圧ＶＧＳ分下がった電圧となる。ここで、演算増幅器１が安定動作しているとき、高耐圧トランジスタ６０１と高耐圧とトランジスタ６０２のドレイン・ソース間電圧ＶＤＳはほぼ等しいこと、更には、高耐圧トランジスタ６０１のＶＧＳとＶＤＳを等しいことより導くことができる。

ここで、高耐圧トランジスタ６０１と高耐圧トランジスタ６０２は、しきい値電圧ＶＴが２．０Ｖ程度であるものとする。一般に高耐圧トランジスタは、耐圧を高めるため、ゲート酸化膜厚が厚く、ＶＴは高めになる。更に、高耐圧トランジスタ６０１と高耐圧トランジスタ６０２のトランジスタサイズ比Ｗ／Ｌを小さく選んでおく。

このとき、高耐圧トランジスタ６０１と高耐圧トランジスタ６０２について電流方程式を考える。同様の式展開のため、高耐圧トランジスタ６０１で考える。

ドレイン電流ＩＤＳは、
ＩＤＳ＝（１／２）×μＣｏｘ（Ｗ／Ｌ）×（ＶＧＳ−ＶＴ）^２ ・・・（１）
である。ここに、μは電荷移動度、Ｃｏｘはゲート酸化膜厚、Ｗ／Ｌはトランジスタサイズ比、高耐圧トランジスタ６０１は飽和領域動作である。

式（１）において、ＩＤＳを決めて、プロセス情報からμとＣｏｘを得ることで、ＶＧＳが計算できる。ここで、ＶＧＳ≧１．０Ｖとなるように、Ｗ／Ｌを選べばよい。

このようにＷ／Ｌを決定することで、高耐圧トランジスタ６０１のＶＧＳ＝３Ｖとすることができる。また、高耐圧トランジスタ６０６のＶＤＳ＞０である。

このとき、トランジスタ６０４、トランジスタ６０５の電圧を考えると、
ＶＧＳ＝ＩＮＰ−（高耐圧トランジスタ６０６のＶＤＳ）＜２．０Ｖ、
ＶＤＳ＝（高耐圧トランジスタ６０２のドレイン電圧）−（高耐圧トランジスタ６０６のドレイン電圧）
＝（ＰＶＤＤ−高耐圧トランジスタ６０２のＶＤＳ）−（高耐圧トランジスタ６０６のドレイン電圧）＜２．０Ｖ、
ＶＢＳ≦（高耐圧トランジスタ６０２のドレイン電圧）−０ ・・・（２）
＜２．０Ｖ
である。なお、式（２）の不等号は、トランジスタ６０４、トランジスタ６０５のバックゲート電圧をグランドとするか、ソースに等しくするか又はその間の電圧を与えることを表している。

以上より、トランジスタ６０４、トランジスタ６０５の端子には、２．０Ｖ以上の電圧がかからないので、２Ｖ耐圧の低耐圧トランジスタで問題ない。

このように、演算増幅器１の差動増幅回路を低耐圧トランジスタ６０４，６０５で構成することで、低オフセット電圧、高速動作、小面積といったメリットが得られる。これは、低耐圧トランジスタの特徴として、ゲート酸化膜厚が薄くできるので、ゲート容量を小さく、ＶＴばらつきを小さく、トランジスタサイズを小さくできることから、得られる。

このように演算増幅器１を構成することで、小面積にも拘わらず、高精度な電源回路が実現できる。

図３及び図４は、電源回路の別の構成である。基準電圧ＶＩＮと電圧ＡＶＣＣとが異なる場合に、図３の電源回路３００は反転増幅動作、図４の電源回路４００は非反転増幅動作により出力ＡＶＣＣを発生させる。

まず、図３の場合、Ｄ１、Ｄ２は保護ダイオード、Ｒ１、Ｒ２は抵抗、ＶＢ１はバイアス電圧である。このとき、演算増幅器１の出力ＡＶＣＣの電圧は、
ＡＶＣＣ＝（−Ｒ２／Ｒ１）（ＶＩＮ−ＶＢ１）
である。

いま、ＶＢ１＝０Ｖとする。Ｒ２／Ｒ１＝２、ＶＩＮ＝１．０Ｖとすれば、−２Ｖを出力することができる。低耐圧トランジスタブロックが０Ｖと−２Ｖの電源で動作する場合に用いる。

この場合も、演算増幅器１の入力、図６のＩＮＰの電圧は１．０Ｖ、ＩＮＮの電圧は１．０Ｖであることから、差動増幅回路は低耐圧トランジスタで構成することができる。

次に、図４の場合、Ｒ３、Ｒ４は抵抗である。このとき、演算増幅器１の出力ＡＶＤＤの電圧は、
ＡＶＣＣ＝（１＋Ｒ４／Ｒ３）ＶＩＮ
となる。ここで、ＶＩＮ＝０．５Ｖ、１＋Ｒ４／Ｒ３＝４とすれば、出力ＡＶＤＤの電圧は２．０Ｖとなる。

この場合も、演算増幅器１の入力、図６のＩＮＰの電圧は０．５Ｖ、ＩＮＮの電圧は０．５Ｖであることから、差動増幅回路は低耐圧トランジスタで構成することができる。

図５は、演算増幅器１を、別の構成の演算増幅器５を用いて構成した場合である。５０２はＰチャネルトランジスタ、５０３はＮチャネルトランジスタである。このとき、差動増幅回路と能動負荷回路を含む増幅部を低電圧の電源ＡＶＤＤとし、駆動回路をＰＶＤＤ電源とすることで、差動増幅回路の低耐圧化が実現できる。

図７は、図６に対して、高耐圧トランジスタ７０３と高耐圧トランジスタ７０４で構成される能動負荷回路をダイオード接続した場合である。

図８は、能動負荷回路を直列にダイオード接続した構成である。この場合、能動負荷回路のトランジスタ７０３、トランジスタの７０４、及び、直列に接続されるトランジスタ８０１、トランジスタ８０２も低耐圧化できる。これは、各トランジスタのＶＧＳ＝１．５ＶとなるようにＶＧＳを選ぶことで、出力トランジスタ７０５以外は、２．０Ｖ以下しかかからない。また、トランジスタ７０１に直列にダイオード接続のトランジスタを挿入することで、トランジスタ７０１、トランジスタ７０２、トランジスタ６０７も低耐圧化できる。能動負荷回路と差動増幅回路を低圧化することで、更に、電源回路の電圧ずれ、オフセット電圧を低減し、更には、速度向上、小面積化が実現できる。

図９は、能動負荷回路と差動増幅回路との間にクランプ素子６１１，６１２を備える。クランプ素子６１１，６１２の素子間の電位差を２Ｖ程度持たせることで、能動負荷回路のトランジスタ６０１、トランジスタ６０２、差動増幅回路のトランジスタ６０４とトランジスタ６０５を低耐圧化できる。更に、この場合、クランプ素子６１１，６１２により、耐圧を超えないような回路構成となっているので、能動負荷回路や差動増幅回路のＶＧＳを耐圧のことを考慮せずに設定できる。トランジスタサイズ、Ｗ／Ｌ比を大きくとることができ、ダイナミックレンジの拡大や高速応答ができるように設計できる。

更に、クランプ素子６１１，６１２は、演算増幅動作に寄与しないので、低耐圧トランジスタの電圧範囲を超えた電源であっても、低耐圧トランジスタで、電源範囲を超えない電源と同様に設計でき、見通しが良いだけでなく、スルーレートやオフセット電圧等、高耐圧トランジスタで構成する電源回路では得るのが難しい特性を容易に得ることができる。これは、差動増幅回路に入力された電圧を電流変換し、能動負荷回路で電圧変換し、出力トランジスタ６０３のゲート電圧を与えることで、演算増幅器１の出力端子ＯＵＴの電圧となる。

このとき、差動増幅回路から能動負荷回路へは、電流で伝達するため、図１１に示すようなトランジスタ１１０１、抵抗１１０２、ダイオード１１０３が入っても、直列に接続する限り、電流値に変化なく伝達できる。このように構成することで、トランジスタ６０１、トランジスタ６０２、トランジスタ６０４、トランジスタ６０５を低耐圧化することができ、更に、特性向上を図ることができるのである。

なお、電源ＰＶＤＤと出力ＡＶＤＤとの電圧差が更に大きい場合、クランプ素子を複数個直列に接続することで、やはり低耐圧化できる。

図１０は、トランジスタ１００３と出力端子ＯＵＴとの間にクランプ素子１０１１を挿入する構成であり、このとき、トランジスタ１００３を低耐圧化できる。また、図３や図４のように入力と出力の電圧が異なる場合、トランジスタ６０７と出力端子ＯＵＴとの間にクランプ素子１０１２を挿入することで、トランジスタ６０７も低耐圧トランジスタで実現できる。

図１２のように、抵抗１２０１及び容量１２０２と出力端子ＯＵＴとの間にクランプ素子１２１０を挿入することでも、抵抗１２０１と容量１２０２を低耐圧化できる。容量１２０２や抵抗１２０１は、演算増幅器１の位相補償の役割を果たす。このとき、容量のばらつきが小さいこと、加えて、大容量であることが期待される。こういった観点で、低耐圧化できることは、極めて有効となる。低耐圧化は、ゲート酸化膜厚を薄膜化できる。これにより、反転層を生成する電圧、いわゆるしきい値電圧は比例して、ばらつきを極小化できる。また、薄膜化できた分、それに比例して容量値を大きくすることができる。このような構成をとることで、位相安定性のある、発振しない電源回路を実現し、更には、小面積で実現できるメリットがある。

《実施の形態２》
本発明の実施の形態２について、図面を用いて説明する。

実施の形態１では演算増幅器１を構成するトランジスタに対して、出力トランジスタを除く、能動負荷回路、差動増幅回路、カレントミラー回路を低耐圧トランジスタで実現することで、演算増幅器１の諸特性の向上と小面積化を図る実施の形態を説明した。

図２に示す実施の形態２では、演算増幅器２を構成するトランジスタを全て低耐圧トランジスタで構成することで、更なる高精度化を図る。図２において、演算増幅器２は、全て低耐圧トランジスタで構成する演算増幅器である。４は低耐圧トランジスタブロックである。図２の電源回路２００において、図１で説明したものと同じ構成については、同じ記号を付しており詳細な説明は省略する。

図２中の演算増幅器２が低耐圧トランジスタで構成できることを、図１３を用いて更に説明する。

図１３は、演算増幅器２の構成図で、トランジスタ１３０１〜１３０４はカスコードカレントミラー回路であり、Ｎチャネルトランジスタ１３０５，１３０６のゲート電圧はカスコードカレントミラー回路のゲート電圧と等しい。トランジスタ１３０９，１３１０は差動増幅回路、トランジスタ１３０７，１３０８は能動負荷回路、トランジスタ１３１３は駆動回路、トランジスタ１３１１，１３１２はカレントミラー回路である。トランジスタ１３１１、１３１２は抵抗でも構わない。

いま、ＰＶＤＤ＝５．０Ｖ、ＡＶＣＣ＝２．０Ｖである。ここで、演算増幅器２の能力は、トランジスタ１３０１〜１３０４のカスコードカレントミラー回路とＮチャネルトランジスタ１３０５，１３０６の電流量と、差動増幅回路のトランジスタ１３０７，１３０８と、駆動回路のトランジスタ１３１３と、カレントミラー回路のトランジスタ１３１１，１３１２との各々のトランジスタサイズで決定できる。

このとき、能動負荷回路のトランジスタ１３０７，１３０８のソース電圧、駆動回路のトランジスタ１３１３のソース電圧とに注目する。この部分の電圧が、２Ｖ以下であれば、２Ｖ以下の耐圧で十分であり、演算増幅器２を全て低耐圧トランジスタで構成できることになる。

トランジスタ１３０１〜１３０４のカスコードカレントミラー回路とＮチャネルトランジスタ１３０５，１３０６の電圧関係を説明すると、トランジスタ１３０１のドレイン電圧は、ゲート・ソース間電圧ＶＧＳに等しく、更に、ＶＧＳ＝１．５Ｖ程度である。ここで、トランジスタ１３０１のしきい値電圧ＶＴ＝０．９Ｖ、ＶＤＳｓａｔ＝０．６Ｖとした。同様に、トランジスタ１３０４のＶＧＳ、ＶＤＳが１．０Ｖと考えることができる。したがって、この回路が飽和領域で動作しているとき、トランジスタ１３０１，１３０３のドレイン電圧、及びトランジスタ１３０５のソース電圧は、ＰＶＤＤ−１．５Ｖ＝３．５Ｖとなる。同様に、トランジスタ１３０２，１３０４のドレイン電圧、及びトランジスタ１３０６のソース電圧は、３．５Ｖ−１．５Ｖ＝２．０Ｖとなる。

以上のことから、図１３の演算増幅器２を構成するトランジスタには、２Ｖ以上の電圧が印加されないので、全て低耐圧トランジスタで実現できる。

更に、出力トランジスタ１３１３の電流量は、トランジスタ１３０５及び１３０６の電流量に等しく、また、トランジスタ１３０５と１３０６が飽和領域であれば、トランジスタ１３１３のソース電圧は２．０Ｖを越えないので、最大電流量ＩＭＡＸは、ＩＭＡＸ＝（ＰＶＤＤ−２．０Ｖ）／（トランジスタ１３０５のオン抵抗＋トランジスタ１３０６のオン抵抗）まで、供給することができる。

以上のとおり、図１３に示す構成をとることで、演算増幅器２は低耐圧トランジスタで構成しているので、ゲート酸化膜厚の薄膜化により、寄生容量を低減し、高速動作及びオフセット電圧の低減を可能にしている。更には、低耐圧トランジスタであるので、小面積で構成することができる。

図１４は、トランジスタ１４０１〜１４０６を用いて、カスコードカレントミラー回路を構成した場合である。この場合も、トランジスタ１３０７，１３０８、トランジスタ１３１３のソース電圧は、２Ｖ以下となり、全て低耐圧トランジスタで構成することができる。

なお、図１３、図１４では２段のカスコードカレントミラー回路を用いたが、電源ＰＶＤＤと出力端子ＯＵＴの電圧ＡＶＣＣとの差分に応じて、３段、４段、・・・、Ｎ段でも、構成できることは言うまでもない。

図１５は、能動負荷回路、差動増幅回路、カレントミラー回路、出力回路をそれぞれカスコード化した場合の構成である。

一般的には、カスコードトランジスタやカスコード演算増幅器の場合、出力インピーダンスを増大させ、高周波ゲインを稼ぐ目的から、段数を揃える必要がある。出力段の場合、トランジスタ１５１０をトランジスタ１５１１でカスコード化すると、トランジスタ１５１３もトランジスタ１５１２でカスコード化する。これは、トランジスタの出力インピーダンスはＲＤＳであって、カスコード化すると、ｇｍ×ＲＤＳ×ＲＤＳとなり、交流的には、ＰＶＤＤもグランドとして扱われ、トランジスタ１５１０及び１５１１と、トランジスタ１５１２及び１５１３との並列に見えるため、片側だけカスコード化しても高インピーダンス化が活かされないからである。

しかしながら、図１５の場合、全トランジスタを２Ｖを超えない飽和領域で動作させる目的でカスコード化するので、カスコード化は電圧範囲によって決定すればよい。

図１５のトランジスタ１５０１〜１５０４がカスコード能動負荷、トランジスタ１５０５〜１５０８がカスコード差動増幅回路、トランジスタ１５１０，１５１１がカスコード出力回路、トランジスタ１５１２，１５１３がカスコードカレントミラー回路、トランジスタ１５０９はバイアス回路である。なお、トランジスタ１５０９もカスコード化しても問題ない。

この場合、トランジスタが飽和領域で動作するようにバイアス電圧Ｖ１〜Ｖ７を与えることで、全トランジスタを低耐圧で構成でき、更に、図１５のカスコード演算増幅器の場合、高周波特性に極めて優れる。

図１６は、電源ＰＶＤＤと出力ＡＶＤＤで更に電圧差のある場合、能動負荷回路や差動増幅回路、出力回路、カレントミラー回路を、（Ｍ／２−１）個の直列トランジスタでカスコード化することで、演算増幅器２を構成するトランジスタを全て低耐圧トランジスタで構成することが可能となる。

また、図１６では、出力インピーダンスを高くできる構成である、能動負荷回路と差動増幅回路とのカスコード化（トランジスタの直列数）が等しい構成としているが、周波数特性が十分得られる場合、カスコード化のトランジスタ数は異なってもよい。

図１６の場合には、トランジスタ１６０＿１〜トランジスタ１６０＿Ｍ／２とトランジスタ１６１＿１〜トランジスタ１６１＿Ｍ／２で構成する能動負荷と、トランジスタ１６０＿Ｍ／２＋１〜トランジスタ１６０＿Ｍとトランジスタ１６１＿Ｍ／２＋１〜トランジスタ１６１＿Ｍとで構成する差動増幅回路と、トランジスタ１６０１で構成するバイアス回路と、トランジスタ１６２＿１〜１６２＿Ｐで構成する出力回路と、１６３＿１〜１６３＿Ｐで構成する出力バイアス回路とからなる。

この場合のカスコード段数Ｍ及びＰの決め方を説明する。ＰＶＤＤとＡＶＣＣとの電圧差をΔＶとし、トランジスタのＶＧＳはほぼ等しいものとすれば、Ｍ＝ΔＶ／ＶＧＳとなる。ただし、Ｍは自然数。また、図２のように、演算増幅器２で全帰還バッファを構成する場合、かかる電圧が等しいので、Ｍ＝Ｐとなる。

高周波特性は、出力インピーダンスから決まる。この回路の差動増幅回路と能動負荷回路の出力インピーダンスＺは、並列インピーダンスを「／／」で表すものとすると、
Ｚ＝（差増増幅回路の出力インピーダンス）／／（能動負荷回路の出力インピーダンス）
＝（トランジスタ１６１＿Ｍのｇｍ
×トランジスタ１６１＿Ｍ−１のｇｍ×ＲＤＳ
・
・
・
×トランジスタ１６１＿Ｍ／２＋１のｇｍ×ＲＤＳ
×トランジスタ１６１＿Ｍ／２＋１のＲＤＳ）／／
（トランジスタ１６１＿Ｍ／２のｇｍ
×トランジスタ１６１＿Ｍ／２−１のｇｍ×ＲＤＳ
・
・
・
×トランジスタ１６１＿２のｇｍ×ＲＤＳ
×トランジスタ１６１＿１のＲＤＳ）
となる。

ただし、出力インピーダンスＺは、演算増幅器の増幅度の向上と周波数特性の向上には寄与するものの、発振を引き起こす原因にもなるので、必要以上に高い場合には、発振懸念がある。

本発明は、そもそも、低耐圧化することで、十分、特性向上できる利点があるので、演算増幅器の仕様にもよるが、カスコード化の段数は、あまり必要とされないことも多い。逆に、Ｍ＝（トランジスタの耐圧）／（直列トランジスタ数）であっても、耐圧は問題ないので、演算増幅器の仕様に応じて、
（ＰＶＤＤ−ＡＶＣＣ）／（トランジスタの耐圧）≦Ｍ≦ΔＶ／ＶＧＳ
からカスコード段数Ｍを選べばよい。更に、本発明の課題である小面積化の観点では、Ｍを極力小さく選ぶ方が小面積であることは言うまでもない。

更に、演算増幅器２で図３や図４のような、反転増幅器や非反転増幅器を実現する場合を説明する。この場合、入力端子ＩＮＰ又はＩＮＮと出力端子ＯＵＴとの電圧とが異なるので、
（ＰＶＤＤ−トランジスタ１６１＿Ｍのソース電圧）／（トランジスタの耐圧）≦Ｍ≦（ＰＶＤＤ−ＩＮＰ）／ＶＧＳ、
（ＰＶＤＤ−ＡＶＣＣ）／（トランジスタの耐圧）≦Ｐ≦（ＰＶＤＤ−ＡＶＣＣ）／ＶＧＳ
から、カスコード段数Ｍ及びＰを決定すればよい。このときも、演算増幅器２の周波数特性を向上させる場合には、できるだけＭ、Ｐを大きくとり、小面積で位相安定性を重視する場合には、Ｍをできるだけ小さくとればよい。

なお、図１３、図１４では演算増幅器２の構成として２段増幅回路を用いたが、３段増幅回路や、Ｒａｉｌ−ｔｏ−Ｒａｉｌ演算増幅器等の構成をとっても、本発明における電源回路を逸脱しないことは言うまでもない。

また、カスコードカレントミラー回路にＰチャネルトランジスタを用いたが、Ｎチャネルトランジスタを用いて同様の回路を構成できることは言うまでもない。

以上、実施の形態１及び２を説明してきたが、これらの実施の形態中のＭＯＳトランジスタに代えてバイポーラトランジスタを用いても同様の電源回路を構成できる。更に本発明は、上記実施の形態に限定されることなく、特許請求の範囲に記載された範囲内で自由に変形、変更が可能である。

本発明の電源回路によれば、高耐圧トランジスタを含む回路、あるいは低耐圧トランジスタの耐圧を越える電圧を扱う回路でありながら、低耐圧トランジスタ回路の特性に遜色ない、安定性のある、低消費電力の電源回路を実現できる。また、主要な回路を低耐圧トランジスタで構成できるので、電源回路を搭載するシステムの面積を小さくすることが可能であり、液晶ドライバ、コントローラ、メモリ等を混載する高駆動能力電源回路に有用である。

本発明の実施の形態１における電源回路の構成図である。 本発明の実施の形態２における電源回路の構成図である。 本発明の実施の形態１における基準電圧と電源回路の出力電圧とが異なる場合の電源回路の第１の構成図である。 本発明の実施の形態１における基準電圧と電源回路の出力電圧とが異なる場合の電源回路の第２の構成図である。 本発明の実施の形態１における電源回路を実現する演算増幅器の第１の構成図である。 本発明の実施の形態１における電源回路を実現する演算増幅器の第２の構成図である。 本発明の実施の形態１における電源回路を実現する演算増幅器の第３の構成図である。 本発明の実施の形態１における電源回路を実現する演算増幅器の第４の構成図である。 本発明の実施の形態１における電源回路を実現する演算増幅器の第５の構成図である。 本発明の実施の形態１における電源回路を実現する演算増幅器の第６の構成図である。 本発明の実施の形態１のクランプ素子を実現する構成図である。 本発明の実施の形態１における電源回路を実現する演算増幅器の第７の構成図である。 本発明の実施の形態２における電源回路を実現する演算増幅器の第１の構成図である。 本発明の実施の形態２における電源回路を実現する演算増幅器の第２の構成図である。 本発明の実施の形態２における電源回路を実現する演算増幅器の第３の構成図である。 本発明の実施の形態２における電源回路を実現する演算増幅器の第４の構成図である。

符号の説明

１，２，５ 演算増幅器
３，４ 低耐圧トランジスタブロック
１００，２００，３００，４００ 電源回路
５０２ Ｐチャネルトランジスタ
５０３ Ｎチャネルトランジスタ
６０１〜６０３ 高耐圧Ｐチャネルトランジスタ
６０４〜６０７ 低耐圧Ｎチャネルトランジスタ
６１１，６１２ クランプ素子
７０１ 高耐圧Ｎチャネルトランジスタ
７０２〜７０５ 高耐圧Ｐチャネルトランジスタ
８０１，８０２ 高耐圧Ｐチャネルトランジスタ
１００３ 低耐圧Ｐチャネルトランジスタ
１０１１，１０１２ クランプ素子
１１０１ トランジスタ（クランプ素子）
１１０２ 抵抗（クランプ素子）
１１０３ ダイオード（クランプ素子）
１２０１ 抵抗
１２０２ 容量
１２１０ クランプ素子
１３０１〜１３０４，１３０７，１３０８，１３１３ 低耐圧Ｐチャネルトランジスタ
１３０５，１３０６，１３０９〜１３１２ 低耐圧Ｎチャネルトランジスタ
１４０１〜１４０６ 低耐圧Ｐチャネルトランジスタ
１５０１〜１５０４，１５１０，１５１１ 低耐圧Ｐチャネルトランジスタ
１５０５〜１５０９，１５１２，１５１３ 低耐圧Ｎチャネルトランジスタ
１６０＿１〜１６０＿Ｍ／２，１６１＿１〜１６１＿Ｍ／２ 低耐圧Ｐチャネルトランジスタ
１６０＿Ｍ／２＋１〜１６０＿Ｍ，１６１＿Ｍ／２＋１〜１６１＿Ｍ 低耐圧Ｎチャネルトランジスタ
１６２＿１〜１６２＿Ｐ 低耐圧Ｐチャネルトランジスタ
１６３＿１〜１６３＿Ｐ 低耐圧Ｎチャネルトランジスタ
ＡＶＣＣ 電源（本発明の電源回路で発生）
ＡＶＤＤ 低耐圧用電源（外部供給）
Ｄ１，Ｄ２ ダイオード
ＩＮＮ 演算増幅器の反転入力端子
ＩＮＰ 演算増幅器の非反転入力端子
ＩＲＥＦ１ バイアス電流
ＯＵＴ 演算増幅器の出力端子
ＰＶＤＤ 高耐圧用電源（外部供給）
Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗
Ｖ１〜Ｖ７ バイアス電圧
ＶＢ１ バイアス電圧
ＶＢＩＡＳ１〜ＶＢＩＡＳ５ バイアス電圧
ＶＳＳ グランド

Claims (16)

1. 半導体集積回路上の電源回路であって、
   第１の電源電圧から前記第１の電源電圧より絶対値の小さい第２の電源電圧を発生し、前記第２の電源電圧で動作する低耐圧トランジスタブロックへ前記第２の電源電圧を供給するレギュレータを備え、
   前記レギュレータを構成する演算増幅器は、前記第２の電源電圧より低い耐圧を備える低耐圧トランジスタと、前記第２の電源電圧より高い耐圧を備える高耐圧トランジスタとで構成されたことを特徴とする電源回路。
2. 請求項１記載の電源回路において、
   前記演算増幅器の差動増幅回路は、低耐圧トランジスタからなることを特徴とする電源回路。
3. 請求項１又は２に記載の電源回路において、
   前記演算増幅器の能動負荷回路は、低耐圧トランジスタからなることを特徴とする電源回路。
4. 請求項１〜３のいずれか１項に記載の電源回路において、
   前記演算増幅器は、非反転増幅動作又は反転増幅動作であることを特徴とする電源回路。
5. 請求項１〜４のいずれか１項に記載の電源回路において、
   前記演算増幅器の出力駆動回路は、低耐圧トランジスタからなることを特徴とする電源回路。
6. 請求項１〜５のいずれか１項に記載の電源回路において、
   前記演算増幅器のカレントミラー回路は、低耐圧トランジスタからなることを特徴とする電源回路。
7. 請求項１〜６のいずれか１項に記載の電源回路において、
   前記演算増幅器は、前記演算増幅器の位相補償回路と前記演算増幅器の出力との間にクランプ素子を備えたことを特徴とする電源回路。
8. 請求項７記載の電源回路において、
   前記位相補償回路は、低耐圧トランジスタ又は低耐圧素子からなることを特徴とする電源回路。
9. 請求項２〜４のいずれか１項に記載の電源回路において、
   前記演算増幅器は、前記演算増幅器の能動負荷回路と差動増幅回路との間にクランプ素子を備えたことを特徴とする電源回路。
10. 請求項５記載の電源回路において、
    前記演算増幅器は、前記演算増幅器の出力駆動回路及び出力バイアス回路と前記演算増幅器の出力との間にクランプ素子を備えたことを特徴とする電源回路。
11. 請求項７〜１０のいずれか１項に記載の電源回路において、
    前記クランプ素子は、飽和領域で動作するバイアスを与えられたトランジスタ又は抵抗又はダイオードであることを特徴とする電源回路。
12. 半導体集積回路上の電源回路であって、
    第１の電源電圧から前記第１の電源電圧より絶対値の小さい第２の電源電圧を発生し、前記第２の電源電圧で動作する低耐圧トランジスタブロックへ前記第２の電源電圧を供給するレギュレータを備え、
    前記レギュレータを構成する演算増幅器は、全て前記第２の電源電圧より低い耐圧を備える低耐圧トランジスタで構成されたことを特徴とする電源回路。
13. 請求項１２記載の電源回路において、
    前記演算増幅器は、前記演算増幅器の能動負荷回路及び出力トランジスタと電源との間にＭ（Ｍは２以上の自然数）個直列にカスコード接続されたトランジスタからなるカレントミラー回路を備えたことを特徴とする電源回路。
14. 請求項１２記載の電源回路において、
    前記演算増幅器は、
    前記演算増幅器の能動負荷回路と電源との間にＭ（Ｍは２以上の自然数）個直列にカスコード接続されたトランジスタからなるカレントミラー回路と、
    前記演算増幅器の出力トランジスタと電源との間に、前記カレントミラー回路のトランジスタの各々のゲート電圧と等しいゲート電圧を受け取り、かつ各々前記カレントミラー回路のトランジスタに対して逆導電型を有するトランジスタをＭ個直列に接続してなる回路とを備えたことを特徴とする電源回路。
15. 請求項１２記載の電源回路において、
    前記演算増幅器の能動負荷回路及び差動増幅回路は、各々同一導電型を有するトランジスタをＫ個（Ｋは２以上の自然数）直列にカスコード接続してなることを特徴とする電源回路。
16. 請求項１２又は１６に記載の電源回路において、
    前記演算増幅器の出力ソース接地回路は、各々同一導電型を有するトランジスタをＭ個（Ｍは２以上の自然数）直列にカスコード接続してなることを特徴とする電源回路。

Images