KR20240025643A - 구동 회로, 디스플레이 구동 칩, 디스플레이 기기 및 전자 기기 - Google Patents

구동 회로, 디스플레이 구동 칩, 디스플레이 기기 및 전자 기기 Download PDF

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KR20240025643A
KR20240025643A KR1020247002628A KR20247002628A KR20240025643A KR 20240025643 A KR20240025643 A KR 20240025643A KR 1020247002628 A KR1020247002628 A KR 1020247002628A KR 20247002628 A KR20247002628 A KR 20247002628A KR 20240025643 A KR20240025643 A KR 20240025643A
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룽산 후
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칩원 테크놀로지(베이징) 컴퍼니 리미티드
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Abstract

본 발명은 구동 회로, 디스플레이 구동 칩, 디스플레이 기기 및 전자 기기에 관한 것으로, 구동 회로는 제1 레벨 회로, 제2 레벨 회로 및 보조 회로를 포함하되, 제1 레벨 회로는 제1 입력 신호 및 제2 입력 신호를 수신하고 증폭하여, 제1 출력 신호 및 제2 출력 신호를 얻어 제2 레벨 회로로 출력하는 데에 사용되고; 제2 레벨 회로는 제1 출력 신호 및 제2 출력 신호에 따라 제3 출력 신호를 출력하여 부하를 구동하는 데에 사용되고; 제2 레벨 회로는 또한 밀러 커패시터를 통해 제1 레벨 회로에 연결되며; 보조 회로는 제1 레벨 회로 및 제2 레벨 회로에 연결되어, 제1 레벨 회로의 출력 임피던스를 감소시키는 데에 사용된다. 상기 구동 회로는 밀러 보상의 구동 회로로서 임의의 부하 커패시턴스에 연결되고 또한 과도 응답이 평활화된다는 요구를 충족시킬 수 있다.

Description

구동 회로, 디스플레이 구동 칩, 디스플레이 기기 및 전자 기기
본 출원은 2022년 7월 12일에 중국 특허청에 제출된, 출원 번호가 202210821620.6이고 발명의 명칭이 “구동 회로, 디스플레이 구동 칩, 디스플레이 기기 및 전자 기기”인 중국 특허 출원의 우선권을 주장하는바, 해당 출원의 모든 내용은 참조로서 본 출원에 포함된다.
본 발명은 집적회로 분야에 관한 것으로, 특히 구동 회로, 디스플레이 구동 칩, 디스플레이 기기 및 전자 기기에 관한 것이다.
연산 증폭기는 증폭 배율이 매우 높은 회로 유닛이다. 이는 집적회로 분야에서 널리 응용되므로 설계 시 상이한 응용 시나리오에서 발생할 수 있는 문제를 고려해야 한다. 흔히 발생하는 한 가지 문제는 연산 증폭기의 부하 커패시턴스가 불확정이라는 것이다. 예를 들어, 구동 회로에서 연산 증폭기를 사용함으로써 LED를 구동하여 디스플레이할 경우 많은 LED를 구동할 수 있고, LED의 개수는 또한 사용자에 의해 결정되므로, 연산 증폭기의 설계 시 상기 연산 증폭기의 부하 커패시턴스의 근사치는 임의의 값이 될 수 있음을 고려해야 하는 동시에 일부 응용 시나리오에서는 연산 증폭기를 이득 증폭기로 사용할 수 있다. 이득 증폭기는 출력 및 입력에 일정한 증폭 배율을 요구하므로, 다른 한 가지 문제는 연산 증폭기의 과도 응답(입력이 변경될 경우, 출력이 안정적인 상태로 변하는 과정)이 평활화되어야 한다는 것으로, 즉 출력 전압의 값이 오버슈트되지 않아야 한다는 것이며, 이는 일반적으로 위상 마진이 60°를 초과할 것을 요한다. 이는 밀러 보상의 연산 증폭기로서는 매우 어려운 일이다.
따라서, 상기 요구를 충족할 수 있는 밀러 보상의 구동 회로의 설계는 이 분야의 주목받는 연구 과제가 되었다.
이를 감안하여, 본 발명은 밀러 보상의 구동 회로로서, 임의의 부하 커패시턴스에 연결되고 또한 과도 응답이 평활화된다는 요구를 충족시킬 수 있는, 구동 회로, 디스플레이 구동 칩, 디스플레이 기기 및 전자 기기를 제공한다.
본 발명의 일 양태에 따르면, 구동 회로가 제공된다. 상기 구동 회로는 제1 레벨 회로, 제2 레벨 회로 및 보조 회로를 포함하되, 상기 제1 레벨 회로는 제1 입력 신호 및 제2 입력 신호를 수신하고 증폭하여, 제1 출력 신호 및 제2 출력 신호를 얻어 상기 제2 레벨 회로로 출력하는 데에 사용되고; 상기 제2 레벨 회로는 상기 제1 출력 신호 및 상기 제2 출력 신호에 따라 제3 출력 신호를 출력하여 부하를 구동하는 데에 사용되고; 상기 제2 레벨 회로는 또한 밀러 커패시터를 통해 상기 제1 레벨 회로에 연결되며; 상기 보조 회로는 상기 제1 레벨 회로 및 상기 제2 레벨 회로에 연결되어, 상기 제1 레벨 회로의 출력 임피던스를 감소시키는 데에 사용된다.
가능한 실시형태에서, 상기 보조 회로는 제1 저항 및 제2 저항을 포함하고, 상기 제1 출력 신호는 상기 제1 레벨 회로의 제1 단으로부터 출력되고, 상기 제2 출력 신호는 상기 제1 레벨 회로의 제2 단으로부터 출력되며, 상기 제1 저항은 전원 전압과 상기 제1 레벨 회로의 제1 단 사이에 연결되고; 상기 제2 저항은 상기 제1 레벨 회로의 제2 단과 접지단 사이에 연결된다.
가능한 실시형태에서, 상기 보조 회로는 제1 트랜지스터 및 제2 트랜지스터를 더 포함하고, 상기 제1 트랜지스터 및 상기 제1 저항은 전원 전압과 상기 제1 레벨 회로의 제1 단 사이에 직렬로 연결되며, 상기 제1 저항에 흐르는 전류는 상기 제1 트랜지스터의 제1 전극 및 제2 전극에도 흐르고; 상기 제1 트랜지스터의 게이트는 상기 제1 트랜지스터의 제1 전극 및 제2 전극 중 전원 전압으로부터 더 멀리 떨어져 있는 하나에 연결되며; 상기 제1 트랜지스터는 상기 제1 저항에 흐르는 전류를 감소시키키는 데에 사용되고; 상기 제2 트랜지스터 및 상기 제2 저항은 상기 제1 레벨 회로의 제2 단과 접지단 사이에 직렬로 연결되며, 상기 제2 저항에 흐르는 전류는 상기 제2 트랜지스터의 제1 전극 및 제2 전극에도 흐르고; 상기 제2 트랜지스터의 게이트는 상기 제2 트랜지스터의 제1 전극 및 제2 전극 중 접지단으로부터 더 멀리 떨어져 있는 하나에 연결되며; 상기 제2 트랜지스터는 상기 제2 저항에 흐르는 전류를 감소시키는 데에 사용된다.
가능한 실시형태에서, 상기 보조 회로는 제3 트랜지스터 및 제4 트랜지스터를 더 포함하고, 상기 제3 트랜지스터, 상기 제1 트랜지스터 및 상기 제1 저항은 전원 전압과 상기 제1 레벨 회로의 제1 단 사이에 직렬로 연결되고, 상기 제1 저항에 흐르는 전류는 상기 제3 트랜지스터의 제1 전극 및 제2 전극에도 흐르며, 상기 제3 트랜지스터의 게이트는 제1 바이어스 신호를 수신하고; 상기 제3 트랜지스터는 상기 제1 저항에 흐르는 전류의 최댓값이 상기 제1 레벨 회로의 테일 전류의 전류값보다 작도록 제어하는 데에 사용되며; 상기 제4 트랜지스터, 상기 제2 트랜지스터 및 상기 제2 저항은 상기 제1 레벨 회로의 제2 단과 접지단 사이에 직렬로 연결되고, 상기 제2 저항에 흐르는 전류는 상기 제4 트랜지스터의 제1 전극 및 제2 전극에도 흐르며, 상기 제4 트랜지스터의 게이트는 제2 바이어스 신호를 수신하고; 상기 제4 트랜지스터는 상기 제2 저항에 흐르는 전류의 최댓값이 상기 제1 레벨 회로의 테일 전류의 전류값보다 작도록 제어하는 데에 사용된다.
가능한 실시형태에서, 상기 제1 바이어스 신호가 상기 제3 트랜지스터를 선형 영역에서 작동시킬 경우, 상기 제1 출력 신호는 감소하고, 상기 제1 저항에 흐르는 전류는 증가하며; 상기 제1 출력 신호가 상기 제3 트랜지스터를 포화 영역에서 작동시키도록 감소할 경우, 상기 제1 저항에 흐르는 전류는 최댓값에 도달하고; 상기 제2 바이어스 신호가 상기 제4 트랜지스터를 선형 영역에서 작동시킬 경우, 상기 제2 출력 신호는 상승하고, 상기 제2 저항에 흐르는 전류는 증가하며; 상기 제2 출력 신호가 상기 제4 트랜지스터를 포화 영역에서 작동시키도록 상승할 경우, 상기 제2 저항에 흐르는 전류는 최댓값에 도달한다.
가능한 실시형태에서, 상기 제2 레벨 회로는 제5 트랜지스터 및 제6 트랜지스터를 포함하고, 상기 제5 트랜지스터의 제1 전극은 전원 전압에 연결되며, 제2 전극은 상기 제2 레벨 회로의 제1 단으로서 상기 제3 출력 신호를 출력하고, 게이트는 상기 제2 레벨 회로의 제2 단으로서 상기 제1 출력 신호를 수신하며; 상기 제6 트랜지스터의 제1 전극은 상기 제5 트랜지스터의 제2 전극에 연결되고, 제2 전극은 접지되며, 게이트는 상기 제2 레벨 회로의 제3 단으로서 상기 제2 출력 신호를 수신하되; 상기 제5 트랜지스터와 상기 제6 트랜지스터는 서로 다른 극성을 가지고, 상기 제5 트랜지스터와 상기 제1 트랜지스터는 동일한 극성을 가지며, 상기 제6 트랜지스터와 상기 제2 트랜지스터는 동일한 극성을 가진다.
본 발명의 다른 양태에 따르면, 복수의 디스플레이 유닛 및 적어도 하나의 상술한 구동 회로를 포함하고, 상기 복수의 디스플레이 유닛은 상기 구동 회로의 제2 레벨 회로의 제3 단에 연결되는 디스플레이 구동 칩이 제공된다.
본 발명의 또 다른 양태에 따르면, 상술한 디스플레이 구동 칩을 포함하는 디스플레이 기기가 제공된다.
가능한 실시형태에서, 상기 디스플레이 유닛은 디스플레이 패널을 포함하고, 상기 디스플레이 패널은 액정 디스플레이 패널, 마이크로 발광 다이오드 디스플레이 패널, 발광 다이오드 디스플레이 패널, 미니 발광 다이오드 디스플레이 패널, 퀀텀 닷 발광 다이오드 디스플레이 패널, 유기 발광 다이오드 디스플레이 패널, 음극선관 디스플레이 패널, 디지털 조명 처리 디스플레이 패널, 전계 방출 디스플레이 패널, 플라즈마 디스플레이 패널, 전기 영동 디스플레이 패널, 전기 습윤 디스플레이 패널 및 파인 피치 디스플레이 패널 중 적어도 하나를 포함한다.
본 발명의 또 다른 양태에 따르면, 상술한 디스플레이 기기를 포함하는 전자 기기가 제공된다.
본 발명의 실시예의 구동 회로에 따르면, 제1 레벨 회로에 의해 제1 입력 신호 및 제2 입력 신호를 수신하고 증폭하여 제1 출력 신호 및 제2 출력 신호를 얻어 제2 레벨 회로로 출력함으로써, 증폭 기능을 실현하고 제2 레벨 회로에 바이어스를 제공하며; 제2 레벨 회로에 의해 제1 출력 신호 및 제2 출력 신호에 따라 제3 출력 신호를 출력하여 부하를 구동하고; 제2 레벨 회로는 또한 밀러 커패시터를 통해 상기 제1 레벨 회로에 연결되기에, 본 발명의 실시예의 구동 회로는 밀러 보상의 구동 회로이며; 보조 회로는 제1 레벨 회로 및 제2 레벨 회로에 연결되어 제1 레벨 회로의 출력 임피던스를 감소시키는 데에 사용됨으로써, 부하 커패시턴스가 변하는 과정에서 구동 회로의 위상 마진의 최솟값을 증가시켜 과도 응답이 평활화되고, 즉 밀러 보상의 구동 회로가 임의의 부하 커패시턴스에 연결되고 또한 과도 응답이 평활화된다는 요구를 충족시킬 수 있는 것을 실현한다.
이하, 도면을 참조하여 예시적인 실시예에 대한 상세한 설명에 따라 본 발명의 다른 특징 및 양태는 명확해질 것이다.
명세서에 포함되고 명세서의 일부분을 구성하는 도면은 명세서와 함께 본 발명의 예시적인 실시예, 특징 및 양태를 도시하며, 본 발명의 원리를 설명하기 위한 것이다.
도 1은 종래기술의 2단 연산 증폭기의 예시적인 구조도를 도시한다.
도 2는 본 발명의 실시예에 따른 구동 회로의 예시적인 구조도를 도시한다.
도 3은 본 발명의 실시예에 따른 제1 레벨 회로(210)의 예시적인 구조 모식도를 도시한다.
도 4는 본 발명의 실시예에 따른 제2 레벨 회로(220)의 예시적인 구조도를 도시한다.
도 5는 본 발명의 실시예에 따른 보조 회로(230)의 예시적인 구조도를 도시한다.
도 6은 본 발명의 실시예에 따른 보조 회로(230)의 다른 예시적인 구조도를 도시한다.
도 7은 본 발명의 실시예에 따른 보조 회로(230)의 또 다른 예시적인 구조도를 도시한다.
이하, 도면을 참조하여 본 발명의 다양한 예시적인 실시예, 특징 및 양태에 대해 상세하게 설명한다. 도면에서 동일한 도면 부호는 기능이 동일하거나 유사한 소자를 나타낸다. 도면에서 실시예의 다양한 양태를 도시하였지만, 달리 명시되지 않는 한, 도면은 비율에 따라 작성된 것이 아니다.
여기서 “예시적”이라는 용어는 “예, 실시예 또는 설명을 위해 사용됨”을 의미한다. 여기서 “예시적”으로 설명되는 임의의 실시예는 다른 실시예보다 훌륭하거나 바람직한 것으로 해석되는 것은 아니다.
또한, 본 발명의 실시예를 더욱 잘 설명하기 위해, 아래의 발명의 실시를 위한 구체적인 내용에서 다양한 세부사항이 제공된다. 본 기술분야의 통상의 기술자는 특정 세부사항이 없어도 본 발명의 실시예는 여전히 실시할 수 있음을 이해할 것이다. 일부 구현예들에서, 본 발명의 요지를 강조하기 위해, 본 기술분야의 통상의 기술자에게 자명한 방법, 수단, 소자 및 회로에 대해서는 상세하게 서술하지 않기로 한다.
도 1은 종래기술의 2단 연산 증폭기의 예시적인 구조도를 도시한다.
도 1에 도시된 바와 같이, 상기 증폭기는 입력 레벨 회로 및 출력 레벨 회로로 나뉠 수 있는데, 입력 레벨 회로는 큰 전압 이득을 제공하는 데에 사용되고, 출력 레벨 회로는 구동 회로에 큰 전류 구동 능력을 제공하는 데에 사용된다. 출력 레벨 회로의 입력단과 출력단 사이에는 밀러 커패시터(Cm)가 연결되어 연산 증폭기 극점의 위상 보상을 실현하는 데에 사용된다. 여기서 VN 및 VP는 상기 2단 연산 증폭기의 입력 신호이고, OUT는 상기 2단 연산 증폭기의 출력 신호이며, VB는 바이어스 전압이고, AVDD는 전원 전압이며, CL은 부하 커패시턴스이고, Cm은 밀러 커패시터이다.
연산 증폭기의 설계 시, 상기 연산 증폭기의 실제 응용에서 부하 커패시턴스(CL)의 구체적인 값은 미리 결정할 수 없다. 따라서 연산 증폭기의 설계 시 부하 커패시턴스의 근사치는 임의의 값이 될 수 있음을 고려해야 한다. 일부 시나리오에서는 연산 증폭기가 이득 증폭기로 사용되므로, 연산 증폭기의 설계는 과도 응답의 평활화, 즉 출력 신호가 오버슈트되지 말아야 하는 점(일반적으로 60°를 초과하는 위상 마진이 필요함)도 고려해야 한다. 이는 종래기술의 밀러 보상의 연산 증폭기로서는 매우 어려운 일이다.
이러한 기술적 과제를 해결하기 위하여, 본 발명은 구동 회로, 디스플레이 구동 칩, 디스플레이 기기 및 전자 기기를 제공하며, 상기 구동 회로는 밀러 보상의 구동 회로로서 임의의 부하 커패시턴스에 연결되고 또한 과도 응답이 평활화된다는 요구를 충족시킬 수 있다.
도 2는 본 발명의 실시예에 따른 구동 회로의 예시적인 구조도를 도시한다.
도 2에 도시된 바와 같이, 가능한 실시형태에서, 제1 레벨 회로(210), 제2 레벨 회로(220) 및 보조 회로(230)를 포함하되,
제1 레벨 회로(210)는 제1 입력 신호(Vin1) 및 제2 입력 신호(Vin2)를 수신하고 증폭하여, 제1 출력 신호(Vout1) 및 제2 출력 신호(Vout2)를 얻어 제2 레벨 회로(220)로 출력하는 데에 사용된다.
본 발명의 실시예의 제1 레벨 회로(210)는 종래기술에 기반하여 구현된 전압 이득 증폭 회로일 수 있다. 도 3은 본 발명의 실시예에 따른 제1 레벨 회로(210)의 예시적인 구조 모식도를 도시한다. 상기 제1 레벨 회로(210)는 차동 입력 유닛, 테일 전류 소스 및 전압 증폭 유닛을 포함하고, 차동 입력 유닛은 P형 트랜지스터(T1, T2)를 포함하며, 트랜지스터(T1, T2)의 게이트는 각각 차동 입력 신호(제1 입력 신호(Vin1) 및 제2 입력 신호(Vin2))에 연결되고, 트랜지스터(T1, T2)의 소스는 서로 연결되고 테일 전류 소스를 통해 접지되며, 트랜지스터(T1, T2)의 드레인은 전압 증폭 유닛에 연결되어, 전압 증폭 유닛에서 트랜지스터로 형성된 전류 미러 구조를 통해 신호 증폭 처리를 수행하고, 제2 레벨 회로(220)에 바이어스 전압(제1 출력 신호(Vout1) 및 제2 출력 신호(Vout2))를 제공한다. 여기서, 테일 전류 소스는 P형 트랜지스터(T3)를 통해 실현되고, 상기 트랜지스터(T3)의 게이트는 제어 신호를 수신하고, 테일 전류(I3)의 출력을 제어는 데에 사용되며, 소스는 접지될 수 있고, 드레인은 트랜지스터(T1, T2)의 제1 전극에 연결될 수 있다. VDD는 전원 전압을 나타낸다.
본 기술분야의 기술자는 도 3의 구조는 제1 레벨 회로(210)의 예시일 뿐이고, 제1 레벨 회로(210)는 또한 종래기술에 의해 실현 가능한 더 많은 구조를 포함할 수 있으며, 제1 입력 신호(Vin1) 및 제2 입력 신호(Vin2)의 증폭을 실현할 수 있고, 제1 출력 신호(Vout1) 및 제2 출력 신호(Vout2)의 출력이 제2 레벨 회로에 대한 바이어스를 제공할 수 있으면 되며, 본 발명은 제1 레벨 회로(210)의 구체적인 구조를 한정하지 않음을 이해해야 한다.
제2 레벨 회로(220)는 제1 출력 신호(Vout1) 및 제2 출력 신호(Vout2)에 따라 제3 출력 신호(Vout3)를 출력하여 부하(CL)를 구동하는 데에 사용된다. 제2 레벨 회로(220)는 또한 밀러 커패시터(C1, C2)를 통해 제1 레벨 회로(210)에 연결된다.
제2 레벨 회로(220)는 종래기술을 기반으로 구현할 수 있다. 도 4는 본 발명의 실시예에 따른 제2 레벨 회로(220)의 예시적인 구조도를 도시한다. 도 4에 도시된 바와 같이, 상기 제2 레벨 회로(220)는 상이한 극성의 트랜지스터(T5, T6)를 포함할 수 있다. 가령, 트랜지스터(T5)를 PMOS 트랜지스터로, 트랜지스터(T6)를 NMOS 트랜지스터로 할 수 있다. 트랜지스터(T5)의 제1 전극(소스)은 전원 전압에 연결되며, 게이트는 제1 출력 신호(Vout1)를 수신하고, 트랜지스터(T6)의 제1 전극(소스)은 접지되며, 게이트는 제2 출력 신호(Vout2)를 수신한다. 트랜지스터(T5)의 제2 전극(드레인) 및 트랜지스터(T6)의 제2 전극(드레인)은 서로 연결되어 제2 레벨 회로(220)의 제3 단으로 되고, 제3 단은 부하(CL)에도 연결되며, 즉 제3 출력 신호(Vout3)는 부하(CL)에 제공되는 신호로 사용할 수 있다. 트랜지스터(T5)의 제2 전극(드레인) 및 트랜지스터(T6)의 제2 전극(드레인)은 또한 각각 밀러 커패시터(C1 및 C2)를 통해 제1 레벨 회로(210)에 연결되어 회로 극점의 위상 보상을 실현하되, 그 구체적인 보상 방식은 종래기술을 기반으로 구현될 수 있으므로 여기서는 더 이상 언급하지 않는다.
보조 회로(230)(230a 및 230b를 포함함)는 제1 레벨 회로(210) 및 제2 레벨 회로(220)에 연결되어, 제1 레벨 회로(210)의 출력 임피던스를 감소시키는 데에 사용된다.
제1 레벨 회로(210)의 출력 임피던스는 구동 회로의 위상 마진과 서로 연관되고, 둘 사이의 연관 관계는 다음과 같다. 부하 커패시턴스(CL)가 변하는 과정에서 제1 레벨 회로(210)의 출력 임피던스가 작을수록 구동 회로의 위상 마진의 최솟값이 커진다. 위상 마진이 60%보다 클 경우 구동 회로의 과도 응답이 평활한 것으로 간주될 수 있으므로, 보조 회로(230)를 통해 제1 레벨 회로(210)의 출력 임피던스를 감소시켜, 구동 회로의 과도 응답을 최적화할 수 있다.
본 발명의 실시예의 구동 회로에 따르면, 제1 레벨 회로에 의해 제1 입력 신호 및 제2 입력 신호를 수신하고 증폭하여, 제1 출력 신호 및 제2 출력 신호를 얻어 제2 레벨 회로로 출력함으로써, 증폭 기능을 실현하고 제2 레벨 회로에 바이어스를 제공하며; 제2 레벨 회로에 의해 제1 출력 신호 및 제2 출력 신호에 따라 제3 출력 신호를 출력하여 부하를 구동하고; 제2 레벨 회로는 또한 밀러 커패시터를 통해 상기 제1 레벨 회로에 연결되기에, 본 발명의 실시예의 구동 회로는 밀러 보상의 구동 회로이며; 보조 회로는 제1 레벨 회로 및 제2 레벨 회로에 연결되어 제1 레벨 회로의 출력 임피던스를 감소시키는 데에 사용됨으로써, 부하 커패시턴스가 변하는 과정에서 구동 회로의 위상 마진의 최솟값을 증가시켜 과도 응답이 평활화되는 것을 실현, 즉 밀러 보상의 구동 회로가 임의의 부하 커패시턴스에 연결되고 또한 과도 응답이 평활화된다는 요구를 충족시킬 수 있는 것을 실현한다.
본 발명의 실시예의 보조 회로(230)는 다양한 구조를 가지고 있다. 이하, 도 5 내지 도 7을 참조하여 몇가지 보조 회로(230)의 예시적인 구조 및 장점을 각각 소개한다.
도 5는 본 발명의 실시예에 따른 보조 회로(230)의 예시적인 구조도를 도시한다.
도 5에 도시된 바와 같이, 가능한 실시형태에서, 보조 회로(230)는 제1 저항(R1) 및 제2 저항(R2)을 포함하고, 제1 출력 신호(Vout1)는 제1 레벨 회로(210)의 제1 단(a1)으로부터 출력되고, 제2 출력 신호(Vout2)는 제1 레벨 회로(210)의 제2 단(a2)으로부터 출력되며, 제1 저항(R1)은 전원 전압(VDD)과 제1 레벨 회로(210)의 제1 단(a1) 사이에 연결되고; 제2 저항(R2)은 제1 레벨 회로(210)의 제2 단(a2)과 접지단 사이에 연결된다.
예를 들어, 도 3 및 도 4로부터 알 수 있다시피, 제1 레벨 회로(210)에는 2개의 출력단(a1 및 a2)이 있으므로 보조 회로(230)의 설계 시 2개의 출력단(a1 및 a2)의 출력 임피던스를 각각 감소시키는 것을 고려해야 한다. 가장 간단한 방식은 2개의 출력단(a1 및 a2)을 각각 저항에 연결하는 것으로서, 즉 도 5에 도시된 바와 같이, 제1 저항(R1)을 제1 레벨 회로(210)의 제1 단(a1)과 전원 전압(VDD) 사이에 연결되도록 하고, 제2 저항(R2)을 제1 레벨 회로(210)의 제2 단(a2) 및 접지단(GND) 사이에 연결되도록 한다. 즉 보조 회로(230)(230a 및 230b를 포함함)는 제1 저항(R1) 및 제2 저항(R2)을 포함할 수 있다. 본 발명의 실시예는 제1 저항(R1) 및 제2 저항(R2)의 저항값을 한정하지 않는다. 이런 상황에서 보조 회로(230)의 구조는 비교적 간단하고 실현이 용이하며 원가가 비교적 저렴하다.
그러나 도 5에 도시된 회로에서는 보조 회로(230)(230a 및 230b를 포함함)에 제1 저항(R1) 및 제2 저항(R2)이 존재하여 제1 저항(R1) 및 제2 저항(R2)에 전류가 흐른다. 또한 트랜지스터(T5)에 있어서, 게이트 소스 전압은 이의 임계 전압과 연관이 있고, 소스 전압은 전원 전압(VDD)의 기설정 값이므로, 트랜지스터(T5)의 게이트 전압은 이의 임계 전압과 연관이 있으며; 제1 저항(R1)에 흐르는 전류(I1)는 제1 저항(R1)의 저항값에 대한 전원 전압(VDD)과 트랜지스터(T5)의 게이트 전압의 차이의 비율과 같아야 하므로 제1 저항(R1)에 흐르는 전류(I1)는 트랜지스터(T5)의 임계 전압을 기준으로 한다고 볼 수 있다. 마찬가지로, 제2 저항(R2)에 흐르는 전류(I2)는 트랜지스터(T6)의 임계 전압을 기준으로 한다고 볼 수 있다. 트랜지스터(T5) 및 트랜지스터(T6)는 상이한 극성의 2개의 트랜지스터이므로 둘의 임계 전압이 일치하지 않을 수 있어, 제1 저항(R1)에 흐르는 전류(I1) 및 제2 저항(R2)에 흐르는 전류(I2)가 동일하지 않고, 2개의 전류 차이가 비교적 클 경우 비교적 큰 오프셋 전압이 도입되어 구동 회로의 안정성이 저하된다.
따라서, 본 발명은 보조 회로(230)의 다른 설계방식을 제공한다. 도 6은 본 발명의 실시예에 따른 보조 회로(230)의 다른 예시적인 구조도를 도시한다.
도 6에 도시된 바와 같이, 가능한 실시형태에서, 보조 회로(230)는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 더 포함한다.
제1 트랜지스터(M1) 및 제1 저항(R1)은 전원 전압(VDD)과 제1 레벨 회로(210)의 제1 단(a1) 사이에 직렬로 연결되어, 제1 저항(R1)에 흐르는 전류(I1)는 제1 트랜지스터(M1)의 제1 전극(m11) 및 제2 전극(m12)에도 흐르고; 제1 트랜지스터(M1)의 게이트(m13)는 제1 트랜지스터(M1)의 제1 전극(m11) 및 제2 전극(m12) 중 전원 전압(VDD)으로부터 더 멀리 떨어져 있는 하나에 연결된다. 제1 트랜지스터(M1)는 제1 저항(R1)에 흐르는 전류(I1)를 감소시키는 데에 사용된다.
제2 트랜지스터(M2) 및 제2 저항(R2)은 제1 레벨 회로(120)의 제2 단(a2)과 접지단 사이에 직렬로 연결되어, 제2 저항(R2)에 흐르는 전류(I2)는 제2 트랜지스터(M2)의 제1 전극(m21) 및 제2 전극(m22)에도 흐르고; 제2 트랜지스터(M2)의 게이트(m13)는 제2 트랜지스터(M2)의 제1 전극(m21) 및 제2 전극(m22) 중 접지단으로부터 더 멀리 떨어져 있는 하나에 연결된다. 제2 트랜지스터(M2)는 제2 저항(R2)에 흐르는 전류(I2)를 감소시키는 데에 사용된다.
도 6의 예시에서, 제1 트랜지스터(M1)는 P형 트랜지스터일 수 있다. 제1 트랜지스터(M1)의 제1 전극(m11)은 드레인으로서 제1 저항(R1)에 연결될 수 있고, 제2 전극(m12)은 소스로서 전원 전압(VDD)에 연결될 수 있으며, 전원 전압(VDD)으로부터 더 멀리 떨어져 있는 하나는 제1 전극(m11)일 수 있다. 제1 저항은 제1 레벨 회로의 제1 단(a1)에도 연결된다. 제2 트랜지스터(M1)는 N형 트랜지스터일 수 있다. 제2 트랜지스터(M2)의 제1 전극(m21)은 소스로서 접지될 수 있고, 제2 전극(m22)은 드레인으로서 제2 저항(R2)에 연결될 수 있으며, 접지단으로부터 더 멀리 떨어져 있는 하나는 제2 전극(m22)일 수 있다. 제2 저항은 또한 제1 레벨 회로의 제2 단(a2)에 연결된다. 본 기술분야의 통상의 기술자는 제1 트랜지스터 및 제2 트랜지스터가 기타 극성의 트랜지스터일 수도 있으며, 본 발명은 이를 한정하지 않음을 이해해야 한다.
도 6의 연결 방식을 제외하고, 제1 저항도 전원 전압에 연결될 수 있고, 제1 트랜지스터도 제1 레벨 회로의 제1 단(a1)에 연결될 수 있으며, 제2 저항도 접지될 수 있고, 제2 트랜지스터도 제1 레벨 회로의 제2 단(a2)에 연결될 수 있으며, 상기 제1 트랜지스터(M1) 및 제1 저항(R1)이 전원 전압(VDD)과 제1 레벨 회로(210)의 제1 단(a1) 사이에 직렬로 연결되고, 제2 트랜지스터(M2) 및 제2 저항(R2)이 제1 레벨 회로(120)의 제2 단(a2)과 접지단 사이에 직렬로 연결되는 연결 방식을 충족하기만 하면 되며, 본 발명은 제1 트랜지스터(M1)와 제1 저항(R1)의 구체적인 연결 방식 및 제2 트랜지스터와 제2 저항(R2)의 구체적인 연결 방식을 한정하지 않음을 이해할 수 있다.
다음으로는 제2 레벨 회로의 구조를 참조하여 도 6에 도시된 보조 회로가 제1 저항에 흐르는 전류 및 제2 저항에 흐르는 전류를 감소시키는 원리를 소개한다.
가능한 실시형태에서, 제2 레벨 회로는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다.
제5 트랜지스터(T5)의 제1 전극은 전원 전압(VDD)에 연결되고, 제2 전극은 제2 레벨 회로(220)의 제1 단(b1)으로서 제3 출력 신호를 출력하며, 게이트는 제2 레벨 회로(220)의 제2 단(b2)으로서 제1 출력 신호(Vout1)를 수신한다.
제6 트랜지스터(T6)의 제1 전극은 제5 트랜지스터(T5)의 제2 전극(a2)에 연결되고, 제2 전극은 접지되며, 게이트는 제2 레벨 회로의 제3 단으로서 제2 출력 신호(Vout2)를 수신한다.
여기서, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 서로 다른 극성을 가지고, 제5 트랜지스터(T5)와 제1 트랜지스터(M1)는 동일한 극성을 가지며, 제6 트랜지스터(T6)와 제2 트랜지스터(M2)는 동일한 극성을 가진다.
예를 들어, 제5 트랜지스터는 상술한 트랜지스터(T5)이고, 제6 트랜지스터는 상술한 트랜지스터(T6)이며, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 상이한 극성의 트랜지스터이고, 제5 트랜지스터(T5)와 제1 트랜지스터(M1)는 동일한 극성을 가질 수 있으며, 제6 트랜지스터(T6)와 제2 트랜지스터(M2)는 동일한 극성을 가질 수 있고, 예를 들어 본 발명의 실시예에서 제5 트랜지스터(T5)와 제1 트랜지스터(M1)는 P형 트랜지스터일 수 있고, 제6 트랜지스터(T6)와 제2 트랜지스터(M2)는 N형 트랜지스터일 수 있다.
여기서, 제1 트랜지스터(M1)가 도 6에 도시된 방식으로 연결될 경우 다이오드로 간주될 수 있다. 제1 트랜지스터(M1)가 P형 트랜지스터일 경우 임계 전압은 제5 트랜지스터(T5)와 동일(극성이 동일한 트랜지스터의 임계 전압도 동일)하다. 제1 트랜지스터(M1)의 제1 전극(m11) 및 제2 전극(m12) 중 전원 전압(VDD)에 더 가까운 하나의 전극(도 6의 예시에서는 제2 전극(m12))을 다이오드의 음극으로 하고, 다른 하나의 전극(도 6의 예시에서는 제1 전극(m11))을 다이오드의 양극으로 하며, 즉 제1 트랜지스터(M1)는 다이오드로서 회로에 반대로 연결되고, 제1 트랜지스터(M1)는 제1 저항(R1)에 직렬로 연결된다. 따라서 이런 상황에서 제1 저항(R1)에 흐르는 전류(I1)는 매우 작다. 마찬가지로, 제2 트랜지스터(M2)가 도 6에 도시된 방식으로 연결될 경우 다이오드로 간주될 수 있다. 제2 트랜지스터(M2)가 N형 트랜지스터일 경우 임계 전압은 제6 트랜지스터(M6)와 동일(극성이 동일한 트랜지스터임의 임계 전압도 동일)하다. 제2 트랜지스터(M2)의 제1 전극(m21) 및 제2 전극(m22) 중 접지단으로부터 더 멀리 떨어져 있는 하나의 전극을 다이오드의 양극으로 하고, 다른 하나의 전극을 다이오드의 음극으로 하며, 즉 제2 트랜지스터(M2)는 다이오드로서 회로에 반대로 연결되고, 제2 트랜지스터(M2)는 제2 저항(R2)에 직렬로 연결된다. 따라서 이런 상황에서 제2 저항(R2)에 흐르는 전류(I2)도 매우 작다. 제1 저항(R1)에 흐르는 전류(I1) 및 제2 저항(R2)에 흐르는 전류(I2)가 매우 작으므로 I1 및 I2가 동일하지 않더라도 둘의 차이가 크지 않고, 이런 상황에서 구동 회로의 오프셋 전압을 매우 낮은 수준으로 감소함으로써 구동 회로의 안정성을 향상시킬 수 있다.
그러나, 도 6에 도시된 회로는 대기 전류가 큰 구동 회로에 사용되기에 더 적합하고, 응용 시나리오가 마이크로 전력의 구동 회로를 요구할 경우 제1 레벨 회로의 테일 전류(I3)를 비교적 작은 수준으로 설계해야 하며, 도 6의 회로는 구동 회로의 전압 변환율(슬루 레이트[slew rate])이 작아진다. 그 이유는 구동 회로가 전압을 변경시킬 경우, 출력 전압(제3 출력 신호(Vout3))을 높이려면 제1 출력 신호(Vout1)의 값을 낮출(또는 제2 출력 신호(Vout2)의 값을 높일) 필요가 있는 것이고, 도 6의 회로에서는 테일 전류(I3)를 모두 미러링하여 제1 출력 신호(Vout1)를 풀다운(또는 제2 출력 신호(Vout2)를 풀업)하였지만, 제1 출력 신호(Vout1)가 풀다운(또는 제2 출력 신호(Vout2)가 풀업)될 경우, 제1 저항(R1)에 흐르는 전류(I1)(또는 제2 저항(R2)에 흐르는 전류(I2))는 커지며, 제1 저항에 흐르는 전류(I1)(또는 제2 저항(R2)에 흐르는 전류(I2))가 테일 전류(I3)만큼 커지면 제1 출력 신호(Vout2)가 더 이상 풀다운되지 않으므로(또는 제2 출력 신호(Vout2)가 더 이상 풀업되지 않음) 결국 구동 회로의 전압 변환율이 작아진다.
따라서, 본 발명은 보조 회로의 또 다른 설계 방식을 제공한다. 도 7은 본 발명의 실시예에 따른 보조 회로(230)의 또 다른 예시적인 구조도를 도시한다.
도 7에 도시된 바와 같이, 가능한 실시형태에서, 보조 회로(230)는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 더 포함한다
제3 트랜지스터(M3), 제1 트랜지스터(M1) 및 제1 저항(R1)은 전원 전압(VDD)과 제1 레벨 회로(210)의 제1 단(a1) 사이에 직렬로 연결되고, 제1 저항(R1)에 흐르는 전류는 제3 트랜지스터(M3)의 제1 전극(m31) 및 제2 전극(m32)에도 흐르며, 제3 트랜지스터(M3)의 게이트(m33)는 제1 바이어스 신호(VBP)를 수신하고; 제3 트랜지스터(M3)는 제1 저항(R1)에 흐르는 전류(I1)의 최댓값이 제1 레벨 회로(210)의 테일 전류(I3)의 전류값보다 작도록 제어하는 데에 사용되며;
제4 트랜지스터(M4), 제2 트랜지스터 및 제2 저항(R2)은 상기 제1 레벨 회로(210)의 제2 단(a2)과 접지단 사이에 직렬로 연결되고, 제2 저항(R2)에 흐르는 전류(I2)는 제4 트랜지스터(M4)의 제1 전극(m41) 및 제2 전극(m42)에도 흐르며, 제4 트랜지스터(M4)의 게이트는 제2 바이어스 신호(VBN)를 수신하고; 제4 트랜지스터(M4)는 제2 저항(R2)에 흐르는 전류(I2)의 최댓값이 제1 레벨 회로(210)의 테일 전류(I3)의 전류값보다 작도록 제어하는 데에 사용된다.
도 7의 예시에서, 제1 트랜지스터(M1)는 P형 트랜지스터일 수 있다. 제1 트랜지스터(M1)의 제1 전극(m11)은 드레인으로서 제1 저항(R1)에 연결될 수 있고, 제2 전극(m12)은 소스로서 제3 트랜지스터(M3)의 제1 전극(m31)에 연결될 수 있다. 제3 트랜지스터(M3)는 P형 트랜지스터일 수 있다. 제3 트랜지스터(M3)의 제1 전극(m31)은 드레인일 수 있고, 제2 전극(m32)은 소스로서 전원 전압(VDD)에 연결될 수 있다. 제2 트랜지스터(M1)는 N형 트랜지스터일 수 있다. 제2 트랜지스터(M2)의 제1 전극(m21)은 소스로서 제4 트랜지스터(M4)의 제2 전극(m42)에 연결될 수 있고, 제2 전극(m22)은 드레인으로서 제2 저항(R2)에 연결될 수 있다. 제4 트랜지스터(M4)는 N형 트랜지스터일 수 있다. 제4 트랜지스터(M4)의 제1 전극(m41)은 소스로서 접지될 수 있고, 제2 전극(m42)은 드레인일 수 있다. 본 기술분야의 통상의 기술자는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터가 다른 극성의 트랜지스터일 수도 있으며, 본 발명은 이를 한정하지 않음을 이해해야 한다.
도 7의 연결 방식을 제외하고, 제1 저항도 제1 트랜지스터와 제3 트랜지스터 사이에 직렬로 연결될 수 있으며, 제2 저항도 제4 트랜지스터와 제2 트랜지스터 사이에 직렬로 연결될 수 있는 등등, 상기 제3 트랜지스터(M3), 제1 트랜지스터(M1) 및 제1 저항(R1)이 전원 전압(VDD)과 제1 레벨 회로(210)의 제1 단(a1) 사이에 직렬로 연결되고, 제4 트랜지스터(M4), 제2 트랜지스터 및 제2 저항(R2)이 상기 제1 레벨 회로(210)의 제2 단(a2)과 접지단 사이에 직렬로 연결되는 방식을 충족하기만 하면 되며, 본 발명은 제3 트랜지스터(M3), 제1 트랜지스터(M1) 및 제1 저항(R1)의 구체적인 연결 방식과 제4 트랜지스터(M4), 제2 트랜지스터 및 제2 저항(R2)의 구체적인 연결 방식을 한정하지 않음을 이해할 수 있다.
다음으로는 도 7을 참조하여 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)가 제1 저항(R1)에 흐르는 전류(I1) 및 제2 저항(R2)에 흐르는 전류(I2)를 제어하는 예시적인 방식을 소개한다.
가능한 실시형태에서, 제1 바이어스 신호(VBP)가 제3 트랜지스터(M3)를 선형 영역에서 작동시킬 경우, 제1 출력 신호(Vout1)는 감소하고, 제1 저항(R1)에 흐르는 전류(I1)는 증가한다.
제1 출력 신호(Vout1)가 제3 트랜지스터(M3)를 포화 영역에서 작동시키도록 감소할 경우, 제1 저항(R1)에 흐르는 전류(I1)는 최댓값에 도달한다.
제2 바이어스 신호(VBN)가 제4 트랜지스터(M4)를 선형 영역에서 작동시킬 경우, 제2 출력 신호(Vout2)는 상승하고, 제2 저항(R2)에 흐르는 전류(I2)는 증가한다.
제2 출력 신호(Vout2)가 제4 트랜지스터(M4)를 포화 영역에서 작동시키도록 상승할 경우, 제2 저항(R2)에 흐르는 전류(I2)는 최댓값에 도달한다.
예를 들어, 제1 바이어스 신호(VBP) 및 제2 바이어스 신호(VBN)는 기설정 값으로 설정할 수 있으며, 바이어스 전압을 안정적으로 출력할 수 있는 종래기술의 바이어스 회로(미도시)를 통해 발생되고 보조 회로(230)(230a 및 230b를 포함함)에 제공된다. 정상적인 상태에서 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 각각 제1 바이어스 신호(VBP) 및 제2 바이어스 신호(VBN)에 의해 깊은 선형 영역으로 눌려지며, 이때 제1 저항(R1)에 흐르는 전류(I1) 및 제2 저항(R2)에 흐르는 전류(I2)는 매우 작으므로 구동 회로에 오프셋 전압이 도입되지 않도록 하고; 구동 회로가 전압 변환을 수행해야 할 경우 제1 출력 신호(Vout1)룰 예로 들면, 제1 출력 신호(Vout1)의 전압값이 감소하면, 제1 저항(R1)에 흐르는 전류(I1)는 증가하지만; 제1 출력 신호(Vout1)의 전압값이 기설정 값까지 감소하면 제3 트랜지스터(M3)는 포화 영역에 들어가고, 이때 제1 저항(R1)에 흐르는 전류(I1)는 더 이상 증가하지 않으며, 즉 이때 제1 저항(R1)에 흐르는 전류(I1)도 최댓값에 도달하고; 상기 최댓값이 제1 레벨 회로(210)의 테일 전류(I3)보다 작은 한, 제1 출력 신호(Vout1)의 전압값은 계속 감소할 수 있으며, 구동 회로의 전압 변환율이 작아지는 문제가 발생하지 않는다.
마찬가지로, 제2 출력 신호(Vout2)를 예로 들면, 제2 출력 신호(Vout2)의 전압값이 상승하면, 제2 저항(R2)에 흐르는 전류(I2)는 증가하지만; 제2 출력 신호(Vout2)의 전압값이 기설정 값까지 상승할 경우, 제4 트랜지스터(M4)는 포화 영역에 들어가고, 이때 제2 저항(R2)에 흐르는 전류(I2)는 더 이상 증가하지 않으며, 즉 이때 제2 저항(R2)에 흐르는 전류(I2)도 최댓값에 도달하고; 상기 최댓값이 제1 레벨 회로(210)의 테일 전류(I3)보다 작은 한, 제2 출력 신호(Vout2)의 전압값은 계속 감소할 수 있으며, 구동 회로의 전압 변환율이 작아지는 문제가 발생하지 않는다.
본 기술분야의 기술자는, 도 5 내지 도 7의 구조는 보조 회로(230)의 예시일 뿐이고, 보조 회로(230)는 제1 레벨 회로(210)의 출력 임피던스를 감소할 수만 있으면 더 많은 구조를 포함할 수 있으며, 본 발명은 보조 회로(230)의 구체적인 구조를 한정하지 않음을 이해해야 한다.
본 발명은 디스플레이 구동 칩을 더 제공하며, 상기 디스플레이 구동 칩은 복수의 디스플레이 유닛 및 적어도 하나의 상술한 구동 회로를 포함하고, 상기 복수의 디스플레이 유닛은 상기 구동 회로의 제2 레벨 회로(220)의 제3 단에 연결된다. 여기서 제2 레벨 회로(220)의 제3 단은 부하에 연결된 제2 레벨 회로(220)의 일단일 수 있으며, 즉 제3 출력 신호(Vout3)가 출력되는 일단일 수 있다. 복수의 디스플레이 유닛은 상술한 부하이고, 이의 커패시턴스 값은 구동 회로의 부하 커패시턴스이다.
본 발명은 상기 디스플레이 구동 칩을 포함하는 디스플레이 기기를 더 제공한다. 본 발명의 실시예에 따른 디스플레이 구동 칩은 일반적인 구동 칩으로 형성될 수 있고, 상이한 서브픽셀 배열의 디스플레이 패널에 적용될 수 있으므로 설계 원가 및 제조 원가를 감소할 수 있다.
가능한 실시형태에서, 상기 디스플레이 유닛은 디스플레이 패널을 포함하고, 상기 디스플레이 패널은 액정 디스플레이 패널, 마이크로 발광 다이오드 디스플레이 패널, 발광 다이오드 디스플레이 패널, 미니 발광 다이오드 디스플레이 패널, 퀀텀 닷 발광 다이오드 디스플레이 패널, 유기 발광 다이오드 디스플레이 패널, 음극선관 디스플레이 패널, 디지털 조명 처리 디스플레이 패널, 전계 방출 디스플레이 패널, 플라즈마 디스플레이 패널, 전기 영동 디스플레이 패널, 전기 습윤 디스플레이 패널 및 파인 피치 디스플레이 패널 중 적어도 하나를 포함한다.
본 발명은 상술한 디스플레이 기기를 포함하는 전자 기기를 더 제공한다.
예시적으로, 본 실시예에서의 전자 기기는 휴대폰이나 태블릿과 같이 대형 스크린을 구비한 모바일 기기, 데스크톱 컴퓨터, 텔레비전 등 다수의 칩 캐스케이드 연결을 통해 구동될 수 있는 다른 일반적인 전자 기기를 포함하지만 이에 한정되지 않는다.
예시적으로, 전자 기기는 또한 사용자 기기(User Equipment, UE), 모바일 기기, 사용자 단말, 단말, 핸드헬드 기기, 컴퓨팅 기기 또는 온보드 기기 등 일 수 있으며, 예시적으로, 일부 단말은 예를 들어 디스플레이 기기, 스마트폰 또는 휴대용 기기, 휴대폰(Mobile Phone), 태블릿, 노트북, 핸드헬드 컴퓨터, 모바일 인터넷 기기(Mobile Internet Device, MID), 웨어러블 기기, 가상 현실(Virtual Reality, VR) 기기, 증강 현실(Augmented Reality, AR) 기기, 산업 제어(Industrial Control)용 무선 단말기, 자율 주행(Self-driving)용 무선 단말기, 원격 의료 수술(Remote medical Surgery)용 무선 단말기, 스마트 그리드(Smart Grid)용 무선 단말기, 교통 안전(Transportation Safety)용 무선 단말기, 스마트 시티(Smart City)용 무선 단말기, 스마트 홈(Smart Home)용 무선 단말기 및 차량 인터넷의 무선 단말 등이다. 예를 들어, 서버는 로컬 서버일 수 있고, 클라우드 서버일 수도 있다.
이상, 본 발명의 각 실시예를 설명하였지만, 상기의 설명은 예시적인 것일뿐 제한적인 것이 아니며, 본 발명은 개시된 각 실시예에 한정되지 않는다. 설명된 각 실시예의 범위 및 기술적 사상을 벗어나지 않고 이루어진 다양한 수정 및 변경은 모두 본 기술분야의 통상의 기술자에게 있어 자명한 것이다. 본문에 사용된 용어는 각 실시예의 원리, 실제 응용 또는 시장에서의 기술의 개선을 더 잘 해석하거나, 본 기술분야의 다른 통상의 기술자가 본문에 개시된 각 실시예를 더 잘 이해할 수 있도록 하기 위해 선택된 것이다.

Claims (10)

  1. 구동 회로로서,
    제1 레벨 회로, 제2 레벨 회로 및 보조 회로를 포함하되,
    상기 제1 레벨 회로는 제1 입력 신호 및 제2 입력 신호를 수신하고 증폭하여, 제1 출력 신호 및 제2 출력 신호를 얻어 상기 제2 레벨 회로로 출력하는 데에 사용되고;
    상기 제2 레벨 회로는 상기 제1 출력 신호 및 상기 제2 출력 신호에 따라 제3 출력 신호를 출력하여 부하를 구동하는 데에 사용되고; 상기 제2 레벨 회로는 또한 밀러 커패시터를 통해 상기 제1 레벨 회로에 연결되며;
    상기 보조 회로는 상기 제1 레벨 회로 및 상기 제2 레벨 회로에 연결되어, 상기 제1 레벨 회로의 출력 임피던스를 감소시키는 데에 사용되는 것을 특징으로 하는, 구동 회로．
  2. 제1항에 있어서,
    상기 보조 회로는 제1 저항 및 제2 저항을 포함하고, 상기 제1 출력 신호는 상기 제1 레벨 회로의 제1 단으로부터 출력되고, 상기 제2 출력 신호는 상기 제1 레벨 회로의 제2 단으로부터 출력되며,
    상기 제1 저항은 전원 전압과 상기 제1 레벨 회로의 제1 단 사이에 연결되고;
    상기 제2 저항은 상기 제1 레벨 회로의 제2 단과 접지단 사이에 연결되는 것을 특징으로 하는, 구동 회로．
  3. 제2항에 있어서,
    상기 보조 회로는 제1 트랜지스터 및 제2 트랜지스터를 더 포함하고,
    상기 제1 트랜지스터 및 상기 제1 저항은 전원 전압과 상기 제1 레벨 회로의 제1 단 사이에 직렬로 연결되며, 상기 제1 저항에 흐르는 전류는 상기 제1 트랜지스터의 제1 전극 및 제2 전극에도 흐르고; 상기 제1 트랜지스터의 게이트는 상기 제1 트랜지스터의 제1 전극 및 제2 전극 중 전원 전압으로부터 더 멀리 떨어져 있는 하나에 연결되며; 상기 제1 트랜지스터는 상기 제1 저항에 흐르는 전류를 감소시키는 데에 사용되고;
    상기 제2 트랜지스터 및 상기 제2 저항은 상기 제1 레벨 회로의 제2 단과 접지단 사이에 직렬로 연결되며, 상기 제2 저항에 흐르는 전류는 상기 제2 트랜지스터의 제1 전극 및 제2 전극에도 흐르고; 상기 제2 트랜지스터의 게이트는 상기 제2 트랜지스터의 제1 전극 및 제2 전극 중 접지단으로부터 더 멀리 떨어져 있는 하나에 연결되며; 상기 제2 트랜지스터는 상기 제2 저항에 흐르는 전류를 감소시키는 데에 사용되는 것을 특징으로 하는, 구동 회로．
  4. 제3항에 있어서,
    상기 보조 회로는 제3 트랜지스터 및 제4 트랜지스터를 더 포함하고,
    상기 제3 트랜지스터, 상기 제1 트랜지스터 및 상기 제1 저항은 전원 전압과 상기 제1 레벨 회로의 제1 단 사이에 직렬로 연결되고, 상기 제1 저항에 흐르는 전류는 상기 제3 트랜지스터의 제1 전극 및 제2 전극에도 흐르며, 상기 제3 트랜지스터의 게이트는 제1 바이어스 신호를 수신하고; 상기 제3 트랜지스터는 상기 제1 저항에 흐르는 전류의 최댓값이 상기 제1 레벨 회로의 테일 전류의 전류값보다 작도록 제어하는 데에 사용되며;
    상기 제4 트랜지스터, 상기 제2 트랜지스터 및 상기 제2 저항은 상기 제1 레벨 회로의 제2 단과 접지단 사이에 직렬로 연결되고, 상기 제2 저항에 흐르는 전류는 상기 제4 트랜지스터의 제1 전극 및 제2 전극에도 흐르며, 상기 제4 트랜지스터의 게이트는 제2 바이어스 신호를 수신하고; 상기 제4 트랜지스터는 상기 제2 저항에 흐르는 전류의 최댓값이 상기 제1 레벨 회로의 테일 전류의 전류값보다 작도록 제어하는 데에 사용되는 것을 특징으로 하는, 구동 회로．
  5. 제4항에 있어서,
    상기 제1 바이어스 신호가 상기 제3 트랜지스터를 선형 영역에서 작동시킬 경우, 상기 제1 출력 신호는 감소하고, 상기 제1 저항에 흐르는 전류는 증가하며;
    상기 제1 출력 신호가 상기 제3 트랜지스터를 포화 영역에서 작동시키도록 감소할 경우, 상기 제1 저항에 흐르는 전류는 최댓값에 도달하고;
    상기 제2 바이어스 신호가 상기 제4 트랜지스터를 선형 영역에서 작동시킬 경우, 상기 제2 출력 신호는 상승하고, 상기 제2 저항에 흐르는 전류는 증가하며;
    상기 제2 출력 신호가 상기 제4 트랜지스터를 포화 영역에서 작동시키도록 상승할 경우, 상기 제2 저항에 흐르는 전류는 최댓값에 도달하는 것을 특징으로 하는, 구동 회로．
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 레벨 회로는 제5 트랜지스터 및 제6 트랜지스터를 포함하고,
    상기 제5 트랜지스터의 제1 전극은 전원 전압에 연결되며, 제2 전극은 상기 제2 레벨 회로의 제1 단으로서 상기 제3 출력 신호를 출력하고, 게이트는 상기 제2 레벨 회로의 제2 단으로서 상기 제1 출력 신호를 수신하며;
    상기 제6 트랜지스터의 제1 전극은 상기 제5 트랜지스터의 제2 전극에 연결되고, 제2 전극은 접지되며, 게이트는 상기 제2 레벨 회로의 제3 단으로서 상기 제2 출력 신호를 수신하되;
    상기 제5 트랜지스터와 상기 제6 트랜지스터는 서로 다른 극성을 가지고, 상기 제5 트랜지스터와 상기 제1 트랜지스터는 동일한 극성을 가지며, 상기 제6 트랜지스터와 상기 제2 트랜지스터는 동일한 극성을 가지는 것을 특징으로 하는, 구동 회로．
  7. 디스플레이 구동 칩으로서, 복수의 디스플레이 유닛 및 제1항 내지 제6항 중 어느 한 항에 따른 적어도 하나의 구동 회로를 포함하고, 상기 복수의 디스플레이 유닛은 상기 구동 회로의 제2 레벨 회로의 제3 단에 연결되는 것을 특징으로 하는, 디스플레이 구동 칩．
  8. 제7항에 따른 디스플레이 구동 칩을 포함하는 것을 특징으로 하는, 디스플레이 기기．
  9. 제8항에 있어서,
    상기 디스플레이 유닛은 디스플레이 패널을 포함하고, 상기 디스플레이 패널은 액정 디스플레이 패널, 마이크로 발광 다이오드 디스플레이 패널, 발광 다이오드 디스플레이 패널, 미니 발광 다이오드 디스플레이 패널, 퀀텀 닷 발광 다이오드 디스플레이 패널, 유기 발광 다이오드 디스플레이 패널, 음극선관 디스플레이 패널, 디지털 조명 처리 디스플레이 패널, 전계 방출 디스플레이 패널, 플라즈마 디스플레이 패널, 전기 영동 디스플레이 패널, 전기 습윤 디스플레이 패널 및 파인 피치 디스플레이 패널 중 적어도 하나를 포함하는 것을 특징으로 하는, 디스플레이 기기．
  10. 제8항 또는 제9항에 따른 디스플레이 기기를 포함하는 것을 특징으로 하는, 전자 기기.
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