TWI701902B - 運算放大器電路 - Google Patents
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Abstract
一種運算放大器電路包含一輸入級電路、一增益級電路、一輸出級電路、一補償電路、以及一前饋電容電路。輸入級電路接收輸入電壓信號；增益級電路耦接至輸入級電路；輸出級電路耦接至增益級電路，提供一輸出電壓信號，其中，輸出級電路包括一P型輸出電晶體及一N型輸出電晶體， P型輸出電晶體及N型輸出電晶體的汲極連接在一起；補償電路，耦接至輸入級電路及輸出級電路；前饋電容電路耦接至輸出級電路及增益級電路，其中，前饋電容電路包括一第一電容及一第二電容，用以當該輸出電壓信號的波形在瞬間上升時，驅使增益級電路快速開啟輸出級電路的P型輸出電晶體，來充電該輸出電壓信號，以及當輸出電壓信號的波形在瞬間下降時，驅使增益級電路快速開啟輸出級電路的N型輸出電晶體，來放電該輸出電壓信號。
Description
本發明係關於一種運算放大器電路，尤指一種具加快暫態反應速度前饋式電容之放大器電路。
現今在平面顯示器中，通常以運算放大器(Operational Amplifier，簡稱OP)作為源極驅動器來驅動資料線，藉由將代表顏色的輸入電壓信號施加至運算放大器的非反相輸入端及反向輸入端，經運算放大器的差動放大後，將放大之顏色信號經資料線傳送至例如為LCD面板之平面顯示器以進行顯示操作。
而隨著現在顯示器往高解析度跟大面積的發展趨勢，導致源極驅動運算放大器的負載的電阻和電容也隨之越大，在源極驅動運算放大器所具有的有限面積及功耗之下，其暫態反應速度也隨之受限。但由於現今工業進步快速而使得對顯示解析度及面板尺寸的要求也隨之劇增，導致對於源極驅動運算放大器的暫態反應速度要求更快，且又必須避免增加整體之靜態功耗。
然而，習知之運算放大器並無法在不增加靜態功耗下加快其暫態反應速度，故難以滿足現今顯示器對於高解析度及低靜態功耗的要求，故其仍有予以改善之必要。
本發明之目的主要係在提供一種運算放大器電路，其藉由加入前饋式電容來加快運算放大器輸出的暫態響應，同時又不增加整體運算放大器的靜態功耗。
為達成前述之目的，本發明提出一種運算放大器電路，包含：一輸入級電路，接收輸入電壓信號；一增益級電路，耦接至該輸入級電路；一輸出級電路，耦接至該增益級電路，提供一輸出電壓信號，其中，該輸出級電路包括一P型輸出電晶體及一N型輸出電晶體，該P型輸出電晶體及N型輸出電晶體的汲極連接在一起；一補償電路，耦接至該輸入級電路及該輸出級電路；以及一前饋電容電路，耦接至該輸出級電路及該增益級電路，其中，該前饋電容電路包括一第一電容及一第二電容，用以當該輸出電壓信號的波形在瞬間上升時，驅使該增益級電路快速開啟該輸出級電路的P型輸出電晶體，來充電該輸出電壓信號，以及當輸出電壓信號的波形在瞬間下降時，驅使該增益級電路快速開啟該輸出級電路的N型輸出電晶體，來放電該輸出電壓信號。
以上概述與接下來的詳細說明皆為示範性質，是為了進一步說明本發明的申請專利範圍，而有關本發明的其他目的與優點，將在後續的說明與圖式加以闡述。
為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，並不用於限定本發明。
圖1係本發明之運算放大器電路之方塊圖，其中，運算放大器電路包括一輸入級電路11、一增益級電路13、一補償電路15、一輸出級電路17及一前饋電容電路19。如圖所示，輸入級電路11接收輸入電壓信號，增益級電路13耦接至輸入級電路11，用以增加輸入級電路11的輸出電流，補償電路15耦接至輸入級電路11及輸出級電路17、或是更耦接至增益級電路13，用以提供頻率補償以維持運算放大器電路的穩定及增加相位裕度(phase margin)，輸出級電路17耦接至增益級電路13，用以提供增益之輸出電壓信號，前饋電容電路19耦接至輸出級電路17及增益級電路13、或是更耦接至輸入級電路11，用以偵測輸出的電壓反應並利用正回授來加快運算放大器電路的暫態反應速度。
圖2進一步顯示本發明之運算放大器電路的第一實施例的電路圖，本實施例之運算放大器為一AB類運算放大器(Class AB operational amplifier)，於本實施例中，輸入級電路11包括一第一電流鏡111、一第二電流鏡112、一P型差動輸入電路113、一N型差動輸入電路114、一第一主動式負載115及一第二主動式負載116，其中，第一電流鏡111、P型差動輸入電路113及第一主動式負載115係依序耦接在一起、並連接於電源電壓(VDD)與接地電壓(VSS)之間，第二主動式負載116、N型差動輸入電路114及第二電流鏡112係依序耦接在一起、並連接於電源電壓(VDD)與接地電壓(VSS)之間；第一電流鏡111及第二電流鏡112係提供恆定電流以供電路運作，其中電流鏡為電路設計中已知的電路，圖2中示範性地顯示電流鏡可由兩個PMOS電晶體或兩個NMOS電晶體所構成。P型差動輸入電路113及N型差動輸入電路114係用以接收輸入電壓信號VIN,VIP，其中差動輸入電路為電路設計中已知的電路，圖2中示範性地顯示P型差動輸入電路113可由兩個PMOS電晶體所構成，N型差動輸入電路114則可由兩個NMOS電晶體所構成。第一主動式負載115及第二主動式負載116係表現出穩流非線性電阻特性，以作為差動輸入信號的負載，其中主動式負載為電路設計中已知的電路，圖2中示範性地顯示第一主動式負載115可由四個NMOS電晶體1151~1154所構成，且此四個NMOS電晶體1151~1154之閘極皆連接於一節點VN2，NMOS電晶體1151的閘極與汲極連接在一起，而第二主動式負載116可由四個PMOS電晶體1161~1164所構成，且此四個PMOS電晶體1161~1164之閘極皆連接於一節點VP2，PMOS電晶體1162的閘極與汲極連接在一起。
本實施例之增益級電路13包括一第一增益電路131、一第二增益電路132及一浮接式AB類控制電路133，第一增益電路131、浮接式AB類控制電路133及第二增益電路132係依序耦接在一起、並連接於電源電壓(VDD)與接地電壓(VSS)之間，其中，第一增益電路131用以增加輸入級電路11由第二主動式負載116輸出的電流，第二增益電路132用以增加輸入級電路11由第一主動式負載115輸出的電流，據以提供運算放大器之驅動電流，其中增益電路為電路設計中已知的電路，圖2中示範性地顯示第一增益電路131可由兩個PMOS電晶體1311,1312所構成，且此兩個PMOS電晶體1311,1312的閘極皆連接於節點VP1，PMOS電晶體1311的閘極與汲極連接在一起，而第二增益電路132可由兩個NMOS電晶體1321,1322所構成，且此兩個NMOS電晶體1321,1322的閘極皆連接於節點VN1，NMOS電晶體1321的閘極與汲極連接在一起 。浮接式AB類控制電路133耦接至第一增益電路131及第二增益電路132，用以提供浮接式電流源來驅動第一增益電路131及第二增益電路132，其中浮接式AB類控制電路為電路設計中已知的電路，圖2中示範性地顯示浮接式AB類控制電路133可由四個PMOS電晶體及四個NMOS電晶體所構成。
本實施例之補償電路15包括一第一補償電容151及一第二補償電容152，其中，第一補償電容151耦接於輸入級電路11的第二主動式負載116及輸出級電路17之間，第二補償電容152耦接於輸入級電路11的第一主動式負載115及輸出級電路17之間，藉由第一補償電容151及第二補償電容152實現疊接密勒頻率補償方案(cascoded miller frequency compensation scheme) 來提供補償之驅動電流，以增強相位裕度及減少振盪，進而維持運算放大器電路的穩定，如圖所示，第一補償電容151的一端係連接於第二主動式負載116的PMOS電晶體1163的汲極與PMOS電晶體1164的源極的連接點，第一補償電容151的另一端則連接於輸出級電路17中的P型輸出電晶體171及N型輸出電晶體172的汲極連接點，第二補償電容152的一端係連接於第一主動式負載115的NMOS電晶體1153的源極與NMOS電晶體1154的汲極的連接點，第二補償電容151的另一端則連接於輸出級電路17中的P型輸出電晶體171及N型輸出電晶體172的汲極連接點。
本實施例之輸出級電路17包括耦接在一起之一P型輸出電晶體171及一N型輸出電晶體172，以依據補償之驅動電流來提供增益之輸出電壓信號Vout，其中，輸出級電路17係組態為：P型輸出電晶體171的汲極連接至N型輸出電晶體172的汲極，P型輸出電晶體171的閘極連接至第一增益電路131的PMOS電晶體1312的汲極、及第二主動式負載116的PMOS電晶體1164的汲極，P型輸出電晶體171的源極連接電源電壓(VDD)，N型輸出電晶體172的閘極連接至第二增益電路132的NMOS電晶體1322的汲極、及第一主動式負載115的NMOS電晶體1153的汲極，N型輸出電晶體172的源極連接至接地電壓(VSS)。
本實施例之前饋電容電路19包括一第一電容191、一第二電容192、一第三電容193及一第四電容194，其中，第一電容191的一端連接至輸出級電路17中的P型輸出電晶體171及N型輸出電晶體172的汲極連接點，第一電容191的另一端經由一第一元件195連接至第一增益電路131的節點VP1；第二電容192的一端連接至輸出級電路17中的P型輸出電晶體171及N型輸出電晶體172的汲極連接點，第二電容192的另一端經由一第二元件196連接至第二增益電路132的節點VN1；第三電容193的一端連接至輸出級電路17中的P型輸出電晶體171及N型輸出電晶體172的汲極連接點，第三電容193的另一端經由一第三元件197連接至第二主動式負載116的節點VP2；第四電容194的一端連接至輸出級電路17中的P型輸出電晶體171及N型輸出電晶體172的汲極連接點，第四電容194的另一端經由一第四元件198連接至第一主動式負載115的節點VN2。前述之第一元件195、第二元件196、第三元件197及第四元件198個別為電路中之阻抗，其可為連線、電阻、二極體或金屬氧化物半導體(MOS)等。
藉由前述第一電容191及第二電容192，可以當輸出電壓信號Vout的波形在瞬間上升時，驅使增益級電路13快速開啟輸出級電路17的P型輸出電晶體171，來充電輸出電壓信號Vout，以及當輸出電壓信號Vout的波形在瞬間下降時，驅使增益級電路13快速開啟輸出級電路17的N型輸出電晶體172，來放電輸出電壓信號Vout。詳細而言，當輸出電壓Vout的波形在瞬間上升時，由於高電壓經由第一電容191及第一元件195而耦合至節點VP1、及經由第二電容192及第二元件196而耦合至節點VN1，使得節點VP1的電壓受電壓耦合而上升、及節點VN1的電壓受電壓耦合而上升，導致第一增益電路131的PMOS電晶體1312被關閉、及第二增益電路132的NMOS電晶體1322被開啟，間接導致P型輸出電晶體171的閘極連接PP上的電壓下降、及N型輸出電晶體172的閘極連接NN上的電壓下降，達到快速開啟輸出級電路17的P型輸出電晶體171，來充電輸出電壓信號Vout，進而加快輸出電壓信號Vout上升的時間。反之，當輸出電壓信號Vout的波形在瞬間下降時，由於低電壓經由第一電容191及第一元件195而耦合至節點VP1、及經由第二電容192及第二元件196而耦合至節點VN1，使得節點VP1的電壓受電壓耦合而下降、及節點VN1的電壓受電壓耦合而下降，導致第一增益電路131的PMOS電晶體1312被開啟、及第二增益電路132的NMOS電晶體1322被關閉，間接導致P型輸出電晶體171的閘極連接PP上的電壓上升、及N型輸出電晶體172的閘極連接NN上的電壓上升，達到快速開啟輸出級電路17的N型輸出電晶體172，來放電輸出電壓信號Vout，進而加快輸出電壓信號Vout下降的時間。
同樣地，藉由前述第三電容193及第四電容194，可以當輸出電壓信號Vout的波形在瞬間上升時，驅使輸入級電路11快速開啟輸出級電路17的P型輸出電晶體171，來充電輸出電壓信號Vout，以及當輸出電壓信號Vout的波形在瞬間下降時，驅使輸入級電路11快速開啟輸出級電路17的N型輸出電晶體172，來放電輸出電壓信號Vout。詳細而言，當輸出電壓Vout的波形在瞬間上升時，由於高電壓經由第三電容193及第三元件197而耦合至節點VP2、及經由第四電容194及第四元件198而耦合至節點VN2，使得節點VP2的電壓受電壓耦合而上升、及節點VN2的電壓受電壓耦合而上升，導致第二主動式負載116的PMOS電晶體1164被關閉、及第一主動式負載115的NMOS電晶體1153被開啟，間接導致P型輸出電晶體171的閘極連接PP上的電壓下降、及N型輸出電晶體172的閘極連接NN上的電壓下降，達到快速開啟輸出級電路17的P型輸出電晶體171，來充電輸出電壓信號Vout，進而加快輸出電壓信號Vout上升的時間。反之，當輸出電壓信號Vout的波形在瞬間下降時，由於低電壓經由第三電容193及第三元件197而耦合至節點VP2、及經由第四電容194及第四元件198而耦合至節點VN2，使得節點VP2的電壓受電壓耦合而下降、及節點VN2的電壓受電壓耦合而下降，導致第二主動式負載116的PMOS電晶體1164被開啟、及第一主動式負載115的NMOS電晶體1153被關閉，間接導致P型輸出電晶體171的閘極連接PP上的電壓上升、及N型輸出電晶體172的閘極連接NN上的電壓上升，達到快速開啟輸出級電路17的N型輸出電晶體172，來放電輸出電壓信號Vout，進而加快輸出電壓信號Vout下降的時間。
於本實施例之電路中，僅以第一電容191及第二電容192即可加快運算放大器的暫態反應速度，但當運算放大器組態成單位增益(unity gain)型態，輸出電壓信號Vout和輸入電壓信號VIN,VIP差距過大時，輸入級電路11會與增益級電路13互相拉扯，導致輸出波形有尖峰干擾(glitch) 的發生而不平滑，因此，需同時以第三電容193及第四電容194來加快運算放大器的暫態反應速度，且在設計上第三電容193及第四電容194會比第一電容191及第二電容192來的大，俾以避免輸出電壓出現不平滑的現象。
圖3係本發明之運算放大器電路的第二實施例的電路圖，本實施例之運算放大器為一交叉疊接AB類運算放大器(fold cascode class AB operational amplifier)，於本實施例中，輸入級電路11包括一第一電流鏡211、一第二電流鏡212及一軌到軌差動輸入電路213，其中，第一電流鏡211、軌到軌差動輸入電路213及第二電流鏡212係依序耦接在一起、並連接於電源電壓(VDD)與接地電壓(VSS)之間；第一電流鏡211及第二電流鏡212係提供恆定電流以供電路運作，其中電流鏡為電路設計中已知的電路，圖3中示範性地顯示電流鏡可由一個PMOS電晶體或一個NMOS電晶體所構成。軌到軌差動輸入電路213係用以接收輸入電壓信號INP,INN，其中軌到軌差動輸入電路為電路設計中已知的電路，圖3中示範性地顯示軌到軌差動輸入電路213可由兩個PMOS電晶體2131,2132及兩個NMOS電晶體2133,2134所構成。
本實施例之增益級電路13包括一第一增益電路231、一第二增益電路232及一浮接式AB類控制電路233，其中，第一增益電路231、浮接式AB類控制電路233及第二增益電路232係依序耦接在一起、並連接於電源電壓(VDD)與接地電壓(VSS)之間，第一增益電路231用以增加輸入級電路11由軌到軌差動輸入電路213輸出的電流，第二增益電路232用以增加輸入級電路11由軌到軌差動輸入電路213輸出的電流，據以提供運算放大器之驅動電流，其中增益電路為電路設計中已知的電路，圖3中示範性地顯示第一增益電路231可由兩個PMOS電晶體2311,2312所構成，且此兩個PMOS電晶體2311,2312之閘極皆連接於一節點VP1，PMOS電晶體2311的閘極與汲極連接在一起，而第二增益電路231可由兩個NMOS電晶體2321,2322所構成，且此兩個NMOS電晶體2321,2322之閘極皆連接於一節點VN1，NMOS電晶體2321的閘極與汲極連接在一起 。浮接式AB類控制電路233耦接至第一增益電路231及第二增益電路232，用以提供浮接式電流源來驅動第一增益電路231及第二增益電路232，其中浮接式AB類控制電路為電路設計中已知的電路，圖3中示範性地顯示浮接式AB類控制電路233可由四個PMOS電晶體及四個NMOS電晶體所構成。
本實施例之補償電路15包括一第一補償電容251及一第二補償電容252，其中，第一補償電容251耦接於輸入級電路11的軌到軌差動輸入電路213與增益級電路13的第一增益電路231、及輸出級電路17之間，第二補償電容252耦接於輸入級電路11的軌到軌差動輸入電路213與增益級電路13的第二增益電路232、及輸出級電路17之間，藉由第一補償電容251及第二補償電容252實現疊接密勒頻率補償方案(cascoded miller frequency compensation scheme) 來提供補償之驅動電流，以增強相位裕度及減少振盪，進而維持運算放大器電路的穩定。如圖所示，第一補償電容251的一端係連接於軌到軌差動輸入電路213的NMOS電晶體2133的汲極及第一增益電路231的PMOS電晶體2312的汲極，第一補償電容251的另一端則連接於輸出級電路17中的P型輸出電晶體271及N型輸出電晶體272的汲極連接點，第二補償電容252的一端係連接於軌到軌差動輸入電路213的PMOS電晶體2131的汲極及第二增益電路232的NMOS電晶體2322的汲極，第二補償電容252的另一端則連接於輸出級電路17中的P型輸出電晶體271及N型輸出電晶體272的汲極連接點。
本實施例之輸出級電路17包括耦接在一起之P型輸出電晶體271及N型輸出電晶體272，以依據補償之驅動電流來提供增益之輸出電壓信號Vout，其中，輸出級電路17係組態為：P型輸出電晶體271的汲極連接至N型輸出電晶體272的汲極，P型輸出電晶體271的閘極連接至第一增益電路231的PMOS電晶體2312的汲極，P型輸出電晶體271的源極連接電源電壓(VDD)，N型輸出電晶體272的閘極連接第二增益電路232的NMOS電晶體2322的汲極，N型輸出電晶體272之源極連接至接地電壓(VSS)。
本實施例之前饋電容電路19包括一第一電容291及一第二電容292，其中，第一電容291一端連接至輸出級電路17中的P型輸出電晶體271及N型輸出電晶體272的汲極連接點，第一電容291的另一端經由一第一元件295連接至第一增益電路231的節點VP1；第二電容292的一端連接至輸出級電路17中的P型輸出電晶體271及N型輸出電晶體272的汲極連接點，第二電容292的另一端經由一第二元件296連接至第二增益電路232的節點VN1。前述之第一元件295及第二元件296個別為電路中之阻抗，其可為連線、電阻、二極體或金屬氧化物半導體(MOS)等。
藉由前述第一電容291及第二電容292，可以當輸出電壓信號Vout的波形在瞬間上升時，驅使增益級電路13快速開啟輸出級電路17的P型輸出電晶體271，來充電輸出電壓信號Vout，以及當輸出電壓信號Vout的波形在瞬間下降時，驅使增益級電路13快速開啟輸出級電路17的N型輸出電晶體272，來放電輸出電壓信號Vout。詳細而言，當輸出電壓Vout的波形在瞬間上升時，由於高電壓經由第一電容291及第一元件295而耦合至節點VP1、及經由第二電容292及第二元件296而耦合至節點VN1，使得節點VP1的電壓受電壓耦合而上升、及節點VN1的電壓受電壓耦合而上升，導致第一增益電路231的PMOS電晶體2312被關閉、及第二增益電路232的NMOS電晶體2322被開啟，間接導致P型輸出電晶體271之閘極連接PP上的電壓下降、及N型輸出電晶體272之閘極連接NN上的電壓下降，達到快速開啟輸出級電路17的P型輸出電晶體271，來充電輸出電壓信號Vout，進而加快輸出電壓信號Vout上升的時間。反之，當輸出電壓信號Vout的波形在瞬間下降時，由於低電壓經由第一電容291及第一元件295而耦合至節點VP1、及經由第二電容292及第二元件296而耦合至節點VN1，使得節點VP1的電壓受電壓耦合而下降、及節點VN1的電壓受電壓耦合而下降，導致第一增益電路231的PMOS電晶體2312被開啟、及第二增益電路232的NMOS電晶體2322被關閉，間接導致P型輸出電晶體271之閘極連接PP上的電壓上升、及N型輸出電晶體272之閘極連接NN上的電壓上升，達到快速開啟輸出級電路17的N型輸出電晶體272，來放電輸出電壓信號Vout，進而加快輸出電壓信號Vout下降的時間。
為證明本發明之優異效果，以Hspice 模擬軟體驗證，比較有加前饋式電容與沒有加前饋式電容下的暫態反應速度。模擬範例如圖4所示，在運算放大器的輸入電壓信號夾差為0.2V~4.8V的條件下，於運算放大器41的輸出加入五階電阻(R)及電容(C)之負載43(RL=20K、CL=200pF，量測輸出從0.2V轉態到4.8V下的暫態反應速度，量測點MP為輸出波形電壓的百分比(10%~90%、1%~99%)的五階RC最前端。
當模擬之運算放大器41係基於圖2之第一實施例的運算放大器電路時，量測輸出電壓的百分比為10%~90%及1%~99%，所獲得之結果如表1及表2所示：
表1
表2
| 輸出電壓的百分比10%~90% | 溫度負40度 | 溫度正40度 | 溫度正85度 | |||
| 扭轉率(slew rate) | 上升時間 | 下降時間 | 上升時間 | 下降時間 | 上升時間 | 下降時間 |
| 未加前饋式電容 | 622ns | 611ns | 807ns | 828ns | 884ns | 897ns |
| 有加前饋式電容 | 455ns | 444ns | 541ns | 504ns | 612n | 566n |
| 改善時間 | 167ns | 167ns | 266ns | 324ns | 272ns | 331ns |
| 輸出電壓的百分比(1%~99%) | 溫度負40度 | 溫度正40度 | 溫度正85度 | |||
| 扭轉率(slew rate) | 上升時間 | 下降時間 | 上升時間 | 下降時間 | 上升時間 | 下降時間 |
| 未加前饋式電容 | 4.573u | 4.988u | 4.94u | 5.47u | 5.114u | 5.678u |
| 有加前饋式電容 | 4.478u | 4.893u | 4.757u | 5.239u | 4.894u | 5.42u |
| 改善時間 | 95n | 95n | 183n | 231n | 220n | 258n |
由表1及表2可知，本發明之第一實施例在量測輸出電壓的百分比為10%~90%時可以加快167~331ns的暫態反應速度，在量測輸出電壓的百分比為1%~99%時可以加快95~258ns的暫態反應速度。
當模擬之運算放大器41係基於圖3之第二實施例的運算放大器電路時，量測輸出電壓的百分比為10%~90%及1%~99%，所獲得之結果如表3及表4所示：
表3
表4
| 輸出電壓的百分比(10%~90%) | 溫度負40度 | 溫度正40度 | 溫度正85度 | |||
| 扭轉率(slew rate) | 上升時間 | 下降時間 | 上升時間 | 下降時間 | 上升時間 | 下降時間 |
| 未加前饋式電容 | 982n | 946n | 1012n | 958n | 1031n | 966n |
| 有加前饋式電容 | 740n | 680n | 780n | 709n | 804n | 730n |
| 改善時間 | 242n | 266n | 232n | 249n | 227n | 236n |
| 輸出電壓的百分比(1%~99%) | 溫度負40度 | 溫度正40度 | 溫度正85度 | |||
| 扭轉率(slew rate) | 上升時間 | 下降時間 | 上升時間 | 下降時間 | 上升時間 | 下降時間 |
| 未加前饋式電容 | 1.735u | 1.913u | 1.734u | 1.977u | 1.751u | 2.007u |
| 有加前饋式電容 | 1.493u | 1.688u | 1.465u | 1.753u | 1.482u | 1.785u |
| 改善時間 | 242n | 225n | 269n | 224n | 269n | 222n |
由表3及表4可知，本發明之第二實施例在量測輸出電壓的百分比為10%~90%時可以加快227~266ns的暫態反應速度，在量測輸出電壓的百分比為1%~99%時可以加快222~269ns的暫態反應速度。
此外，由於本發明是利用前饋式電容的耦合現象來加快運算放大器的暫態時間，所以當輸入電壓信號的波形為陡峭波形時會具有較好之效果，若當輸入電壓信號的波形為圓潤狀波形時，則如圖5所示，可以在以本發明之運算放大器電路實現的運算放大器51的輸入端(亦即輸入級電路11的輸入端)增設一輔助運算放大器52，藉由輔助運算放大器52將輸入電壓信號的波形進行校對，以將圓潤狀波形變為陡峭之波形，進而發揮本發明的優異效果，例如，如果輸入電壓信號的波形53為RC充放電，其可等效為兩段陡峭線段的圓潤狀波形，經此輔助運算放大器52之波形校對可將兩段陡峭線段修正為一條陡峭線段之修正波形55，因而大幅增加本發明之前饋式電容的運算放大器51耦合量，進而加快運算放大器51的輸出電壓信號的波形57的暫態反應速度。
上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
11:輸入級電路
13:增益級電路
15:補償電路
17:輸出級電路
19:前饋電容電路
111:第一電流鏡
112:第二電流鏡
113:P型差動輸入電路
114:N型差動輸入電路
115:第一主動式負載
116:第二主動式負載
VIN,VIP:輸入電壓信號
Vout:輸出電壓信號
1151~1154:NMOS電晶體
1161~1164:PMOS電晶體
VP2:節點
VN2:節點
131:第一增益電路
132:第二增益電路
133:浮接式AB類控制電路
1311,1312:PMOS電晶體
1321,1322:NMOS電晶體
VP1:節點
VN1:節點
151:第一補償電容
152:第二補償電容
171:P型輸出電晶體
172:N型輸出電晶體
191:第一電容
192:第二電容
193:第三電容
194:第四電容
195:第一元件
196:第二元件
197:第三元件
198:第四元件
PP:閘極連接
NN:閘極連接
211:第一電流鏡
212:第二電流鏡
213:軌到軌差動輸入電路
INP,INN:輸入電壓信號
2131,2132:PMOS電晶體
2133,2134:NMOS電晶體
231:第一增益電路
232:第二增益電路
233:浮接式AB類控制電路
2311,2312:PMOS電晶體
2321,2322:NMOS電晶體
251:第一補償電容
252:第二補償電容
271:P型輸出電晶體
272:N型輸出電晶體
291:第一電容
292:第二電容
295:第一元件
296:第二元件
41,51:運算放大器
43:負載
MP:量測點
52:輔助運算放大器
53,55,57:波形
圖1係本發明之運算放大器電路的方塊圖。
圖2顯示本發明之運算放大器電路的第一實施例的電路圖。
圖3顯示本發明之運算放大器電路的第二實施例的電路圖。
圖4顯示本發明之運算放大器電路的模擬範例。
圖5顯示本發明之運算放大器電路的第三實施例的示意圖。
11:輸入級電路
13:增益級電路
15:補償電路
17:輸出級電路
19:前饋電容電路
Claims (14)
- 一種運算放大器電路，包含： 一輸入級電路，接收輸入電壓信號； 一增益級電路，耦接至該輸入級電路； 一輸出級電路，耦接至該增益級電路，提供一輸出電壓信號，其中，該輸出級電路包括一P型輸出電晶體及一N型輸出電晶體，該P型輸出電晶體及N型輸出電晶體的汲極連接在一起； 一補償電路，耦接至該輸入級電路及該輸出級電路；以及 一前饋電容電路，耦接至該輸出級電路及該增益級電路，其中，該前饋電容電路包括一第一電容及一第二電容，用以當該輸出電壓信號的波形在瞬間上升時，驅使該增益級電路快速開啟該輸出級電路的P型輸出電晶體，來充電該輸出電壓信號，以及當輸出電壓信號的波形在瞬間下降時，驅使該增益級電路快速開啟該輸出級電路的N型輸出電晶體，來放電該輸出電壓信號。
- 如申請專利範圍第1項所述之運算放大器電路，其中，該增益級電路包括依序耦接在一起的一第一增益電路、一浮接式AB類控制電路及一第二增益電路，當中，該第一增益電路由兩PMOS電晶體所構成，且該兩PMOS電晶體的閘極皆連接於一第一節點，該第二增益電路由兩NMOS電晶體所構成，且該兩NMOS電晶體的閘極皆連接於一第二節點。
- 如申請專利範圍第2項所述之運算放大器電路，其中，該第一電容的一端連接至該P型輸出電晶體及N型輸出電晶體的汲極連接點，該第一電容的另一端經由一第一元件連接至該第一節點，該第二電容的一端連接至該P型輸出電晶體及N型輸出電晶體的汲極連接點，該第二電容的另一端經由一第二元件連接至該第二節點。
- 如申請專利範圍第3項所述之運算放大器電路，其中，該輸入級電路包括依序耦接在一起的一第一電流鏡、一P型差動輸入電路及一第一主動式負載、以及依序耦接在一起的一第二主動式負載、一N型差動輸入電路及一第二電流鏡，當中，該第二主動式負載係由四個PMOS電晶體所構成，且該四個PMOS電晶體的閘極皆連接於一第三節點 ，該第一主動式負載係由四個NMOS電晶體所構成，且該四個NMOS電晶體的閘極皆連接於一第四節點。
- 如申請專利範圍第4項所述之運算放大器電路，其中，該補償電路包括一第一補償電容及一第二補償電容，該第一補償電容耦接於該第二主動式負載與該P型輸出電晶體及N型輸出電晶體的汲極連接點之間，該第二補償電容耦接於該第一主動式負載與該P型輸出電晶體及N型輸出電晶體的汲極連接點之間。
- 如申請專利範圍第4項所述之運算放大器電路，其中，該前饋電容電路更包括一第三電容及一第四電容，用以當該輸出電壓信號的波形在瞬間上升時，驅使該輸入級電路快速開啟該輸出級電路的P型輸出電晶體，來充電該輸出電壓信號，以及當輸出電壓的波形在瞬間下降時，驅使該輸入級電路快速開啟該輸出級電路的N型輸出電晶體，來放電該輸出電壓信號。
- 如申請專利範圍第6項所述之運算放大器電路，其中，該第三電容的一端連接至該P型輸出電晶體及N型輸出電晶體的汲極連接點，該第三電容的另一端經由一第三元件連接至該第三節點，該第四電容的一端連接至該P型輸出電晶體及N型輸出電晶體的汲極連接點，該第四電容的另一端經由一第四元件連接至該第四節點。
- 如申請專利範圍第4項所述之運算放大器電路，其中，該P型輸出電晶體的閘極連接至該第一增益電路的一PMOS電晶體的汲極、及該第二主動式負載的一PMOS電晶體的汲極，該N型輸出電晶體的閘極連接至該第二增益電路的一NMOS電晶體的汲極、及該第一主動式負載的一NMOS電晶體的汲極。
- 如申請專利範圍第7項所述之運算放大器電路，其中，該第一元件、該第二元件、該第三元件及該第四元件包含連線、電阻、二極體或金屬氧化物半導體(MOS)。
- 如申請專利範圍第3項所述之運算放大器電路，其中，該輸入級電路包括依序耦接在一起的一第一電流鏡、一軌到軌差動輸入電路及一第二電流鏡。
- 如申請專利範圍第10項所述之運算放大器電路，其中，該補償電路包括一第一補償電容及一第二補償電容，該第一補償電容耦接於該軌到軌差動輸入電路及該第一增益電路、與該P型輸出電晶體及N型輸出電晶體的汲極連接點之間，該第二補償電容耦接於該軌到軌差動輸入電路及該第二增益電路、與該P型輸出電晶體及N型輸出電晶體的汲極連接點之間。
- 如申請專利範圍第10項所述之運算放大器電路，其中，該P型輸出電晶體的閘極連接至該第一增益電路的一PMOS電晶體的汲極，該N型輸出電晶體的閘極連接至該第二增益電路的一NMOS電晶體的汲極。
- 如申請專利範圍第10項所述之運算放大器電路，其中，該第一元件及該第二元件包含連線、電阻、二極體或金屬氧化物半導體(MOS)。
- 如申請專利範圍第1項所述之運算放大器電路，其更包含一輔助運算放大器，係設置於該輸入級電路的輸入端。
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