JP5074914B2 - 出力ドライバ回路 - Google Patents
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Description
前記ドライバ回路は、第1の電源に接続された第1のトランジスタと、第2の電源に接続された第2のトランジスタと、前記第1のトランジスタと前記第2のトランジスタとの間にそれぞれ直列に接続された第3、第4のトランジスタおよび第5、第6のトランジスタとを備え、前記第3、第6のトランジスタ、および、前記第4、第5のトランジスタには、前段の回路からの差動信号がそれぞれ入力され、前記第3、第4のトランジスタの間のノードおよび前記第5、第6のトランジスタの間のノードから差動信号が出力され、
前記第1の電源が高電圧電源で第2の電源が低電圧電源であり、前記第1のトランジスタがN型MOSトランジスタであるか、もしくは、前記第1の電源が低電圧電源で第2の電源が高電圧電源であり、前記第1のトランジスタがP型MOSトランジスタであり、
前記レプリカ回路は、前記第1、第2のトランジスタにそれぞれ相当する第7、第8のトランジスタと、前記第3もしくは第5、前記第4もしくは第6のトランジスタにそれぞれ相当する第9、第10のトランジスタと、前記ドライバ回路から出力される差動信号間に接続される終端抵抗に相当する抵抗素子とを備え、前記第7、第9のトランジスタ、前記抵抗素子、および、前記第10、第8のトランジスタは、この順序で前記第1、第2の電源の間に接続され、前記第9、第10のトランジスタには前記第1の電源が入力され、
前記オペアンプには、外部から供給される第1のリファレンス電圧と、前記第9のトランジスタと前記抵抗素子との間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第1、第7のトランジスタのゲートに入力され、
外部から供給される第2のリファレンス電圧が、前記第2、第8のトランジスタのゲートに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路を提供するものである。
また、本発明は、ドライバ回路と、レプリカ回路と、オペアンプとを備え、
前記ドライバ回路は、第1の電源に接続された第1のトランジスタと、第2の電源に接続された第2のトランジスタと、前記第1のトランジスタと前記第2のトランジスタとの間にそれぞれ直列に接続された第3、第4のトランジスタおよび第5、第6のトランジスタとを備え、前記第3、第4、第5、第6のトランジスタは、前段の回路からの差動信号に応じてスイッチングし、前記第3、第4のトランジスタの間のノードおよび前記第5、第6のトランジスタの間のノードから差動信号が出力され、
前記第1の電源が高電圧電源で第2の電源が低電圧電源であり、前記第1のトランジスタがN型MOSトランジスタであるか、もしくは、前記第1の電源が低電圧電源で第2の電源が高電圧電源であり、前記第1のトランジスタがP型MOSトランジスタであり、
前記レプリカ回路は、前記第1、第2のトランジスタにそれぞれ相当する第7、第8のトランジスタと、オン状態の前記第3もしくは第5、前記第4もしくは第6のトランジスタにそれぞれ相当する第9、第10のトランジスタと、前記ドライバ回路から出力される差動信号間に接続される終端抵抗に相当する抵抗素子とを備え、前記第7、第9のトランジスタ、前記抵抗素子、および、前記第10、第8のトランジスタは、この順序で前記第1、第2の電源の間に接続され、前記第9、第10のトランジスタには前記第1もしくは第2の電源が入力され、
前記オペアンプには、外部から供給される第1のリファレンス電圧と、前記第9のトランジスタと前記抵抗素子との間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第1、第7のトランジスタのゲートに入力され、
外部から供給される第2のリファレンス電圧が、前記第2、第8のトランジスタのゲートに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路を提供する。
前記第1のトランジスタがN型MOSトランジスタであるときには前記第2のトランジスタもN型MOSトランジスタであり、前記第1のトランジスタがP型MOSトランジスタであるときには前記第2のトランジスタもP型MOSトランジスタであることが好ましい。
以上、本発明の出力ドライバ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
12 ドライバ回路
14 レプリカ回路
16 オペアンプ
18、20、22,24,26,28、30、32、34、36 NMOS
29 終端抵抗
37a、37b 抵抗素子
Claims (5)
- ドライバ回路と、レプリカ回路と、オペアンプとを備え、
前記ドライバ回路は、第1の電源に接続された第1のトランジスタと、第2の電源に接続された第2のトランジスタと、前記第1のトランジスタと前記第2のトランジスタとの間にそれぞれ直列に接続された第3、第4のトランジスタおよび第5、第6のトランジスタとを備え、前記第3、第6のトランジスタ、および、前記第4、第5のトランジスタには、前段の回路からの差動信号がそれぞれ入力され、前記第3、第4のトランジスタの間のノードおよび前記第5、第6のトランジスタの間のノードから差動信号が出力され、
前記第1の電源が高電圧電源で第2の電源が低電圧電源であり、前記第1のトランジスタがN型MOSトランジスタであるか、もしくは、前記第1の電源が低電圧電源で第2の電源が高電圧電源であり、前記第1のトランジスタがP型MOSトランジスタであり、
前記レプリカ回路は、前記第1、第2のトランジスタにそれぞれ相当する第7、第8のトランジスタと、前記第3もしくは第5、前記第4もしくは第6のトランジスタにそれぞれ相当する第9、第10のトランジスタと、前記ドライバ回路から出力される差動信号間に接続される終端抵抗に相当する抵抗素子とを備え、前記第7、第9のトランジスタ、前記抵抗素子、および、前記第10、第8のトランジスタは、この順序で前記第1、第2の電源の間に接続され、前記第9、第10のトランジスタには前記第1の電源が入力され、
前記オペアンプには、外部から供給される第1のリファレンス電圧と、前記第9のトランジスタと前記抵抗素子との間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第1、第7のトランジスタのゲートに入力され、
外部から供給される第2のリファレンス電圧が、前記第2、第8のトランジスタのゲートに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路。 - ドライバ回路と、レプリカ回路と、オペアンプとを備え、
前記ドライバ回路は、第1の電源に接続された第1のトランジスタと、第2の電源に接続された第2のトランジスタと、前記第1のトランジスタと前記第2のトランジスタとの間にそれぞれ直列に接続された第3、第4のトランジスタおよび第5、第6のトランジスタとを備え、前記第3、第4、第5、第6のトランジスタは、前段の回路からの差動信号に応じてスイッチングし、前記第3、第4のトランジスタの間のノードおよび前記第5、第6のトランジスタの間のノードから差動信号が出力され、
前記第1の電源が高電圧電源で第2の電源が低電圧電源であり、前記第1のトランジスタがN型MOSトランジスタであるか、もしくは、前記第1の電源が低電圧電源で第2の電源が高電圧電源であり、前記第1のトランジスタがP型MOSトランジスタであり、
前記レプリカ回路は、前記第1、第2のトランジスタにそれぞれ相当する第7、第8のトランジスタと、オン状態の前記第3もしくは第5、前記第4もしくは第6のトランジスタにそれぞれ相当する第9、第10のトランジスタと、前記ドライバ回路から出力される差動信号間に接続される終端抵抗に相当する抵抗素子とを備え、前記第7、第9のトランジスタ、前記抵抗素子、および、前記第10、第8のトランジスタは、この順序で前記第1、第2の電源の間に接続され、前記第9、第10のトランジスタには前記第1もしくは第2の電源が入力され、
前記オペアンプには、外部から供給される第1のリファレンス電圧と、前記第9のトランジスタと前記抵抗素子との間のノードの電位とが入力され、当該オペアンプの出力信号が、前記第1、第7のトランジスタのゲートに入力され、
外部から供給される第2のリファレンス電圧が、前記第2、第8のトランジスタのゲートに入力され、カレントミラー回路が構成されていることを特徴とする出力ドライバ回路。 - 前記第1のトランジスタがN型MOSトランジスタであるときには前記第2のトランジスタもN型MOSトランジスタであり、前記第1のトランジスタがP型MOSトランジスタであるときには前記第2のトランジスタもP型MOSトランジスタであることを特徴とする請求項1または2に記載の出力ドライバ回路。
- 前記レプリカ回路のトランジスタのサイズが、前記ドライバ回路のトランジスタのサイズの1/n倍(nは1以上の整数)であり、前記抵抗素子の抵抗値が、前記終端抵抗の抵抗値のn倍であることを特徴とする請求項1ないし3のいずれかに記載の出力ドライバ回路。
- 1つの前記レプリカ回路と1つの前記オペアンプを、複数の前記ドライバ回路で共用することを特徴とする請求項1ないし4のいずれかに記載の出力ドライバ回路。
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